JPH06203558A

JPH06203558A - 半導体装置

Info

Publication number: JPH06203558A
Application number: JP97393A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Kiyoo Ito; 清男伊藤; Shinji Horiguchi; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-07
Filing date: 1993-01-07
Publication date: 1994-07-22
Anticipated expiration: 2015-10-23
Also published as: JP3102179B2

Abstract

(57)【要約】【構成】ｎ個のワードドライバからなるブロックをｍ
個設け、各ブロックの給電線Ｐ₁〜Ｐ_mを、ブロック選択
トランジスタＱ₁〜Ｑ_mを介して、給電線Ｐに接続する。
さらに、Ｐを動作モードと待機モードを選択するトラン
ジスタＱを介して、ワード電圧Ｖ_CHの給電線に接続す
る。ブロック選択トランジスタのゲート幅（ａ・Ｗ）
を、ブロック内のワードドライバトランジスタのゲート
幅の合計（ｎ・Ｗ）よりも十分小さく選んでおく（ａ≪
ｎ）。また、Ｑのゲート幅（ｂ・Ｗ）を、全ブロックト
ランジスタのゲート幅の合計（ｍ・ａ・Ｗ）よりも十分
小さく選んでおく（ｂ≪ｍ・ａ）。動作時には、ＱとＱ
₁をオンにして、選択ワードドライバ（＃１）を含むブ
ロック（Ｂ₁）に対応した給電線（Ｐ₁）にＶ_CHを供給す
る。【効果】それぞれの非選択ブロック全体の貫通電流
は、対応したブロック選択トランジスタ１個のサブスレ
ッショルド電流で制限され、動作時の貫通電流を大幅に
低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。

【０００２】

【従来の技術】１９８９インターナショナルシンポ
ジウムオンブイ・エル・エス・アイテクノロジ
ー，システムズアンドアプリケーションズ、プロシ
ーディングズオブテクニカルペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。

【０００３】この場合に、高速動作を維持するために
は、動作電圧の低下に見合ってＭＯＳトランジスタのし
きい電圧（Ｖ_T）も低下させる必要がある。これは、動
作速度は、ＭＯＳトランジスタの実効ゲート電圧、すな
わち動作電圧からＶ_Tを差し引いた値で支配され、この
値が大きいほど高速だからである。しかし、Ｖ_Tを０．
４Ｖ程度以下にすると、以下に述べるように、ＭＯＳト
ランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。

【０００４】図６に示す従来のＣＭＯＳインバータにつ
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
_Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。

【０００５】図７に示すように、サブスレッショルド領
域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電圧
Ｖ_GSの指数関数に比例し、次式で表される。

【０００６】

【数１】

【０００７】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流

【０００８】

【数２】

【０００９】が流れる。図６のＣＭＯＳインバータでオ
フ状態のトランジスタはＶ_GS＝０であるから、非動作時
において高電源電圧Ｖ_CCから接地電位である低電源電圧
Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。

【００１０】このサブスレッショルド電流は、図７に示
すように、しきい電圧をＶ_TからＶ_T'に低下させると、
Ｉ_LからＩ_L'に指数関数的に大きくなる。

【００１１】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、Ｖ_Tを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。

【００１２】テーリング係数Ｓは、ゲート絶縁膜の容量
Ｃ_OXとゲート下の空乏層の容量Ｃ_Dにより、次のように
表される。

【００１３】

【数３】

【００１４】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。

【００１５】以上述べた現象のために、多数のＭＯＳト
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。特に高温動作時には、Ｖ
_Tが低くＳが大きくなるため、この問題はさらに深刻に
なる。低電力化が重要である今後のコンピュータ等のダ
ウンサイジング時代においては、このサブスレッショル
ド電流の増大は本質的な問題である。

【００１６】この問題を、代表的な半導体集積回路であ
るメモリを用いてさらに説明する。メモリは図８に示す
ように、メモリアレーＭＡ内の任意のメモリセルＭＣを
選択するために、行線（ワード線Ｗ）を選択・駆動する
ためのＸデコーダ（ＸＤＥＣ）とワードドライバ（Ｗ
Ｄ）ならびに列線（データ線Ｄ）の信号を増幅するセン
スアンプ（ＳＡ）とセンスアンプを駆動するセンスアン
プ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ
（ＹＤＥＣ）から構成される。さらにこれらの回路を制
御するための周辺回路（ＰＲ）が内蔵されている。これ
らの回路の主要部は、動作時や待機時あるいは電池バッ
クアップ時の低消費電力化のために、上述のＣＭＯＳ論
理回路を基本にした回路構成になっている。しかし、ト
ランジスタのしきい値電圧Ｖ_T（以下、簡単のためにＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は
等しく、Ｖ_Tと仮定する。）が低下してくると、上述の
理由で貫通電流が激増してくる。特にデコーダとドライ
バあるいは周辺回路部でそれが顕著になる。これらを構
成する回路数が圧倒的に多く、しかも特殊な機能をもつ
ためである。

【００１７】例えば、デコーダやドライバについてみる
と、アドレス信号によって多数の同じ形式の回路の中か
ら少数の特定の回路を選択し駆動する。Ｖ_Tが十分大き
ければ、多数の非選択回路は完全にカットして、すなわ
ち貫通電流を実質的に零にしたまま、この選択・駆動が
なされる。一般にメモリの記憶容量が増加すると、この
デコーダやドライバの数は増えるが、非選択回路に貫通
電流が流れない限り、記憶容量が増大しても全体の電流
が増えることはない。しかし、これが可能なのはＶ_Tが
大きい場合だけで、上述のように低くなると貫通電流は
激増する。同様にチップ全体が非選択（待機状態）の場
合、従来はチップ内のほとんどの回路をオフにして、電
源電流を極力小さくできていたが、もはやこれは不可能
となる。この問題はメモリに限らず、ＣＭＯＳ論理回路
を基本にした全ての半導体集積回路で共通である。

【００１８】

【発明が解決しようとする課題】本発明の目的は、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体装
置を提供すること、特にメモリあるいはメモリを内蔵す
る半導体装置において問題となるワードドライバ，デコ
ーダ，センスアンプ駆動回路などの貫通電流を低減する
ことにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、多数の同種の回路から構成されており、動作時は少
数の回路だけが選択的に動作し、残りは非選択状態を保
つような半導体集積回路において、上記多数の回路を複
数のブロックに分け、各ブロックに対応して給電線を設
け、この給電線をスイッチを介して他の給電線に接続
し、そのスイッチに選択機能をもたせる。その選択機能
は、アドレス信号、活性時と待機時などの動作モードを
指定する信号あるいは活性時間帯内でのある特定時間帯
を指定する信号、もしくはそれらの組み合わせ信号によ
り実現される。

【００２０】

【作用】トランジスタのしきい値電圧が低くても、非選
択回路に流れる貫通電流を最小化できる。

【００２１】

【実施例】まず、本発明をダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）のワードドライバ（図８中
ＷＤ）に適用した例を図１に示す。ワード線が選択され
た後の状態を例にとると、従来の回路（ａ）では、Ｖ_T
が十分高くありさえすれば、すべてのＣＭＯＳドライバ
には貫通電流が流れない。しかし、Ｖ_Tが低くなると、
ワードドライバに貫通電流が流れるようになり、大容量
化（ｍ・ｎ大）と共にこの大きさは無視できなくなる。
この貫通電流の合計Ｉ_Aは、

【００２２】

【数４】

【００２３】と表せる。ここで、Ｖ_Tは図２に示すよう
に電流値Ｉ₀で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源Ｖ_CHは、外部電源をチ
ップ内部で昇圧して供給されるので、電流駆動能力には
限界があり、Ｉ_Aが大きくなると処理できなくなる。

【００２４】これに対して、本発明の階層型給電線方式
（ｂ）の特徴は、次の二点である。ドライバをブロッ
クに分けた階層型電源線：ｎ個のワードドライバからな
るブロックをｍ個設け、各ブロックの給電線Ｐ₁〜Ｐ
_mを、ブロック選択トランジスタＱ₁〜Ｑ_mを介して、給
電線Ｐに接続する。さらに、Ｐを動作モードと待機モー
ドを選択するトランジスタＱを介して、ワード電圧Ｖ_CH
の給電線に接続する。階層的なゲート幅の設定：ブロ
ック選択トランジスタのゲート幅（ａ・Ｗ）を、ブロッ
ク内のワードドライバトランジスタのゲート幅の合計
（ｎ・Ｗ）よりも十分小さく選んでおく（ａ≪ｎ）。ま
た、Ｑのゲート幅（ｂ・Ｗ）を、全ブロックトランジス
タのゲート幅の合計（ｍ・ａ・Ｗ）よりも十分小さく選
んでおく（ｂ≪ｍ・ａ）。

【００２５】動作時には、ＱとＱ₁をオンにして、選択
ワードドライバ（＃１）を含むブロック（Ｂ₁）に対応
した給電線（Ｐ₁）にＶ_CHを供給する。ここで、すべて
のトランジスタのＶ_Tは、同じ低い値と仮定すると、こ
の構成により、非選択ブロック（Ｂ₂〜Ｂ_m）のそれぞれ
全体の貫通電流は、対応したブロック選択トランジスタ
（Ｑ₂〜Ｑ_m）１個のサブスレッショルド電流に等しくな
る。なぜなら、サブスレッショルド電流はトランジスタ
のゲート幅に比例するから、仮にｎ・ｉの電流が流れよ
うとしても、結局は全体の貫通電流は、ブロック選択ト
ランジスタのサブスレッショルド電流（ａ・ｉ）に制限
されるためである。そのとき、非選択ブロックの給電線
Ｐ₂〜Ｐ_mの電圧はほぼ待機時のままΔＶだけ下がってい
る。なぜなら、Ｐ₂〜Ｐ_mを充電するＱ₂〜Ｑ_mのサブスレ
ッショルド電流は比較的小さいためである。したがっ
て、全貫通電流Ｉ_Aは、表１に示すようにほぼ（ｎ＋ｍ
・ａ）ｉとなる。Ｉ_Aを小さくするためには、ｎと（ｍ
・ａ）を同程度の値に設定するのがよい。ここで、ａを
４程度にしておけば、直列トランジスタ（Ｑ，Ｑ₁）の
速度並びにチップ面積に与える影響は小さくできる。

【００２６】待機時には、Ｑ，Ｑ₁〜Ｑ_mをすべてほとん
どオフの状態にする。全体の貫通電流Ｉ_SはＱのサブス
レッショルド電流と等しくなり、従来に比べａ／ｍ・ｎ
だけ小さくできる。ブロックの給電線の電圧は、ｍ・ｎ
・Ｗとａ・Ｗの比とテーリング係数によって定まるΔＶ
だけＶ_CHから下がる。

【００２７】

【表１】

【００２８】図３は、動作波形の模式図である。待機時
（Φ，Φ₁〜Φ_m：Ｖ_CH）には、Ｑ及びＱ₁〜Ｑ_mがほとん
どオフになっているので、ＰはＶ_CHよりも低い電圧Ｖ_CH
−ΔＶ'になっており、Ｐ₁〜Ｐ_mはそれよりもさらに低
い電圧になっている。すべてのワード線は、Ｐ₁〜Ｐ_mの
電圧と無関係にＶ_SSに固定されている。外部クロック信
号／ＲＡＳ（ここで“／”はバー信号を示す）がオンに
なると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ
₁時間充電しＶ_CHにする。次に、Φ₁でＱ₁がオンにな
り、Ｐ₁の寄生容量Ｃ₁をｔ₂時間充電しＶ_CHにする。こ
のとき、Ｑ₂〜Ｑ_mはほとんどオフのままである。その
後、Ｘデコーダ出力信号Ｘ₁によりワードドライバ＃１
が選択され、ワード線が駆動される。／ＲＡＳがオフに
なると、Ｑ及びＱ₁はオフになる。Ｐ，Ｐ₁は、前述した
機構により長時間が経過すると、それぞれＶ_CH−Δ
Ｖ'，Ｖ_CH−ΔＶとなる。ここで、アクセス時間を損な
うことなく、給電線（Ｐ，Ｐ₁）をＶ_CHに充電できる。
なぜなら、Ｃが大きくてもΔＶ'は数百ｍＶ程度と小さ
く、しかも／ＲＡＳがオンした直後からＰの充電時間
（ｔ₁）を十分とれるからである。また、ブロックに分
割されているのでＣ₁が比較的小さいため、Ｐ₁の充電時
間（ｔ₂）は短くできるからである。

【００２９】デコーダにも階層型給電線を適用すること
により、貫通電流を大幅に低減できる。

【００３０】図４，図５に、センスアンプ駆動回路（図
８中ＳＡＤ）に適用した階層型給電線方式ならびに、１
個のトランジスタと１個のキャパシタから成るメモリセ
ルによるメモリアレーの要部を示す。よく知られたＶ_CC
／２プリチャージ方式を用いているため、このセンスア
ンプ駆動回路はＶ_CC／２を中心に動作を行う。このた
め、Ｖ_CCとＶ_SSの両方に階層型給電線を用いていること
が特徴である。ここでＰＭＯＳトランジスタＱ_PとＮＭ
ＯＳトランジスタＱ_Nのコンダクタンスが等しいとす
る。サブアレー内のＣＭＯＳセンスアンプ（ＳＡ）群は
対応するセンスアンプ駆動回路で選択的に駆動される
が、この時給電線Ｖ_CC，Ｖ_SSに流れる電流Ｉ_A'は、多数
の非選択駆動回路の貫通電流で支配される。例えば、図
中のトランジスタＱ_P，Ｑ_NのゲートをそれぞれＶ_CC，０
にして非選択状態にしても、センスアンプ駆動線ＣＰ，
ＣＮがＶ_CC／２なので、サブスレッショルド電流がＰ'₁
からＰ''₁へ流れる。これを阻止するためには、両側に
適用することが不可欠である。もし、前述したようにＶ
_CCだけに階層型給電線を適用すると、Ｖ_CC／２から新た
にＱ_Nのサブスレッショルド電流がＰ''₁へ流れるように
なり、Ｖ_CC／２のレベル低下を招く。なぜなら、チップ
に内蔵されたＶ_CC／２の供給回路の電流駆動能力は小さ
いためである。

【００３１】周辺回路（図８中ＰＲ）部には上述した貫
通電流が流れないと仮定し、ワードドライバ，デコーダ
ならびにセンスアンプ駆動回路に本発明を適用した効果
を、図９に示す。例題として１６ギガビットＤＲＡＭを
とりあげた。そこで用いたパラメータは、ゲート幅５μ
ｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧
Ｖ_Tが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄ
ｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌ_effが
０．１５μｍ，ゲート酸化膜厚Ｔ_OXが４ｎｍ，ワード電
圧Ｖ_CHが１．７５Ｖ，電源電圧Ｖ_CCが１Ｖ，サイクル時
間が１８０ｎｓ，リフレッシュサイクル数が１２８ｋ，
チップサイズが２３ｍｍ×４５ｍｍ，１サイクルで充放
電するデータ線の総容量が１７ｎＦである。本発明によ
り、動作電流が従来の約１．０５Ａから約１０分の１の
１０９ｍＡに低減できる。これは、貫通電流が従来の約
０．９７Ａから約３０分の１の３４ｍＡに著しく低減で
きるためである。

【００３２】以上本発明を、ワードドライバやセンスア
ンプ駆動回路に適用した実施例を示しながら説明してき
たが、本発明の趣旨を逸脱しないかぎり、これまでに述
べた実施例に限定されるものではない。以下に本発明の
変形例を示す。

【００３３】図１０に、デコーダに適用した階層構成電
源線方式の例を示す。ＮＡＮＤ回路とインバータのＣＭ
ＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例
で、センスアンプ駆動回路のようにＶ_CC／２を中心に動
作を行う回路でなくても、Ｖ_CCとＶ_SSの両側に階層型給
電線を用いることが特徴である。ＮＡＮＤ回路は、待機
時ではすべてＶ_CCを出力し、動作時に少数が０Ｖを出力
する。貫通電流はＶ_SS側のＮＭＯＳトランジスタで定ま
るので、Ｖ_SS側に階層型給電線を用いる。反対に、イン
バータは、待機時ではすべて０Ｖを出力し、動作時に少
数がＶ_CCを出力する。貫通電流はＰＭＯＳトランジスタ
で定まるので、Ｖ_CC側に階層型給電線を用いる。

【００３４】待機時に同じ電圧を出力し、動作時に少数
が動作する回路群であれば、本発明を適用できる。その
とき、全ての回路が同一のトランジスタサイズである必
要はなく、構成が異なっていてもよい。

【００３５】図１１は、本発明をワードドライバに適用
した別の実施例で、２メガ個のワードドライバの内１６
個が同時に動作する場合の例を示している。図１に示し
た実施例での給電線を複数に分割しても受けた例であ
る。５１２個のワードドライバでブロックを構成し、５
１２個のブロック（Ｂ_1,1〜Ｂ_1,256，Ｂ_2,1〜Ｂ_2,256）
からなる８個のセクタ（Ｓ₁〜Ｓ₈）を設けている。各セ
クタ内で、２個のブロック（例えばＢ_1,1とＢ_2,1）が給
電線（例えばＰ₁）を共有している。給電線Ｐ₁〜Ｐ₂₅₆
を、ブロック選択トランジスタＱ₁〜Ｑ₂₅₆を介して、１
２８本ずつ給電線Ｐ_L，Ｐ_Rに接続する。給電線Ｐ_L，Ｐ_R
は８個のセクタに共通である。さらに、Ｐ_L，Ｐ_Rをトラ
ンジスタＱ_L，Ｑ_Rを介して、Ｖ_CHの給電線に接続する。
Ｑ₁〜Ｑ_２５６のゲート幅を、２個のブロック内のワー
ドドライバ、すなわち１キロ個のワードドライバのトラ
ンジスタのゲート幅の合計よりも十分小さく選んでお
く。また、Ｑ_Ｌ，Ｑ_Rのゲート幅を、給電線Ｐ_L，Ｐ_Rに
それぞれ接続されているブロック選択トランジスタ、す
なわち（８×１２８）個のブロック選択トランジスタの
ゲート幅の合計よりも十分小さく選んでおく。動作時に
は、８個のセクタは同じ動作をする。例えば、Ｑ_L，Ｑ_R
と各セクタ内のＱ₁をオンにして、選択ワードドライバ
（＃１）を含む２個のブロック（Ｂ_1,1とＢ_2,1）にＶ_CH
を供給する。貫通電流は、図１に示した実施例でｍを２
５６，ｎを４キロとしたときと同じになる。このよう
に、複数の回路が同時に動作する場合、複数のブロック
を同時に選択すればよい。また、スイッチとして動作す
るトランジスタを複数に分割して配置することにより、
給電線を短くして配線抵抗の影響を軽減でき、選択ブロ
ックの給電線（Ｐ₁）を短時間で充電できる。

【００３６】図１２に本発明をＮＭＯＳドライバに適用
した実施例を示す。トランジスタのドレイン側に階層型
給電線を用いているのが特徴である。各ドライバは２個
のＮＭＯＳトランジスタで構成されたプッシュ・プル回
路である。非選択のドライバは０Ｖを出力し、選択され
たドライバはＶ_CC−Ｖ_Tを出力する。トランジスタのド
レイン側、すなわちＶ_CC側に階層型給電線を用いること
により、非選択のドライバの出力を変化させることな
く、図１に示した実施例と同様に貫通電流を低減でき
る。例えば、図１２に示すようにブロック選択トランジ
スタＱ₂〜Ｑ_mがオフのとき、サブスレッショルド電流に
対するドレイン電圧の影響が小さくても、Ｐ₂〜Ｐ_mの電
圧が大きく低下して、ワードドライバトランジスタに電
流が流れなくなる。このように、本発明はＣＭＯＳ以外
の論理回路にも適用できる。

【００３７】以上の説明では、トランジスタのサブスト
レートの接続に触れなかったが、いずれの実施例でも、
電源に接続するのが望ましい。その方が、ドレインを接
続する給電線にサブストレートも接続するよりも、給電
線の充電に要する電荷が小さく充電時間が短くなる。例
えば、図１に示した実施例では、ＰＭＯＳトランジスタ
のサブストレートを全てＶ_CHに接続することにより、前
述のように非選択ブロックの給電線はＶ_CHからΔＶだけ
低下したときに、基板バイアス効果により非選択ブロッ
ク内のＰＭＯＳトランジスタのしきい値電圧が高くな
る。ソースがゲートよりも低い電圧になる上に、しきい
値電圧が高くなることによって、サブストレートがドレ
インと同じ電圧の場合に比べ、小さなΔＶで同じ電流低
減効果が得られる。

【００３８】トランジスタのしきい値電圧は全て同じと
して説明したが、スイッチとして用いるトランジスタの
しきい値電圧を他のトランジスタよりも高くすることに
より、貫通電流をさらに低減できる。例えば、図１のＱ
及びＱ₁〜Ｑ_mのしきい値電圧をワードドライバ内のトラ
ンジスタよりも高くし、ａ及びｂを大きく選ぶことによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのにたい
し、オン抵抗には１次関数でしか影響しないためであ
る。ゲート幅に伴いゲート容量が大きくなっても、図３
での充電時間ｔ₁，ｔ₂が確保できれば、動作速度の点で
問題ない。また、レイアウト面積の点でも、比較的個数
が少ないため問題ない。場合によっては、Ｑだけにしき
い値電圧の高いトランジスタを用いても、待機電流の低
減に有効である。

【００３９】図３に示したタイミング図では、／ＲＡＳ
が０Ｖとなっている活性期間中は、Φ及びΦ₁を下げた
ままにして、Ｑ及びＱ₁をオンに保っていた。これは、
／ＲＡＳにより発生される活性時と待機時の動作モード
を指定する信号によりΦを制御し、その信号とアドレス
信号との組み合わせ信号によりΦ₁を制御することによ
り実現される。さらに、／ＲＡＳの立ち下がりからワー
ド線の駆動が終了するまでの期間を指定する信号を用い
て、ワード線駆動後はΦ及びΦ₁をＶ_CHにしてＱ及びＱ₁
をオフにすることも可能である。これによりワード線駆
動後の貫通電流を、活性時であっても待機電流Ｉ_Sと同
程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっ
ている活性期間が長いほど大きい。ただし、この場合、
メモリセルの再書込みのために、／ＲＡＳの立上りから
一定期間、Φ及びΦ₁を下げてＱ及びＱ₁をオンにする必
要がある。例えば図１０に示したデコーダに適用した実
施例についても、同様に出力確定後の貫通電流をさらに
低減可能である。

【００４０】本発明は、ＤＲＡＭだけでなく、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）などのメモリおよびメ
モリ内蔵論理ＬＳＩにも適用できる。本発明は、しきい
値電圧が小さくなるほど効果が大きく、動作電流におい
て貫通電流が支配的となってくるしきい値電圧０．２Ｖ
程度以下のＬＳＩでは、効果が著しい。動作電圧２Ｖ程
度以下では動作速度の点からその程度のしきい値電圧が
必要になり、あるいはゲート長０．２μｍ程度以下では
スケーリング則によりそのようなしきい値電圧となるの
で、特に効果が大きい。

【００４１】

【発明の効果】以上に述べた実施例で明らかなように、
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。

【図面の簡単な説明】

【図１】ワードドライバに適用した実施例を示す図であ
る。

【図２】ワードドライバのＰＭＯＳトランジスタの動作
点を示す図である。

【図３】図１に示した実施例の動作タイミング図であ
る。

【図４】センスアンプ駆動回路に適用した実施例を示す
図である。

【図５】メモリアレー要部の構成例を示す図である。

【図６】従来のＣＭＯＳインバータの回路図である。

【図７】トランジスタのサブスレッショルド特性を示す
図である。

【図８】メモリのブロック図である。

【図９】本発明の効果を示す図である。

【図１０】デコーダに適用した実施例である。

【図１１】ワードドライバに適用した別の実施例であ
る。

【図１２】ＮＭＯＳドライバに適用した実施例を示す図
である。

【符号の説明】

ＷＤ…ワードドライバ、Ｗ…ワード線、ＸＤＥＣ…Ｘデ
コーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ
…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＣＮ，
ＣＰ…センスアンプ駆動線、ＭＣ…メモリセル、ＭＡ…
メモリアレー、ＰＲ…周辺回路、Ｖ_CH…ワード電圧、Ｖ
_CC…電源電圧、Ｖ_SS…接地電圧（０Ｖ）、ｍ，ｍ’…ブ
ロック数、ｎ…ブロック内の回路数、Ｂ₁〜Ｂ_m，Ｂ’_1'
〜Ｂ’_m'…ブロック、Ｐ₁〜Ｐ_m，Ｐ’_1'〜Ｐ’_m'，Ｐ”
_1'〜Ｐ”_m'…ブロックの給電線、Ｑ₁〜Ｑ_m，Ｑ’_1'〜
Ｑ’_m'，Ｑ”_1'〜Ｑ”_m'…ブロック選択トランジスタ、
Ｐ，Ｐ’，Ｐ”…第２の給電線、Ｑ，Ｑ’，Ｑ”…動作
モードと大気モードを選択するトランジスタ。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/693 Ａ 7436−5Ｊ 19/0948 8321−5ＪＨ０３Ｋ 19/094 Ｂ

Claims

【特許請求の範囲】

【請求項１】複数の回路ブロックと、各回路ブロックに対応した第１の給電線と、該給電線を第２の給電線に接続するスイッチとを具備し
てなり、上記スイッチに選択機能を持たせたことを特徴とする半
導体装置。
【請求項２】上記スイッチの選択機能は、アドレス信号
にしたがうことを特徴とする請求項１に記載の半導体装
置。
【請求項３】上記第２の給電線は、選択機能を有するス
イッチを介して第３の給電線に接続されることを特徴と
する請求項１に記載の半導体装置。