JP2006073170A

JP2006073170A - 半導体記憶装置

Info

Publication number: JP2006073170A
Application number: JP2005091335A
Authority: JP
Inventors: Cheng-Sheng Lee; 正昇李
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2004-09-01
Filing date: 2005-03-28
Publication date: 2006-03-16
Also published as: TW200609942A

Abstract

【課題】待機状態の時のワード線ドライバに出力する電源電圧を減少させ、漏電流による損失を低減して消費電力を節約する半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００では、ブースタ回路２０は、外部電源電圧Ｖｃｃを超える既定電源電圧Ｖｐｐを生成し、全域電力線ＧＰＬを介して複数の記憶ブロックＢ１〜Ｂｍに提供する。各記憶ブロック（例えばＢ１）は、局部電力線ＬＰＬ１、局部電力線ＬＰＬ１に接続された複数の機能性回路ＷＤ１１〜ＷＤ１ｎと、全域電力線ＧＰＬと局部電力線ＬＰＬ１の間に接続された電圧制御装置ＳＣ１を含む。電圧制御装置ＳＣ１は、選択信号／ＢＳ１に基づいて、既定電源電圧Ｖｐｐ、または第１電圧Ｖｐｐ−Ｖｔをそれぞれ第１周期と第２周期に、局部電力線ＬＰＬ１を介して機能性回路ＷＤ１１〜ＷＤ１ｎに出力する。第１電圧Ｖｐｐ−Ｖｔは、外部電源電圧Ｖｃｃを超えるが、既定電源電圧Ｖｐｐより低い。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、待機状態での消費電力を低減した半導体記憶装置に関するものである。

半導体記憶装置は、各種の携帯型装置に用いられ、通常、電池が電源となる。できるだけ電池寿命を伸ばすために、消費電力を操作モード時と待機モード時の両方で減少させなければならない。よって、消費電力の低減された半導体記憶装置が望ましい。

例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの典型的な半導体記憶装置は、メモリセルに電源電圧Ｖｃｃと等しいＨ（高ロジック）レベルを保存するために、ワード線が電源電圧Ｖｃｃ（以下、昇圧電源電圧Ｖｐｐという）より高い電位に昇圧される。

図１は、変換型ＤＲＡＭの中の内部ブースタ回路とワード線駆動回路（ワード線ドライバ）を示している。図のように、内部ブースタ回路２０は、外部から供給された電源電圧Ｖｃｃに基づいて、電源電圧Ｖｃｃを超える昇圧電源電圧Ｖｐｐを生成する。ワード線ドライバＷＤは、デコーダ装置ＤＵからのデコード信号に応じてアクティブ／非アクティブになる。ワード線ドライバＷＤは、ＰチャネルＭＯＳトランジスタＱ１と、ＮチャネルＭＯＳトランジスタＱ２を含むＣＭＯＳインバータを含む。デコーダ装置ＤＵとワード線ドライバＷＤは、内部ブースタ回路２０からの昇圧電源電圧Ｖｐｐによって電力を供給される。

一般的に、ＰチャネルＭＯＳトランジスタＱ１が待機状態の時はオフ状態であるが、小さい貫通電流Ｉｓ（サブスレッショルド電流とも呼ばれる）がＰチャネルＭＯＳトランジスタＱ１でソースからドレインに流れる。ワード線ドライバＷＤによって生成された貫通電流Ｉｓは、周辺回路のその他のトランジスタで生成された貫通電流より大きくなる。

例えば、６４ＭＢ・ＤＲＡＭが全部で３２０００のワード線と３２０００のワード線ドライバを含むことから、貫通電流の合計は非常に大きくなる。その結果、内部ブースタ回路２０の出力電圧は、既定の昇圧電源電圧Ｖｐｐよりも低くなる。内部ブースタ回路２０は、低くなった出力電圧を元の昇圧電源電圧に戻すために動作し、よって、電流消費が増加する。

このような課題に鑑みて、本発明の主な目的は、待機状態の時のワード線ドライバに出力する電源電圧を減少させ、漏電流による損失を減少させて消費電力を節約することのできる半導体記憶装置を提供することにある。

半導体記憶装置の実施例では、ブースタ回路は、外部電源電圧を超える既定電源電圧を生成し、全域電力線は、既定電源電圧と複数の記憶ブロックを提供する。各記憶ブロックは、局部電力線、局部電力線に接続された複数の機能性回路と、全域電力線と局部電力線の間に接続された電圧制御装置を含む。電圧制御装置は、選択信号に基づいて、既定電源電圧、または第１電圧をそれぞれ第１周期と第２周期に、局部電力線によって機能性回路に出力する。第１電圧は、外部電源電圧を超えるが、既定電源電圧より低い。

半導体記憶装置のいくつかの実施例では、ブースタ回路は、外部電源電圧に基づいて、外部電源電圧を超える既定電源電圧を生成する。全域電力線は、ブースタ回路からの既定電源電圧を提供されている。少なくとも一つの記憶ブロックは、複数のワード線、前記ワード線に交叉するビット線、ビット線とワード線の交叉点に対応する複数のメモリセル、局部電力線と電圧制御装置を含む。電圧制御装置は、全域電力線と局部電力線の間に接続され、選択信号に基づいて既定電源電圧を第１周期に局部電力線に出力し、第１電圧を第２周期に局部電力線にそれぞれ出力する。第１電圧は、外部電源電圧を超えるが、既定電源電圧より低い。複数のワード線ドライバは、ワード線に対応し、それぞれ局部電力線に接続された電力端子を含み、局部電力線からの既定電源電圧を出力し、第１周期に対応するワード線を駆動する。

本発明の半導体記憶装置によれば、待機状態で動作電圧を減少させ、且つ、消費電力も減少させることができる。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

図２は、本発明の半導体記憶装置の一実施例である。図のように、半導体記憶装置１００は、ブースタ回路２０、全域電力線（ＧＰＬ（Global Power Line ））と複数の記憶ブロックＢ１〜Ｂｍを含む。図示の半導体記憶装置１００は、例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であり、列デコーダ、行デコーダ、検出増幅器、入力／出力回路、クロック発生回路（不図示）などを含む。
また図３は、図２に示す半導体記憶装置の記憶ブロックの一実施例である。

まず、半導体記憶装置１０の構成を説明する。
図２に示すように、例えば、１．８Ｖの外部電源電圧Ｖｃｃに基づいて、ブースタ回路２０は、例えば、外部電源電圧Ｖｃｃを超える３．３Ｖの既定電源電圧Ｖｐｐを生成する。全域電力線ＧＰＬは、ブースタ回路２０と記憶ブロックＢ１〜Ｂｍの間に接続される。
図２および図３に示すように、記憶ブロックＢ１は、電圧制御装置ＳＣ１、局部電力線ＬＰＬ１、複数のワード線ドライバＷＤ１１〜ＷＤ１ｎ、ワード線ＷＬ１１〜ＷＬ１ｎ（以上、図２参照）、複数のメモリセル２２、複数のビット線ＢＬ１、／ＢＬ１、ＢＬ２および／ＢＬ２（以上、図３参照）をそれぞれ含む。

記憶ブロックＢ１において、局部電力線ＬＰＬ１は、各ワード線ドライバＷＤ１１〜ＷＤ１ｎの電力端子に接続される。ワード線ドライバＷＤ１１〜ＷＤ１ｎは、列デコーダ（不図示）からの制御信号Ｘ１１〜Ｘ１ｎに基づいて、対応するワード線ＷＬ１１〜ＷＬ１ｎを駆動する。各ワード線ドライバＷＤ１１〜ＷＤ１ｎは、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２を含む。電圧制御装置ＳＣ１は、ＮＭＯＳトランジスタＭＮ１と、ＰＭＯＳトランジスタＭＰ１を含み、全域電力線ＧＰＬと局部電力線ＬＰＬ１の間に接続される。トランジスタＭＮ１と、ＭＰ１の制御端子は、選択制御信号／ＢＳ１に接続される。各メモリセル２２は、トランジスタ２２１と蓄積キャパシタ２２２を含み、対応するワードとビット線に接続される。
記憶ブロックＢ２〜Ｂｍの各記憶ブロックは、記憶ブロックＢ１と同じ構成を有する。

次に、半導体記憶装置１００の作動方法を説明する。
なおここでは、記憶ブロックＢ１が選択されて、記憶ブロックＢ２〜Ｂｍが選択されていない場合を例として半導体記憶装置の作動を説明する。
列アドレス信号に基づいて、ブロック選択信号／ＢＳ１〜／ＢＳｍの中のいずれか選択された一つだけが低レベルになり、列デコーダ（不図示）により、デコード信号Ｘ１１〜Ｘｍｎの一つだけが低レベルになる。例えば、ブロック選択信号／ＢＳ１が低レベルになり、デコード信号Ｘ１１が低レベルになると、ワード線ドライバＷＤ１１だけがアクティブにされる。

選択されなかった記憶ブロックＢ２〜Ｂｍの全ワード線ドライバは、全ブロック選択信号／ＢＳ２〜／ＢＳｍが全て高レベル（待機状態）になることから、非アクティブにされる。また、記憶ブロックＢ１のその他のワード線ドライバもまた、全デコード信号Ｘ１２〜Ｘ１ｎが高レベルになることから、非アクティブにされる。

ブロック選択信号／ＢＳ１の低レベルにより（この状態において、記憶ブロックＢ１は第１周期の動作となる）、ＰＭＯＳトランジスタＭＰ１はオンにされ、ＮＭＯＳトランジスタＭＮ１はオフにされるため、全域電力線ＧＰＬの既定電源電圧Ｖｐｐが局部電力線ＬＰＬ１に提供される。ワード線ドライバＷＤ１１は、既定電源電圧Ｖｐｐを対応するワード線ＷＬ１１に提供し、ワード線ＷＬ１１をアクティブにする。

また、記憶ブロックＢ２〜Ｂｍ（待機状態中）のＰＭＯＳトランジスタＭＰ２〜ＭＰｍは、ブロック選択信号／ＢＳ２〜／ＢＳｍの高レベルによりオフにされる（この状態において、記憶ブロックＢ２〜Ｂｍは第２周期の動作となる）。よって、局部電力線ＬＰＬ２〜ＬＰＬｍの電圧レベルは、第１電圧Ｖｐｐ−Ｖｔに留められる。ここでの既定電源電圧Ｖｐｐは３．３Ｖで、ＮＭＯＳトランジスタ（ＭＮ２〜ＭＮｍ）のスレッショルド電圧は、例えば０．７Ｖであり、これがＶｔである。よって、第１電圧Ｖｐｐ−Ｖｔは約２．６Ｖとなり、これは外部電源電圧Ｖｃｃ（１．８Ｖ）を超えるが、既定電源電圧Ｖｐｐ（３．３Ｖ）より小さい。

言いかえれば、局部電力線ＬＰＬ２〜ＬＰＬｍの電圧レベルが第１電圧（Ｖｐｐ−Ｖｔ）より低い時だけ、ＮＭＯＳトランジスタＭＮ２〜ＭＮｍはオンにされ、局部電力線ＬＰＬ２〜ＬＰＬｍに電力を供給する。よって、第１電圧（Ｖｐｐ−Ｖｔ）は、局部電力線ＬＰＬ１〜ＬＰＬｍの最も低い電圧レベルとなる。

よって、選択されていない記憶ブロックでは、電圧制御回路は、局部電力線の電圧レベルが第１電圧より低い時だけ、第１電圧（Ｖｐｐ−Ｖｔ）を出力し、局部電力線に電力を供給する。その結果、全体の消費電力を減少することができる。また、選択されていない記憶ブロック（待機状態）の局部電力線は、少なくとも第１電圧（Ｖｐｐ−Ｖｔ）の電圧レベルで保持されるため、局部電力線の電圧レベルは、対応する記憶ブロックが再び選ばれた時、既定電源電圧（Ｖｐｐ）の電圧レベルに急速に戻ることができ、よって、メモリセルの書き込みを高速にし、反応時間を短縮することができる。

図４（Ａ）〜４（Ｃ）は、電圧制御装置の各種の実施例を示している。
図４（Ａ）に示された電圧制御装置の実施例は、ＮＭＯＳトランジスタＭＮＯが全域電力線ＧＰＬに接続したゲート端子を有する以外は、図２と同様である。全電圧制御装置ＳＣ１〜ＳＣｍのＮＭＯＳトランジスタＭＮ１〜ＭＮｍは、ＮＭＯＳトランジスタＭＮＯによって置き換えることができる。

図４（Ｂ）は、その他の電圧制御装置ＳＣ１〜ＳＣｍの実施例を示している。図のように、電圧制御装置は、ＮＭＯＳトランジスタＭＮＯが局部電力線ＬＰＬに接続したゲート端子を有する以外は、図２と同様である。全電圧制御装置ＳＣ１〜ＳＣｍのＮＭＯＳトランジスタＭＮ１〜ＭＮｍは、ＮＭＯＳトランジスタＭＮＯによって置き換えることができる。待機状態では、図４（Ａ）と図４（Ｂ）に見られる電圧制御装置もまた、電圧（Ｖｐｐ−Ｖｔ）に局部電力線の電圧レベルを留めることができ、外部電源電圧Ｖｃｃを超えるが、既定電源電圧Ｖｐｐより小さい。

図４（Ｃ）は、電圧制御装置ＳＣ１〜ＳＣｍのもう一つの実施例を示している。図のように、電圧制御装置は、ダイオードＤ１が全域電力線ＧＰＬと局部電力線ＬＰＬの間に接続されている以外は、図２と同様である。待機状態では、図４（Ｃ）に見られる電圧制御装置もまた、電圧Ｖｐｐ−Ｖｔに局部電力線の電圧レベルを留めることができる。Ｖｔは、ダイオードＤ１のスレッショルド電圧である。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神および範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
前述した実施形態においては、各記憶ブロックにおいて局部電力線により電力が供給される機能性回路として、ワード線、ビット線、メモリセルおよびワード線ドライバが設けられた回路が設けられた場合について、すなわち、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）としての半導体記憶装置について説明した。しかし、例えばこの機能性回路としては、その他の任意の動作を行う任意の回路を設けてよい。

図１は、従来の記憶装置である。図２は、本発明の一実施形態の半導体記憶装置の構成を示す図である。図３は、図２に示した半導体記憶装置の記憶ブロックの構成を示す図である。図４は、図２に示した半導体記憶装置の電圧制御装置の実施例を示す図である。

符号の説明

ＷＤ、ＷＤ１１〜ＷＤｍｎ…ワード線ドライバ
ＷＬ、ＷＬ１１〜Ｗｌｍｎ…ワード線
ＬＰＬ、ＬＰＬ１〜ＬＰＬｍ…局部電力線
Ｑ１、ＭＰ０〜ＭＰｍ…ＰＭＯＳトランジスタ
Ｑ２、ＭＮ０〜ＭＮｍ…ＮＭＯＳトランジスタ
ＳＣ１〜ＳＣｍ…電圧制御装置
Ｘ１１〜Ｘｎｍ…デコード信号
Ｖｐｐ…昇圧電源電圧
Ｖｃｃ…外部電源電圧
ＧＰＬ…全域電源線
２０…ブースタ回路
ＤＵ…デコーダ装置
Ｉｓ…貫通電流
Ｄ１…ダイオード
Ｂ１〜Ｂｍ…記憶ブロック
/ＢＳ０〜/ＢＳｍ…ブロック選択信号
２２…記憶セル
２２１…トランジスタ
２２２…蓄積キャパシタ
ＢＬ１、/ＢＬ１、ＢＬ２と/ＢＬ２…ビット線
１００…半導体記憶装置

Claims

外部電源電圧に基づいて、前記外部電源電圧を超える既定電源電圧を生成するブースタ回路、
前記ブースタ回路からの前記既定電源電圧を提供する全域電力線、および
少なくとも一つの記憶ブロックを含み、
前記記憶ブロックは、
複数のワード線、
前記ワード線に交叉する複数のビット線、
前記ビット線と前記ワード線の交叉点に対応する複数のメモリセル、
局部電力線、
前記全域電力線と前記局部電力線の間に接続され、選択信号に基づいて、前記既定電源電圧を第１周期に前記局部電力線に出力し、前記外部電源電圧を超えるが前記既定電源電圧より低い第１電圧を第２周期に前記局部電力線に出力する電圧制御装置、および
前記ワード線に対応して設けられ、それぞれ前記局部電力線に接続した電力端子を含み、前記第１周期に、前記局部電力線からの前記既定電源電圧を出力し、対応するワード線を駆動する複数のワード線ドライバ
を含む半導体記憶装置。
前記既定電源電圧と前記第１電圧とは、トランジスタのスレッショルド電圧と等しい電圧差を有する請求項１に記載の半導体記憶装置。
前記電圧制御装置は、
前記全域電力線と前記局部電力線の間に接続され、前記選択信号に接続された制御端子を含むＰＭＯＳトランジスタ、および
前記全域電力線と前記局部電力線の間に接続され、前記選択信号に接続された制御端子を含むＮＭＯＳトランジスタ
を含む請求項１に記載の半導体記憶装置。
前記電圧制御装置は、
前記全域電力線と前記局部電力線の間に接続され、前記選択信号に接続された制御端子を含むＰＭＯＳトランジスタ、および
前記全域電力線と前記局部電力線の間に接続され、前記全域電力線に接続された制御端子を含むＮＭＯＳトランジスタ
を含む請求項１に記載の半導体記憶装置。
前記電圧制御装置は、
前記全域電力線と前記局部電力線の間に接続され、前記選択信号に接続された制御端子を含む第１ＰＭＯＳトランジスタ、および
前記全域電力線と前記局部電力線の間に接続され、前記局部電力線に接続された制御端子を含む第２ＰＭＯＳトランジスタ
を含む請求項１に記載の半導体記憶装置。
前記電圧制御装置は、
前記全域電力線と前記局部電力線の間に接続され、前記選択信号に接続された制御端子を含むＰＭＯＳトランジスタ、および
前記全域電力線と前記局部電力線の間に、前記全域電力線から前記局部電力線方向が順方向となるように接続されたダイオード
を含み、
前記既定電源電圧と前記第１電圧とは、前記ダイオードのスレッショルド電圧と等しい電圧差を有する
請求項１に記載の半導体記憶装置。