JPH08138381A - 半導体集積回路装置およびその製造方法および内部電圧発生回路 - Google Patents

半導体集積回路装置およびその製造方法および内部電圧発生回路

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JPH08138381A
JPH08138381A JP6272592A JP27259294A JPH08138381A JP H08138381 A JPH08138381 A JP H08138381A JP 6272592 A JP6272592 A JP 6272592A JP 27259294 A JP27259294 A JP 27259294A JP H08138381 A JPH08138381 A JP H08138381A
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Abstract

(57)【要約】 【目的】 ゲート回路のスタンバイ時等におけるサブス
レショルド電流を低減するとともにサブ電源電圧伝達線
とメイン電源電圧伝達線との間の電圧差を小さくし、こ
れにより低消費電流で高速動作する半導体記憶装置を実
現することを目的とする。 【構成】 ゲート回路Ｇに対し一方電源として、電源電
圧ＶＣＨを伝達するメイン電源電圧伝達線１００と、サ
ブ電源電圧伝達線１１０とを設け、このメイン電源電圧
伝達線１００とサブ電源電圧線１１０の間に高抵抗の抵
抗素子Ｒを設けるとともに、サブ電源電圧線１１０に絶
縁ゲート型電界効果トランジスタで構成されるキャパシ
タＣを接続する。ゲート回路Ｇはサブ電源電圧伝達線１
１０上の電圧ＶＣを動作電源電圧として動作する。これ
により、サブ電源電圧線１１０上の電圧をゲート回路Ｇ
におけるサブスレッショルド電流とバランスする電圧レ
ベルに維持するとともにキャパシタＣにより電圧ＶＣを
安定に維持する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、低消費電力で安定に動作する高集積化に
適した半導体記憶装置に関する。より特定的には、高電
圧を含む動作電源電圧を伝達する電源の構成および電圧
発生回路の構成に関する。
【０００２】
【従来の技術】図７１は、典型的なゲート回路であるイ
ンバータの構成を示す図である。図７１において、イン
バータは、電源ノード１と出力ノード２の間に接続され
るｐチャネルＭＯＳ（絶縁ゲート型電界効果）トランジ
スタＰＱと、出力ノード２と接地ノード３の間に接続さ
れるｎチャネルＭＯＳトランジスタＮＱを含む。入力ノ
ード４はトランジスタＰＱおよびＮＱのゲートに接続さ
れる。次に、この図７１に示すインバータの動作につい
て簡単に説明する。
【０００３】入力信号ＩＮがハイレベルのとき、ＭＯＳ
トランジスタＰＱがオフ状態となり、ＭＯＳトランジス
タＮＱがオン状態となる。出力ノード２がこのオン状態
のトランジスタＮＱを介して接地電位レベルへ放電され
る。出力ノード２の出力信号ＯＵＴが接地電位レベルに
まで低下すると、トランジスタＮＱはそのソース（接地
ノード３に接続される導通端子）とドレイン（出力ノー
ド２に接続される導通端子）の電位が等しくなり、トラ
ンジスタＮＱには電流は流れない。
【０００４】一方、入力信号ＩＮがローレベルのとき、
トランジスタＮＱがオフ状態、トランジスタＰＱがオン
状態となる。出力ノード２がこのオン状態のトランジス
タＰＱを介して電源電圧ＶＣＣレベルにまで充電され
る。出力ノード２の出力信号ＯＵＴが電源電圧レベルに
まで上昇すると、トランジスタＰＱのソース（電源端子
１に接続される導通端子）とドレイン（出力ノード２に
接続される導通端子）の電位が等しくなり、トランジス
タＰＱを介しては電流は流れない。
【０００５】上述のようにｐチャネルＭＯＳトランジス
タＰＱとｎチャネルＭＯＳトランジスタＮＱを用いるＣ
ＭＯＳ（相補ＭＯＳ）インバータの場合、出力信号ＯＵ
Ｔがハイレベルまたはローレベルに移行すると、トラン
ジスタＰＱおよびＮＱがともにオフ状態となり、一般
に、電流消費は生じない。単に出力信号ＯＵＴがローレ
ベルからハイレベルまたはハイレベルからローレベルへ
変化するときにトランジスタＰＱおよびＮＱを介して電
源ノード１から接地ノード３へ貫通電流が流れるだけで
ある。したがって、この図７１に示すようなＣＭＯＳ構
成のインバータを用いることにより消費電流を低減する
ことができる。
【０００６】ＭＯＳトランジスタを流れるドレイン電流
Ｉｄｓは、ＭＯＳトランジスタのゲート−ソース間電圧
の関数で表わされる。ＭＯＳトランジスタのしきい値電
圧の絶対値よりも、そのゲート−ソース間電圧の絶対値
が大きくなるほど大きなドレイン電流が流れる。ゲート
−ソース間電圧の絶対値が、このしきい値電圧の絶対値
以下となってもドレイン電流Ｉｄｓは完全に０とはなら
ない。この電圧領域において流れるドレイン電流は、サ
ブスレショルド電流と呼ばれ、ゲート−ソース間電圧に
指数関数的に比例する。
【０００７】図７２は、ｎチャネルＭＯＳトランジスタ
のサブスレショルド電流特性を示す図である。図７２に
おいて、横軸はゲート−ソース間電圧Ｖｇｓを示し、縦
軸にドレイン電流Ｉｄｓの対数値を示す。この図７２に
示す曲線ＡおよびＢの直線領域がサブスレショルド電流
領域である。このサブスレショルド電流領域において、
たとえばゲート幅（チャネル幅）１０μｍのＭＯＳトラ
ンジスタにおいて１０ｍＡのドレイン電流が流れるとき
のゲート−ソース間電圧がしきい値電圧として定義され
る。図７２においては、直線Ａのサブスレショルド電流
特性を有するトランジスタのしきい値電圧Ｖｔｈを示
す。この図７２から見られるように、ＭＯＳトランジス
タのゲート−ソース間電圧Ｖｇｓが０Ｖの場合において
も、サブスレショルド電流Ｉｔが流れる。大規模集積回
路装置において、構成要素となるＭＯＳトランジスタの
数が増加すると、このサブスレショルド電流の総和が無
視できない値となり、消費電流が増加するという問題が
生じる。
【０００８】また、一方において、大記憶容量半導体記
憶装置などの大規模集積回路装置においては、低消費電
力化、信号振幅低減による高速動作化、および電池電源
の利用などを目的として動作電源電圧ＶＣＣがたとえば
１．５Ｖと低くされる傾向にある。電源電圧ＶＣＣを低
くする場合、ＭＯＳトランジスタもその電源電圧に応じ
てスケーリング則に従って縮小する必要がある。このＭ
ＯＳトランジスタのスケールダウンのとき、しきい値電
圧Ｖｔｈも比例して低くする必要があるが（ｎチャネル
ＭＯＳトランジスタの場合）、しきい値電圧はこのよう
なスケーリング則に従って低くすることはできない。
【０００９】すなわち、図７２に示すように、曲線Ａで
示されるサブスレショルド電流特性を有するＭＯＳトラ
ンジスタのしきい値電圧Ｖｔｈを低くした場合、この曲
線Ａで表わされるサブスレショルド電流特性は曲線Ｂで
表わされるそれに変化する。この場合、ゲート−ソース
間電圧Ｖｇｓが０Ｖのときのサブスレショルド電流がＩ
ｔからＩｔａに増加し、消費電流が増加するという問題
が生じる。
【００１０】また、半導体記憶装置においては、動作電
源電圧ＶＣＣよりも高い高電圧Ｖｐｐが用いられる。高
電圧Ｖｐｐを利用することによりＭＯＳトランジスタの
しきい値電圧による信号電圧損失の影響を防止して電源
電圧ＶＣＣレベルの信号を伝搬する。このような高電圧
Ｖｐｐを利用する部分は、後に詳細に説明するが、半導
体記憶装置においてワード線を選択状態に駆動するワー
ドドライバなどがある。
【００１１】このような高電圧Ｖｐｐを利用する場合に
は、図７１において電源電圧ＶＣＣに代えて高電圧Ｖｐ
ｐが印加される。入力信号ＩＮが、高電圧Ｖｐｐレベル
のとき、ｐチャネルＭＯＳトランジスタＰＱがオフ状態
とされる。このときには、ｎチャネルＭＯＳトランジス
タＮＱがオン状態となり、出力ノード２は接地電位レベ
ルへ放電される。しかしながら、この場合、ｐチャネル
ＭＯＳトランジスタＰＱのソース−ドレイン間には高電
圧Ｖｐｐが印加されるため、ゲート−ソース間電圧Ｖｇ
ｓが０Ｖであっても、ソース／ドレイン間に印加される
電圧は動作電源電圧ＶＣＣよりも大きくなり、電荷が加
速され、より多くの電流が流れ、サブスレショルド電流
が増加する。すなわち、図７２に示す曲線Ａが曲線Ｂへ
変化することになり、サブスレショルド電流が増加す
る。ここで、しきい値電圧を決定する場合には、ドレイ
ン電圧は所定値に設定されている。同じドレイン電圧の
ときにしきい値電圧を小さくするとサブスレショルド電
流が増加するが、このとき、同じしきい値電圧を有して
いても、ドレイン電圧が増加すれば、曲線Ａから曲線Ｂ
へ変化する。
【００１２】ｐチャネルＭＯＳトランジスタのサブスレ
ショルド電流特性は、図７２に示す曲線のゲート−ソー
ス間電圧Ｖｇｓの符号を変えることにより表わされる。
【００１３】上述のように、動作電源電圧ＶＣＣおよび
高電圧Ｖｐｐなどの内部電圧を利用して動作する回路に
おいては、サブスレショルド電流領域で動作するＭＯＳ
トランジスタのリーク電流（サブスレショルド電流）を
できるだけ小さくする必要がある。
【００１４】図７３は、このサブスレショルド電流を低
減するための従来の電源配置の一例を示す図である。図
７３において、電源配置は、電源電圧供給ノード１１に
接続されるメイン電源電圧伝達線（以下、単にメイン電
源線と称す）１０と、このメイン電源線１０から電源電
圧ＶＣを供給されるサブ電源電圧伝達線（以下、サブ電
源線と称す）１２と、メイン電源線１０とサブ電源線１
２の間に接続され、制御信号φＣＴに応答してメイン電
源線１０とサブ電源線１２とを接続するｐチャネルＭＯ
ＳトランジスタからなるスイッチングトランジスタＳＷ
１と、メイン電源線１０とサブ電源線１２の間に設けら
れる電流抑制回路１５を含む。この電流抑制回路１５
は、そのドレインおよびゲートがメイン電源線１０に接
続され、そのソースがサブ電源線１２に接続されるｎチ
ャネルＭＯＳトランジスタ１６で構成される。このトラ
ンジスタ１６は、ダイオードとして動作し、サブ電源線
１２の電圧をＶＣ−ＶＴにクランプする機能を備える。
ここでＶＴは、トランジスタ１６のしきい値電圧であ
る。
【００１５】サブ電源線１２と他方電源電圧伝達線（以
下、接地線と称す）３の間にゲート回路Ｇ１およびＧ２
が接続される。このゲート回路の数は任意であるが、図
７３においては、代表的に２つのゲート回路を示す。ゲ
ート回路Ｇ１およびＧ２は、同じＣＭＯＳインバータの
構成を備える。ゲート回路Ｇ１およびＧ２は、サブ電源
線１２上の電圧ＶＣおよび接地線３上の接地電圧ＶＳＳ
を両動作電源電圧として動作し、与えられた信号ＩＮ１
およびＩＮ２をそれぞれ反転して出力信号ＯＵＴ１およ
びＯＵＴ２をそれぞれ出力する。次に動作について図７
４を参照して簡単に説明する。
【００１６】ゲート回路Ｇ１およびＧ２のスタンバイ時
（待機時）においては、制御信号φＣＴは電源電圧ＶＣ
Ｈレベルのハイレベルにある。このとき、スイッチトラ
ンジスタＳＷ１はそのゲートおよびソースが同一電位と
なり、オフ状態となる。サブ電源線１２の電圧ＶＣがリ
ーク電流により低下したとき、トランジスタ１６により
電流を供給され、そのサブ電源線１２の電圧はＶＣ−Ｖ
Ｔレベルに維持される。ゲート回路Ｇ１において、スタ
ンバイ時において入力信号ＩＮ１が電源電圧ＶＣレベル
のハイレベルのとき、トランジスタＰＱがオフ状態、ト
ランジスタＮＱがオン状態であり、出力信号ＯＵＴ１は
接地電圧ＶＳレベルにある。このとき、ＰチャネルＭＯ
ＳトランジスタＰＱは、そのソース電圧ＶＣがゲートの
電圧よりも低くなり、より深いオフ状態とされ、トラン
ジスタＰＱを流れるサブスレショルド電流が抑制され
る。入力信号ＩＮ２もまたハイレベルにあり、出力信号
ＯＵＴ２はローレベルにある。
【００１７】動作サイクルに入ると、まず制御信号φＣ
Ｔが接地電圧ＶＳＳレベルのローレベルとなり、スイッ
チングトランジスタＳＷ１がオン状態となり、サブ電源
線１２とメイン電源線１０とが電気的に接続され、サブ
電源線１２上の電圧ＶＣが電源電圧ＶＣＨレベルに復帰
する（時刻Ｔ１）。サブ電源線１２上の電圧ＶＣが所定
の電源電圧ＶＣＨレベルに復帰し、安定した後、入力信
号ＩＮ１が時刻Ｔ２において接地電圧レベルのローレベ
ルに低下し、出力信号ＯＵＴ１がハイレベルに立上が
る。この動作サイクル時においては、サブ電源線１２上
の電圧ＶＣとメイン電源線１０上の電圧ＶＣＨは同じ電
圧レベルにあり、トランジスタ１６はオフ状態にある。
【００１８】時刻Ｔ３において動作サイクルが完了する
と、制御信号φＣＴが再びハイレベルに立上がり、スイ
ッチトランジスタＳＷ１がオフ状態とされる。サブ電源
線１２の電圧ＶＣがこのサブ電源線１２におけるリーク
電流（ゲート回路Ｇ１およびＧ２のサブスレショルド電
流を含む）により低下しても、この電圧ＶＣがＶＣＨ−
ＶＴレベル以下に低下すると、トランジスタ１６がオン
状態となり、サブ電源線１２へ電流が供給され、サブ電
源線１２上の電圧ＶＣは、ＶＣＨ−ＶＴの電圧レベルに
維持される。
【００１９】
【発明が解決しようとする課題】電源線をメイン電源線
とサブ電源線との階層構造とすることにより、オフ状態
となるＭＯＳトランジスタをより強いオフ状態とするこ
とができ、サブスレショルド電流を低減することができ
る。また、電源電圧の低下に伴って、スケーリング則に
従って低くされたしきい値電圧のＭＯＳトランジスタを
利用することができ、低電圧電源を用いての高速動作を
保証することができる。
【００２０】しかしながら、ダイオード接続されたクラ
ンプトランジスタを用いる場合、サブ電源線上の電圧Ｖ
Ｃは、電源電圧ＶＣＨよりもクランプトランジスタのし
きい値電圧ＶＴだけ低い電圧レベルとなる。５Ｖ電源電
圧時にしきい値電圧が０．８Ｖないし１．０Ｖを有する
ＭＯＳトランジスタを、電源電圧１．５Ｖのときスケー
リング則に沿ってそのしきい値電圧を０．２５ないし
０．３Ｖに低下させて、このような低いしきい値電圧の
ＭＯＳトランジスタを用いたとしても、サブ電源線１２
の電圧ＶＣが電源電圧ＶＣＨレベルにまで復帰するに
は、図７４に示す時間Ｔ１−Ｔ０が必要とされる。ゲー
ト回路Ｇ１およびＧ２等が動作するのは、このサブ電源
線１２上の電圧ＶＣが電源電圧ＶＣＨレベルに復帰し、
安定した後の時刻Ｔ２となる。したがって、ゲート回路
Ｇ１およびＧ２の動作開始タイミングを早くすることが
できず、この半導体集積回路装置が半導体記憶装置の場
合アクセス時間が長くなり、外部から見て高速動作性が
損われるという問題が生じる。
【００２１】また、図７３に示す電源配置の場合、入力
信号ＩＮ１およびＩＮ２は、スタンバイ時（待機時）に
おいてハイレベルとなり、その論理レベルは予め定めら
れている必要がある。スタティック動作する回路などに
おいては、スタンバイサイクルにおいて、その入力信号
の電圧レベルは予測可能ではない。したがって、従来の
電源配置の場合、スタンバイサイクル時にその入力信号
の論理レベルが予測可能である装置にしか適用できない
という欠点があった。さらに、一般に半導体記憶装置の
場合、負電圧Ｖｂｂの基板バイアス電圧が、接合容量の
低減、寄生ＭＯＳトランジスタの発生防止およびＭＯＳ
トランジスタのしきい値電圧の安定化などを目的として
基板領域（基板またはウェル領域）に印加される。前述
の高電圧Ｖｐｐおよびこのような負電圧Ｖｂｂは、とも
に、電圧ＶＣおよびＶＳＳからキャパシタのチャージポ
ンプ作用により発生している。低電源電圧構成の場合、
効率的に高い電圧レベルの高電圧Ｖｐｐおよび低い電圧
レベルの負電圧Ｖｂｂを発生することが要求される。ま
た、このような高電圧Ｖｐｐおよび負電圧Ｖｂｂを発生
する回路の消費電力をできるだけ小さくするような、電
源配置が必要とされる。
【００２２】それゆえ、この発明の目的は、低電圧電源
時においても低消費電流で安定にかつ高速に動作する半
導体集積回路装置を提供することである。
【００２３】この発明の他の目的は、ＭＯＳトランジス
タのサブスレショルド電流を十分に抑制することのでき
る電源配置を備える半導体集積回路装置を提供すること
である。
【００２４】この発明のさらに他の目的は、低電源電圧
時においても安定に高電圧および負電圧を発生すること
のできる内部電圧発生回路を提供することである。
【００２５】この発明のさらに他の目的は、このような
内部電圧発生回路に対する負荷の小さな電源配置を備え
る半導体集積回路装置を提供することである。
【００２６】この発明のさらに他の目的は、スタンバイ
サイクルにおける入力信号の論理レベルが予測できない
場合においても十分にサブスレショルド電流を抑制する
ことのできる電源配置を備える半導体集積回路装置を提
供することである。
【００２７】この発明のさらに他の目的は、サブスレシ
ョルド電流を抑制する電源配置を容易に実現することの
できる半導体集積回路装置の製造方法を提供することで
ある。
【００２８】
【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、第１の論理レベルの電圧を伝達するメイ
ン電圧伝達線と、サブ電圧伝達線と、上記メイン電圧伝
達線と上記サブ電圧伝達線との間に接続される抵抗素子
と、上記サブ電圧伝達線と第２の論理レベルの電圧を供
給するノードとの間に接続される、絶縁ゲート型電界効
果トランジスタで構成されるキャパシタと、上記サブ電
圧伝達線上の電圧を一方動作電源電圧として動作し、与
えられた信号に所定の演算処理を施して出力するゲート
回路とを備える。
【００２９】請求項２に係る半導体集積回路装置は、第
１の論理レベルの電圧を伝達するメイン電圧伝達線と、
複数のサブ電圧伝達線と、これら複数のサブ電圧伝達線
各々とメイン電圧伝達線との間に接続される複数の抵抗
素子と、上記複数のサブ電圧伝達線それぞれに対応して
グループに分割され、各々が対応のサブ電圧伝達線上の
電圧を一方動作電源電圧として動作し、与えられた信号
に所定の論理処理を施して出力する複数のゲート回路と
を備える。
【００３０】請求項３に係る半導体集積回路装置は、請
求項２の装置がさらに、複数のサブ電圧伝達線それぞれ
に対応して設けられ、各々が対応のサブ電圧伝達線に接
続される一方電極ノードと第２の論理レベルの電圧を受
ける他方電極ノードとを有する、絶縁ゲート型電界効果
トランジスタで構成される複数のキャパシタをさらに備
える。
【００３１】請求項４に係る半導体集積回路装置は、第
１の論理レベルの電圧を伝達する第１のメイン電圧伝達
線と、複数の第１のサブ電圧伝達線と、これら複数の第
１のサブ電圧伝達線各々と上記第１のメイン電圧伝達線
との間に接続される複数の第１の抵抗素子と、第２の論
理レベルの電圧を伝達する第２のメイン電圧伝達線と、
上記複数の第１のサブ電圧伝達線に対応して配置される
複数の第２のサブ電圧伝達線と、上記複数の第２のサブ
電圧伝達線各々と上記第２のメイン電圧伝達線との間に
接続される複数の第２の抵抗素子と、上記複数の第１お
よび第２のサブ電圧伝達線の対各々に対応して複数のグ
ループに分割され、各々が対応の第１および第２のサブ
電圧伝達線上の電圧を一方および他方動作電源電圧とし
て動作し、与えられた信号に所定の論理処理を施して出
力する複数のゲート回路を備える。
【００３２】請求項５に係る半導体集積回路装置は、請
求項４の装置が、さらに、複数の第１のサブ電圧伝達線
各々に対応して設けられ、各々が対応の第１のサブ電圧
伝達線に接続される一方電極ノードと上記第２の論理レ
ベルの電圧を受ける他方電極ノードとを有しかつ絶縁ゲ
ート型電界効果トランジスタで構成される複数の第１の
キャパシタと、上記複数の第２のサブ電圧伝達線各々に
対応して設けられ、各々が、対応の第２のサブ電圧伝達
線に接続される一方電極ノードと上記第１の論理レベル
の電圧を受ける他方電極ノードとを有しかつ絶縁ゲート
型電界効果トランジスタで構成される複数の第２のキャ
パシタとをさらに備える。
【００３３】請求項６に係る半導体集積回路装置は、第
１の論理レベルの電圧を供給するメイン電圧伝達ノード
と、サブ電圧伝達ノードと、第２の論理レベルの電圧を
供給する電圧供給ノードと、サブ電圧伝達ノード上の電
圧と電圧供給ノード上の電圧とを両動作電源電圧として
動作し、与えられた信号に所定の論理処理を施して出力
するゲート回路と、サブ電圧伝達ノードとメイン電圧伝
達ノードとの間に接続され、ゲート回路の出力信号が第
１の論理レベルのときその抵抗値が低下するトランジス
タ素子とを備える。
【００３４】請求項７に係る半導体集積回路装置は、請
求項６のトランジスタ素子が、ゲート回路の出力信号を
ゲートに受けるデプレション型の絶縁ゲート型電界効果
トランジスタで構成される。
【００３５】請求項８に係る半導体集積回路装置は、請
求項７の装置が、さらに、しきい値電圧を有し、メイン
電圧伝達ノードとサブ電圧伝達ノードとの間に接続さ
れ、かつそのゲートにメイン電圧伝達ノード上の電圧と
しきい値電圧の和とメイン電圧伝達ノード上の電圧の間
の電圧を受ける絶縁ゲート型電界効果トランジスタを備
える。
【００３６】請求項９に係る半導体集積回路装置は、第
２の論理レベルの電圧を伝達する第２のメイン電圧伝達
線と、この第２のメイン電圧伝達線と電圧供給ノードと
の間に設けられ、論理ゲートの出力信号が第２の論理レ
ベルのときその抵抗値が小さくなる第２のトランジスタ
素子をさらに備える。
【００３７】請求項１０に係る半導体集積回路装置は、
請求項９の装置が、さらに、しきい値電圧を有し、第２
のメイン電圧伝達線と電圧供給ノードとの間に接続さ
れ、そのゲートに第２のメイン電圧伝達線上の電圧とし
きい値電圧との和と第２のメイン電圧伝達ノード上の電
圧との間のレベルを受ける絶縁ゲート型電界効果トラン
ジスタを備える。
【００３８】請求項１１に係る半導体集積回路装置は、
第１の論理レベル電圧を供給するメイン電圧伝達ノード
と、サブ電圧伝達ノードと、第２の論理レベルの電圧を
供給する電圧供給ノードと、サブ電圧伝達ノードの電圧
と電圧供給ノードの電圧とを動作電源電圧として動作
し、与えられた信号に所定の論理処理を施して出力する
ゲート回路と、メイン電圧伝達ノードとサブ電圧伝達ノ
ードとの間に接続されかつそのゲートがサブ電圧伝達ノ
ードに接続され、メイン電圧伝達ノードの電圧とサブ電
圧伝達ノードの電圧の差が所定値以上となるとパンチス
ルー現象を生じさせる絶縁ゲート型電界効果トランジス
タを備える。
【００３９】請求項１２に係る半導体集積回路装置は、
請求項１１の装置が、さらに、第２の論理レベルの電圧
を供給する第２のメイン電圧伝達ノードと、電圧供給ノ
ードに接続される一方導通電極ノードと、第２のメイン
電圧伝達ノードに接続される他方導通電極ノードと、電
圧供給ノードに接続されるゲート電極ノードとを有し、
電圧供給ノードの電圧と第２のメイン電圧伝達ノードの
電圧の差が所定値以上となるとパンチスルー現象を生じ
させる第２の絶縁ゲート型電界効果トランジスタをさら
に備える。
【００４０】請求項１３に係る半導体集積回路装置の製
造方法は、第１導電型の半導体基板領域上に互いに離れ
た第１および第２のゲート電極層を同時に形成するステ
ップと、第１および第２のゲート電極層をマスクとして
基板領域にイオン注入して不純物領域を形成して、第１
および第２のゲート電極層の間の基板領域に形成された
不純物領域を共有する第１および第２の絶縁ゲート型電
界効果トランジスタを形成するステップと、第１の絶縁
ゲート型電界効果トランジスタ形成領域をマスク層で被
覆するステップと、第２の絶縁ゲート型電界効果トラン
ジスタに対し、第２のゲート電極層をマスクとして斜め
方向のイオン注入を行なって第２の絶縁ゲート型電界効
果トランジスタの不純物領域の間隔の距離を小さくする
ステップと、第１のゲート電極層と信号入力ノードを相
互接続し、第２の絶縁ゲート型電界効果トランジスタの
第２のゲート電極層と第１および第２のゲート電極層の
間の不純物領域とを相互接続しかつ第２の絶縁ゲート型
電界効果トランジスタの残りの不純物領域と第１論理レ
ベルの電圧を供給するノードとを接続するステップとを
備える。
【００４１】請求項１４に係る半導体集積回路装置は、
請求項２の装置がさらに、電源投入検出信号に応答し
て、所定期間複数のサブ電圧伝達線を相互接続する手段
をさらに備える。
【００４２】請求項１５に係る半導体集積回路装置は、
請求項２の装置が、さらに、電源投入検出信号に応答し
て所定期間複数のサブ電圧伝達線各々とメイン電圧伝達
線とを相互接続する手段をさらに備える。
【００４３】請求項１６に係る半導体集積回路装置は、
請求項２の装置が、さらに、電源投入検出信号に応答し
て、所定期間、複数のサブ電圧伝達線を相互接続しかつ
複数のサブ電圧伝達線の１つをメイン電圧伝達線へ接続
する手段をさらに備える。
【００４４】請求項１７に係る半導体集積回路装置は、
請求項２の装置がさらに、複数のサブ電圧伝達線の各々
とメイン電圧伝達線との間に設けられ、電源投入検出信
号とサブ電圧伝達線特定のためのグループ特定信号のい
ずれか一方の活性化時に導通するスイッチングトランジ
スタをさらに備える。
【００４５】請求項１８に係る半導体集積回路装置は、
請求項１４ないし１７のいずれかの装置において、メイ
ン電圧伝達線が動作電源電圧よりも高い高電圧を伝達す
る。
【００４６】請求項１９に係る半導体集積回路装置は、
請求項１８の装置がさらに、電源電圧伝達線と、複数の
サブ電圧伝達線の各々と電源電圧伝達線の間に設けら
れ、電源投入検出信号の非活性化時に各サブ電圧伝達線
と電源電圧伝達線とを接続する手段をさらに備える。
【００４７】請求項２０に係る半導体集積回路装置は請
求項２の装置がさらに、複数のサブ電圧伝達線各々に対
して設けられ、電源投入検出信号に応答して所定期間、
対応のサブ電圧伝達線へ電源投入時にメイン電圧伝達線
上の電圧と同じ方向へ変化する電圧を伝達する複数のス
イッチングトランジスタをさらに備える。
【００４８】請求項２１に係る半導体集積回路装置は、
第１の論理レベルの電圧を伝達するメイン電圧伝達線
と、複数のサブ電圧伝達線と、これら複数のサブ電圧伝
達線の各々に対応してグループ化され、各々が与えられ
た信号に所定の論理処理を施して出力する複数のゲート
回路と、複数のサブ電圧伝達線各々に対応して設けら
れ、対応のサブ電圧伝達線を特定するグループ特定信号
の活性化時対応のサブ電圧伝達線をメイン電圧伝達線へ
接続する複数の第１のスイッチングトランジスタと、複
数のサブ電圧伝達線各々に対応して設けられ、グループ
特定信号の非活性化時、対応のサブ電圧伝達線へ第１の
論理レベルの電圧よりも第２の論理レベルに近い電圧を
伝達する複数の第２のスイッチングトランジスタを備え
る。
【００４９】請求項２２に係る半導体集積回路装置は、
請求項２ないし５および１４ないし２１のいずれかの装
置が、行列状に配列される複数のメモリセルを有するメ
モリアレイと、各行に対応して配設され、各々に対応の
行のメモリセルが接続される複数のワード線と、アドレ
ス信号をデコードし、そのデコード結果に従ってアドレ
ス指定されたワード線を選択するワード線選択信号を発
生するロウデコーダをさらに備え、複数のゲート回路
は、複数のワード線各々に対応して設けられ、ロウデコ
ーダの出力信号が対応のワード線を指定するとき対応の
ワード線上へ対応のサブ電圧伝達線上の電圧を伝達する
ワードドライバである。
【００５０】請求項２３に係る半導体集積回路装置は、
請求項２２の装置において、複数のワード線の各々が複
数のブロックに分割され、ワードドライバは、複数のブ
ロックに分割されたワード線各々に対して設けられる。
【００５１】請求項２４に係る半導体集積回路装置は、
請求項２ないし５および１４ないし２１のいずれかの装
置が、さらに、各々が行列状に配列される複数のメモリ
セルを有する複数のメモリグループを含むメモリアレイ
と、各列に対応して配列され、各々に対応の列のメモリ
セルが接続される複数のビット線対と、隣接するメモリ
ブロックの間に対応のメモリブロックの各ビット線対に
対応して配置され、対応のビット線対の電位を差動的に
増幅するための複数のセンスアンプと、ビット線対に対
応して設けられ、接続制御信号に応答して対応のビット
線対と対応のセンスアンプとを接続する複数の接続ゲー
トをさらに備える。複数のメモリグループは複数のサブ
電圧伝達線それぞれに対応して配置される。請求項２４
の装置では、複数のゲート回路の各々が、接続ゲートへ
対応のサブ電圧伝達線上の電圧を接続制御信号として伝
達するための接続制御信号発生回路である。
【００５２】請求項２５に係る半導体集積回路装置は、
請求項２４の装置において、複数の列の各々がさらに複
数のブロックに分割され、接続制御信号発生回路は、こ
れら複数のブロックの各々に対応して設けられる。
【００５３】請求項２６に係る半導体集積回路装置は、
請求項２ないし５および１４ないし２１のいずれかの装
置がさらに、各々が、行列状に配列される複数のメモリ
セルを有しかつ各サブ電圧伝達線のグループに対応して
配置される複数のメモリグループを含むメモリアレイ
と、各列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線対と、複数のビット線
対の各々に対応して配置され、イコライズ信号に応答し
て対応のビット線対の各ビット線を所定の電圧レベルに
設定する複数のイコライズ／プリチャージ回路をさらに
備え、複数のゲート回路が、対応のサブ電圧伝達線上の
第１の論理レベルの電圧を上記イコライズ信号として対
応のグループのイコライズ／プリチャージ回路へ伝達す
るイコライズ信号発生回路である。
【００５４】請求項２７に係る半導体集積回路装置は、
請求項２６の装置において、メモリグループ各々におい
て、複数の列はさらに複数のブロックに分割され、イコ
ライズ信号発生回路は各ブロックに対応して配置され
る。
【００５５】請求項２８の半導体集積回路装置は、請求
項２ないし５および１４ないし２１のいずれかの装置が
さらに、各々が、行列状に配列される複数のメモリセル
を有しかつ複数のサブ電圧伝達線に対応して配置される
複数のグループを含むメモリアレイと、各列に対応して
配置され、各々に対応の列のメモリセルが接続される複
数のビット線対と、各ビット線対に対して設けられ、活
性化時対応のビット線対の低電位のビット線を第２の論
理レベルの電圧へ放電する複数のセンスアンプとをさら
に備え、ゲート回路の各々が活性化時対応のサブ電圧伝
達線上の第１の論理レベルの電圧を対応のグループのセ
ンスアンプへ活性化信号として印加するセンスアンプ活
性化回路である。
【００５６】請求項２９に係る半導体集積回路装置は、
請求項２８の装置において、メモリアレイのグループ各
々において、複数の列がさらに複数のブロックに分割さ
れ、センスアンプ活性化回路が各ブロックに対応して配
置される。
【００５７】請求項３０の半導体集積回路装置は、請求
項２ないし５および１４ないし２１のいずれかの半導体
集積回路装置がさらに、各々が、行列状に配列される複
数のメモリセルを有しかつ複数のサブ電圧伝達線に対応
して配置される複数のグループを含むメモリアレイと、
各列に対応して配置され、各々に対応の列のメモリセル
が接続される複数のビット線対と、各ビット線対に対応
して設けられ、活性化時、対応のビット線対の高電位の
ビット線を第１の論理レベルの電圧レベルに設定する複
数のセンスアンプをさらに備え、複数のゲート回路の各
々が、対応のサブ電圧伝達線上の第１の論理レベルの電
圧を対応のグループのセンスアンプへスタンバイ時に伝
達して対応のセンスアンプを非活性状態に維持するセン
スアンプ活性制御回路を備える。
【００５８】請求項３１に係る半導体集積回路装置は、
請求項３０の装置において、各メモリアレイグループ各
々において、複数の列のさらに複数の列ブロックに分割
され、センスアンプ活性制御回路が各ブロックに対応し
て配置される。
【００５９】請求項３２に係る半導体集積回路装置は、
各々が、行列状に配列される複数のメモリセルを有しか
つ複数のサブ電圧伝達線に対応して設けられる複数のグ
ループを含むメモリセルアレイと、各列に対応して配置
され、各々に対応の列のメモリセルが接続される複数の
ビット線対と、各ビット線対に対して設けられ、活性化
時対応のビット線対の高電位のビット線を第２の論理レ
ベルの電圧レベルに設定する複数のセンスアンプと、複
数のセンスアンプ各々に対して設けられ、導通時、第２
の論理レベルの電圧を対応のセンスアンプに供給して対
応のセンスアンプを活性化する複数のセンスアンプ活性
化トランジスタとをさらに備え、ゲート回路は、活性化
時、対応のサブ電圧伝達線上の第１の論理レベルの電圧
を対応のグループのセンスアンプ活性化トランジスタへ
与えて導通状態とする複数のセンス制御回路である。
【００６０】請求項３３に係る半導体集積回路装置は、
請求項３２の装置の第１の論理レベルの電圧が負電圧で
ある。
【００６１】請求項３４に係る半導体集積回路装置は、
請求項３１または３２の装置においてメモリアレイの各
グループにおいて、複数の列は、さらに複数の列ブロッ
クに分割され、センス制御回路は、各列ブロックに対応
して配置される。
【００６２】請求項３５に係る半導体集積回路装置は、
行列状に配列される複数のメモリセルを有するメモリア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続される複数のワード線と、各々が、２本
のワード線に対応して設けられ、与えられた第１のアド
レス信号をデコードして、該デコード結果を示すデコー
ド信号を出力する複数のデコーダと、複数のデコーダ各
々に対応して設けられ、対応のデコーダの出力するデコ
ード信号と第２のアドレス信号とに従って対応の２本の
ワード線の第１のワード線へ高電圧を伝達するための複
数の第１のワードドライバと、動作電源電圧よりも高い
高電圧を供給するグローバル高電圧供給線と、このグロ
ーバル高電圧供給線から高電圧を供給され、複数の第１
のワードドライバへ高電圧を供給する第１のサブ高電圧
伝達線と、グローバル高電圧供給線と第１のサブ高電圧
伝達線との間に接続され、第１の制御信号に応答して導
通する第１のスイッチングトランジスタと、複数のデコ
ーダ各々に対応して配置され、かつ対応のデコーダおよ
び対応の第１のワードドライバと行方向において整列し
て配置され、対応のデコーダの出力信号と第２のアドレ
ス信号の補の信号とに従って対応の２本のワード線のう
ちの第２のワード線へ高電圧を伝達する複数の第２のワ
ードドライバと、グローバル高電圧供給線から高電圧を
供給され、複数の第２のワードドライバへ高電圧を供給
する第２のサブ高電圧伝達線と、グローバル高電圧供給
線と第２のサブ高電圧伝達線との間に接続され、第２の
制御信号に応答して導通する第２のスイッチングトラン
ジスタとを備える。
【００６３】請求項３６に係る半導体集積回路装置は、
行列状に配列される複数のメモリセルを有するメモリア
レイと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続される複数のワード線と、２本のワード
線の組各々に対応して配置され、各々が１つのワード線
の組を特定する第１のアドレス信号をデコードし、その
デコード結果を示すデコード信号を出力する複数のデコ
ーダと、高電圧発生回路により発生された動作電源電圧
よりも高い高電圧を伝達するグローバル高電圧供給線
と、グローバル高電圧供給線に接続され、その高電圧を
伝達する互いに平行に設けられる第１および第２のメイ
ン高電圧伝達線と、グローバル高電圧供給線から高電圧
を供給され、かつ第１および第２のメイン高電圧線と平
行にかつ互いに離れて配置される第１および第２のサブ
高電圧伝達線と、グローバル高電圧供給線と第１のサブ
高電圧伝達線との間に設けられ、第１の制御信号に応答
して導通する第１のスイッチングトランジスタと、グロ
ーバル高電圧供給線と第２のサブ高電圧伝達線との間に
接続され第２の制御信号に応答して導通する第２のスイ
ッチングトランジスタと、複数のデコーダ各々に対応し
て設けられかつ行方向に整列して配置される第１および
第２のワードドライバ形成領域とを備える。この第１の
ワードドライバ形成領域は、プリチャージ信号に応答し
て第１の内部ノードを第１のメイン高電圧伝達線上の電
圧レベルへプリチャージする第１の第１導電型の絶縁ゲ
ート型電界効果トランジスタと、対応のワード線の組の
第１のワード線の電位に応答して第１の内部ノードを第
１のメイン高電圧伝達線上の電圧レベルへ充電する第２
の第１導電型の絶縁ゲート型電界効果トランジスタと、
第１の内部ノード上の電圧に応答して第１のワード線へ
第１のサブ高電圧伝達線上の電圧を伝達する第３の第１
導電型の絶縁ゲート型電界効果トランジスタが形成され
る第１のトランジスタ形成領域と、ワード線の組の第１
および第２のワード線の一方を指定する第２のアドレス
信号に応答して対応のデコーダの出力信号を第１の内部
ノードへ伝達するデコードトランジスタが形成される第
２のトランジスタ形成領域とを備える。
【００６４】第２のワードドライバ形成領域は、プリチ
ャージ信号に応答して第２の内部ノードを第２のメイン
高電圧伝達線上の電圧レベルへプリチャージする第４の
第１導電型の絶縁ゲート型電界効果トランジスタと、対
応のワード線の組の第２のワード線の電位に応答して第
２の内部ノードを第２のメイン高電圧伝達線上の電圧レ
ベルへ充電する第５の第１導電型の絶縁ゲート型電界効
果トランジスタと、第２の内部ノード上の電圧に応答し
て第２のワード線へ第２のサブ高電圧伝達線上の電圧を
伝達する第６の第１導電型の絶縁ゲート型電界効果トラ
ンジスタが形成される第３のトランジスタ形成領域と、
第２のアドレス信号に応答して対応のロウデコーダの出
力信号を第２の内部ノードへ伝達するデコードトランジ
スタが形成される第４のトランジスタ形成領域を備え
る。
【００６５】請求項３７に係る半導体集積回路装置は、
請求項３６の装置において、第２のトランジスタ形成領
域が、第１の内部ノードの電位に応答して対応の第１の
ワード線を接地電位レベルへ放電する第２の第２導電型
の絶縁ゲート型電界効果トランジスタを含み、第４のト
ランジスタ形成領域が、第２の内部ノード上の電位に応
答して対応の第２のワード線を接地電位レベルへ放電す
る第４の第２導電型の絶縁ゲート型電界効果トランジス
タを含む。
【００６６】請求項３８に係る半導体集積回路装置は、
請求項３７の装置において、第１、第２、第４、および
第３のトランジスタ形成領域がこの順に対応のデコーダ
から対応のワード線の組へ向かって配列される。
【００６７】請求項３９に係る半導体集積回路装置は、
請求項３８の装置において、第１および第２のトランジ
スタ形成領域におけるトランジスタの配置は第２のトラ
ンジスタ形成領域と第４のトランジスタ形成領域との間
の領域に関して第３および第４のトランジスタ形成領域
のトランジスタの配置と対称的にされる。
【００６８】請求項４０に係る半導体集積回路装置は、
請求項３５または３６の装置において、第１および第２
の制御信号は動作時第２のアドレス信号に従って一方が
導通状態とされる。
【００６９】請求項４１に係る内部電圧発生回路は、所
定の振幅を有する第１のクロック信号を受ける一方電極
ノードと内部ノードに接続される他方電極ノードとを有
する第１のキャパシタと、内部ノードに接続される一方
導通電極ノードと出力ノードに接続される他方導通電極
ノードとゲート電極とを有する絶縁ゲート型電界効果ト
ランジスタと、内部ノードを第１の論理レベルの所定の
電圧レベルにプリチャージする第１のプリチャージ素子
と、ゲート電極ノードを第１の論理レベルの所定の電圧
レベルへプリチャージする第２のプリチャージ素子と、
第１のクロック信号と位相の異なる第２のクロックが第
２の論理レベルのとき出力ノードの電圧レベルの信号を
出力するドライブ素子と、ドライブ素子の出力に接続さ
れる一方電極ノードと上記ゲート電極ノードに接続され
る他方電極ノードとを有する第２のキャパシタとを備え
る。絶縁ゲート型電界効果トランジスタは、ドライブ素
子が出力ノードの電圧レベルの信号を出力するとき導通
する。
【００７０】請求項４２の半導体集積回路装置は、請求
項６ないし１２のいずれかの装置において、ゲート回路
が、それぞれに１行のメモリセルが接続されるワード線
を選択状態に駆動し、サブ電圧伝達線上の電圧を対応の
ワード線を伝達するためのワードドライバである。
【００７１】請求項４３に係る半導体集積回路装置は、
請求項６ないし１２のいずれかの装置において、ゲート
回路が、それぞれに１列のメモリセルが接続されるビッ
ト線対の低電位のビット線電位を第２の論理レベルへ駆
動するセンスアンプを活性化するために対応のサブ電圧
伝達ノード上の第１の論理レベルの電圧を与えるセンス
活性化回路である。
【００７２】請求項４４に係る半導体集積回路装置は、
請求項６ないし１２のゲート回路が、各々に１列のメモ
リセルが接続される複数のビット線対それぞれに対応し
て設けられる、対応のビット線対の高電位のビット線を
第１の論理レベルの電圧へ駆動するセンスアンプを活性
化するために、サブ電圧伝達ノード上の電圧をセンスア
ンプへ与えてセンスアンプを活性化するセンス活性化回
路である。
【００７３】請求項４５に係る半導体集積回路装置は、
請求項６ないし１２のいずれかの装置において、ゲート
回路が、各々に一列のメモリセルが接続される複数のビ
ット線対それぞれに対応して設けられ、対応のビット線
対の高電位のビット線を第２の論理レベルへ駆動するセ
ンスアンプを、スタンバイサイクル時に対応のサブ電圧
伝達ノード上の第１の論理レベルの電圧を与えてセンス
アンプを非活性状態とするセンス制御回路である。
【００７４】請求項４６に係る半導体集積回路装置は、
請求項６ないし１２のいずれかの装置において、シェア
ードセンスアンプ配置を有するビット線対とセンスアン
プとの間の接続を行なう接続ゲートを動作時にサブ電圧
伝達ノード上の電圧を与えてビット線対とセンスアンプ
とを接続する接続制御回路である。
【００７５】
【作用】請求項１の半導体集積回路装置においては、メ
イン電圧伝達線とサブ電圧伝達線の間に接続される抵抗
素子により、サブスレショルド電流が流れるとサブ電圧
伝達線の電圧を降下させてゲート回路のトランジスタを
より深くオフ状態としてサブスレショルド電流を低下さ
せてサブスレショルド電流の増加を防止しかつサブ電圧
伝達線の電位低下を抑制し、これによりサブ電圧伝達線
の電圧振幅を小さくする。また、サブ電圧伝達線に接続
れさるキャパシタは、ＭＯＳキャパシタの構成を備え、
小占有面積でゲート回路の動作時に増加する電流を補償
し、サブ電圧伝達線の電圧変化を小さくする。
【００７６】請求項２の半導体集積回路装置において
は、複数のサブ電圧伝達線に各々設けられた抵抗素子に
より、サブスレショルド電流を低減しかつ複数のサブ電
圧伝達線各々の電圧降下が抑制される。また、サブ電圧
伝達線各々の負荷容量が一方のサブ電圧伝達線のみが設
けられる場合と比べて低減され、ゲート回路動作時にお
ける各サブ電圧伝達線の電位回復を高速化することがで
きる。またメイン電圧伝達線と複数のサブ電圧伝達線そ
れぞれの間に設けられた抵抗素子により、サブ電圧伝達
線の電位低下量は、ゲート回路におけるサブスレショル
ド電流と抵抗素子における電圧降下とが平衡状態となっ
た電圧レベルに設定され、このメイン電圧伝達線とサブ
電圧伝達線との間の電圧差を小さくすることができる。
【００７７】請求項３の半導体集積回路装置において
は、複数のサブ電圧伝達線各々に設けられたキャパシタ
がＭＯＳキャパシタの構成を備え、小占有面積でゲート
回路動作時における増加電流を補償し、各サブ電圧伝達
線の電位変化を抑制する。
【００７８】請求項４の半導体集積回路装置において
は、第１のサブ電圧伝達線各々と第１のメイン電圧伝達
線との間の第１の抵抗素子および第２のサブ電圧伝達線
各々と第２のメイン電圧伝達線との間の第２の抵抗素子
により、ゲート回路の入力信号の論理レベルが第１およ
び第２の論理レベルいずれであってもゲート回路のサブ
スレショルド電流を抑制しかつサブ電圧伝達線とメイン
電圧伝達線との間の電圧差を小さくする。
【００７９】請求項５の半導体集積回路装置において
は、第１および第２のサブ電圧伝達線各々に対して設け
られたキャパシタがＭＯＳキャパシタの構成を備えて小
占有面積で第１および第２のサブ電圧伝達線の電圧を安
定に維持しかつゲート回路動作時における増加電流を補
償し、ゲート回路動作時のサブ電圧伝達線の電圧変化を
抑制する。
【００８０】請求項６の半導体集積回路装置において
は、メイン電圧伝達線とサブ電圧伝達線との間のトラン
ジスタ素子が、ゲート回路の出力信号が第１の論理レベ
ルのときに抵抗値が低下しメイン電圧伝達線とサブ電圧
伝達線との間の大きな駆動力を有する電流供給量を形成
し高速に出力信号を変化させかつこのゲート回路の出力
信号が第２の論理レベルのときその抵抗値が増加し、メ
イン電圧伝達線とサブ電圧伝達線との間に流れる電流を
制限し、消費電流を低減する。
【００８１】請求項７の半導体集積回路装置において
は、請求項６の装置のトランジスタ素子をデプレション
型トランジスタ素子で構成したため、容易に可変抵抗特
性を有するトランジスタ素子を実現することができる。
【００８２】請求項８の半導体集積回路装置において
は、メイン電圧伝達線とサブ電圧伝達線との間に設けら
れた絶縁ゲート型電界効果トランジスタがメイン電圧伝
達線の電圧とサブ電圧伝達線との間の電圧差をそのしき
い値電圧の絶対値以下に設定する。したがって、ゲート
回路の出力信号が第１の論理レベルのとき可変抵抗特性
を有するトランジスタ素子の抵抗値を十分に小さくする
ことができる。
【００８３】請求項９の半導体集積回路装置において
は、第２のトランジスタ素子が第２のメイン電圧伝達線
と第２のサブ電圧伝達線との間に接続されており、ゲー
ト回路の出力信号が第２の論理レベルのとき第２のメイ
ン電圧伝達線と第２のサブ電圧伝達線との間に電流の流
れを生じさせてこのゲート回路の出力信号を高速で変化
させ、一方、ゲート回路の出力信号が第１の論理レベル
のときその抵抗値が大となってゲート回路のサブスレシ
ョルド電流を低減する。これにより、ゲート回路の出力
信号の論理レベルが第１および第２の論理レベルのいず
れの場合においても消費電流を低減しかつ高速動作を実
現することができる。
【００８４】請求項１０の半導体集積回路装置において
は、第２のメイン電圧伝達線と第２のサブ電圧伝達線と
の間の絶縁ゲート型電界効果トランジスタは、第２のメ
イン電圧伝達線の電圧と第２のサブ電圧伝達線の電圧と
の差をそのしきい値電圧の絶対値以下とし、第２のサブ
電圧伝達線の電圧変化を小さくしかつゲート回路の出力
信号が第２の論理レベルのとき第１のメイン電圧伝達線
と第１のサブ電圧伝達線との間のトランジスタ素子の抵
抗値を確実に大きくしかつ第２のメイン電圧線と第２の
サブ電圧伝達線との間のトランジスタ素子の抵抗値を十
分に小さくし、ゲート回路の入力信号の論理レベルが第
１および第２の論理レベルのいずれの場合においても低
消費電力で高速に出力信号を変化させることができる。
【００８５】請求項１１の半導体集積回路装置において
は、メイン電圧伝達ノードとサブ電圧伝達ノードとの間
のトランジスタ素子はパンチスルーによりメイン電圧伝
達ノードとサブ電圧伝達ノードとの間に電流の経路を形
成しており、サブ電圧伝達ノードの電圧の変化を小さく
する。
【００８６】請求項１２の半導体集積回路装置において
は、第２のメイン電圧伝達ノードと第２のサブ電圧伝達
ノードとの間の電圧が所定値以上となると第２の絶縁ゲ
ート型電界効果トランジスタがパンチスルーにより導通
し、これにより第２のメイン電圧伝達ノードと第２のサ
ブ電圧伝達ノードとの間の電流経路を形成して第２のサ
ブ電圧伝達ノードの電位変化を小さくする。
【００８７】請求項１３の半導体集積回路装置の製造方
法においては、ゲート回路の絶縁ゲート型電界効果トラ
ンジスタとメイン電圧伝達線とサブ電圧伝達線との間の
電流調整用の絶縁ゲート型電界効果トランジスタを同一
製造プロセスで作製し、電流調整用の絶縁ゲート型電界
効果トランジスタへイオンの斜め注入によりその不純物
領域間の距離すなわちチャネル長を短くしており、この
電流調整用の第２の絶縁ゲート型電界効果トランジスタ
はゲート回路内の絶縁ゲート型電界効果トランジスタよ
りも小さなソース−ドレイン間電圧でパンチスルーを生
じさせ、これによりサブ電圧伝達線の電圧変化を抑制す
る絶縁ゲート型電界効果トランジスタを容易に実現する
ことができる。
【００８８】請求項１４の半導体集積回路装置において
は、複数のサブ電圧伝達線が電源投入時に相互接続され
ており、サブ電圧伝達線の負荷容量が互いに異なる場合
においても電源投入時にサブ電圧伝達線の電位を同じ速
度で変化させることができ、ほぼ同じタイミングで同一
電圧レベルへサブ電圧伝達線を到達させることができ、
サブ電圧伝達線の電圧が所定レベルに到達するまでの時
間に対するマージンを考慮する必要がなく、早いタイミ
ングでゲート回路を動作させることが可能となる。
【００８９】請求項１５の半導体集積回路装置において
は、電源投入時に各サブ電圧伝達線がメイン電圧伝達線
に接続されており、高速でサブ電圧伝達線を所定電圧レ
ベルに到達させることができる。
【００９０】請求項１６の半導体集積回路装置において
は、電源投入時に複数のサブ電圧伝達線が相互接続され
かつ１つのサブ電圧伝達線がメイン電圧伝達線に接続さ
れており、高速かつ同一速度でサブ電圧伝達線の電圧を
所定電圧レベルへ到達させることができる。
【００９１】請求項１７の半導体集積回路装置において
は、複数のサブ電圧伝達線のうちグループ特定信号によ
り特定されたサブ電圧伝達線のみがスイッチングトラン
ジスタによりメイン電圧伝達線に接続され、それにより
動作するゲート回路に対してのみメイン電圧伝達線から
電流を供給することができ、応じてゲート回路を安定に
動作させることができ、かつ残りのサブ電圧伝達線上の
電圧はメイン電圧伝達線上の電圧とレベルが異なってお
り、非動作のゲート回路のサブスレショルド電流を低減
することができ、消費電流を低減することができる。
【００９２】請求項１８の半導体集積回路装置において
は、メイン電圧伝達線には高電圧が印加されており、ゲ
ート回路の低消費電流化により高電圧発生回路の電流容
量を低減することができ、小規模の高電圧発生回路で安
定に高電圧を発生してゲート回路を動作させることがで
きる。
【００９３】請求項１９の半導体集積回路装置において
は、電源投入検出信号の非活性化時すなわち電源が投入
されて電源電圧が安定化するまでの期間サブ電圧伝達線
へ動作電源電圧を伝達するため、電源投入時のサブ電圧
伝達線の電圧上昇速度を速くすることができ、高速にサ
ブ電圧伝達線の電位を安定化させることができる。
【００９４】請求項２０の半導体集積回路装置において
は、電源投入時にサブ電圧伝達線へ電圧が伝達され高速
にサブ電源伝達線の電位を上昇させる。
【００９５】請求項２１の半導体集積回路装置において
は、第２のスイッチング手段により安定にサブ電圧伝達
線の電圧が所定レベルに維持される。
【００９６】請求項２２の半導体集積回路装置において
は、複数のゲート回路はワード線を選択状態へ駆動する
ワードドライバであり、ワード線駆動部における消費電
流を低減することができかつサブ電圧伝達線の電圧回復
を速くすることができるため、低消費電流で安定かつ高
速に動作する半導体集積回路装置を実現することができ
る。
【００９７】請求項２３の半導体集積回路装置において
は、複数のワード線各々がブロックに分割され、各ブロ
ックごとにワードドライバが設けられており、ワードド
ライバの負荷が軽減され高速にワード線を選択状態へ移
行させることができる。
【００９８】請求項２４の半導体集積回路装置において
は、複数のゲート回路は、センスアンプとビット線対と
を接続する接続ゲートの動作を制御する信号を発生する
回路であり、センスアンプとビット線対との接続制御を
低消費電流で高速に行なうことができる。
【００９９】請求項２５の半導体集積回路装置において
は、ビット線対が複数の列ブロックに分割され、各列ブ
ロックに対応して接続制御信号発生回路が設けられてお
り、接続制御信号発生回路の負荷が軽減される。
【０１００】請求項２６の半導体集積回路装置において
は、複数のゲート回路はビット線対のて電位をイコライ
ズ／プリチャージするためのイコライズ／プリチャージ
回路の動作を制御するイコライズ信号発生回路であり、
低消費電流で安定かつ高速にイコライズ信号を発生する
ことができる。
【０１０１】請求項２７の半導体集積回路装置において
は、ビット線対が複数の列ブロックに分割され、各列ブ
ロックに対応してイコライズ信号発生回路が設けられて
おり、イコライズ信号発生回路の負荷が軽減される。
【０１０２】請求項２８の半導体集積回路装置において
は、各ビット線対の低電位のビット線を第２の論理レベ
ルの電圧へ放電するセンスアンプに対し、ゲート回路が
第１の論理レベルの電圧を活性化信号として伝達してお
り、高速かつ低消費電流でセンスアンプを活性化するこ
とができる。
【０１０３】請求項２９の半導体集積回路装置において
は、センスアンプが複数のブロックに分割され、かつブ
ロックに対応してセンスアンプ活性制御回路が設けられ
ており、センスアンプ活性制御回路の負荷が軽減され
る。
【０１０４】請求項３０の半導体集積回路装置におい
て、活性化時ビット線対の高電位のビット線を第１の論
理レベルにありかつメイン電圧伝達線上の電圧レベルよ
りも低い電圧レベルに設定するセンスアンプへスタンバ
イ時に第１の論理レベルのサブ電圧伝達線上の電圧を伝
達するセンスアンプ制御回路をゲート回路が実現してお
り、このセンスアンプ制御回路の消費電流を低減するこ
とができかつスタンバイ時のセンスアンプのリーク電流
を低減することができる。
【０１０５】請求項３１の半導体集積回路装置において
は、複数のビット線対が複数の列ブロックに分割され、
列ブロックそれぞれに対応してセンスアンプ活性制御回
路が設けられており、センスアンプ活性制御回路の負荷
が軽減される。
【０１０６】請求項３２の半導体集積回路装置において
は、ビット線対の高電位のビット線を第２の論理レベル
の電圧レベルに設定する複数のセンスアンプに対し、各
センスアンプへ第２の論理レベルの電圧を伝達してセン
スアンプを活性化するセンス活性化トランジスタが設け
られており、これらのセンス活性化トランジスタに対し
ゲート回路が対応のサブ電圧伝達線上の第１の論理レベ
ルの電圧を伝達してセンス活性化トランジスタを導通状
態としており、低消費電流でかつ高速にセンスアンプ活
性化トランジスタを導通状態とするセンス制御回路を実
現することができる。請求項３３の半導体集積回路装置
においては、請求項３２の装置における第１の論理レベ
ルの電圧が負電圧であり、センスアンプ活性化トランジ
スタのオン抵抗を小さくして高速でセンスアンプを活性
化することができる。
【０１０７】請求項３４の半導体集積回路装置において
は、請求項３１または３２において、複数の列が複数の
列ブロックに分割されて、センス制御回路が各列ブロッ
クに対応して配置されており、センス制御回路の負荷が
軽減される。
【０１０８】請求項３５の半導体集積回路装置において
は、ロウデコーダが２本のワード線の組に対応して配置
されかつこのロウデコーダの出力信号に応答する第１お
よび第２のワードドライバが行方向に沿って整列して配
置されておりかつ第１および第２のワードドライバに対
し第１および第２のサブ電圧伝達線から高電圧が印加さ
れており、高電圧伝達線を階層構造とすることにより、
低消費電流でかつ高速動作する高密度のワード線駆動回
路を実現することができる。
【０１０９】請求項３６の半導体集積回路装置において
は、２本のワード線の組に対して１つのロウデコーダが
配置され、かつこのロウデコーダの出力信号に応答する
２本のワード線に対応する第１および第２のワードドラ
イバが対応のロウデコーダとともに整列して配置されて
おり、占有面積が低減され、またワード線へ高電圧を伝
達するトランジスタはサブ電圧伝達線から電圧が供給さ
れ、メイン電圧伝達線からの高電圧は内部ノードを高電
圧レベルへ充電するトランジスタへ伝達されるだけであ
り、この経路におけるサブスレショルド電流は生じず、
一方ワード線に直接接続される回路部分にはサブ電圧伝
達線から高電圧が供給されており、サブスレショルド電
流を低減することができ、低消費電流で安定に動作する
高密度のワード線選択回路を実現することができる。
【０１１０】請求項３７の半導体集積回路装置において
は、第１および第２のワードドライバを構成するワード
線放電用トランジスタが対応の２本のワード線の一方を
選択するためのデコード用トランジスタと同じ第２およ
び第４のトランジスタ形成領域にそれぞれ形成されてお
り、ワードドライバ部に効率的にトランジスタを配置す
ることができ、ワードドライバの占有面積を低減するこ
とができる。
【０１１１】請求項３８の半導体集積回路装置において
は、内部ノードおよびワード線充電用のトランジスタ、
デコード用トランジスタ、デコーダトランジスタおよび
内部ノードおよびワード線充電用トランジスタ形成領域
の順にロウデコーダからワード線に向かって配置されて
おり、同一導電型トランジスタ形成領域を隣接して配置
することができ、ワードドライバの占有面積を低減する
ことができる。
【０１１２】請求項３９の半導体集積回路装置において
は、第１のワードドライバ形成のための第１および第２
のトランジスタ形成領域と第２のワードドライバ形成の
ための第３および第４のトランジスタ形成領域は第１お
よび第２のワードドライバの境界領域に関して対称的な
トランジスタ配置を有しており、トランジスタのレイア
ウトが容易となりかつ効率的にトランジスタを配置する
ことができ、ワードドライバの占有面積を低減すること
ができる。
【０１１３】請求項４０の半導体集積回路装置において
は、グローバル高電圧供給線と第１および第２のサブ高
電圧伝達線とは第１および第２の制御信号に従って選択
的に接続されており、これら第１および第２の制御信号
は第１および第２のワードドライバの一方を選択状態と
する第２のアドレス信号に従って活性状態とされてお
り、したがって、選択ワード線グループに対して設けら
れたワードドライバのみがグローバル高電圧供給線から
電流を供給されて動作し、非選択ワード線グループに対
して設けられたワードドライバはサブ電圧伝達線上の電
圧のみを受けるだけであり、グローバル高電圧供給線か
らは電流を供給されないため、非選択ワードドライバの
サブスレショルド電流を低減することができ、ワード線
選択回路における消費電流を低減することができる。
【０１１４】請求項４１の内部電圧発生回路において
は、出力ノードに現われる電圧をドライバ素子から出力
し、第２のキャパシタを介してトランジスタのゲート電
極へ印加しており、ゲート電極の電圧振幅を通常動作電
源電圧を印加する場合よりも大きくすることができ、効
率的に電荷を出力ノードへ伝達することができ、効率的
かつ高速で所望の内部電圧を発生することができる。
【０１１５】請求項４２の半導体集積回路装置は、請求
項６ないし１２のいずれかのゲート回路がワード線を選
択状態へ駆動するワードドライバであり、ワードドライ
バにおけるサブスレショルド電流を低減することがで
き、応じて消費電流を低減することができる。
【０１１６】請求項４３の半導体集積回路装置は、請求
項６ないし１２のいずれかのゲート回路は、ビット線対
の低電位のビット線を接地電位レベルへ放電するセンス
アンプを活性化するためのセンス活性化回路であり、高
電圧をセンス活性化信号として利用することにより高速
でセンスアンプを活性化することができるとともに、こ
のセンス活性化回路におけるサブスレショルド電流を低
減することができる。
【０１１７】請求項４４の半導体集積回路装置は、請求
項６ないし１２のいずれかのゲート回路が、ビット線対
の高電位のビット線を高電位に設定するためのセンスア
ンプを活性化するセンス活性化回路であり、このセンス
アンプ活性化信号としてサブ電圧伝達線上の負電圧を与
えているため高速でセンスアンプを活性化することがで
きるとともにセンスアンプ活性化回路のサブスレショル
ド電流を低減することができる。
【０１１８】請求項４５の半導体集積回路装置は、請求
項６ないし１２のいずれかのゲート回路が、ビット線対
の高電位のビット線を電源電圧レベルに駆動するセンス
アンプをスタンバイ時に非活性状態とする信号を発生す
るセンス制御回路であり、このセンス制御回路はサブ電
圧伝達線上の高電圧をセンス活性化トランジスタのゲー
トへ印加しているため、このセンス活性化トランジスタ
におけるサブスレショルド電流を抑制することができる
とともに、センス活性制御信号発生回路の消費電流を低
減することができる。
【０１１９】請求項４６の半導体集積回路装置は、請求
項６ないし１２のいずれかのゲート回路がビット線対と
センスアンプとを接続する接続ゲートの接続を制御する
信号を発生する回路であり、この接続制御信号発生回路
は対応のサブ電圧伝達線上の高電圧を接続信号として印
加しており、この接続制御信号発生回路のスタンバイ時
におけるサブスレショルド電流を低減することができ
る。
【０１２０】
【実施例】
［実施例１］図１はこの発明の第１の実施例である半導
体集積回路装置の要部の構成を示す図である。図１にお
いては、内部電圧ＶＣＨを伝達するメイン電源電圧伝達
線１００と、このメイン電源電圧伝達線１００から電流
を供給されるサブ電源電圧伝達線１１０と、メイン電源
電圧伝達線１００とサブ電源電圧伝達線１１０の間に接
続される抵抗素子Ｒと、サブ電源電圧伝達線１１０上の
電圧ＶＣを一方動作電源電圧として動作するゲート回路
Ｇが示される。メイン電源電圧伝達線１００上の電圧Ｖ
ＣＨは、通常の動作電源電圧Ｖｃｃであってもよく、ま
た半導体記憶装置において利用される通常動作電源電圧
よりも高い高電圧Ｖｐｐであってもよく、以下単に電源
電圧ＶＣＨとして説明する。またメイン電源電圧伝達線
１００およびサブ電源電圧伝達線１１０も単にメイン電
源線１００およびサブ電源線１１０と称す。
【０１２１】ゲート回路Ｇは、そのソースがサブ電源線
１１０に接続され、そのゲートが入力信号ＩＮを受ける
入力ノード１１１に接続され、そのドレインが出力ノー
ド１１２に接続されるｐチャネルＭＯＳトランジスタＰ
Ｑと、そのドレインが出力ノード１１２に接続され、そ
のゲートが入力ノード１１１に接続され、そのソースが
他方動作電源電圧（以下、単に接地電圧と称す）ＶＳＳ
を受けるように接続されるｎチャネルＭＯＳトランジス
タＮＱを含む。次に動作について簡単に説明する。
【０１２２】入力信号ＩＮが論理ハイレベル（電圧ＶＣ
Ｈレベルのとき）、トランジスタＰＱがオフ状態、トラ
ンジスタＮＱがオン状態であり、出力ノード１１２は、
オン状態のトランジスタＮＱを介して接地電圧ＶＳＳレ
ベルに放電される。
【０１２３】トランジスタＰＱは、サブスレショルド電
流領域で動作する。トランジスタＱＰにサブスレショル
ド電流Ｉｓが流れると、この電流Ｉｓは抵抗素子Ｒを介
してメイン電源線１００から供給されるため、抵抗素子
Ｒに電圧降下が生じ、サブ電源線１１０上の電圧ＶＣ
は、ＶＣ＝ＶＣＨ−Ｒ・Ｉｓとなる。この状態において
は、トランジスタＰＱのゲート電位が電圧ＶＣＨレベル
であり、したがって、そのソース電位よりもゲート電位
が高くなり、トランジスタＰＱのサブスレショルド電流
が抑制される。
【０１２４】すなわち、トランジスタＰＱを流れるサブ
スレショルド電流が増加すると、抵抗素子Ｒにより、サ
ブ電源線１１０上の電圧ＶＣが低下し、トランジスタＰ
Ｑをより深いオフ状態とし、そのトランジスタＰＱを介
して流れるサブスレショルド電流を抑制する。したがっ
てこのサブ電源線１１０上の電圧ＶＣのレベルは、トラ
ンジスタＰＱを流れるサブスレショルド電流と抵抗素子
Ｒにおける電圧降下とが平衡した状態の電圧レベルとな
る。
【０１２５】したがって、図２に示すように、入力信号
ＩＮが論理ハイレベルで一定となるとき（図２において
スタンバイサイクルとして示す）における電圧ＶＣの降
下量はＩｓ・Ｒで与えられ、従来のようなダイオードト
ランジスタを用いてサブ電源線上の電圧をクランプする
構成に比べてメイン電源線１００とサブ電源線１１０の
間の電圧差（ＶＣＨ−ＶＣ）を小さくすることが可能と
なる。
【０１２６】図３は、図１に示す抵抗素子Ｒの具体的構
成の一例を示す図である。図３において、抵抗素子Ｒ
は、メイン電源線１００とサブ電源線１１０の間に接続
され、そのゲートに所定の基準電圧ＶＲ（＜ＶＣＨ）を
受けるｐチャネルＭＯＳトランジスタで構成される。ゲ
ートに一定電圧ＶＲを受けるｐチャネルＭＯＳトランジ
スタを用いて抵抗素子Ｒを構成することにより、サブ電
源線１１０の電圧ＶＣが低下するといわゆる自乗特性に
従ってメイン電源線１００からサブ電源線１１０へ電流
が供給され、このサブ電源線１１０上の電圧を所定の電
圧レベルに復帰させる。このｐチャネルＭＯＳトランジ
スタを用いることにより、安定にサブ電源線１１０上の
電圧レベルを一定の電圧レベル（ゲート回路Ｇにおける
サブスレショルド電流とそのサブスレショルド電流によ
るトランジスタ１１５におけるチャネル抵抗による電圧
降下とがバランスする電圧レベル）に維持することがで
きる。
【０１２７】［抵抗素子の変更例］図４は図１に示す抵
抗素子Ｒの変更例を示す図である。図４（Ａ）におい
て、抵抗素子Ｒは、そのソースおよび基板がメイン電源
線１００に接続され、そのゲートおよびドレインがサブ
電源線１１０に接続されるｐチャネルＭＯＳトランジス
タ１１６で構成される。このトランジスタ１１６のチャ
ネル幅を、サブ電源線１１０に接続されるゲート回路
（複数個接続されていてもよい）のｐチャネルＭＯＳト
ランジスタのサブスレショルド電流の総和を供給する程
度とする。トランジスタ１１６においてサブスレショル
ド電流が流れ、そのチャネル抵抗とそのサブスレショル
ド電流によりサブ電源線１１０の電圧ＶＣがメイン電源
線１００上の電圧ＶＣＨよりも低下する。この図４
（Ａ）に示す構成においても、トランジスタ１１６はサ
ブ電源線１１０上の電圧ＶＣが所定値よりも低下すると
オン状態となりその供給電流が増加し、高速でサブ電源
線１１０上の電圧ＶＣを所定の電圧レベルに復帰させ
る。
【０１２８】図４（Ｂ）に示す抵抗素子Ｒは、そのゲー
トおよびドレインがメイン電源線１００に接続され、そ
の基板領域およびソースがサブ電源線１１０に接続され
るｎチャネルＭＯＳトランジスタ１１７で構成される。
ＭＯＳトランジスタ１１７の基板領域をサブ電源線１１
０に接続し、このトランジスタ１１７のソースおよび基
板領域を同じ電圧レベルとすることにより基板効果の影
響を排除し、トランジスタ１１７のしきい値電圧を小さ
くする。この図４（Ｂ）に示す抵抗素子Ｒの構成におい
ても、トランジスタ１１７にサブスレショルド電流を流
すことにより、サブ電源線１１０上の電圧ＶＣをＶＣＨ
−ＶＴよりも高く設定する。
【０１２９】なお図４（Ａ）および（Ｂ）に示す構成に
おいて、トランジスタ１１６および１１７にはデプレシ
ョン型のＭＯＳトランジスタが用いられて負荷抵抗とし
て機能させる構成が利用されてもよい。
【０１３０】以上のように、この発明の第１の実施例に
従えば、メイン電源線とサブ電源線の間に抵抗素子を接
続したため、サブ電源線上の電圧レベルをこの抵抗素子
における電圧降下とゲート回路におけるサブスレショル
ド電流とがバランスする電圧レベルに設定することがで
き、応じてメイン電源線とサブ電源線との間の電圧差を
小さくすることができる。
【０１３１】［実施例２］図５は、この発明の第２の実
施例である半導体記憶装置の要部の構成を示す図であ
る。図５に示す構成においては、メイン電源線１００と
サブ電源線１１０の間に、抵抗Ｒと並列に、制御信号φ
ＣＴが論理ローレベルのときに導通するｐチャネルＭＯ
ＳトランジスタＰＷが設けられる。この半導体集積回路
装置がスタンバイサイクルとアクティブサイクルとを有
しており、スタンバイサイクル時には、制御信号φＣＴ
はメイン電源線１００上の電圧ＶＣＨレベルの論理ハイ
レベルとなり、アクティブサイクル時には制御信号φＣ
Ｔは接地電圧ＶＳＳレベルの論理ローレベルとなる。次
にこの図５に示す構成の動作についてその動作波形図で
ある図６を参照して説明する。
【０１３２】スタンバイサイクル時においては、制御信
号φＣＴはハイレベルにあり、トランジスタＰＷはオフ
状態にあり、メイン電源線１００とサブ電源線１１０は
抵抗素子Ｒのみを介して電気的に接続される。この状態
においては、ゲート回路Ｇに含まれるＰチャネルＭＯＳ
トランジスタＰＱ（図１参照）においてサブスレショル
ド電流が流れ、抵抗素子Ｒによりサブ電源線１１０上の
電圧ＶＣはＶＣＨ−Ｉｓ・Ｒの電圧レベルとなる。ここ
でＩｓはゲート回路Ｇを流れるサブスレショルド電流で
ある。この抵抗素子Ｒの流れるサブスレショルド電流に
よる電圧降下は先に図１を参照して説明したように比較
的小さい。したがってメイン電源線１００上の電圧ＶＣ
Ｈとサブ電源線１１０上の電圧ＶＣとの差を小さくする
ことができる。トランジスタＰＷは単にスイッチング動
作を行なうことが要求されるだけであり、そのしきい値
電圧の絶対値は特に小さくする必要はない。したがって
このトランジスタＰＷを流れるサブスレショルド電流は
ゲート回路Ｇにおけるサブスレショルド電流に比べて十
分小さくすることが可能である。
【０１３３】アクティブサイクルに入ると、制御信号φ
ＣＴが論理ローレベルとなり、スイッチングトランジス
タＰＷがオン状態とされ、サブ電源線１１０上の電圧Ｖ
Ｃはメイン電源線１００上の電圧ＶＣＨレベルとなる。
スタンバイサイクルにおけるメイン電源線１００上の電
圧ＶＣＨとサブ電源線１１０上の電圧ＶＣの差は十分小
さくされている。したがってアクティブサイクルに入る
と、高速でこのサブ電源線１１０上の電圧ＶＣは所定の
電圧ＶＣＨレベルに復帰する。したがって従来のような
ダイオード接続されたクランプトランジスタを用いる構
成に比べて早いタイミングでゲート回路Ｇを動作させる
ことが可能となる。またこのときゲート回路Ｇにおいて
低しきい値電圧（しきい値の絶対値の小さい）トランジ
スタを用いることができ（サブスレショルド電流は十分
抑制されるため）、低電源電圧動作時においても低消費
電流で高速動作するゲート回路Ｇを実現することがで
き、応じて、このようなゲート回路Ｇに対する電源配置
を利用することにより低電源電圧時においても低消費電
流で高速動作する半導体集積回路装置を実現することが
できる。
【０１３４】以上のように、この発明の第２の実施例に
従えばメイン電源線とサブ電源線の間に動作サイクルに
応じてオン・オフ状態とされるスイッチングトランジス
タを設けたためその半導体集積回路装置の動作サイクル
に合せてサブ電源線の電圧レベルを変更することがで
き、応じてスタンバイサイクル時におけるサブスレショ
ルド電流を十分低減することができる。
【０１３５】［実施例３］図７は、この発明の第３の実
施例である半導体集積回路装置の要部の構成を示す図で
ある。図７に示す構成においては、図１に示す構成に加
えて、サブ電源線１１０と接地ノードとの間に安定化の
ための比較的大きな容量を有するキャパシタＣが設けら
れる。ゲート回路Ｇの待機時（入力信号および出力信号
の安定化時）においては、サブ電源線１１０の電圧ＶＣ
は、このゲート回路Ｇにおけるサブスレショルド電流と
抵抗素子Ｒによる電圧降下とがバランスした電圧レベル
となっており、またキャパシタＣもこのサブ電源線１１
０上の電圧ＶＣレベルに充電されている。この状態にお
いて、ゲート回路Ｇの入力信号は論理ハイレベルにあ
る。ゲート回路Ｇへ与えられる入力信号がハイレベルか
らローレベルへ変化すると、応じてこのゲート回路Ｇの
出力信号がローレベルからハイレベルへと立上がる。こ
の出力信号の電位の立上がりは、メイン電源線１００、
抵抗素子Ｒおよびサブ電源線１１０からの電流供給によ
り実現される。このとき、図８に破線で示すように、キ
ャパシタＣが設けられていない場合、抵抗素子Ｒに比較
的大きな電流が流れ、抵抗素子Ｒにおける電圧降下が大
きくなり、サブ電源線１１０上の電圧ＶＣが低下し、ゲ
ート回路Ｇの出力信号が所定の電圧レベル（ＶＣＨレベ
ル）に到達するまでの時間が長くなる。
【０１３６】しかしながら、キャパシタＣを設けること
により、図８に実線で示すように、ゲート回路Ｇによる
出力信号電位立上げのための電流がキャパシタＣから供
給され、抵抗素子Ｒにおける電圧降下をほとんどなくす
ことができ、高速でゲート回路Ｇの出力信号を所定の電
圧ＶＣＨレベルに上昇させることができる。ゲート回路
Ｇの出力信号が電圧ＶＣＨレベルに到達すると、このゲ
ート回路Ｇに含まれる出力ノード充電のためのｐチャネ
ルＭＯＳトランジスタはそのソースおよびドレインが同
一電圧レベルとなり、抵抗素子Ｒには電流が流れないた
め、この抵抗素子Ｒにおける電圧降下は生じず、サブ電
源線１１０上の電圧ＶＣはメイン電源線１００上の電圧
ＶＣＨと同じ電圧レベルとなる。キャパシタＣを設け、
ゲート回路Ｇの出力信号の電位立上がり時にこのキャパ
シタＣから電流をゲート回路Ｇへ供給することにより、
サブ電源線１１０上の電圧ＶＣの低下を抑制することが
でき、高速で出力信号を所定の電圧レベルに到達させる
ことができ、低消費電流で高速動作する装置を実現する
ことができる。
【０１３７】図９は、図７に示すキャパシタＣの構成の
一例を示す図である。図９において、キャパシタＣは、
半導体基板領域（半導体層またはウェル領域または半導
体基板）１２０の表面に形成される高濃度Ｎ型不純物領
域１２１ａおよび１２１ｂと、不純物領域１２１ａおよ
び１２１ｂの間の半導体表面（チャネル領域）上にゲー
ト絶縁膜（図示せず）を介して形成されるゲート電極１
２２を含む。ゲート電極１２２がサブ電源線１１０に接
続され、不純物領域１２１ａおよび１２１ｂが接地ノー
ドに接続される。この図９に示すキャパシタＣは、ＭＯ
Ｓキャパシタの構成を備える。メイン電源線１００とサ
ブ電源線１１０との間にキャパシタを接続しても同様の
効果を得ることができるが、サブ電源線１１０と接地ノ
ードの間にキャパシタを接続することにより以下の利点
が得られる。
【０１３８】メイン電源線１００およびサブ電源線１１
０は通常、上層配線層で構成される。この場合、キャパ
シタは、平行電極のキャパシタを用いる必要がある。す
なわちこの場合、図９に示すようなＭＯＳキャパシタを
利用することはできない（サブ電源線１１０およびメイ
ン電源線１００の電圧レベルがほぼ同じ電圧レベルであ
り、チャネル領域に反転層が形成されずキャパシタの一
方電極層が形成されないため）。したがってこのような
平行電極層を有するキャパシタを用いる場合、所望の静
電容量を得るためには、大きな面積が必要とされるとと
もにこのキャパシタを作製するために余分の製造工程が
必要とされる。しかしながらこのサブ電源線１１０と接
地ノードとの間にキャパシタＣを設けることにより、図
９に示すＭＯＳキャパシタを用いることができ、小占有
面積で大きな静電容量を有するキャパシタを実現するこ
とができる。またゲート回路Ｇに含まれるｎチャネルＭ
Ｏトランジスタと同一の製造工程でキャパシタＣを作製
することができ、追加の製造工程が必要とされることは
ない。
【０１３９】なお、キャパシタＣとしては、ｎチャネル
ＭＯＳトランジスタに代えて、ｐチャネルＭＯトランジ
スタが用いられてもよい。ｐチャネルＭＯＳトランジス
タが用いられる場合には、ゲート電極が接地ノードに接
続され、不純物領域（ソースおよびドレイン領域）がサ
ブ電源線１１０に接続される。
【０１４０】以上のように、この発明の第３の実施例に
従えば、サブ電源線と接地ノードの間にキャパシタを接
続したため、ゲート回路の出力信号変化時にキャパシタ
から電流を供給することができ、ゲート回路の出力信号
変化時におけるサブ電源線上の電圧降下を抑制すること
ができ、高速でゲート回路の出力信号を所定の電圧レベ
ルに到達させることができる。
【０１４１】［実施例４］図１０は、この発明の第４の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１０に示す構成においては、メイン電源線１
００とサブ電源線１１０の間に抵抗素子Ｒが接続され、
また制御信号φＣＴに応答して導通するｐチャネルＭＯ
ＳトランジスタＰＷが抵抗素子Ｒと並列に配置され、か
つさらにサブ電源線１１０と接地ノードとの間にキャパ
シタＣｓが接続される。メイン電源線１００には寄生容
量Ｃｍが存在する。
【０１４２】ゲート回路Ｇのスタンバイ時には、制御信
号φＣＴはハイレベルにあり、トランジスタＰＷはオフ
状態にある。サブ電源線１１０上の電圧ＶＣは、ゲート
回路Ｇを流れるサブスレショルド電流と抵抗素子Ｒにお
ける電圧降下がバランスした電圧レベルとなる。アクテ
ィブサイクルに入ると、制御信号φＣＴがローレベルと
なり、トランジスタＰＷがオン状態となり、メイン電源
線１００とサブ電源線１１０とが電気的に接続され、サ
ブ電源線１１０の電圧ＶＣのレベルが上昇する。この
後、ゲート回路Ｇが動作し、その出力信号のレベルが変
化する。この場合、ゲート回路Ｇが複数個設けられてお
り、複数のゲート回路が同時に動作した場合において
も、キャパシタＣｓの供給する電流によりメイン電源線
１００の電圧ＶＣＨの低下を抑制することができ、安定
にゲート回路Ｇを複数個同時に動作させることができ
る。
【０１４３】図１１は、メイン電源線１００の寄生容量
Ｃｍとサブ電源線１１０に接続されるキャパシタＣｓに
よるサブ電源線１１０の電圧の回復状況を示す図であ
る。図１１においては縦軸に電圧、横軸に時間Ｔを示
す。トランジスタＰＷがオフ状態のときには、メイン電
源線１００上の電圧ＶＣＨとサブ電源線１１０上の電圧
ＶＣの電圧レベルは異なっている。トランジスタＰＷが
オン状態となると、メイン電源線１００からサブ電源線
１１０へ電流が流れ、サブ電源線１１０上の電圧ＶＣの
レベルが上昇する。このときには、電流供給に従ってメ
イン電源線１００上の電圧レベルが低下する。このメイ
ン電源線１００からサブ電源線１１０への電流の供給は
メイン電源線１００の寄生容量Ｃｍからサブ電源線１１
０のキャパシタＣｓへの充電と等価である。寄生容量Ｃ
ｍの静電容量がキャパシタＣｓのそれよりも十分大きい
場合には、高速でサブ電源線１１０上の電圧レベルが上
昇し、一方、寄生容量Ｃｍの静電容量が比較的小さい場
合には、サブ電源線１１０の電位上昇は比較的緩やかと
なる。メイン電源線１００およびサブ電源線１１０の電
圧レベルが等しくなった後には図示しない電源からの電
流供給によりサブ電源線１１０およびメイン電源線１０
０の電圧は同じ速度で上昇する。この図１１に示す波形
図から明らかなように、サブ電源線１１０の電圧ＶＣの
レベルを高速で回復させるためには、メイン電源線１０
０の寄生容量Ｃｍを比較的大きくするのが好ましい。寄
生容量Ｃｍが比較的小さい場合には、別のキャパシタが
メイン電源線１００に対して設けられてもよい。また、
メイン電源線１００へ伝達される電圧ＶＣＨがたとえば
高電圧Ｖｐｐのような場合、この高電圧発生回路の出力
ノードに安定化用のキャパシタが設けられ、そのキャパ
シタの容量を十分大きな静電容量を有するように構成さ
れてもよい。またサブ電源線１１０に接続するキャパシ
タＣｓは、ゲート回路Ｇが複数個設けられる場合、サブ
電源線１１０には比較的大きな寄生容量が付随すること
になり、このサブ電源線１１０に付随する寄生容量を考
慮してその静電容量が適当な値に決定される。サブ電源
線１１０の適用箇所が決定されれば、そこに接続される
ゲート回路の数が決定されるため、この寄生容量は容易
に求めることができる。
【０１４４】以上のように、この発明の第４の実施例に
従えば、高速でサブ電源線１１０の電圧レベルを所定の
電圧レベルに復帰させることができる。
【０１４５】［実施例５］図１２は、この発明の第５の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１２に示す構成においては、メイン電源線１
００に対し複数のサブ電源線１１０ａ、１１０ｂ、…１
１０ｃが配置される。サブ電源線１１０ａ〜１１０ｃと
メイン電源線１００の間には、それぞれ制御信号φＣＴ
ａ、φＣＴｂおよびφＣＴｃに応答して導通するｐチャ
ネルＭＯＳトランジスタで構成されるスイッチングトラ
ンジスタＰＷａ、ＰＷｂおよびＰＷｃが設けられる。サ
ブ電源線１１０ａ、１１０ｂ、および１１０ｃにはゲー
ト回路Ｇａ、Ｇｂ、およびＧｃがそれぞれ接続される。
これらのゲート回路Ｇａ〜Ｇｃは対応のサブ電源線１１
０ａ〜１１０ｃ上の電圧を一方動作電源電圧として動作
する。メイン電源線１１０とサブ電源線１１０ａ、１１
０ｂ、…１１０ｃの間には、このサブ電源線１１０ａ、
１１０ｂ、および１１０ｃ上の電圧レベルを調整する調
整回路１３０ａ、１３０ｂ、…１３０ｃが接続される。
この調整回路１３０ａ〜１３０ｃは、先の実施例におい
て説明した抵抗素子Ｒのみであってもよく、また抵抗素
子ＲとキャパシタＣ両者を含んでもよい。
【０１４６】制御信号φＣＴａ〜φＣＴｃは、すべて同
じタイミングで活性／非活性状態とされてもよく、また
それぞれ独立に活性／非活性が制御される構成が利用さ
れてもよい。制御信号φＣＴａ〜φＣＴｃをそれぞれ独
立に活性／非活性状態とすることにより、動作するゲー
ト回路に対してのみメイン電源線１００から電流が供給
されるため、このメイン電源線１００上の電圧ＶＣＨの
電圧変動の抑制および消費電流の低減を実現することが
できる。サブ電源線１１０ａ〜１１０ｃそれぞれの電圧
の変化は先の実施例において説明したものと同じであ
る。複数のサブ電源電圧線１１０ａ〜１１０ｃを設ける
ことにより１つのサブ電源線の寄生容量を小さくするこ
とができ、各サブ電源線１１０ａ〜１１０ｃの対応のス
イッチングトランジスタのオン状態になったときの電圧
レベルの回復を高速にすることができる。また、１つの
サブ電源線において電圧変動が生じても、その電圧変動
は他のサブ電源線へは伝達されないため、すべてのサブ
電源線１１０〜１１０ｃ上の電圧が同時に同じ電圧変動
を生じる可能性が小さくされ、応じて全体としてゲート
回路Ｇａ〜Ｇｃが同時に誤動作するのを防止することが
でき、電源ノイズの影響を十分抑制することができる。
【０１４７】以上のように、この発明の第５の実施例に
従えば、サブ電源線を複数のサブ電源線に分割したた
め、サブ電源線の寄生容量を小さくすることができ、応
じて動作時に高速でサブ電源線上の電圧を所定の電圧レ
ベルに回復させることができる。また複数のサブ電源線
に分割することにより、１つのサブ電源線における電圧
変動が他のサブ電源線へ影響を及ぼすことはなく、電源
ノイズの影響を最小限に抑制することができ、安定に動
作する半導体集積回路装置を実現することができる。
【０１４８】［実施例６］図１３は、この発明の第６の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１３に示す構成においては、一方動作電源電
圧（通常動作電源電圧または高電圧）ＶＨを伝達する電
源電圧伝達線（以下、単に電源線と称す）１３０と、他
方電源電圧（負電圧または接地電圧）ＶＳＬを伝達する
他方電源電圧伝達線（以下、単にメイン接地線と称す）
１４０と、他方電源電圧ＶＳ（以下、単に接地電圧と称
す）を伝達サブ他方電源電圧伝達線（以下、単にサブ接
地線と称す）１５０と、サブ接地線１５０とメイン接地
線１４０の間に接続される抵抗素子Ｒｌと、電源線１３
０上の電圧ＶＨとサブ接地線１５０上の電圧ＶＳを両動
作電源電圧として動作するゲート回路Ｇが示される。図
１３においては、ゲート回路Ｇの入出力信号は示してい
ない。このゲート回路Ｇは、先の実施例において示した
ようにＣＭＯＳインバータであってもよく、またＣＭＯ
Ｓ構成の多入力論理ゲートであってもよい。
【０１４９】図１３に示す構成の場合、ゲート回路Ｇの
出力信号がローレベルのとき、ゲート回路Ｇに含まれる
出力ノード放電用のＭＯＳトランジスタ（通常、ｎチャ
ネルＭＯＳトランジスタ）がオン状態にあり、ソースお
よびドレイン電圧は同じ電圧レベルであり、このトラン
ジスタを介しては電流は流れず、したがって、抵抗素子
Ｒｌにも電流は流れず、サブ接地線１５０上の電圧ＶＳ
はメイン接地線１４０上の電圧ＶＳＬの電圧レベルであ
る。
【０１５０】ゲート回路Ｇの出力信号がハイレベル（電
圧ＶＨレベル）のとき、ゲート回路Ｇに含まれる出力放
電用のトランジスタがオフ状態とされる（サブスレショ
ルド電流領域で動作する）。この場合には、ゲート回路
Ｇに含まれる放電用トランジスタを介して流れるサブス
レショルド電流が抵抗素子Ｒｌを介して流れ、抵抗素子
Ｒｌに電圧降下が生じ、サブ接地線１５０上の電圧ＶＳ
はメイン接地線１４０上の電圧ＶＳＬよりも高い電圧レ
ベルとなる（図１４参照）。このとき、この出力放電用
のトランジスタのゲートへは接地電圧ＶＳＬレベルの電
圧が与えられており、このトランジスタのゲート電圧は
ソース電圧（サブ接地線１５０上の電圧ＶＳ）よりも低
くなり、放電用トランジスタがより強いオフ状態とさ
れ、そのサブスレショルド電流が低減される。
【０１５１】ゲート回路Ｇに含まれるｎチャネルＭＯＳ
トランジスタを介して流れるサブスレショルド電流が増
加すれば、抵抗素子Ｒｌにおける電圧降下が大きくな
り、応じてサブ接地線１５０上の電圧ＶＳが上昇し、こ
の出力放電用のｎチャネルＭＯＳトランジスタをより強
いオフ状態としてそのサブスレショルド電流を低減す
る。一方、ゲート回路Ｇに含まれるｎチャネルＭＯＳト
ランジスタを流れるサブスレショルド電流が小さくなれ
ば、抵抗素子Ｒｌにおける電圧降下が小さくなり、サブ
接地線１５０上の電圧ＶＳが低下し、ゲート回路Ｇにお
けるｎチャネルＭＯＳトランジスタのサブスレショルド
電流が増加する。したがって、このサブ接地線１５０上
の電圧ＶＳは、ゲート回路Ｇに含まれる出力ノード放電
用のｎチャネルＭＯＳトランジスタを介して流れるサブ
スレショルド電流と抵抗素子Ｒｌにおける電圧降下が釣
り合った電圧レベルとなる。図１４においては、この安
定状態のサブ接地線１５０上の電圧ＶＳをＩｓ・Ｒｌで
示す。ここでＩｓはサブスレショルド電流を示す。サブ
接地線１５０とメイン接地線１４０の間の電圧差Ｉｓ・
Ｒｌは十分小さくすることができ、ゲート回路Ｇ動作時
におけるサブ接地線１５０上の電圧ＶＳの所定電圧レベ
ルＶＳＬへの回復を高速で行なうことができる。
【０１５２】抵抗素子Ｒｌとしては、先の第２の実施例
に用いられたものと同様、一定の電圧をゲートに受ける
ｎチャネルＭＯＳトランジスタを用いて実現することも
できる。また、図４に示すように、ＭＯＳトランジスタ
を抵抗接続して用いることもできる。
【０１５３】以上のように、この発明の第６の実施例に
従えば、ゲート回路の出力信号が待機状態においてハイ
レベルのとき、ゲート回路に含まれる出力放電用のＭＯ
Ｓトランジスタのサブスレショルド電流を効果的に抑制
することができるとともに、サブ接地線とメイン接地線
との間の電圧差を十分小さくすることができ、ゲート回
路動作時において、サブ接地線の電圧ＶＳの所定電圧レ
ベルＶＳＬへの高速回復を実現することができる。
【０１５４】［実施例７］図１５は、この発明の第７の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１５に示す構成においては、図１３に示す構
成に加えて、電源線１３０とサブ接地線１５０の間にキ
ャパシタＣｌが設けられる。このキャパシタＣｌの構成
については後に詳細に説明するが、サブ接地線１５０上
の電圧ＶＳの安定化の機能を備える。待機状態におい
て、ゲート回路Ｇの出力信号がハイレベルのとき、サブ
接地線１５０上の電圧ＶＳはこのゲート回路Ｇのサブス
レショルド電流に起因してメイン接地線１４０上の電圧
ＶＳＬよりも高い電圧レベルにある（抵抗素子Ｒｌにお
ける電圧降下分）。ゲート回路Ｇが動作し、その出力信
号がハイレベルからローレベルへ低下するとき、出力信
号を放電する電流が抵抗素子Ｒｌを介して流れ、このサ
ブ接地線１５０上の電圧ＶＳの電圧レベルが上昇し、ゲ
ート回路Ｇに含まれる放電用のトランジスタ（図１３参
照）のゲート電圧が等化的に低くなり、放電用のｎチャ
ネルＭＯＳトランジスタの電流駆動力が小さくなること
が考えられる。しかしながら、キャパシタＣｌを設ける
ことにより、このゲート回路Ｇの放電電流はキャパシタ
Ｃｌに吸収され、抵抗素子Ｒｌにおける電流を低減し、
サブ接地線１５０上の電圧ＶＳの上昇を抑制する。これ
により、ゲート回路Ｇが、高速でその出力信号をローレ
ベルへ立下げることができる。
【０１５５】キャパシタＣｌとしては、図９に示すよう
なＭＯＳキャパシタを利用することができる。この場
合、ｐチャネルＭＯＳトランジスタを用いてキャパシタ
Ｃｌが形成されてもよい。電源線１３０とサブ接地線１
５０の間にキャパシタＣｌを設けることにより得られる
利点は、先の第３の実施例におけるキャパシタＣが与え
る利点と同様である。
【０１５６】また、ゲート回路が複数個このサブ接地線
に接続される場合、キャパシタの静電容量はこのサブ接
地線に付随する寄生容量を考慮して決定されればよい。
【０１５７】以上のように、この第７の実施例に従え
ば、サブ接地線にキャパシタを接続したため、サブ接地
線上の電圧を安定化させることができ、ゲート回路の出
力信号を高速でローレベルへ立下げることができる。ま
たゲート回路の待機状態においてサブ接地線１５０上に
ノイズなどが生じてもこのキャパシタにより吸収され、
待機状態におけるサブ接地線上の電圧を安定化すること
ができる。
【０１５８】［実施例８］図１６は、この発明の第８の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１６に示す構成において、サブ接地線１５０
とメイン接地線１４０の間に制御信号／φＣＴに応答し
て導通するｎチャネルＭＯＳトランジスタで構成される
スイッチングトランジスタＮＷが接続される。また、サ
ブ接地線１５０とメイン接地線１４０の間には調整回路
１４５が設けられる。この調整回路１４５は、ゲート回
路Ｇにおけるサブスレショルド電流を低減する回路構成
であればよく、図１３に示す抵抗素子Ｒｌのみを含む構
成、および抵抗素子ＲｌおよびキャパシタＣｌ両者を含
む構成のいずれが用いられてもよい。ゲート回路Ｇは、
このサブ接地線１５０上の電圧ＶＳと電源線１３０上の
電圧ＶＨを両動作電源電圧として動作する。
【０１５９】ゲート回路Ｇの動作タイミングに併せて制
御信号／φＣＴが活性状態／非活性状態とされる。ゲー
ト回路Ｇの待機状態（スタンバイサイクル時）において
は、制御信号／φＣＴが電圧ＶＳＬレベルのローレベル
であり、トランジスタＮＷはオフ状態になる。この状態
においては、サブ接地線１５０上の電圧ＶＳは調整回路
１４５により設定される電圧レベルに維持され、メイン
接地線１４０上の電圧ＶＳＬよりも少し高い電圧レベル
に維持される。
【０１６０】ゲート回路Ｇが動作するアクティブサイク
ルになると、制御信号／φＣＴがハイレベルとされ、ト
ランジスタＮＷがオン状態とされる。これにより、サブ
接地線１５０はメイン接地線１４０に接続され、このサ
ブ接地線１５０上の電圧ＶＳは高速でメイン接地線１４
０上の電圧ＶＳＬレベルにまで低下する。この後、ゲー
ト回路Ｇが動作し、その出力信号の電圧レベルが変化す
る（ハイレベルからローレベルへ変化する）。
【０１６１】この図１６に示すようにメイン接地線１４
０とサブ接地線１５０の間にゲート回路Ｇの動作サイク
ルに合せて導通状態／非導通状態となるスイッチングト
ランジスタを設けることによりスタンバイサイクルから
アクティブサイクル移行時においてサブ接地線１５０上
の電圧ＶＳを高速で所定の電圧ＶＳＬレベルにまで低下
させることができ、応じてゲート回路Ｇの動作開始タイ
ミングを早くすることができる。
【０１６２】以上のように、この第８の実施例に従え
ば、メイン接地線とサブ接地線の間にゲート回路の動作
サイクルに合せて導通／非導通とされるスイッチングト
ランジスタを設けたため、ゲート回路のスタンバイサイ
クルからアクティブサイクル移行時においてサブ接地線
上の電圧レベルの回復を高速に行なうことができる。ま
た、ゲート回路のサブスレショルド電流は調整回路によ
り十分低減される。
【０１６３】［実施例９］図１７は、この発明の第９の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１７においては、複数のゲート回路Ｇａ、Ｇ
ｂ、…Ｇｃに対応してサブ接地線１５０ａ、１５０ｂ、
…１５０ｃが設けられる。サブ接地線１５０ａ、１５０
ｂ、および１５０ｃとメイン接地線１４０の間に、調整
回路１４５ａ、１４５ｂ、…１４５ｃがそれぞれ設けら
れる。サブ接地線１５０ａに対しては、さらに、調整回
路１４５ａと並列に、制御信号／φＣＴａに応答して導
通し、サブ接地線１５０ａとメイン接地線１４０を接続
するｎチャネルＭＯＳトランジスタで構成されるスイッ
チングトランジスタＮＷａが設けられる。サブ接地線１
５０ｂに対しても、制御信号／φＣＴｂがハイレベルの
時導通し、サブ接地線１５０ｂとメイン接地線１４０を
接続するスイッチングトランジスタＮＷｂが設けられ
る。サブ接地線１５０ｃとメイン接地線１４０の間に
も、調整回路１４５ｃと並列に、制御信号／φＣＴｃに
応答してサブ接地線１５０ｃをメイン接地線１４０に接
続するスイッチングトランジスタＮＷｃが設けられる。
ゲート回路Ｇａ、Ｇｂ、…Ｇｃは、共通に電源線１３０
から一方動作電源電圧ＶＨを受ける。制御信号／φＣＴ
ａ〜／φＣＴｃは同じタイミングで活性／非活性状態と
されてもよく、またそれぞれ互いに独立に対応のゲート
回路の動作状況に合せて活性／非活性状態とされてもよ
い。
【０１６４】サブ接地線１５０ａ、１５０ｂ、…１５０
ｃそれぞれにおける電圧の調整は、上で図１３ないし図
１６を参照して説明したものと同じである。サブ接地線
１５０ａ、１５０ｂ、…１５０ｃと複数のサブ接地線に
分割することにより、サブ接地線１５０ａ〜１５０ｃに
接続さるゲート回路の数が低減され、かつサブ接地線の
配線長も短くされ、このサブ接地線１５０ａ，１５０
ｂ、…１５０ｃの容量が小さくされる。したがって、ス
イッチングトランジスタＮＷａ〜ＮＷｂの導通時におい
てサブ接地線１５０ａ〜１５０ｃの所定の電圧レベルへ
の電位復帰を高速に行なうことができる。これにより、
ゲート回路Ｇａ〜Ｇｃの動作開始タイミングを早くする
ことができ、低消費電流で高速動作する半導体集積回路
装置を実現することができる。
【０１６５】以上のように、この第９の実施例に従え
ば、サブ接地線を複数のサブ接地線に分割したため、サ
ブ接地線の負荷容量が小さくされ、スイッチングトラン
ジスタ導通時におけるサブ接地線の電位回復をより高速
で行なうことができる。
【０１６６】またサブ接地線はそれぞれ分離されている
ため、１つのサブ接地線における電圧ノイズが他のサブ
接地線へ及ぼす影響を低減することがで、ノイズ耐性に
優れた半導体集積回路装置をまた実現することができる
（実施例５の効果と同様）。
【０１６７】［実施例１０］図１８は、この発明の第１
８の実施例である半導体集積回路装置の要部の構成を示
す図である。図１８において、ゲート回路Ｇに対し、メ
イン電源線１００およびサブ電源線１１０ならびにメイ
ン接地線１４０およびサブ接地線１５０が設けられる。
メイン電源線１００とサブ電源線１１０との間には抵抗
素子Ｒが接続されかつこの抵抗素子Ｒと並列に制御信号
φＣＴのローレベルの時導通してメイン電源線１００と
サブ電源線１１０を接続するｐチャネルＭＯＳトランジ
スタで構成されるスイッチングトランジスタＰＷが設け
られる。さらに、サブ電源線１１０とメイン接地線１４
０の間にキャパシタＣ１が設けられる。
【０１６８】メイン接地線１４０とサブ接地線１５０の
間に抵抗素子Ｒｌが接続されかつこの抵抗素子Ｒｌと並
列に制御信号／φＣＴのハイレベルの時導通するｎチャ
ネルＭＯＳトランジスタで構成されるスイッチングトラ
ンジスタＮＷが設けられる。サブ接地線１５０とメイン
電源線１００の間にキャパシタＣｌが設けられる。
【０１６９】ゲート回路Ｇは、一例として、ｐチャネル
ＭＯＳトランジスタＰＱとｎチャネルＭＯＳトランジス
タＮＱで構成されるＣＭＯＳインバータの構成を備え
る。次に動作について簡単に説明する。
【０１７０】まず、図１９を参照して、入力信号ＩＮが
ローレベル（Ｌ）からハイレベル（Ｈ）へ変化するとき
の動作について説明する。入力信号ＩＮがローレベルの
状態であり、ゲート回路Ｇが待機状態にあるとき、制御
信号φＣＴおよび／φＣＴはそれぞれハイレベルおよび
ローレベルの非活性状態にあり、トランジスタＰＷおよ
びＮＷはともにオフ状態にある。ゲート回路Ｇにおいて
は、トランジスタＰＱはそのソースおよびドレイン電位
が同一電位であり、トランジスタＰＱには電流は流れな
い。一方、トランジスタＮＱが、そのゲート電位がソー
ス電位（サブ接地線１５０上の電圧）よりも低いため、
そのサブスレショルド電流は低減されている（図１９に
は抵抗素子Ｒｌは示さず）。
【０１７１】次に、ゲート回路Ｇの動作時においては、
制御信号φＣＴおよび／φＣＴがともに活性状態とさ
れ、トランジスタＰＷおよびＮＷがともにオン状態とさ
れる。これにより、サブ接地線１５０上の電圧がメイン
接地線１４０上の電圧レベルへ低下し、またサブ電源線
１１０上の電圧はメイン電源線１００上の電圧レベルに
上昇する。このとき、入力信号ＩＮがローレベルからハ
イレベルへ立上がると、トランジスタＮＱがオン状態と
され、その出力信号ＯＵＴがハイレベルからローレベル
へ立下がる。このときサブ接地線１５０の電圧レベルが
十分に低下していない場合においても、トランジスタＮ
Ｑを介して与えられる放電電流は一旦キャパシタＣｌに
吸収され、次いでキャパシタＣｌからトランジスタＮＷ
を介してメイン接地線１４０へ流れる。これにより、サ
ブ接地線１５０上の電圧が十分にメイン接地線１４０上
の電圧レベルにまで低下していない場合にゲート回路Ｇ
が動作し、その出力信号ＯＵＴがハイレベルからローレ
ベルへ低下する場合においても、高速で出力信号ＯＵＴ
を所定の電位レベルへと低下させることができる。
【０１７２】次に、図２０を参照して、入力信号ＩＮが
ハイレベルからローレベルへ変化するときの動作につい
て説明する。入力信号ＩＮがハイレベルで安定している
とき、制御信号φＣＴおよび／φＣＴは非活性状態にあ
り、トランジスタＰＷおよびＮＷはともにオフ状態にあ
る（スタンバイサイクル時）。この状態においては、出
力信号ＯＵＴはローレベルであり、トランジスタＮＱは
そのソースおよびドレインの電位が同じであり、トラン
ジスタＮＱを介しては電流は流れない。一方、トランジ
スタＰＱは、そのゲートにメイン電源線１００上の電圧
レベルのハイレベルの信号を受けており、そのソースが
サブ電源線１１０に接続されているため、トランジスタ
ＰＱにおけるサブスレショルド電流は抑制される（図２
０においても抵抗素子Ｒは示していない）。キャパシタ
Ｃは、このサブ電源線１１０上の電圧レベルに充電され
ている。
【０１７３】ゲート回路Ｇの動作時においては、まず制
御信号φＣＴおよび／φＣＴが活性状態のローレベルお
よびハイレベルとされ、トランジスタＰＷおよびＮＷが
オン状態となり、サブ電源線１１０はメイン電源線１０
０に接続され、サブ接地線１５０がメイン接地線１４０
に接続される。この状態において、入力信号ＩＮがハイ
レベルからローレベルへ低下すると、トランジスタＰＱ
がオン状態、トランジスタＮＱがオフ状態とされる。こ
の出力信号ＯＵＴの電位立上がりを行なうための充電電
流は、キャパシタＣからも供給されるため、サブ電源線
１１０における電位低下を抑制し、高速で出力信号ＯＵ
Ｔをハイレベルへ立上げることができる。なお、図２０
においては、トランジスタＰＷを介して一旦キャパシタ
Ｃへ充電電流が流れた後、キャパシタＣから電流がトラ
ンジスタＰＱを介して出力ノードへ伝達されるように示
されている。しかしながら、トランジスタＰＷのキャパ
シタＣの充電とトランジスタＰＷからトランジスタＰＱ
への電流供給は同時に行なわれている。このキャパシタ
Ｃからの充電電流の供給によりサブ電源線１１０の電位
低下を抑制することが可能となる。
【０１７４】すなわち、入力信号ＩＮがハイレベルから
ローレベルへ立下がるとき、キャパシタＣが設けられて
いない場合、トランジスタＰＱを介して流れる充電電流
のために、図２１において破線で示すように、サブ電源
線１１０上の電圧ＶＣが少し低下する（トランジスタＰ
Ｗからの供給電流は、サブ電源線１１０の電位が低下し
た後に与えられ、その応答に遅れがある）。しかしなが
ら、キャパシタＣを設けておくことにより、サブ電源線
１１０からトランジスタＰＱへ充電電流を供給すること
ができ、このサブ電源線１１０上の電圧レベルの低下を
防止することができる。同様に、入力信号ＩＮがローレ
ベルからハイレベルへ立上がる場合においても、このト
ランジスタＮＱを介して流れる放電電流は一旦キャパシ
タＣｌに吸収されるため、サブ接地線１５０上の電圧上
昇は防止することができる（図２１においてサブ接地線
にキャパシタＣｌが設けられていないときの電圧ＶＳの
変化を破線で示す）。
【０１７５】したがって、図１８に示すように、電源線
および接地線両方をメイン／サブの階層構造とし、サブ
電源線およびサブ接地線から動作電源電圧をゲート回路
へ与える構成とすることにより、ゲート回路Ｇの入力信
号ＩＮがハイレベルおよびローレベルいずれのレベルに
あってもサブスレショルド電流を抑制することができる
とともに、サブ電源線およびサブ接地線の電圧レベルを
メイン電源線１００およびメイン接地線１４０上の電圧
レベルに高速で回復させることができる。また、ゲート
回路動作時におけるサブ電源線１１０およびサブ接地線
１５０の電圧変動を抑制することができ、安定に動作す
る集積回路装置を得ることができる。なお、図１８に示
す構成において、抵抗素子ＲおよびＲｌならびにキャパ
シタＣおよびＣｌの構成としては、先に説明した実施例
における構成を利用することができる。
【０１７６】以上のように、この第１０の実施例に従え
ば、電源線および接地線両者をメイン／サブの階層構造
としたため、ゲート回路の入力信号の論理レベルがハイ
レベルおよびローレベルいずれであっても確実にサブス
レショルド電流を抑制することができるとともに、動作
時においてサブ電源線およびサブ接地線の電圧回復を高
速で行なうことが可能となる。
【０１７７】［実施例１１］図２２は、この発明の第１
１の実施例である半導体集積回路装置の要部の構成を示
す図である。図２２においても、メイン電源線１００、
サブ電源線１１０、メイン接地線１４０およびサブ接地
線１５０がゲート回路Ｇに対して設けられる。ゲート回
路Ｇは、一例として、ＣＭＯＳインバータの構成を備え
る。メイン電源線１００とサブ電源線１１０の間に、そ
のゲートに一定の電圧ＶＣＨ＋αを受けるｎチャネルＭ
ＯＳトランジスタ１６５で構成されるクランプ素子１６
０が設けられる。ここでα＜Ｖｔｈｎである。ただしＶ
ｔｈｎはＭＯＳトランジスタ１６５のしきい値電圧を示
す。メイン電源線１００とサブ電源線１１０の間にさら
に、ゲート回路Ｇの出力信号ＯＵＴをそのゲートに受け
るデプレション型のｎチャネルＭＯＳトランジスタ１６
７で構成される電流調整素子１６２が設けられる。
【０１７８】メイン接地線１４０とサブ接地線１５０の
間には、そのゲートに一定の基準電圧ＶＳＬ−βを受け
るｐチャネルＭＯＳトランジスタ１６６で構成されるク
ランプ素子１６１と、このクランプ素子１６１と並列
に、ゲート回路Ｇの出力信号ＯＵＴをそのゲートに受け
るデプレション型ｐチャネルＭＯＳトランジスタ１６８
で構成される電流調整素子１６３が設けられる。クラン
プ素子１６０に含まれるトランジスタ１６５は、メイン
電源線１００から、ＶＣＨ＋α−Ｖｔｈｎの電圧をサブ
電源線１１０へ伝達する。このサブ電源線１１０上の電
圧ＶＣが電圧ＶＣＨ＋α−Ｖｔｈｎ以上となると、トラ
ンジスタ１６５はオフ状態とされる。同様、クランプ素
子１６１のトランジスタ１６６は、サブ接地線１５０上
に電圧ＶＳＬ−β−Ｖｔｈｐの電圧を伝達する。ここで
ＶｔｈｐはｐチャネルＭＯＳトランジスタ１６６のしき
い値電圧であり、負の値を有する。また、定数βは０＜
β＜｜Ｖｔｈｐ｜である。サブ接地線１５０上の電圧Ｖ
Ｓが電圧ＶＳＬ−β−Ｖｔｈｐ以下となると、トランジ
スタ１６６がオフ状態とされる。このサブ電源線１０上
の電圧ＶＣとメイン電源線１００上の電圧ＶＣＨの電圧
の差はトランジスタ１６５のしきい値電圧Ｖｔｈｎより
も小さい。また同様に、メイン接地線１４０とサブ接地
線１５０の間の電圧差もトランジスタ１６６のしきい値
電圧Ｖｔｈｐの絶対値よりも小さい。
【０１７９】図２３に、図２２に示すＭＯＳトランジス
タ１６７および１６８のゲート−ソース電圧Ｖｇｓとド
レイン電流Ｉｄｓの関係を示す。トランジスタ１６７
は、そのゲート−ソース間電圧ＶｇｓがＶ１となるとオ
フ状態となり、トランジスタ１６８は、そのゲート−ソ
ース間電圧がＶ２となるとオフ状態となる。次にこの図
２２に示す回路の動作について説明する。
【０１８０】入力信号ＩＮがメイン電源線１００上の電
圧ＶＣＨレベルのハイレベルのとき、ゲート回路Ｇにお
いては、トランジスタＰＱがオフ状態、トランジスタＮ
Ｑがオン状態とされる。トランジスタＰＱは、そのゲー
ト電圧がサブ電源線１１０上の電圧ＶＣよりも高く、そ
のサブスレショルド電流は十分に抑制される。このと
き、出力信号ＯＵＴはサブ接地線１５０上の電圧ＶＳレ
ベルである。サブ接地線１５０上の電圧ＶＳは、クラン
プ素子１６１により、ＶＳ＝ＶＳＬ−β−Ｖｔｈｐであ
る。トランジスタ１６７は、そのゲートに電圧ＶＳＬ−
β−Ｖｔｈｐを受け、そのソースに電圧ＶＣを受けてお
り、そのゲート−ソース間電圧は、電圧Ｖ１よりもはる
かに低く、トランジスタ１６７は十分深いオフ状態とさ
れる。これにより、サブ電源線１１０へは、クランプ素
子１６０を介してのみ電流が供給され、このサブ電源線
１１０上の電圧は、ＶＣＨ＋α−Ｖｔｈｎの電圧レベル
に維持される。一方、電流調整素子１６３においては、
出力信号ＯＵＴはサブ電源線１５０上の電圧ＶＳレベル
であり、そのゲート−ソース間電圧は０Ｖであり、サブ
接地線１５０からメイン接地線１４０へ電流が流れ、こ
のサブ接地線１５０の電圧レベルは接地電圧ＶＳＬレベ
ルにまで放電される。これにより、トランジスタ１６７
はより深いオフ状態とされる。
【０１８１】一方、入力信号ＩＮがローレベル（電圧Ｖ
ＳＬレベル）のとき、トランジスタＰＱがオン状態、ト
ランジスタＮＱがオフ状態とされる。ゲート回路Ｇの出
力信号ＯＵＴはサブ電源線１１０上の電圧ＶＣレベルで
あり、トランジスタ１６８のゲート電圧はそのソース電
圧よりも十分高くなり、トランジスタ１６８は深いオフ
状態とされる。したがってサブ接地線１５０上の電圧Ｖ
Ｓはクランプ素子１６１のトランジスタ１６６により電
圧ＶＳＬ−β−Ｖｔｈｐの電圧レベルに維持される。こ
れによりゲート回路ＧにおけるトランジスタＮＱはその
ゲート−ソース間が逆バイアス状態とされ、より深いオ
フ状態となり、サブスレショルド電流が抑制される。一
方、出力信号ＯＵＴがサブ電源線１１０上の電圧ＶＣレ
ベルであり、トランジスタ１６７は、そのゲートおよび
ソースの電位が等しくなり、メイン電源線１００からサ
ブ電源線１１０へ電流を供給し（Ｖｇｓ＝０）、サブ電
源線１１０上の電圧をメイン電源線１００上の電圧ＶＣ
Ｈレベルにまで上昇させる。これにより、ゲート回路Ｇ
へ与えられる入力信号ＩＮがハイレベルおよびローレベ
ルいずれの場合においても、サブスレショルド電流を十
分に抑制しつつ高速でサブ電源線およびサブ接地線上の
電圧を所定の電圧レベルに回復させることのできる集積
回路装置を実現することができる。
【０１８２】［実施例１２］図２４は、この発明の第１
２の実施例である半導体集積回路装置の要部の構成を示
す図である。図２４においては、２つのカスケードされ
たゲート回路Ｇ１およびＧ２に対し、高電位側の電流を
調整する電流調整素子１６２ａおよび１６２ｂならびに
低電位側の電流を調整する電流調整素子１６３ａおよび
１６３ｂが設けられる。電流調整素子１６２ａは、電源
ノード１００とゲート回路Ｇ１の電源供給ノード（サブ
電源電圧供給ノード）の間に接続され、そのゲートにゲ
ート回路Ｇ１の出力信号を受けるデプレション型ｎチャ
ネルＭＯＳトランジスタ１６７ａで構成される。電流調
整素子１６２ｂは、電源ノード１００とゲート回路Ｇ２
の電源供給ノードの間に接続され、そのゲートにゲート
回路Ｇ２の出力信号を受けるデプレション型ｎチャネル
ＭＯＳトランジスタ１６７ｂを備える。
【０１８３】電流調整素子１６３ａは、接地ノード１４
０とゲート回路Ｇ１の他方電源ノード（サブ接地ノー
ド）の間に接続され、そのゲートにゲート回路Ｇ１の出
力信号を受けるデプレション型ｐチャネルＭＯＳトラン
ジスタ１６８ａを備える。電流調整素子１６３ｂは、接
地ノード１４０とゲート回路Ｇ２のサブ接地ノードの間
に接続され、そのゲートにゲート回路Ｇ２の出力信号を
受けるデプレション型ｐチャネルＭＯＳトランジスタ１
６３ｂを備える。
【０１８４】このデプレション型１６７ａ、１６７ｂ、
１６８ａおよび１６８ｂは、それぞれ図２３に示すゲー
ト−ソース電圧／ドレイン電流特性を備える。
【０１８５】ゲート回路Ｇ１はｎチャネルＭＯＳトラン
ジスタＮＱ１およびｐチャネルＭＯＳトランジスタＱＰ
１を含むＣＭＯＳインバータの構成を備える。ゲート回
路Ｇ２も、同様に、ｐチャネルＭＯＳトランジスタＱＰ
２およびｎチャネルＭＯＳトランジスタＮＱ２を含むＣ
ＭＯＳインバータの構成を備える。
【０１８６】入力信号ＩＮがハイレベルのとき、トラン
ジスタＰＱ１がオフ状態、トランジスタＮＱ１がオン状
態となり、このゲート回路Ｇ１の出力信号はローレベル
となる。このとき、トランジスタ１６８ａがオン状態と
なり、低抵抗状態となってゲート回路Ｇ１の出力信号を
ローレベルへと放電する。トランジスタ１６８ａはデプ
レション型トランジスタであり、ゲート回路Ｇ１の出力
信号は接地電圧ＶＳＬレベルにまで放電される。一方、
トランジスタ１６７ａは、そのソースに電源電圧ＶＣＨ
を受け、そのゲートにローレベルの信号を受けており、
ゲート−ソース間電圧は負電圧であり、オフ状態（また
は高抵抗状態）となり、電源ノード１００からゲート回
路Ｇ１への電流供給はほとんど生じない。
【０１８７】ゲート回路Ｇ２においては、ゲート回路Ｇ
１から与えられるローレベルの信号により、トランジス
タＰＱ２がオン状態、トランジスタＮＱ２がオフ状態と
なる。ゲート回路Ｇ２の出力信号ＯＵＴがハイレベルと
なり、トランジスタ１６８ｂがオフ状態（または高抵抗
状態）とされる。一方、トランジスタ１６７ｂが深いオ
ン状態となり、電源ノード１００から電圧ＶＣＨをゲー
ト回路Ｇ２のトランジスタＰＱ２へ伝達する。このと
き、ｎチャネルＭＯＳトランジスタ１６７ｂにおいて
は、高電位を受ける導通端子がドレイン端子であり、ト
ランジスタ１６７ｂは、ゲート回路Ｇ２の電源供給ノー
ド（トランジスタＰＱ２のソース）へ電源電圧ＶＣＨレ
ベルの電圧を伝達することができる。
【０１８８】以上のように、この第１２の実施例に従え
ば、ゲート回路の電源供給ノードと電源ノードの間およ
び／または接地ノードとゲート回路の接地電圧供給ノー
ドの間にゲート回路の出力信号に従ってその抵抗値が出
力信号の電圧レベルに比例的に変化する可変抵抗を有す
る電流調整素子を設けたので、スタンバイサイクル時お
よび動作サイクル時いずれの場合においても入力信号の
論理レベルにかかわらずサブスレショルド電流の発生を
抑制し、十分に消費電流を低減することができる。
【０１８９】［実施例１３］図２５は、この発明の第１
３の実施例である半導体集積回路装置の要部の構成を示
す図である。図２５においては、ゲート回路Ｇ１および
Ｇ２の電源供給ノードと電源線１００の間に電流調整素
子１６２ｃおよび１６２ｄがそれぞれ設けられ、同様、
ゲート回路Ｇ１およびＧ２と接地電位供給ノードと接地
ノード１４０の間に電流調整素子１６３ｃおよび１６３
ｄがそれぞれ設けられる。
【０１９０】ゲート回路Ｇ１およびＧ２は、それぞれｐ
チャネルＭＯＳトランジスタＰＱとｎチャネルＭＯＳト
ランジスタＮＱで構成されるＣＭＯＳインバータの構成
を備える。
【０１９１】電流調整素子１６２ｃは、その一方導通端
子（ソース）が電源線１００に接続され、そのゲートお
よび他方導通端子（ドレイン）がゲート回路Ｇ１の電源
供給ノードに接続される。ｐチャネルＭＯＳトランジス
タの構成を備える。電流調整素子１６２ｄは、その一方
導通端子（ソース）が電源線１００に接続され、そのゲ
ートおよび他方導通端子（ドレイン）がゲート回路Ｇ２
の電源供給ノードに接続される。トランジスタＰＴ１お
よびＰＴ２のゲート長（チャネル長）はゲート回路Ｇ１
およびＧ２に含まれるトランジスタＰＱのそれよりも短
くされる。
【０１９２】電流調整素子１６３ｃは、その一方導通端
子（ソース）が接地ノード１４０に接続され、そのゲー
トおよび他方導通端子（ドレイン）がゲート回路Ｇ１の
接地電位供給ノードに接続されるｎチャネルＭＯＳトラ
ンジスタＮＴ１を含む。電流調整素子１６３ｄは、その
一方導通端子（ソース）が接地ノード１４０に接続さ
れ、そのゲートおよび他方導通端子（ドレイン）がゲー
ト回路Ｇ２の接地電位供給ノードに接続されるｎチャネ
ルＭＯＳトランジスタＮＴ２を含む。トランジスタＮＴ
１およびＮＴ２のゲート長（チャネル長）はゲート回路
Ｇ１およびＧ２に含まれるｎチャネルＭＯＳトランジス
タＮＱのそれよりも短くされる。トランジスタＰＴ１、
ＰＴ２、ＮＴ１およびＮＴ２のゲート長（チャネル長）
を短くすることにより、ソース領域およびドレイン領域
近傍の空乏層領域のつながりを容易にし、パンチスルー
現象を生じさせやすくする。
【０１９３】図２６は図２５に示す構成の１つのゲート
回路に関連する部分の構成を示す図である。図２６にお
いて、半導体基板（また半導体層）１７０上にＮウェル
１７２およびＰウェル１７４が形成される。Ｎウェル１
７２内に、ｐチャネルＭＯＳトランジスタＰＴおよびＰ
Ｑが形成され、Ｐウェル１７４内に、ｎチャネルＭＯＳ
トランジスタＮＱおよびＮＴが形成される。ＭＯＳトラ
ンジスタＰＴは、不純物領域１８０および１８１と、こ
れら不純物領域１８０および１８１を覆うように形成さ
れる不純物領域１８２および１８３を含む。不純物領域
１８０および１８２がトランジスタＰＴのソース領域を
形成し、不純物領域１８１および１８３がトランジスタ
ＰＴ３のドレイン領域を形成する。不純物領域１８１お
よび１８３は、ゲート電極層１８５に接続される。この
ＭＯＳトランジスタＰＴのチャネル長は不純物領域１８
２および１８３の間の距離Ｌａにより表わされる。トラ
ンジスタＰＱは、不純物領域１８１および１８４と、ゲ
ート電極層１８６により形成される。このトランジスタ
ＰＱのチャネル長は、不純物領域１８１および１８４の
間の距離Ｌｂにより与えられる。
【０１９４】ＭＯＳトランジスタＮＴは、Ｐウェル１７
４の表面に形成される不純物領域１９０および１９１
と、これらの不純物領域１９０および１９１を覆うよう
に形成される不純物領域１９２および１９３と、これら
の不純物領域１９０および１９２と不純物領域１９１お
よび１９３の間のチャネル領域上に形成されるゲート電
極層１９５により構成される。ゲート電極層１９５は不
純物領域１９１および１９３に接続され、不純物領域１
９２および１９０が接地ノード１４０に接続される。
【０１９５】ＭＯＳトランジスタＮＱは、不純物領域１
９１と、不純物領域１９４と、これらの不純物領域１９
１および１９４の間のＰウェル１７４の表面上に形成さ
れるゲート電極層１９６で構成される。ＭＯトランジス
タＮＴのチャネル長は不純物領域１９２および１９３の
間の距離Ｌｄにより与えられ、ＭＯＳトランジスタＮＱ
のチャネル長は不純物領域１９１および１９４の間の距
離Ｌｃにより与えられる。図２６から明らかなように、
Ｌｂ＞Ｌａ、Ｌｄ＞Ｌｃである。
【０１９６】不純物領域１８４および１９４がともに接
続されて出力ノードを形成し、ゲート電極層１８６およ
び１９６がともに接続されて入力ノードを形成する。次
に図２５および図２６に示す構成の動作について説明す
る。
【０１９７】入力信号ＩＮがハイレベルのとき、ゲート
回路Ｇ１においてトランジスタＰＱがオフ状態、トラン
ジスタＮＱがオン状態であり、ゲート回路Ｇ１の出力信
号はローレベルとなる。このとき、電流調整素子１６３
ｃにおけるトランジスタＮＴ１は、ゲート回路Ｇ１の接
地電位供給ノードの電位が上昇するとパンチスルー現象
を生じさせ、このゲート回路Ｇ１の接地電位供給ノード
を接地電位レベルへと放電する。したがって、このゲー
ト回路Ｇ１の出力信号のローレベルは十分接地電圧ＶＳ
Ｌに近い電圧レベルとなる。一方、ゲート回路Ｇ１のｐ
チャネルＭＯＳトランジスタＰＱはサブスレショルド電
流領域で動作するが、このときゲート回路Ｇ１の電源供
給ノードの電位が低下すると、電流調整素子１６２ｃの
トランジスタＰＴ１がパンチスルー現象を生じさせて電
源線１００から電流を供給し、このゲート回路Ｇ１の電
源供給ノードの電位を上昇させてトランジスタＰＱをよ
り深いオフ状態とし、このトランジスタＰＱを流れるサ
ブスレショルド電流を抑制する。
【０１９８】ここで、パンチスルー現象を生じさせたト
ランジスタにおいては、図２７に示すように、不純物領
域間に空乏層がつながり、チャネル領域に反転層が容易
に形成される状態となり、このチャネルにおける反転層
においてピンチオフ点は存在せず、そのゲート電位に従
って電流が一方の不純物領域から他方不純物領域へ加速
的に流れる。図２７においては、トランジスタＰＴにお
いて、不純物領域１８２および１８３の間の空乏層１９
８がつながり、反転層１９９が形成されて不純物領域１
８２および１８３が導通状態とされた状態が示される。
この図２７に示す場合には、不純物領域１８３の電位が
低下すると、不純物領域１８２から不純物領域１８３へ
電流が供給される。このとき、パンチスルー現象におい
ては、ほとんどゲート電極１８５の電位による電流の制
御性は失われ、不純物領域１８２および１８３の間の電
圧差に従って電流が流れる。これにより、ゲート回路Ｇ
１の電源供給ノードの電位低下を高速で抑制することが
でき、トランジスタＰＱをより深いオフ状態とすること
ができる。
【０１９９】ゲート回路Ｇ１の電源供給ノードの電位が
高くなると、空乏層１９８が分離し、このトランジスタ
ＰＴ１のパンチスルー現象がなくなり、電流供給が停止
される。すなわち、トランジスタＰＱを流れるサブスレ
ショルド電流とトランジスタＱＴ１がパンチスルー現象
を起こす電圧がバランスした電圧レベルにゲート回路Ｇ
１の電源供給ノードの電圧レベルが設定される。
【０２００】ゲート回路Ｇ２においては、その入力信号
がローレベルであり、トランジスタＰＱがオン状態とな
り、出力信号ＯＵＴはハイレベルとなる。出力信号ＯＵ
Ｔの電位上昇時においても、トランジスタＰＴ２により
電流が高速で供給され、出力信号ＯＵＴの電位レベルは
高速で立上がる。またトランジスタＰＴ２における電圧
降下は極めて小さく、出力信号ＯＥＴの電圧レベルはほ
ぼ電源線１００への電圧レベルとなる（トランジスタＰ
Ｔ２において電流が流れないとき、出力信号ＯＵＴは電
源線１００上の電圧レベルとなる）。
【０２０１】一方、ゲート回路Ｇ２のトランジスタＮＱ
はそのゲート電圧が接地電圧レベルであり、サブスレシ
ョルド電流領域で動作する。この場合においては、トラ
ンジスタＮＱを介してサブスレショルド電流が流れる場
合、その接地電位ノードが上昇した場合にはトランジス
タＮＴ２においてパンチスルー現象が生じ、接地電位供
給ノードを高速で接地電位レベルまで放電する。トラン
ジスタＮＱを流れるサブスレショルド電流とトランジス
タＮＴ２のパンチスルーが生じる電圧とがバランスする
電圧レベルにこのゲート回路Ｇ２の接地電位供給ノード
の電圧レベルが設定される。トランジスタＮＱを流れる
サブスレショルド電流が十分抑制されると、トランジス
タＮＴ２のゲートおよびど電圧が十分低下し、かつトラ
ンジスタＮＱのゲートは逆バイアス状態とされるため十
分このトランジスタＮＱを流れるサブスレショルド電流
を抑制することができる。
【０２０２】これら一連の動作により、低消費電流で高
速に動作する半導体集積回路装置を実現することができ
る。
【０２０３】［変更例１］図２８は、この発明の第１３
の実施例の変更例の構成を示す図である。図２８に示す
構成においては、サブ電源線１１０およびサブ接地線１
５０に複数のゲート回路Ｇａ、Ｇｂが接続される。ゲー
ト回路ＧａおよびＧｂは互いに並列に動作する。メイン
電源線１００とサブ電源線１１０の間にそのチャネル長
が十分短くされたｐチャネルＭＯＳトランジスタＰＴが
接続される。トランジスタＰＴはその一方導通端子がメ
イン電源線１００に接続され、その他方導通端子および
ゲートがサブ接地線１１０に接続される。メイン接地線
１４０とサブ接地線１５０の間に、そのチャネル長が十
分短くされたｎチャネルＭＯＳトランジスタＮＴが接続
される。トランジスタＮＴは、その一方導通端子および
ゲートがメイン接地線１４０に接続され、その他方導通
端子がサブ接地線１５０に接続される。トランジスタＰ
Ｔは、サブ電源線１１０の電圧が低下すると、パンチス
ルー現象を起こし、メイン電源線１００からサブ電源線
１１０へ電流を供給し、このサブ電源線１１０の電圧低
下を防止する。一方、トランジスタＮＴは、サブ接地線
１５０上の電圧が上昇すると、パンチスルー現象を生じ
させてサブ接地線１５０からメイン接地線１４０へ電流
の流れを生じさせる。これによりサブ接地線１５０の電
圧ＶＳをメイン接地線１４０上の電圧ＶＳＬに近いレベ
ルに低下させる。
【０２０４】図２８に示す構成においては、サブ電源線
１１０上の電圧ＶＣは、ゲート回路ＧａおよびＧｂの出
力充電用トランジスタ（図２５のｐチャネルＭＯＳトラ
ンジスタＰＱに対応）を流れるサブスレショルド電流と
トランジスタＰＴのパンチスルー電圧（パンチスルーが
生じる電圧）とがバランスしている電圧、より正確に
は、ゲート回路ＧａおよびＧｂのサブ電源線１１０から
出力ノードへ流れるサブスレショルド電流とトランジス
タＰＴを介してメイン電源線１００からサブ電源線１１
０へ流れるリーク電流が等しくなる電圧レベルとなる。
トランジスタＰＴのチャネル長は十分短く、そのしきい
値電圧はいわゆる短チャネル効果により十分小さくさ
れ、メイン電源線１００上の電圧ＶＣＨとサブ電源線１
１０上の電圧ＶＣとの差は十分小さくされる。
【０２０５】同様、サブ接地線１５０上の電圧ＶＳは、
ゲート回路ＧａおよびＧｂの出力放電用トランジスタ
（図２５のｎチャネルＭＯＳトランジスタＮＱに対応）
を介して流れるサブスレショルド電流とトランジスタＮ
Ｔのリーク電流（パンチスルーが生じる前の状態におけ
る電流）とがバランスするレベルとなる。
【０２０６】この図２８に示す構成に従えば、ゲート回
路ＧａおよびＧｂの入力信号の論理レベルにかかわら
ず、これらのゲート回路ＧａおよびＧｂにおけるサブス
レショルド電流を十分に小さくすることができる。
【０２０７】以上のように、この発明の第１３の実施例
に従えば、ゲート回路の一方電源ノードとこの一方電源
ノードへ電流を供給する電源線の間にチャネル長が十分
小さくされたパンチスルー現象を生じさせやすいトラン
ジスタを接続したため、ゲート回路におけるサブスレシ
ョルド電流を十分抑制することができるとともに、電源
ノードとゲート回路の電源供給ノードとの間の電位差を
十分小さくすることができる。
【０２０８】［電流調整用トランジスタの製造方法］図
２９ないし図３１は、図２５ないし図２８に示す電流調
整用トランジスタＰＴおよびＮＴの製造工程を概略的に
示す図である。図２９および図３０においては、トラン
ジスタＰＴおよびＮＴの一方のトランジスタのみを示
す。以下、図２９ないし図３１を参照して、導通時パン
チスルー現象を生じさせるトランジスタの製造方法につ
いて説明する。
【０２０９】まず、半導体基板領域（ウェル領域）２０
０表面上にゲート電極層２０２ａおよび２０２ｂが間隔
をおいて形成される。このゲート電極層２０２ａおよび
２０２ｂをスペーサ層２０３ａおよび２０３ｂで覆う。
スペーサ層２０３ａおよび２０３ｂは後の工程で形成さ
れる不純物領域が不必要にゲート電極層下にまで拡散す
るのを防止するために設けられる。次いでこのスペーサ
層２０３ａおよび２０３ｂをマスクとしてイオン２０４
の注入を行ない、高濃度不純物領域２０１ａ、２０１
ｂ、および２０１ｃを形成する。これにより、まずゲー
ト回路を構成するトランジスタ（ＰＱまたはＮＱ）が形
成される（図２９参照）。
【０２１０】次に、ゲート回路の構成要素であるトラン
ジスタ（不純物領域２０１ｂの一部分および不純物領域
２０１ｃおよびスペーサ層２０３ｂ）を覆うようにレジ
スト層２０５を形成する（図３０参照）。この状態でイ
オン２０７を斜め方向から注入する。この斜め方向から
注入されるイオン２０７はスペーサ層２０３ａおよびゲ
ート電極層２０２ａの下部にまで拡散し、不純物領域２
０１ａおよび２０１ｂを覆うように高濃度不純物領域２
０６ａおよび２０６ｂが形成される。この不純物領域２
０６ａおよび２０６ｂの間の距離は不純物領域２０１ａ
および２０１ｂの間の距離よりも十分小さくされる。す
なわち、ゲート０極層２０２ａの下部にまで不純物領域
２０６ａおよび２０６ｂが形成された短チャンネルトラ
ンジスタが形成される。
【０２１１】図３０に示すイオン２０７の斜め注入時に
おいては、図３１に示す方法が利用される。すなわち、
図３１に示すように、載置台２１０上に半導体集積回路
装置が形成されたウェハ２１２が載置される。この載置
台２１０は水平方向に対して角度θの傾きを有してい
る。この載置台２１０を回転させつつ垂直方向からイオ
ン２０８を照射することにより、図３０に示す斜めイオ
ン注入が行なわれ、図３０に示す不純物領域２０６ａお
よび２０６ｂが形成される。
【０２１２】この図２９ないし図３１に示す構成に従え
ば、ゲート回路の構成要素であるＭＯＳトランジスタと
同じ工程で電流調整用のトランジスタを形成した後、ゲ
ート回路のトランジスタ部分をレジスト膜で覆った後に
イオンの斜め注入を行なうだけであり、容易にパンチス
ルーを生じさせる短チャンネルＭＯＳトランジスタを形
成することができる。
【０２１３】なお、このとき、不純物領域２０１ａ、２
０１ｂ、および２０１ｃを形成する不純物と不純物領域
２０６ａ、２０６ｂを形成するための不純物はたとえば
リン（Ｐ）とヒ素（Ａｓ）のように互いに拡散係数の異
なる不純物が用いられてもよい。拡散係数の大きい不純
物を用いて斜め方向イオン注入が行なわれ、不純物領域
２０６ａおよび２０６ｂが形成されてもよい。
【０２１４】以上のように、この発明の第１３の実施例
に従えば、サブ電源線／サブ接地線上の電圧をできるだ
けメイン電源線／メイン接地線上の電圧レベルに近い値
に設定するととにサブスレショルド電流を効果的に抑制
することができる。また電流調整素子として、短チャン
ネルのＭＯＳトランジスタを用い、かつゲート回路に含
まれるＭＯＳトランジスタと同じ導電型の短チャンネル
トランジスタを隣接して配置することにより、容易に電
流調整用のトランジスタ素子を形成することができる。
以下の説明においては、半導体集積回路装置の一具体例
として半導体記憶装置における構成について説明する。
半導体記憶装置としては、ダイナミック型半導体記憶装
置が示されるが、後に説明するワード線昇圧およびビッ
ト線イコライズの構成はスタティック型半導体記憶装置
（ＳＲＡＭ）に対しても適用可能である。
【０２１５】［半導体記憶装置の全体構成］図３２は、
この発明の一実施例である半導体記憶装置の全体の構成
を概略的に示す図である。図３２において、半導体記憶
装置は、メモリセルＭＣが行および列のマトリックス状
に配列されるメモリセルアレイ３００と、メモリセルア
レイ３００におけるメモリセルを指定するアドレス信号
を入力して内部アドレス信号を生成するアドレスバッフ
ァ３０２を含む。メモリセルアレイ３００においては、
それぞれに１行のメモリセルＭＣが接続されるワード線
ＷＬと、それぞれに１列のメモリセルＭＣが接続される
複数のビット線対ＢＬ，／ＢＬが配置される。図３２に
おいては、１本のワード線ＷＬおよび１対のビット線Ｂ
Ｌおよび／ＢＬを代表的に示す。メモリセルＭＣはワー
ド線と１対のビット線との交差部に対応して配置される
が、図３２においてはビット線ＢＬとワード線ＷＬの交
差部に配置されるメモリセルＭＣが代表的に示される。
メモリセルＭＣは、情報を電荷の形態で記憶するメモリ
キャパシタＭＱと、ワード線ＷＬ上の電位に応答して導
通してメモリキャパシタＭＱをビット線ＢＬに接続する
アクセストランジスタＴを含む。
【０２１６】アドレスバッファ３０２は、このメモリセ
ルアレイ３００における行（ワード線）を指定するロウ
アドレス信号とメモリセルアレイ３００における列（ビ
ット線対）を指定するコラムアドレス信号とを受けて内
部ロウアドレス信号および内部コラムアドレス信号を生
成する。一般に、ダイナミック型半導体記憶装置におい
ては、アドレスバッファ３０２へは、ロウアドレス信号
とコラムアドレス信号とは時分割的に与えられる。
【０２１７】半導体記憶装置は、さらに、アドレスバッ
ファ３０２からの内部ロウアドレス信号をデコードし、
メモリセルアレイ３００における対応の行を指定する信
号を発生するロウデコード回路３０４と、ロウデコード
回路３０４の出力するワード線指定信号に従って、指定
されたワード線へ高電圧Ｖｐｐを与えてその指定された
ワード線を選択状態へ駆動するワード線ドライブ回路３
０６と、アドレスバッファ３０２からの内部コラムアド
レス信号をデコードして、メモリセルアレイ３００にお
ける対応の列（ビット線対）を指定する列選択信号を発
生するコラムデコーダ３１０と、メモリセルアレイ３０
０の各列（ビット線対）の電位を増幅しラッチするセン
スアンプおよびコラムデコーダ３１０の出力信号に応答
して選択された列を入出力回路３１２へ接続するＩＯゲ
ートを含む。図３２においては、センスアンプとＩＯゲ
ートはセンス・ＩＯブロック３０８として示す。センス
アンプはビット線対それぞれに対応して設けられてお
り、またＩＯゲートもビット線対それぞれに対応して配
置される。これらの構成については後に詳細に説明す
る。
【０２１８】半導体記憶装置は、さらに、電源電圧Ｖｃ
ｃおよび接地電圧ＧＮＤを受けて内部高電圧Ｖｐｐを発
生するＶｐｐ発生回路３１４と、電源電圧Ｖｃｃおよび
接地電圧ＧＮＤを受けて負電圧Ｖｂｂを発生するＶｂｂ
発生回路３１６を含む。この電源電圧Ｖｃｃおよび接地
電圧ＧＮＤはメイン電源線／メイン接地線上の電圧であ
ってもよく、またサブ電源線／サブ接地線上の電圧であ
ってもよいため、それぞれ符号ＶｃｃおよびＧＮＤで示
す。
【０２１９】Ｖｐｐ発生回路３１４およびＶｂｂ発生回
路３１６は、後にその詳細構成については説明するが、
自身が発生する高電圧Ｖｐｐおよび負電圧Ｖｂｂを動作
電源電圧として受けて動作し、これにより効率的に内部
高電圧Ｖｐｐおよび負電圧Ｖｂｂを生成する。図３２に
おいては、Ｖｐｐ発生回路３１４の出力する内部高電圧
Ｖｐｐはワード線ドライブ回路３０６へ与えられ、Ｖｂ
ｂ発生回路３１６の出力する負電圧Ｖｂｂはメモリセル
アレイ３００に与えられるように示される。ワード線ド
ライブ回路３０６は、この高電圧Ｖｐｐをワード線ＷＬ
上へ伝達することにより、メモリセルＭＣのアクセスト
ランジスタＴにおけるしきい値電圧損失を補償し、電源
電圧レベルの情報をメモリキャパシタＭＱへ書込むのを
可能にする。
【０２２０】半導体記憶装置は、さらに、外部制御信号
／ＲＡＳ、／ＣＡＳおよび／ＷＥに応答して各種内部制
御信号ＢＬＩ，ＥＱ，φＳを発生する制御回路３１８
と、装置外部とデータＤＱの入出力を行なう入出力回路
３１２を含む。信号／ＲＡＳは、ロウアドレスストロー
ブ信号であり、この半導体記憶装置のメモリサイクルを
規定する。信号／ＣＡＳは、コラムアドレスストローブ
信号であり、列選択動作開始およびデータ読出タイミン
グを決定する。信号／ＷＥはライトイネーブル信号であ
り、この半導体記憶装置がデータ書込モードであるかデ
ータ読出モードであるかを指定する。信号ＢＬＩは、メ
モリセルアレイ３００に含まれるセンスアンプがシェア
ードセンスアンプ配置（この構成については後に説明す
る）の場合にセンスアンプとビット線対とを接続するた
めの制御信号である。信号ＥＱは、ビット線対の電位を
スタンバイサイクル時に所定の電位（Ｖｃｃ／２）にイ
コライズ／プリチャージするためのイコライズ信号であ
る。信号φＳはセンスアンプを活性化するための信号で
ある。
【０２２１】通常、半導体記憶装置においては、高電圧
Ｖｐｐは選択ワード線へ伝達されるのみならず、制御信
号ＢＬＩ、ＥＱおよびφＳ２を発生するためにも利用さ
れる。まず以下の説明においては、ワード線ドライブ回
路に対する電源配置の構成について説明する。また、先
に説明した実施例１ないし１３の電源配置が適用可能で
あるが、主としてこの実施例１ないし１３に含まれない
構成について説明する。
【０２２２】［実施例１４］図３３は、この発明の第１
４の実施例の構成を概略的に示す図である。図３３にお
いては、図３２に示すワード線ドライブ回路３０６の電
源構成が示される。ワード線ドライブ回路３０６は、メ
モリセルアレイ３００に含まれるワード線ＷＬそれぞれ
に対応して設けられるワードドライバを含む。ワードド
ライバは複数のグループに分割される。図３３において
は、２つのワード線ドライバグループを代表的に示す。
１つのワードドライバグループはワード線ＷＬａ０、Ｗ
Ｌａ１、ＷＬａ２…に対応して設けられるワードドライ
バＷＤａ０、ＷＤａ１、ＷＤａ２…を含む。他のグルー
プが、ワード線ＷＬｂ０、ＷＬｂ１、ＷＬｂ２…に対応
して設けられるワードドライバＷＤｂ０、ＷＤｂ１、Ｗ
Ｄｂ２…を含む。ワードドライバＷＤａ０〜ＷＤｂ２に
は、図３２に示すロウデコード回路３０４に含まれるワ
ード線それぞれに対応して設けられるロウデコーダの出
力信号が与えられる。このロウデコーダおよびワードド
ライバの関係については後に詳細に説明する。ここで
は、単に選択ワード線に対応して設けられたワードドラ
イバへはローレベルの信号が与えられることのみを示
す。
【０２２３】ワードドライバＷＤａ０〜ＷＤａ２に対し
てサブＶｐｐ線３３０ａが配置され、ワードドライバＷ
Ｄｂ０〜ＷＤｂ２にはサブＶｐｐ線３３０ｂが設けられ
る。サブＶｐｐ線３３０ａ、３３０ｂ、…に対して共通
にメインＶｐｐ線３２０が設けられる。メインＶｐｐ線
３２０上には、図３２に示すＶｐｐ発生回路３１４から
の高電圧Ｖｐｐが与えられる。サブＶｐｐ線３３０ａと
メインＶｐｐ線３２０の間には、高抵抗の抵抗素子Ｒａ
と、ワード線グループ選択信号／Ｂａに応答して導通す
るスイッチングトランジスタＰＷａが設けられる。サブ
Ｖｐｐ線３２０ｂとメインＶｐｐ線３２０の間に、高抵
抗の抵抗素子Ｒｂと、ワード線グループ選択信号／Ｂｂ
に応答して導通するスイッチングトランジスタＰＷｂが
設けられる。ワードドライバＷＤａ０〜ＷＤｂ２は、ｐ
チャネルＭＯＳトランジスタとｎチャネルＭＯＳトラン
ジスタとからなるＣＭＯＳインバータの構成を備える。
ワードドライバＷＤａ０〜ＷＤｂ２に含まれるｐチャネ
ルＭＯＳトランジスタＰＱの基板領域（ウェル領域また
は半導体層）はメインＶｐｐ線３２０に接続される。ス
イッチングトランジスタＰＷａおよびＰＷｂの基板領域
もメイン電源線３２０に接続される。ｐチャネルＭＯＳ
トランジスタＰＱの基板領域をメインＶｐｐ線３２０に
接続することにより以下の利点が得られる。
【０２２４】メインＶｐｐ線３２０上の電圧はサブＶｐ
ｐ線３３０ａ、３３０ｂ…上の電圧以上である。すなわ
ち、ワードドライバＷＤａ０〜ＷＤｂ２に含まれるｐチ
ャネルＭＯＳトランジスタＰＱはその基板領域に与えら
れるバイアス電圧がソース電位よりも高くなる（スイッ
チングトランジスタＰＷａおよびＰＷＢがオフ状態のと
き）。この状態においては、ｐチャネルＭＯＳトランジ
スタＰＱの基板効果により、これらのしきい値電圧の絶
対値が大きくなり、ワードドライバＷＤａ０〜ＷＤｂ２
にハイレベルの信号が与えられたとき、実効的にそのｐ
チャネルＭＯＳトランジスタＰＱやゲートへ与えられる
電圧レベルがこの基板効果により高くなり、サブスレシ
ョルド電流領域で動作するｐチャネルＭＯＳトランジス
タＰＱにおけるサブスレショルド電流が低減される。次
に動作について簡単に説明する。
【０２２５】この図３３に示す回路の動作は、本質的に
図５ないし図６に示した構成のそれと同じである。半導
体記憶装置においては、動作サイクルはスタンバイサイ
クルとアクティブサイクルを含む。この動作サイクルは
信号／ＲＡＳにより決定される。スタンバイサイクル時
においては、グループ選択信号／Ｂａおよび／Ｂｂはと
もに高電圧Ｖｐｐレベルのハイレベルにあり、スイッチ
ングトランジスタＰＷａおよびＰＷｂはオフ状態にあ
る。この状態においては、サブＶｐｐ線３３０ａおよび
３３０ｂへは、それぞれ、抵抗素子ＲａおよびＲｂを介
して電流が供給される。スタンバイサイクル時におい
て、ロウデコーダの出力信号はハイレベルであり、ワー
ドドライバＷＤａ０〜ＷＤｂ２へはハイレベルの信号が
与えられる。ワードドライバＷＤａ０〜ＷＤｂ２のｎチ
ャネルＭＯＳトランジスタＮＱは対応のワード線ＷＬａ
０〜ＷＬｂ２を接地電位レベルへ放電した後にオフ状態
とされる。一方、ｐチャネルＭＯＳトランジスタＰＱは
サブスレショルド電流領域で動作し、サブＶｐｐ線３３
０ａおよび３３０ｂからその出力ノードへサブスレショ
ルド電流を供給する。ｐチャネルＭＯＳトランジスタＰ
Ｑを介して流れるサブスレショルド電流が増加すると、
対応の抵抗素子ＲａおよびＲｂにおける電圧降下が大き
くなり、ワードドライバＷＤａ０〜ＷＤｂ２に含まれる
ｐチャネルＭＯＳトランジスタＰＱのゲート−ソース間
が逆バイアス状態とされ、そのサブスレショルド電流が
低減される。すなわち、サブＶｐｐ線３３０ａおよび３
３０ｂの電圧が、抵抗素子ＲａおよびＲｂを介して流れ
る電流と、対応のグループのワードドライバを介して流
れるサブスレショルド電流がバランスする電圧レベルに
到達する。これにより、ワードドライバにおけるサブス
レショルド電流を低減するとともに、サブＶｐｐ線３３
０ａおよび３３０ｂにおける電圧降下を小さくすること
ができる。
【０２２６】アクティブサイクルが始まると、制御信号
／Ｂａおよび／または／Ｂｂが活性状態のローレベルと
され、スイッチングトランジスタＰＷａおよび／または
ＰＷｂがオン状態とされ、サブＶｐｐ線３３０ａおよび
／または３３０ｂがメイン電源線３２０と接続され、サ
ブＶｐｐ線３３０ａおよび／または３３０ｂの電圧がメ
インＶｐｐ線３２０上の電圧レベルに等しくなる。これ
により、選択ワード線上へ高電圧Ｖｐｐが伝達される。
【０２２７】ここで、スイッチング制御信号／Ｂａおよ
び／Ｂｂはワード線選択動作時にすべて同時に活性状態
とされてもよく、また選択ワード線を含むグループに対
応して設けられたスイッチングトランジスタのみがオン
状態とされる構成が利用されてもよい。このスイッチン
グトランジスタＰＷａおよび／またはＰＷｂのオン状態
移行時においては、サブＶｐｐ線３３０ａおよび／また
は３３０ｂ上の電圧とメインＶｐｐ線３２０の電圧の差
は小さく、高速でサブＶｐｐ線３３０ａおよび３３０ｂ
上の電圧はメインＶｐｐ線３２０上の電圧レベルに復帰
する。特に、サブＶｐｐ線３３０ａおよび３３０ｂに接
続されるワードドライバの数は少なくされるため、これ
らのサブＶｐｐ線３３０ａおよび３３０ｂの負荷容量が
小さくなり、高速なこれらのサブＶｐｐ線３３０ａおよ
び３３０ｂの電位復帰が実現される。これにより、スイ
ッチングトランジスタＰＷａおよび／またはＰＷｂがオ
ン状態となった後に早いタイミングで、選択されたワー
ド線に対応して設けられたワードドライバの出力信号を
ハイレベルへ立上げることができ、高速動作する半導体
記憶装置を得ることができる。
【０２２８】ワードドライバグループそれぞれに対応し
てサブＶｐｐ線を配置するように構成したため、サブＶ
ｐｐ線の負荷容量が低減され、このサブＶｐｐ線のアク
ティブサイクル時における電圧回復を高速で行なうこと
ができ、高速アクセスを実現することができる。また、
メインＶｐｐ線とサブＶｐｐ線とを高抵抗の抵抗素子で
接続するように構成したため、スイッチングトランジス
タのオフ状態時において、サブＶｐｐ線の電圧降下を対
応のワードドライバグループのサブスレショルド電流と
抵抗素子を流れるリーク電流がバランスする電圧レベル
に設定することができ、メインＶｐｐ線とサブＶｐｐ線
の電圧差を十分小さくすることができ、スタンバイサイ
クルからアクセスサイクル移行時におけるサブＶｐｐ線
の電圧回復を高速に行なうことができる。
【０２２９】［実施例１５］図３４は、この発明の第１
５の実施例の構成を示す図である。図３４においては、
ワードドライバが複数のグループに分割されるが、３つ
のグループそれぞれに含まれるワードドライバＷＤａ
０、ＷＤｂ０およびＷＤｃ０を代表的に示す。ワードド
ライバのグループそれぞれに対応してサブＶｐｐ線３３
０ａ、３３０ｂ、および３３０ｃが配置される。メイン
Ｖｐｐ線３２０とサブＶｐｐ線３３０ａの間には、グル
ープ選択信号／Ｂａに応答して導通するスイッチングト
ランジスタＰＷａと、その一方導通端子がメインＶｐｐ
線に接続され、そのゲートおよび他方導通端子がサブＶ
ｐｐ線３３０ａに接続されるｐチャネルＭＯＳトランジ
スタＣＣａが設けられる。サブＶｐｐ線３３０ｂに対し
ては、グループ選択信号／Ｂｂに応答して導通するスイ
ッチングトランジスタＰＷｂと、その一方導通端子がメ
インＶｐｐ線３２０に接続され、そのゲートおよび他方
導通端子がサブＶｐｐ線３３０ｂに接続されるｐチャネ
ルＭＯＳトランジスタＣＣｂが設けられる。メインＶｐ
ｐ線３２０とサブＶｐｐ線３３０ｃの間には、グループ
選択信号／Ｂｃに応答して導通するスイッチングトラン
ジスタＰＷｃと、その一方導通端子がメインＶｐｐ線３
２０に接続され、そのゲートおよび他方導通端子がサブ
Ｖｐｐ線３３０ｃに接続されるｐチャネルＭＯＳトラン
ジスタＣＣｃが設けられる。トランジスタＣＣａ、ＣＣ
ｂ、およびＣＣｃは、デプレション型の十分大きな抵抗
値を有するトランジスタであってもよく、また対応のサ
ブＶｐｐ線の電圧が低下したときパンチスルー現象を生
じさせる短チャンネルのＭＯＳトランジスタであっても
よい。いずれの場合においても、サブＶｐｐ線３３０
ａ、３３０ｂ、および３３０ｃは、対応のスイッチング
トランジスタＰＷａ〜ＰＷｃのオフ状態のときに対応の
ワードドライバにおけるサブスレショルド電流を抑制し
つつメインＶｐｐ線３２０とサブＶｐｐ線の間の電位差
を十分小さい値に維持することができる。グループ選択
信号／Ｂａ〜／Ｂｃは、同じタイミングで活性／非活性
が制御されてもよく、また選択ワード線に対応して儲ら
れたワードドライバを含むグループに対する選択信号の
みか活性状態とされる構成が利用されてもよい。スタン
バイサイクル時においては、グループ選択信号／Ｂａ〜
／Ｂｃは非活性状態のハイレベルに設定される。
【０２３０】この図３４に示す第１５の実施例の構成に
よっても、サブＶｐｐ線が分割されており、そのそれぞ
れのサブＶｐｐ線の負荷容量は十分小さくされており、
スタンバイサイクルからアクティブサイクル移行時にお
けるサブＶｐｐ線の電圧回復を高速に行なうことができ
る。また、トランジスタＣＣａ〜ＣＣｃにより、メイン
Ｖｐｐ線３２０とサブＶｐｐ線３３０ａ、３３０ｂ、お
よび３３０ｃの間の電位差を十分に小さい値に設定する
ことができ（スイッチングトランジスタＰＷａ〜ＰＷｃ
のオフ状態のとき）、同様、スイッチングトランジスタ
のオン状態時においてサブＶｐｐ線３３０ａ〜３３０ｃ
の電位回復を高速に行なうことができる。
【０２３１】［実施例１６］図３５は、この発明の第１
６の実施例に従う構成を示す図である。図３５において
は、複数のワードドライバグループのうちの１つのワー
ドドライバのグループを代表的に示す。図３５におい
て、ワードドライバＷＤ０〜ＷＤ２、…はサブＶｐｐ線
３３０上の電圧を一方動作電源電圧として動作する。メ
インＶｐｐ線３２０とサブＶｐｐ線３３０の間には高抵
抗抵抗素子Ｒが接続され、またこの高抵抗の抵抗素子Ｒ
と並列にスイッチングトランジスタＰＷが設けられる。
このスイッチングトランジスタＰＷのオン／オフを制御
するためにワードドライバグループ選択信号／ＢＳと、
電源投入時に所定期間活性状態のローレベルとなるリセ
ット信号／ＰＲを受けるＯＲゲート３４０と、ＯＲゲー
ト３４０の出力信号のハイレベルを高電圧Ｖｐｐレベル
に変換するレベル変換回路３４が設けられる。レベル変
換回路３４２の出力信号がスイッチングトランジスタＰ
Ｗのゲートへ与えられる。ＯＲゲート３４０は、電源電
圧Ｖｃｃを一方動作電源電圧とし、接地電圧ＶＳＳを他
方動作電源電圧として動作する。次に動作についてその
動作波形図である図３６を参照して説明する。
【０２３２】電源投入時において、電源電圧Ｖｃｃが徐
々に上昇する。このとき、スイッチングトランジスタＰ
Ｗはオフ状態にあり（ゲート−ソース間電圧差は小さい
ため）、サブＶｐｐ線３３０は、高抵抗の抵抗素子Ｒを
介してメイン電源線３２０から充電される。メインＶｐ
ｐ線３２０上の電圧は、最初電源電圧Ｖｃｃとほぼ同じ
速度で上昇し、一定電圧レベル以上となるとＶｐｐ発生
回路が動作し、高電圧Ｖｐｐの電圧レベルが高速で上昇
する。このとき、電源電圧Ｖｃｃが所定の電圧レベルに
到達すると、電源投入検出信号ＰＯＲがハイレベルへ立
上がり（電源電圧Ｖｃｃレベル）、各回路の動作を可能
にする。この電源投入検出信号ＰＯＲは、通常、半導体
集積回路装置において、電源電圧が所定の電源レベルに
到達する前に回路が誤って動作するのを防止するために
利用されている。この電源投入検出信号ＰＯＲがハイレ
ベルに立上がると、応じてリセット信号／ＰＲが所定期
間ローレベルとされる。この間グループ選択信号／ＢＳ
はローレベルにある（グループ選択信号／ＢＳは電源投
入検出信号ＰＯＲがハイレベルに立上がって所定時間経
過後にスタンバイサイクル時のハイレベルとされる（図
３６において破線で示す））。したがって、このゲート
回路３４０の出力信号が電源投入検出信号ＰＯＲの立上
がり時に所定期間ローレベルとされ、レベル変換回路３
４２の出力信号も同様のローレベルとなり、スイッチン
グトランジスタＰＷがオン状態となる。これにより、メ
インＶｐｐ線３２０とサブＶｐｐ線３３０とが接続さ
れ、サブＶｐｐ線３３０は、メインＶｐｐ線３２０から
スイッチングトランジスタＰＷを介して電流を供給さ
れ、その電位が高速で立上がる。所定期間が経過する
と、リセット信号／ＰＲがハイレベルとなり、レベル変
換回路３４２の出力信号が高電圧Ｖｐｐレベルとなり、
スイッチングトランジスタＰＷがオフ状態となる。十分
高い電圧レベルとなった後にサブＶｐｐ線３３０はメイ
ンＶｐｐ線３２０から抵抗素子Ｒを介して電流を供給さ
れるため、図３６に示す従来のようなリセット信号／Ｐ
Ｒを用いない構成に比べて高速でサブＶｐｐ線の電圧レ
ベルを高電圧Ｖｐｐレベルに上昇させることができる。
応じて、電源投入後早いタイミングでワードドライバグ
ループ選択信号／ＢＳを活性状態のローレベルとするこ
とができ、すなわち早いタイミングでワード線選択動作
を行なうことができ、電源投入直後のメモリ動作におけ
る動作マージンが、抵抗素子Ｒを設けることにより損わ
れるということが防止される。
【０２３３】図３７は、図３５に示すレベル変換回路の
構成の一例を示す図である。図３７において、レベル変
換回路３４２は、ゲート３４０の出力信号を反転するイ
ンバータ３４２ａと、ゲート３４０の出力信号に応答し
て内部ノード３４２ｇを接地電位Ｖｓｓレベルに放電す
るｎチャネルＭＯＳトランジスタ３４２ｂと、インバー
タ３４２ａの出力信号に応答して出力ノード３４２ｄを
接地電位Ｖｓｓレベルに放電するｎチャネルＭＯＳトラ
ンジスタ３４２ｃと、高電圧Ｖｐｐ供給ノードと出力ノ
ード３４２ｄの間に接続され、そのゲートに内部ノード
３４２ｇ上の電圧を受けるｐチャネルＭＯＳトランジス
タ３４２ｅと、高電圧Ｖｐｐ供給ノードと内部ノード３
４２ｇの間に接続され、そのゲートに出力ノード３４２
ｄの電圧を受けるｐチャネルＭＯＳトランジスタ３４２
ｆを含む。インバータ３４２ａは、電源電圧Ｖｃｃを一
方動作電源電圧とし、接地電位Ｖｓｓを他方電源電圧と
して動作する。次に動作について簡単に説明する。
【０２３４】ゲート３４０の出力信号がローレベルのと
き、インバータ３４２の出力信号がハイレベルとなり、
トランジスタ３４２ｃがオン状態となり、出力ノード３
４２ｄを接地電位レベルへ放電する。出力ノード３４２
ｄの電位低下に伴ってトランジスタ３４２ｆのオン抵抗
が低下し、内部ノード３４２ｇは高電圧Ｖｐｐ供給ノー
ドから電流を供給され、その電位が上昇する。この内部
ノード３４２ｄの電位上昇に伴ってトランジスタ３４２
ｅのオン抵抗が上昇し、高電圧Ｖｐｐ供給ノードから出
力ノード３４２ｄへの電流供給量が小さくされる。最終
的に、出力ノード３４２ｄがトランジスタ３４２ｃによ
り接地電位レベルにまで放電される。この状態において
は、トランジスタ３４２ｆがオン状態となり、高電圧Ｖ
ｐｐを内部ノード３４２ｇへ伝達し、トランジスタ３４
２ｅがオフ状態とされる。したがって、ゲート３４０の
出力信号がローレベルの場合には出力ノード３４０ｄに
は、ローレベルの信号が出力される。
【０２３５】一方、ゲート３４０の出力信号がハイレベ
ルの場合には、インバータ３４２ａの出力信号がローレ
ベルとなり、トランジスタ３４２ｂがオン状態、トラン
ジスタ３４２ｃがオフ状態とされる。内部ノード３４２
ｇの電位がトランジスタ３４２ｂにより放電されて低下
し、応じてトランジスタ３４２ｅのオン抵抗が低下し、
出力ノード３４２ｄの電圧レベルが上昇する。この出力
ノード３４２ｄの電圧上昇に伴ってトランジスタ３４２
ｆのオン抵抗が上昇し、高電圧Ｖｐｐ供給ノードから内
部ノード３４２ｇへの供給電流が低下する。最終的に、
内部ノード３４２ｇは、トランジスタ３４２ｂにより接
地電圧Ｖｓｓレベルにまで放電される。この状態におい
ては、トランジスタ３２４ｅがオン状態となり、トラン
ジスタ３４２ｃがオフ状態であるため、出力ノード３４
２ｄは、トランジスタ３４２ｅを介して高電圧Ｖｐｐを
供給される。すなわち、ゲート３４０の出力信号が電源
電圧Ｖｃｃレベルのハイレベルのとき、出力ノード３２
４ｄからは高電圧Ｖｐｐレベルのハイレベルの信号が出
力される。
【０２３６】図３８は、電源投入検出信号ＰＯＲを発生
する回路構成を示す図である。図３８において、電源投
入検出回路は、電源ノードＮＶｃと内部ノードＮＤａの
間に接続される抵抗素子Ｒｐと、内部ノードＮＤａと接
地ノードＶｓｓの間に接続されるキャパシタＣｐと、電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧と
して動作し、内部ノードＮＤａ上の電圧の論理を反転し
て出力するインバータＩＶａと、電源ノードＮＶｃ上の
電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧とし
て動作し、インバータＩＶａの出力信号を反転するイン
バータＩＶｂを含む。次に動作について簡単に図３６の
動作波形図を併せて参照して説明する。
【０２３７】電源投入時において、電源ノードＮＶｃの
電圧レベルが徐々に上昇する。この電源ノードＮＶｃ上
の電圧上昇に伴って、内部ノードＮＤａの電圧レベルが
抵抗素子Ｒｐの抵抗値とキャパシタＣｐの静電容量に決
定される時定数で緩やかに上昇する。内部ノードＮＤａ
上の電圧レベルが所定電圧レベルに到達するまで、イン
バータＩＶａは、その入力信号をローレベルと判断し、
ハイレベルの信号を出力する。応じてインバータＩＶｂ
の出力信号ＰＯＲはローレベルにある。内部ノードＮＤ
ａの電圧レベルが所定電圧レベル以上となると、インバ
ータＩＶａがその入力信号をハイレベルと判断し、ロー
レベルの信号を出力する。応じて、インバータＩＶｂか
ら出力される信号ＰＯＲがハイレベルに立上がる。すな
わち、電源ノードＮＶｃへ電源電圧Ｖｃｃを印加した後
所定期間が経過してから電源投入検出信号ＰＯＲがハイ
レベルに立上がる。
【０２３８】図３９は、リセット信号発生回路の構成を
示す図である。図３９において、リセット信号発生回路
は、電源投入検出信号ＰＯＲを所定時間遅延する遅延回
路３４４と、電源投入検出信号と遅延回路３４４の出力
信号とを受ける２入力ＥＸＮＯＲゲート３４６を含む。
ＥＸＮＯＲゲート３４６は、その両入力に与えられる信
号の論理が不一致のときにローレベルの信号を出力し、
両者が一致している場合にハイレベルの信号を出力す
る。したがって、図３６に示す信号波形図から明らかな
ように、電源投入検出信号ＰＯＲがハイレベルに立上が
ってから遅延回路３４４の出力信号がハイレベルに立上
がるまでの間このＥＸＮＯＲゲート３４６から出力され
るリセット／ＰＲはローレベルとなる。遅延回路３４４
の出力信号がハイレベルへ立上がると、ＥＸＮＯＲゲー
ト３４６はその両入力にハイレベルの信号を受けるた
め、リセット信号／ＰＲはハイレベルとなる。
【０２３９】以上のように、この発明の第１６の実施例
に従えば、電源投入後の所定期間強制的にメインＶｐｐ
線とサブＶｐｐ線とを接続するように構成したため、電
源投入後高速でサブＶｐｐ線の電圧を上昇させることが
でき、電源電圧投入後の動作マージンの低下が防止され
る。
【０２４０】［実施例１７］図４０は、この発明の第１
７の実施例の構成を示す図である。図４０においては、
メインＶｐｐ線３２０に対し複数の（図４０においては
３つ）サブＶｐｐ線３３０ａ、３３０ｂ、および３３０
ｃが設けられる。サブＶｐｐ線３３０ａ〜３３０ｃそれ
ぞれには、ワードドライバがグループ化されて接続され
る。図４０においてサブＶｐｐ線３３０ａ、３３０ｂ、
および３３０ｃそれぞれから一方動作電源電圧を受ける
ワードドライバＷＤａ、ＷＤｂおよびＷＤｃを代表的に
示す。
【０２４１】サブＶｐｐ線３３０ａ〜３３０ｃとメイン
Ｖｐｐ線３２０の間には、図３３に示す第１４の実施例
の構成と同様、抵抗素子Ｒａ、Ｒｂ、およびＲｃとスイ
ッチングトランジスタＰＷａ、ＰＷｂ、ＰＷｃが設けら
れる。このスイッチングトランジスタＰＷａ、ＰＷｂ、
およびＰＷｃは、ワードドライバグループ選択信号／Ｂ
ａ、／Ｂｂ、および／Ｂｃに応答して導通する。
【０２４２】この図４０に示す構成においては、さら
に、サブＶｐｐ線３３０ａ、３３０ｂ、および３３０ｃ
それぞれとメインＶｐｐ線３２０の間に、リセット信号
／ＰＲに応答して導通するｐチャネルＭＯＳトランジス
タ３５２ａ、３５２ｂ、および３５２ｃが設けられる。
リセット信号／ＰＲは、レベル変換回路３５０によりそ
のハイレベルの電圧レベルが高電圧Ｖｐｐレベルに変換
されて各トランジスタ３５２ａ〜３５２ｃへ与えられ
る。
【０２４３】リセット信号／ＰＲは、図３９に示す構成
と同様のリセット信号発生回路から出力され、電源投入
時、電源投入検出信号ＰＯＲがハイレベルに立上がって
から所定期間活性状態のローレベルとされる。この電源
投入後、電源電圧Ｖｃｃが所定電圧レベル以上となり安
定状態となったとき、レベル変換回路３５０の出力信号
がローレベルとなり、トランジスタ３５２ａ〜３５２ｃ
がオン状態となり、サブＶｐｐ線３３０ａ〜３３０ｃが
メインＶｐｐ線３２０に接続され、これらサブＶｐｐ線
３３０ａ〜３３０ｃの電圧がメインＶｐｐ線３２０上の
電圧と同じ速度で上昇する。これにより、電源投入後の
サブＶｐｐ線３３０ａ〜３３０ｃの電位が安定するまで
に要する時間が短縮され、電源投入後の動作マージンの
低下が防止される。
【０２４４】この図４０に示す構成の場合、リセット信
号／ＰＲをレベル変換回路３５０でレベル変換してトラ
ンジスタ３５２ａ〜３５２ｃのゲートへ与えているだけ
である。したがって、各サブＶｐｐ線に対してワードド
ライバグループ選択信号とリセット信号を受けるゲート
回路を設ける必要がなく、また各ワードドライバグルー
プそれぞれに対してレベル変換回路を設ける必要がな
く、装置規模が低減され。
【０２４５】以上のように、この第１７の実施例に従え
ば、サブＶｐｐ線それぞれに対し電源投入後所定期間メ
インＶｐｐ線とサブＶｐｐ線を接続するトランジスタを
設けたため、サブＶｐｐ線とメインＶｐｐ線とが高抵抗
抵抗素子で接続されている場合においても、電源投入後
高速でサブＶｐｐ線の電圧を所定電圧レベルにまで到達
させることができる。また、レベル変換回路３５０の出
力信号をサブＶｐｐ線それぞれに設けられたスイッチン
グトランジスタのゲートへ共通に与えるように構成して
いるため、制御系の規模が低減される。
【０２４６】［実施例１８］図４１は、この発明の第１
８の実施例の構成を示す図である。図４２においては、
メインＶｐｐ線３２０に対して複数のサブＶｐｐ線３３
０ａ、３３０ｂ、３３０ｃが設けられる。サブＶｐｐ線
３３０ａ、３３０ｂ、および３３０ｃそれぞれとメイン
Ｖｐｐ線３２０の間には、グループ選択信号／Ｂａ、／
Ｂｂ、およびＢｃに応答して導通するスイッチングトラ
ンジスタＰＷａ、ＰＷｂ、およびＰＷｃが設けられる。
さらに、メインＶｐｐ線３２０とサブＶｐｐ線３３０
ａ、３３０ｂ、および３３０ｃそれぞれとの間には、電
流調整素子３６５ａ、３６５ｂ、および３６５ｃが設け
られる。電流調整素子３６５ａ〜３６５ｃの各々は、そ
の一方導通端子およびゲートがメインＶｐｐ線に接続さ
れ、その他方導通端子および基板領域が対応のサブＶｐ
ｐ線３３０（３３０ａ〜３３０ｃ）に接続されるｎチャ
ネルＭＯＳトランジスタＮＴＣを含む。この電流調整素
子３６５ａ〜３６５ｃは、デプレション型ＭＯＳトラン
ジスタであってもよく、また図２５に示す短チャンネル
のＭＯＳトランジスタであってもよく、また単に抵抗接
続されたエンハンスメント型ＭＯＳトランジスタであっ
てもよい。
【０２４７】この図４１に示す構成においては、さらに
サブＶｐｐ線３３０ａおよび３３０ｂの間にｐチャネル
ＭＯＳトランジスタで構成されるスイッチングトランジ
スタ３６０ａが設けられる。また、サブＶｐｐ線３３０
ｂとサブＶｐｐ線３３０ｃの間にｐチャネルＭＯＳトラ
ンジスタ３６０ｐが設けられる。トランジスタ３６０ａ
および３６０ｂのゲートへは、リセット信号／ＰＲのハ
イレベルの電圧レベルを高電圧Ｖｐｐレベルに変換する
レベル変換回路３５０の出力信号が与えられる。このレ
ベル変換回路３５０の構成は、図３７に示す構成と同様
であり、またリセット信号／ＰＲは図３９に示すリセッ
ト信号発生回路から発生される。
【０２４８】この図４１に示す構成の場合、電源投入後
所定期間レベル変換回路３５０の出力信号がローレベル
となり、トランジスタ３６０ａおよび３６０ｂがオン状
態となり、サブＶｐｐ線３３０ａ、３３０ｂ、および３
３０ｃが相互接続される。したがって、電源投入後これ
らのサブＶｐｐ線３３０ａ〜３３０ｃの電圧レベルの上
昇速度は同一とされ、サブＶｐｐ線３３０ａ〜３３０ｃ
の負荷容量が異なる場合においても、電源投入後ほぼ同
一速度でサブＶｐｐ線３３０ａ〜３３０ｃの電圧を上昇
させることができる。これにより、サブＶｐｐ線３３０
ａ〜３３０ｃが所定の電圧レベルに到達する時刻をほぼ
同じとすることができ、サブＶｐｐ線における電圧確定
時刻に対するマージンを考慮する必要がなくなり、電源
投入後早いタイミングでワード線選択動作を行なうこと
が可能となる。
【０２４９】以上のように、この第１８の実施例に従え
ば、メインＶｐｐ線とサブＶｐｐ線それぞれの間に電流
調整用のトランジスタ素子を設け、かつ電源投入後の所
定期間サブＶｐｐ線を相互接続するように構成したた
め、サブＶｐｐ線の電圧を電源投入後同一速度でかつ高
速で上昇させることができ、電源投入後の動作マージン
の劣化が防止される。
【０２５０】なお、図４１に示す構成においては、電流
調整用のトランジスタ素子としてｎチャネルＭＯＳトラ
ンジスタが用いられているが、ｐチャネルＭＯＳトラン
ジスタが用いられても同様の効果を得ることができる。
また、サブＶｐｐ線を相互接続するためのトランジスタ
として、ｎチャネルＭＯＳトランジスタが用いられても
よい。
【０２５１】［実施例１９］図４２は、この発明の第１
９の実施例の構成を示す図である。図４２においても、
複数（図４２においては３個）のサブＶｐｐ線３３０
ａ、３３０ｂ、および３３０ｃが設けられる。サブＶｐ
ｐ線３３０ａ〜３３０ｃそれぞれに対応してグループに
分割されたワードドライバが配置される。図４２におい
ては先の実施例と同様、各グループにおいて１つのワー
ドドライバすなわちワードドライバＷＤａ０、ＷＤｂ
０、およびＷＤｃ０が代表的に示される。サブＶｐｐ線
３３０ａとメインＶｐｐ線３２０の間には、高抵抗の抵
抗素子Ｒａおよびワードドライバグループ選択信号／Ｂ
ａに応答して導通するスイッチングトランジスタＰＷａ
が設けられる。サブＶｐｐ線３３０ｂとメインＶｐｐ線
３２０の間には、高抵抗の抵抗素子Ｒｂと、グループ選
択信号／Ｂｂに応答して導通するスイッチングトランジ
スタＰＷｐが設けられる。サブＶｐｐ線３３０ｃとメイ
ンＶｐｐ線３２０の間には、高抵抗の抵抗素子Ｒｃと、
グループ選択信号／Ｂｃに応答して導通するスイッチン
グトランジスタＰＷｃが設けられる。これらの構成は、
先に図３３を参照して説明した第１４の実施例の構成と
同様である。
【０２５２】この第１９の実施例の構成においては、さ
らに、サブＶｐｐ線３３０ａおよび３３０ｂの間に、ｐ
チャネルＭＯＳトランジスタで構成されるスイッチング
トランジスタ３６０ａが接続され、サブＶｐｐ線３３０
ｂおよび３３０ｃの間にｐチャネルＭＯＳトランジスタ
で構成されるスイッチングトランジスタ３６０ｂが接続
され、さらに、サブＶｐｐ線３３０ｃとメインＶｐｐ線
３２０の間には、ｐチャネルＭＯＳトランジスタで構成
されるスイッチングトランジスタ３６０ｃが設けられ
る。スイッチングトランジスタ３６０ａ〜３６０ｃのゲ
ートへはリセット信号／ＰＲのハイレベルの電圧レベル
を高電圧Ｖｐｐレベルに変換するレベル変換回路３５０
の出力信号が与えられる。
【０２５３】この第１９の実施例の構成において、電源
投入後スイッチングトランジスタＰＷａ〜ＰＷｃがオフ
状態である。この状態において、レベル変換回路３５０
の出力信号が所定期間リセット信号／ＰＲに応答してロ
ーレベルとなり、トランジスタ３６０ａ〜３６０ｃがオ
ン状態とされる。これにより、サブＶｐｐ線３３０ａ〜
３３０ｃが相互接続されるとともに、メインＶｐｐ線３
２０からこれらのサブＶｐｐ線３３０ａ〜３３０ｃへ電
流が供給される。したがって、高抵抗の抵抗素子Ｒａ、
Ｒｂ、およびＲｃが設けられていても、これらのサブＶ
ｐｐ線３３０ａ〜３３０ｃは、同一速度で高速でその電
位が上昇する。これにより、サブＶｐｐ線３３０ａ〜３
３０ｃとメインＶｐｐ線３２０との間に高抵抗の抵抗素
子Ｒａ〜Ｒｃが設けられている構成においても、電源投
入後高速でサブＶｐｐ線３３０ａ〜３３０ｃの電圧レベ
ルを所定電圧レベルへ上昇させることができ、電源投入
後の動作マージンの劣化を防止することができる。
【０２５４】なお、図４２に示す構成においては、サブ
Ｖｐｐ線とメインＶｐｐ線とを電源投入後に接続するト
ランジスタ３６０ｃは図４２の右端部分に設けられてい
る。しかしながら、このトランジスタ３６０ｃは、中央
部のサブＶｐｐ線３３０ｂに対して設けられる構成が利
用されてもよい。中央部に電源投入後にメインＶｐｐ線
とサブＶｐｐ線とを接続するトランジスタを設けること
により、電源投入後メインＶｐｐ線からサブＶｐｐ線へ
流れる電流の伝搬遅延時間を小さくすることができ、よ
り高速でサブＶｐｐ線の電位を上昇させることができ
る。
【０２５５】なお、レベル変換回路３５０およびリセッ
ト信号／ＰＲは先の第１６の実施例において用いられた
ものと同様である。
【０２５６】以上のように、この発明の第１９の実施例
の構成に従えば、メインＶｐｐ線と複数のサブＶｐｐ線
それぞれとが高抵抗の抵抗素子を介して接続される構成
において、電源投入後所定期間サブＶｐｐ線を相互接続
するとともに、サブＶｐｐ線をメインＶｐｐ線にこの電
源投入後の所定期間接続するように構成したため、サブ
Ｖｐｐ線の電位上昇を同一速度とすることができるとと
もに、高速でこれらのサブＶｐｐ線の電圧を上昇させる
ことができ、電源投入後早いタイミングでワード線選択
動作を行なうことができる。
【０２５７】［実施例２０］図４３は、この発明の第２
０の実施例の構成を示す図である。図４３に示す構成に
おいては、サブＶｐｐ線３３０ａ、３３０ｂ、３３０ｃ
それぞれに対して、リセット信号／ＰＲのハイレベルを
高電圧Ｖｐｐレベルに変換するレベル変換回路３５０の
出力に応答して導通するｐチャネルＭＯＳトランジスタ
３６１ａ、３６１ｂ、および３６１ｃがそれぞれ設けら
れる。ｐチャネルＭＯＳトランジスタ３６１ａ、３６１
ｂ、および３６１ｃは、導通時、予め定められた電圧Ｖ
Ｒを対応のサブＶｐｐ線３３０ａ、３３０ｂ、および３
３０ｃへ伝達する。この電圧ＶＲは、電源投入時にメイ
ン電源線３２０上の電圧Ｖｐｐと同一方向に変化する電
圧であればよく、たとえば電源電圧Ｖｃｃが用いられ
る。これに代えて、半導体記憶装置において通常用いら
れる中間電圧（Ｖｃｃ／２）が利用されてもよい。
【０２５８】サブＶｐｐ線３３０ａ、３３０ｂ、３３０
ｃそれぞれに対して設けられる構成は、図４２に示す構
成と同様であり、高抵抗の抵抗素子Ｒ（Ｒａ〜Ｒｃ）お
よびグループ選択信号／Ｂ（／Ｂａ〜／Ｂｃ）に応答し
て導通するスイッチングトランジスタＰＷ（ＰＷａ〜Ｐ
Ｗｃ）が設けられる。同様に、サブＶｐｐ線３３０（３
３０ａ〜３３０ｃ）には、対応のグループのワードドラ
イバが接続される。電源投入時においては、スイッチン
グトランジスタＰＷａ〜ＰＷｃはオフ状態にある。電源
投入後、電源電圧Ｖｃｃが所定電圧レベルに到達する
と、リセット信号／ＰＲが所定期間ローレベルとなり、
応じてレベル変換回路３５０の出力信号がローレベルと
なり、トランジスタ３６１ａ〜３６１ｃがオン状態とさ
れる。このようにサブＶｐｐ線３３０ａ〜３３０ｃに
は、所定の電圧ＶＲが伝達され、サブＶｐｐ線３３０ａ
〜３３０ｃそれぞれにおける電位上昇が加速される。こ
れにより、電源投入時サブＶｐｐ線３３０ａ〜３３０ｃ
それぞれがメインＶｐｐ線３２２へ高抵抗の抵抗素子Ｒ
ａ〜Ｒｃを介して接続される構成においても、トランジ
スタ３６１ａ〜３６１ｃにより所定の電圧ＶＲが供給さ
れるため、サブＶｐｐ線の電位上昇を早くすることがで
き、応じて電源投入時におけるサブＶｐｐ線が所定電圧
レベルに到達するのをタイミングを早くすることがで
き、電源投入時における動作マージンの劣化を防止する
ことができる。
【０２５９】以上のように、この第２０の実施例に従え
ば、電源投入後所定期間抵抗素子を介してメインＶｐｐ
線に接続されるサブＶｐｐ線に対し、所定の電圧を供給
するように構成したため、サブＶｐｐ線の電源投入時に
おける電位上昇を早くすることができ、サブＶｐｐ線の
電位確定タイミングを早くすることができる。
【０２６０】なお、スイッチングトランジスタ３６１ａ
〜３６１ｃは、対応のサブＶｐｐ線３３０ａ〜３３０ｃ
の一方端部に設けられているが、これは対応のサブＶｐ
ｐ線３３０ａ〜３３０ｃの中央部に配置されてもよい。
【０２６１】［実施例２１］図４４は、この発明の第２
１の実施例の構成を示す図である。図４４に示す構成に
おいては、複数のサブＶｐｐ線３３０ａ〜３３０ｂ、お
よび３３０ｃそれぞれに対して、グループ選択信号／Ｂ
ａ、／Ｂｂ、および／Ｂｃに活性化時に導通するスイッ
チングトランジスタＰＷａ、ＰＷｂ、およびＰＷｃが設
けられる。メインＶｐｐ線３２０とサブＶｐｐ線３３０
ａ〜３３０ｃのそれぞれとの間には抵抗素子または電流
調整素子が設けられていない。
【０２６２】サブＶｐｐ線３３０ａ、３３０ｂ、および
３３０ｃに対しては、グループ選択信号／Ｂａ、／Ｂ
ｂ、および／Ｂｃの非活性化時（ハイレベル）のときに
導通し、所定の電圧ＶＲを対応のサブＶｐｐ線３３０
ａ、３３０ｂ、および３３０ｃへ伝達するｎチャネルＭ
ＯＳトランジスタで構成されるスイッチングトランジス
タ３６３ａ、３６３ｂ、および３６３ｃが設けられる。
【０２６３】サブＶｐｐ線３３０ａ、３３０ｂ、および
３３０ｃそれぞれに対しては、複数のワードドライバが
接続される。図４４において、サブＶｐｐ線３３０ａ、
３３０ｂ、および３３０ｃに対しては、ワードドライバ
ＷＤａ、ＷＤｂ、およびＷＤｃをそれぞれ代表的に示
す。ワードドライバＷＤａ、ＷＤｂおよびＷＤｃは、メ
モリセルアレイに含まれる対応のワード線ＷＬａ、ＷＬ
ｂおよびＷＬｃを選択時に高電圧Ｖｐｐレベルに駆動す
る。ここでは、スイッチングトランジスタＰＷａ、ＰＷ
ｂ、およびＰＷｃが対応のサブＶｐｐ線３３０ａ、３３
０ｂ、および３３０ｃの中央部に配置されているため、
ワードドライバの符号を変えている。次に動作について
簡単に説明する。
【０２６４】スタンバイサイクル時においては、グルー
プ選択信号／Ｂａ、／Ｂｂ、および／Ｂｃは非活性状態
のハイレベルにある。この状態においては、トランジス
タ３６３ａ、３６３ｂ、および３６３ｃがオン状態とな
り、サブＶｐｐ線３３０ａ、３３０ｂ、および３３０ｃ
へは所定の電圧ＶＲが伝達される。一方、スイッチング
トランジスタＰＷａ、ＰＷｂ、およびＰＷｃはオフ状態
である。したがって、この状態においては、サブＶｐｐ
線３３０ａ、３３０ｂおよび３３０ｃはリーク電流が生
じても電圧ＶＲレベルに維持される。この電圧ＶＲとし
ては、電源電圧Ｖｃｃレベルの電圧が用いられてもよ
く、またこれよりも少し高い電圧が用いられてもよい。
グループ選択信号／Ｂａ／Ｂｂおよび／Ｂｃは、非活性
化時においては、高電圧Ｖｐｐレベルであり、したがっ
てトランジスタ３６３ａ〜３６３ｃはＶｐｐ−Ｖｔｈレ
ベルの電圧を対応のサブＶｐｐ線へ伝達することができ
る。ここでＶｔｈはトランジスタ３６３ａ、３６３ｂお
よび３６３ｃのしきい値電圧を示す。
【０２６５】アクティブサイクルにおいては、グループ
選択信号／Ｂａ〜Ｂｃのうち選択ワード線を含むグルー
プに対応するグループ選択信号が活性状態のローレベル
とされ、対応のスイッチングトランジスタＰＷ（ＰＷａ
〜ＰＷｃのいずれか）がオン状態とされる。今、グルー
プ選択信号／Ｂａが活性状態のローレベルにされたと仮
定する。この状態において、スイッチングトランジスタ
ＰＷａがオン状態となり、サブＶｐｐ線３３０ａへはメ
インＶｐｐ線３２０から電流が供給され、サブＶｐｐ線
３３０ａの電圧レベルは高電圧Ｖｐｐレベルに上昇す
る。このとき、所定の電圧ＶＲが十分高い電圧レベルに
あれば、このサブＶｐｐ線３３０ａ上の電圧は高速で高
電圧Ｖｐｐレベルに到達する。非選択グループにおいて
は、スイッチングトランジスタＰＷｂおよびＰＷｃはオ
フ状態であり、サブＶｐｐ線３３０ｂおよび３３０ｃは
所定の電圧ＶＲレベルに維持される。
【０２６６】なおこの図４４に示す構成において、サブ
Ｖｐｐ線３３０ａ〜３３０ｃそれぞれとメインＶｐｐ線
との間に高抵抗の抵抗素子が接続されてもよい。
【０２６７】以上のように、この第２１の実施例に従え
ば、各サブＶｐｐ線に対して対応のグループ選択信号の
非活性化時に所定の電圧を対応のサブＶｐｐ線へ伝達す
るトランジスタを設けたため、サブＶｐｐ線の非選択時
における電圧低下を抑制することができ、アクティブサ
イクル移行時におけるサブＶｐｐ線の高電圧Ｖｐｐレベ
ルへの復帰を高速に行なうことができる。
【０２６８】［実施例２２］図４５は、この発明の第２
２の実施例の構成を示す図である。図４５に示す構成に
おいては、図３５に示す第１６の実施例の構成に加え
て、さらにサブＶｐｐ線３３０に対し、導通時に電源線
３７０とサブＶｐｐ線３３０を接続するｐチャネルＭＯ
Ｓトランジスタ３７５が設けられる。このＭＯＳトラン
ジスタ３７５のゲートへは、電源投入検出信号ＰＯＲの
ハイレベルを高電圧Ｖｐｐレベルに変換するレベル変換
回路３８０の出力信号が与えられる。他の構成は図３５
に示す構成と同じである。レベル変換回路３８０の構成
としては、先に図３７を参照して説明したレベル変換回
路を利用することができる。次に動作についてその動作
波形図である図４６を参照して説明する。
【０２６９】電源電圧Ｖｃｃが投入されると、電源線３
７０上の電圧レベルが上昇する。この電源線３７０上の
電源電圧Ｖｃｃが所定の電圧レベルに到達するまで、電
源投入検出信号ＰＯＲはローレベルである。したがっ
て、レベル変換回路３８０から出力される信号はローレ
ベルであり、トランジスタ３７５がオン状態となり、電
源線３７０がサブＶｐｐ線３３０に接続される。これに
より、サブＶｐｐ線３３０の電位がこの電源線３７０上
の電位上昇に従って上昇する。電源電圧Ｖｃｃのレベル
上昇に伴って、またリセット信号／ＰＲがハイレベルと
なり、この間レベル変換回路３４２の出力信号は高電圧
Ｖｐｐレベル（Ｖｐｐ（ｍ）レベル）であり、スイッチ
ングトランジスタＰＷはオフ状態にある。
【０２７０】電源電圧Ｖｃｃが所定電圧レベルに到達す
ると、電源投入検出信号ＰＯＲがハイレベルへ立上が
り、レベル変換回路３８０の出力信号も高電圧Ｖｐｐ
（ｍ）レベルに上昇し、トランジスタ３７５がオフ状態
とされる。このとき、リセット信号／ＰＲが所定期間ロ
ーレベルとなり、レベル変換回路３４２の出力信号がロ
ーレベルとなり、スイッチングトランジスタＰＷがオン
状態となり、メインＶｐｐ線３２０からサブＶｐｐ線３
３０へ電流が供給される。これにより、サブＶｐｐ線３
３０上の電圧Ｖｐｐ（ｓ）は、メインＶｐｐ線３２０上
の電圧Ｖｐｐ（ｍ）にしたがって上昇する。所定期間が
経過すると、スイッチングトランジスタＰＷがオフ状態
となり、サブＶｐｐ線３３０は抵抗素子Ｒを介してメイ
ンＶｐｐ線３２０から電流が供給され、その電位が上昇
する。このときには、サブＶｐｐ線３３０上の電圧は十
分高くされており、高速でサブＶｐｐ線３３０上の電圧
Ｖｐｐ（ｓ）をメインＶｐｐ線３２０上の電圧Ｖｐｐ
（ｍ）の最終到達電位Ｖｐｐレベルにまで到達させるこ
とができる。
【０２７１】すなわち、電源電圧Ｖｃｃが所定電圧レベ
ルに到達するまでの高電圧Ｖｐｐ発生回路の動作が不安
定な状態にあり、高電圧Ｖｐｐ（ｍ）は電源電圧Ｖｃｃ
に従って変化する場合には、トランジスタ３７５を介し
て電源線３７０からサブＶｐｐ線３３０へ電流を供給
し、電源電圧Ｖｃｃが所定の電圧レベル以上となり、Ｖ
ｐｐ発生回路が安定に動作し、電源電圧Ｖｃｃよりも高
い高電圧Ｖｐｐ（ｍ）を発生する状態になると、スイッ
チングトランジスタＰＷをオン状態としてメインＶｐｐ
線３２０からサブＶｐｐ線３３０へ電流を供給する構成
により、サブＶｐｐ線３３０上の電圧を高速で所定の高
電圧Ｖｐｐレベルにまで上昇させることができ、サブＶ
ｐｐ線とメインＶｐｐ線との間に設けられる高抵抗の抵
抗素子による電源投入時における動作マージン（動作開
始タイミングに対するマージン）の劣化を確実に防止す
ることができる。
【０２７２】［実施例２３］図４７は、この発明の第２
３の実施例の構成を概略的に示す図である。図４７にお
いては、２本のワード線ＷＬＡおよびＷＬＢに対して設
けられる行デコード回路およびワード線ドライバ回路の
構成を示す。図４７において、ワード線ＷＬＡおよびＷ
ＬＢに対し共通にロウデコーダＲＤが設けられる。ロウ
デコーダＲＤは、ＮＡＮＤゲートの構成を備え、与えら
れたデコード信号（ロウプリデコード信号）がすべてハ
イレベルのときに選択状態を示すローレベルの信号を出
力する。１つのロウデコーダＲＤにより２本のワード線
が同時に指定される。
【０２７３】ロウデコーダＲＤにより指定された２本の
ワード線のうち１本のワード線を選択するために、ワー
ド線それぞれに対応してウェイデコーダが設けられる。
ワード線ＷＬＡに対してウェイデコーダＷＡａが設けら
れ、ワード線ＷＬＢに対してウェイデコーダＷＡｂが設
けられる。ウェイデコーダＷＡａは、ウェイアドレス信
号Ａｇに応答してロウデコーダＲＤの出力信号を内部ノ
ード４０５へ通過させるｎチャネルＭＯＳトランジスタ
４０２と、プリチャージ信号／ＰＣの活性化時（ローレ
ベル）のときメインＶｐｐ線上の高電圧Ｖｐｐ（ｍ）を
内部ノード４０５へ伝達するｐチャネルＭＯＳトランジ
スタ４０４と、対応のワード線ＷＬＡ上の信号電位がロ
ーレベルのときに導通し、高電圧Ｖｐｐ（ｍ）を内部ノ
ード４０５へ伝達するｐチャネルＭＯＳトランジスタ４
０３を含む。プリチャージ信号／ＰＣは、この半導体記
憶装置がスタンバイ状態にあるときローレベルにされ
る。このプリチャージ信号／ＰＣはロウアドレスストロ
ーブ信号／ＲＡＳに従って活性／非活性状態とされる。
【０２７４】ワードドライバＷＤＡは、先の実施例にお
いて説明したものと同様、サブＶｐｐ線上の電圧Ｖｐｐ
（ｓ）を一方動作電源電圧とし、接地電位Ｖｓｓを他方
動作電源電圧とし、内部ノード４０５上の電圧に従って
対応のワード線ＷＬＡへ接地電圧Ｖｓｓまたは高電圧Ｖ
ｐｐ（ｓ）を伝達する。ワードドライバＷＤＡは、ｐチ
ャネルＭＯＳトランジスタＰＱとｎチャネルＭＯＳトラ
ンジスタＮＱを備える。
【０２７５】ウェイデコーダＷＡｂは、ウェイデコーダ
ＷＡａと同じ構成を備える。異なっている点は、トラン
ジスタ４０２へ与えられるウェイアドレス信号として、
ウェイデコーダＷＡａへ与えられるウェイアドレス信号
Ａｇの補の信号／Ａｇが与えられる点である。ワードド
ライバＷＤＢは、ワードドライバＷＤＡと同じ構成を備
える。したがって、ウェイデコーダＷＡａおよびＷＡｂ
のうち一方のみが選択状態とされ、トランジスタ４０２
がオン状態とされる。
【０２７６】メモリセルアレイにおいては、ビット線Ｂ
Ｌとワード線ＷＬＡの交差部に対応して配置されるメモ
リセルＭＣを代表的に示す。また、後にその構成を詳細
に説明するが、ビット線ＢＬおよび／ＢＬには、センス
アンプ活性化信号ＳＮに応答して活性化され、ビット線
ＢＬおよび／ＢＬの低電位のビット線を接地電位レベル
へ放電するＮセンスアンプ４１０と、センスアンプ活性
化信号ＳＰに応答して活性化され、ビット線ＢＬおよび
／ＢＬのうち高電位のビット線を電源電圧Ｖｃｃレベル
に駆動するＰセンスアンプ４１２と、イコライズ信号Ｅ
Ｑに応答してビット線ＢＬおよび／ＢＬをプリチャージ
電圧ＶＢＬ（たとえばＶｃｃ／２の中間電位）へプリチ
ャージしかつイコライズするイコライズ回路４１４が設
けられる。次にこの行選択系回路の動作について簡単に
説明する。
【０２７７】スタンバイサイクルにおいては、プリチャ
ージ信号／ＰＣは活性状態のローレベルにあり、トラン
ジスタ４０４がオン状態であり、内部ノード４０５は高
電圧Ｖｐｐ（ｍ）の電圧レベルにプリチャージされてい
る。この状態においては、ワードドライバＷＤＡおよび
ＷＤＢにおいて、ｐチャネルＭＯＳトランジスタＰＱが
オフ状態、ｎチャネルＭＯＳトランジスタＮＱがオン状
態であり、ワード線ＷＬａおよびＷＬｂは接地電位レベ
ルに放電される。このとき、ｐチャネルＭＯＳトランジ
スタＰＱがサブスレショルド電流領域で動作するが、高
電圧Ｖｐｐ（ｓ）は先に説明したサブＶｐｐ線から印加
されているため、このトランジスタＰＱにおけるサブス
レショルド電流は十分に抑制される。
【０２７８】また、ワード線ＷＬＡの電位は接地電位レ
ベルであり、トランジスタ４０３がオン状態となり、同
様高電圧Ｖｐｐ（ｍ）を内部ノード４０５へ伝達してい
る。またスタンバイサイクルにおいては、ウェイアドレ
ス信号Ａｇおよび／Ａｇはともにローレベルにあり、ま
たＮＡＮＤゲート４０１の出力信号はハイレベルにあ
る。トランジスタ４０２がオフ状態であるため、ウェイ
デコーダＷＡａおよびＷＡｂにおいて、内部ノード４０
５は単にメインＶｐｐ線から電流を供給されて高電圧Ｖ
ｐｐ（ｍ）レベルに充電されるだけである。したがっ
て、内部ノード４０５においては、接地電位レベルへと
電流が流れる経路は存在せず、メインＶｐｐ線から直接
内部ノード４０５を充電する構成が用いられても、この
部分における消費電流はなく（トランジスタ４０４およ
び４０３はソースおよびドレイン電圧がともに同じ電圧
レベルとなりオフ状態とされるため）したがって、メイ
ンＶｐｐ線上の電圧低下は生じない。
【０２７９】アクティブサイクルが始まると、まずプリ
チャージ／ＰＣが非活性状態のハイレベルとされ、トラ
ンジスタ４０４がオフ状態とされる。次いで、与えられ
たアドレス信号に従ってロウデコーダＲＤが選択される
と、ＮＡＮＤゲート４０１の出力信号がローレベルとな
る。ウェイアドレス信号Ａｇおよびおよび／Ａｇによ
り、ウェイデコーダＷＡａおよびＷＡｂの一方が選択状
態とされる。今、ウェイアドレス信号Ａｇがハイレベル
であるとする（電源電圧Ｖｃｃレベル）。この状態にお
いて、ウェイデコーダＷＡａにおいてトランジスタ４０
２がオン状態となり、内部ノード４０５は接地電位レベ
ルへと放電される。これによりワードドライバＷＤＡに
おいて、ｐチャネルＭＯＳトランジスタＰＱがオン状態
となり、ワード線ＷＬＡへ高電圧ＶｐｐがサブＶｐｐ線
から供給され、ワード線ＷＬＡの電位が高電圧Ｖｐｐレ
ベルにまで上昇する。このワード線ＷＬＡの電位上昇に
伴って、トランジスタ４０３がオフ状態とされ、内部ノ
ード４０５は、ＮＡＮＤゲート４０１により接地電位レ
ベルへと放電される。ここで、トランジスタ４０２のゲ
ートへ与えられるウェイアドレス信号Ａｇは、電源電圧
Ｖｃｃレベルであり、高電圧ＶｐｐはＮＡＮＤゲート４
０１の出力部へは伝達されない。この後、センスアンプ
４１０および４１２はセンスアンプ活性化信号ＳＮおよ
びＳＰに従って活性化され、ビット線ＢＬおよび／ＢＬ
上に生じた電位差（メモリセルＭＣの記憶するデータに
従って生じる）が増幅されてラッチされる。この後、図
示しない経路によりデータの下記／読出が行なわれる。
【０２８０】アクティブサイクルが完了すると、まずプ
リチャージ信号／ＰＣが活性状態のローレベルとされ、
内部ノード４０５が高電圧Ｖｐｐレベルに充電され、ワ
ード線ＷＬＡの電位が低下する。この後、センスアンプ
活性化信号ＳＮおよびＳＡＰが非活性状態とされ、次い
でイコライズ信号ＥＱが活性状態とされ、ビット線ＢＬ
および／ＢＬが中間電位ＶＢＬにイコライズ／プリチャ
ージされる。
【０２８１】上述のように、２本のワード線に対し１つ
のロウデコーダを設け、このロウデコーダの出力信号を
ウェイアドレス信号Ａｇおよび／Ａｇによりデコードす
る構成とすることにより、プリデコードされるべきアド
レス信号のビット数を低減することができ、ロウデコー
ダ（またはロウプリデコーダ）の数を低減することがで
き、これらの占有面積を低減することができる。また２
本のワード線に対して１つのロウデコーダＲＤを配置す
るだけであり、高密度高集積化に対しても、十分余裕を
もってロウデコーダＲＤを配置することができる。
【０２８２】図４８は、ワードドライバおよびロウデコ
ーダおよびウェイデコーダのレイアウトの一例を示す図
である。図４８においては、１４個のロウデコーダすな
わち２８本のワード線に対応して設けられた部分のレイ
アウトを代表的に示す。
【０２８３】図４８において、２本のワード線の組に対
応してロウデコーダＲＤ０〜ＲＤ１３が設けられる。こ
れらはそれぞれ図４８の左端のロウデコーダ形成領域４
５０内に配置される。ロウデコーダ形成領域４５０に隣
接して、対応の２本のワード線の組のうち１本のワード
線を選択状態とするための第１のトランジスタ形成領域
４５２およびこの第１のトランジスタ形成領域４５２に
隣接して第２のトランジスタ形成領域４５４が配置され
る。第１のトランジスタ形成領域４５２においては、ワ
ード線ＷＬＡ（図４８においては代表的にＷＬＡ０のみ
を示す）を選択時高電圧Ｖｐｐレベルへ充電するための
充電用トランジスタと、内部ノードを高電圧Ｖｐｐレベ
ルに充電するためのトランジスタが形成される。すなわ
ち、第１のトランジスタ形成領域４５２においては、ｐ
チャネルＭＯＳトランジスタのみが形成される。第２の
トランジスタ形成領域４５４においては、ロウデコーダ
の出力信号を内部ノードへ伝達するためのデコード用ト
ランジスタと、対応のワード線ＷＬＡを接地電位レベル
へ放電するためのトランジスタが形成される。すなわち
第２のトランジスタ形成領域４５４においては、ｎチャ
ネルＭＯＳトランジスタのみが形成される。
【０２８４】さらに、この２本のワード線ＷＬＡ０およ
びＷＬＢ０のうち他方のワード線ＷＬＢ０を選択状態と
するための第３のトランジスタ形成領域４５６および第
４のトランジスタ形成領域４５８が形成される。第３の
トランジスタ形成領域４５６においては、対応のワード
線ＷＬＢを選択状態とするための（高電圧Ｖｐｐを伝達
するための）ｐチャネルＭＯＳトランジスタを形成する
領域４６４と、内部ノードをプリチャージしかつイコラ
イズするトランジスタが形成される領域４６３を含む。
すなわちこの第３のトランジスタ形成領域においては、
ｐチャネルＭＯＳトランジスタが配置される。第４のト
ランジスタ形成領域４５８は、ワード線ＷＬＢ０を接地
電位レベルへ放電するためのトランジスタと、ウェイア
ドレス信号をデコードするためのすなわちロウデコーダ
の出力信号を内部ノードへ伝達するためのトランジスタ
とが形成される。すなわちこの第４のトランジスタ形成
領域においては、ｎチャネルＭＯＳトランジスタが形成
される。ロウデコーダ、および第１ないし第４のトラン
ジスタ形成領域は行方向（ワード線延在方向）に沿って
１列に配置される。
【０２８５】第１のトランジスタ形成領域を横切るよう
に、サブＶｐｐ線４７０と、メインＶｐｐ線４７１と、
プリチャージ信号／ＰＣを伝達するための信号線４７２
が配置される。サブＶｐｐ線４７０は第１のトランジス
タ形成領域４５２におけるトランジスタ形成領域４６２
上に配置される。メインＶｐｐ線４７１およびプリチャ
ージ信号伝達信号線４７２は、トランジスタ形成領域４
６１を横断するように配置される。列方向に延在して、
第２のトランジスタ形成領域を横切るように接地電圧Ｖ
ｓｓを伝達する接地線４７３と、ウェイアドレス信号Ａ
ｇを伝達するアドレス信号線４７４が配置される。
【０２８６】第４のトランジスタ形成領域４５８に対し
ては、列方向に延びるように接地線４７６およびウェイ
アドレス信号線４７５が配置される。
【０２８７】第３のトランジスタ形成領域４５６に対し
ては、列方向に延びるようにプリチャージ信号伝達線４
７９、メインＶｐｐ線４７８、およびサブＶｐｐ線４７
７が配置される。サブＶｐｐ線４７７は、トランジスタ
領域４６４上を横切るように配置され、メインＶｐｐ線
４７８およびプリチャージ信号線４７９はトランジスタ
領域４６３を横切るように配置される。
【０２８８】これらの配線４７０、４７１、４７２、４
７３、４７４、４７５、４７６、４７７、４７８、およ
び４７９はすべて平行に配置される。
【０２８９】またこれらの配線４７０〜４７９は、第２
および第４のトランジスタ形成領域４５４および４５８
の間の領域を中心線として対称となるように配置され
る。この対称配置によりレイアウトが容易とされる。ま
たトランジスタ形成領域における各トランジスタ領域も
この第２および第４のトランジスタ形成領域の間の領域
を中心として対称となるように配置される。このような
対称配置とすることによりレイアウトパターンが規則的
となり、トランジスタを効率的に配置することができ
る。また、ｎチャネルＭＯＳトランジスタを形成する領
域４５４および４５８が中心部に配置されるため、これ
らの間の領域ｐチャネルＭＯＳトランジスタ形成とｎチ
ャネルＭＯＳトランジスタ形成領域を分離するための領
域を設ける必要がなく、行選択系回路部分の占有面積を
低減することができる。
【０２９０】メインＶｐｐ線４７１とサブＶｐｐ線４７
０とは所定の間隔をおいてスイッチトランジスタにより
接続される構成が利用されてもよく、また同様、メイン
Ｖｐｐ線４７８とサブＶｐｐ線４７７が所定の間隔をお
いてスイッチングトランジスタにより相互接続される構
成が利用されてもよい。後に説明するように、別に設け
られたグローバルＶｐｐ線（Ｖｐｐ発生回路の出力ノー
ド）にメインＶｐｐ線が直接接続され、サブＶｐｐ線が
このグローバルＶｐｐ線に接続されてもよい。
【０２９１】図４９は、２本のワード線に対応する部分
のレイアウトをより詳細に示す図である。図４９におい
て、トランジスタ形成領域４５０において、ＮＡＮＤゲ
ート４０１が形成される。このトランジスタ形成領域４
５０に隣接するトランジスタ領域４６２においては、内
部ノード４０５ａ上の信号電位に応答して導通するｐチ
ャネルＭＯＳトランジスタＰＱａが形成される。このト
ランジスタＰＱａは、導通時サブＶｐｐ線４７０上の電
圧Ｖｐｐ（ｓ）をワード線ＷＬＡ上へ伝達する。
【０２９２】トランジスタ領域４６１においては、信号
線４７２上のプリチャージ信号／ＰＣに応答して導通
し、メインＶｐｐ線４７１上の電圧Ｖｐｐ（ｍ）を内部
ノード４０５ａへ伝達するｐチャネルＭＯＳトランジス
タ４０４ａと、ワード線ＷＬＡ上の信号電位に応答して
導通し、メインＶｐｐ線４７１上の電圧Ｖｐｐ（ｍ）を
内部ノード４０５ａへ伝達するｐチャネルＭＯＳトラン
ジスタ４０３ａが形成される。トランジスタ領域４６１
および４６２が、第１のトランジスタ形成領域４５２を
構成する。
【０２９３】第２のトランジスタ形成領域４５４におい
ては、ロウデコーダ（ＮＡＮＤゲート４０１）の出力信
号を信号線４７４上に与えられるウェイアドレス信号Ａ
ｇに従って内部ノード４０５ａへ伝達するｎチャネルＭ
ＯＳトランジスタ４０２ａと、内部ノード４０５ａ上の
信号電位に応答してワード線ＷＬＡへ接地線４７３上の
接地電圧Ｖｓｓを伝達するｎチャネルＭＯＳトランジス
タＮＱａが形成される。
【０２９４】トランジスタ領域４６３においては、信号
線４７９上のプリチャージ／ＰＣに導通してメインＶｐ
ｐ線４７８上の高電圧Ｖｐｐ（ｍ）を内部ノード４０５
ｂへ伝達するｐチャネルＭＯＳトランジスタ４０４ｂ
と、ワード線ＷＬＢ上の信号電位に応答して導通してメ
インＶｐｐ線４７８上の電圧Ｖｐｐ（ｍ）を内部ノード
４０５ｂへ伝達するｐチャネルＭＯＳトランジスタ４０
３ｂが形成される。
【０２９５】トランジスタ領域４６４には、内部ノード
４０５ｂ上の電位に応答してサブＶｐｐ線４７７上の高
電圧Ｖｐｐ（ｓ）をワード線ＷＬＢへ伝達するｐチャネ
ルＭＯＳトランジスタＰＱｂが形成される。トランジス
タ領域４６３および４６４は第３のトランジスタ形成領
域４５６を構成する。
【０２９６】第４のトランジスタ形成領域４５８におい
ては、ロウデコーダ（ＮＡＮＤゲート４０１）の出力信
号を、信号線４７９上に与えられるウェイアドレス信号
／Ａｇに応答して内部ノード４０５ｂへ伝達するｎチャ
ネルＭＯＳトランジスタ４０２ｂと、内部ノード４０５
ｂ上の信号電位に応答して接地線４７３上の接地電圧Ｖ
ｓｓをワード線ＷＬＢへ伝達する接地線４７３上の接地
電圧を伝達するｎチャネルＭＯＳトランジスタＮＱｂが
形成される。
【０２９７】この図４９に明らかに見られるように、第
２および第４のトランジスタ形成領域４５４および４５
８の間の領域を中心として、対称的にトランジスタが配
置される。これにより、トランジスタのレイアウトパタ
ーンが規則的になり、トランジスタのレイアウトが容易
となるとともに効率的にトランジスタを配置することが
できる。
【０２９８】メインＶｐｐ線４７１および４７８は、Ｖ
ｐｐ発生回路３１４の出力ノードに接続されるグローバ
ルＶｐｐ線４８０に接続される。サブＶｐｐ線４７はス
イッチングトランジスタＰＷＡおよび抵抗素子ＲＲａを
介してメインＶｐｐ線４７１（またはグローバルＶｐｐ
線４８０）に接続される。サブＶｐｐ線４７７はスイッ
チングトランジスタＰＷｂおよび抵抗素子ＲＲｂを介し
てメインＶｐｐ線４７８またはグローバルＶｐｐ線４８
０に接続される。スイッチングトランジスタＰＷＡおよ
びＰＷＢはグループ選択信号／Ｂに応答して導通する。
【０２９９】図４９に示す配置においては、サブＶｐｐ
線４７０および４７７はグローバルＶｐｐ線４８０また
はメインＶｐｐ線４７１および４７８に接続されるよう
に示される。しかしながら、このスイッチング素子ＰＷ
ＡおよびＰＷＡならびに抵抗素子ＲＲａおよびＲＲｂ
は、所定の間隔をおいてメインＶｐｐ線４７１とサブＶ
ｐｐ線４７０の間およびメインＶｐｐ線４７８とサブＶ
ｐｐ線４７７の間に配置されてもよい。サブＶｐｐ線の
負荷容量がさらに低減され、サブＶｐｐ線の電圧の安定
化（高速回復）を実現することができる。
【０３００】なお、図４９に示す構成において、抵抗素
子ＲＲａおよびＲＲｂに代えて先の実施例において説明
した電流調整素子が利用されてもよい。
【０３０１】［変更例］図５０は、この発明の第２３の
実施例の変更例の構成を示す図である。図５０に示す構
成においては、サブＶｐｐ線４７０とグローバルＶｐｐ
線４８０の間に設けられるスイッチングトランジスタＰ
ＷＡはグループ選択信号／Ｂ１をそのゲートに受け、一
方、サブＶｐｐ線４７７とグローバルＶｐｐ線４８０を
接続するためのスイッチングトランジスタＰＷＢは、そ
のゲートにグループ選択信号／Ｂ２を受ける。グループ
選択信号／Ｂ１および／Ｂ２は、グループ選択信号／Ｂ
とウェイアドレス信号Ａｇおよび／Ａｇを用いて発生さ
れる。ウェイアドレス信号Ａｇおよび／Ａｇにより指定
されるワード線グループに対応して設けられたサブＶｐ
ｐ線のみがスイッチングトランジスタを介してグローバ
ルＶｐｐ線４８０に接続される。これにより、非選択状
態とされるワード線に対して設けられたワードドライバ
のサブＶｐｐ線はフローティング状態とされ、消費電流
が低減される（非選択グループのサブＶｐｐ線に対しグ
ローバルＶｐｐ線４８０から電流を供給する必要がない
ためである）。
【０３０２】なお、図５０に示すレイアウトにおいて、
他の構成は図４８に示すものと同様であり、対応する部
分には同一の参照番号を付しその詳細説明は省略する。
【０３０３】以上のように、この第２３の実施例に従え
ば、高密度でワード線を配置し、高集積化された大記憶
容量の半導体記憶装置を実現することができるととも
に、サブＶｐｐ線およびグローバルＶｐｐ線ならびにメ
インＶｐｐ線を効率的に配置することにより、低消費電
流で動作する半導体記憶装置を得ることができる。
【０３０４】なお、グローバルＶｐｐ線４８０は、Ｖｐ
ｐ発生回路の出力ノード付近にのみ配置されるのではな
く、後に説明するようなブロック分割方式の半導体記憶
装置において、各ブロックごとにこのグローバルＶｐｐ
線が設けられる構成が用いられてもよい。
【０３０５】［実施例２４］図５１は、この発明の第２
４の実施例に従う半導体記憶装置の全体の構成を概略的
に示す図である。図５１において、半導体記憶装置ＭＤ
は、４つのメモリマットＭＡ０〜ＭＡ３を含む。これら
の４つのメモリマットＭＡ０〜ＭＡ３は、それぞれ複数
のアレイに分割される。メモリマットＭＡｉ（ｉ＝０〜
３）は、６個のメモリアレイＭＢｉ０〜ＭＢｉ５を含
む。隣接するメモリアレイ間にはセンスアンプ帯ＳＡｉ
１〜ＳＡｉ５が設けられる。さらに、メモリアレイＭＢ
ｉ０およびメモリアレイＭＢｉ５の外側に隣接してセン
スアンプ帯ＳＡｉ０およびＳＡｉ６がそれぞれ設けられ
る。２つのアレイ間に配置されるセンスアンプ帯はその
両側のメモリアレイにより共有される。すなわち、図５
１に示す半導体記憶装置は、いわゆる「シェアードセン
スアンプ配置」の構成を備える。
【０３０６】メモリアレイＭＢｉ０〜ＭＢｉ５それぞれ
に対応して行ワード線ドライブ回路ＷＤｉ０〜ＷＤｉ５
が配置される。ワード線ドライブ回路ＷＤｉ０〜ＷＤｉ
５それぞれは、対応のメモリブロックアレイに含まれる
ワード線ＷＬそれぞれに対応して設けられるワードドラ
イブを含む。
【０３０７】図５１には示さないが、行デコード回路
は、図５１において水平方向に隣接するメモリマットの
間の領域に配置される。
【０３０８】ワード線選択動作において、１つのメモリ
マットにおいて、１つのメモリアレイのみが選択状態と
される構成が利用されてもよく、また１つのメモリマッ
トにおいて複数のメモリアレイが選択状態とされる構成
が利用されてもよい。ただし、１つのメモリマットにお
いてセンスアンプ帯を共有するメモリアレイは一方のメ
モリアレイのみが選択状態とされる。また、１つのメモ
リマットのみが選択状態とされてもよく、複数のメモリ
マットが同時に選択されてもよい。いずれの構成が利用
されてもよい。
【０３０９】半導体記憶装置ＭＤの中央部に周辺回路部
分ＰＨが配置される。この周辺回路部分ＰＨはアドレス
入力バッファ、制御信号発生回路およびコラムデコーダ
などを含むが、図５１においては、高電圧Ｖｐｐを発生
するＶｐｐ発生回路３１４ａおよび３１４ｂのみを代表
的に示す。このＶｐｐ発生回路３１４ａからの高電圧Ｖ
ｐｐは、メモリマットＭＡ０およびＭＡ２に対して設け
られたワード線ドライブ回路ＷＤ００〜ＷＤ０５および
ＷＤ２０〜ＷＤ２６へ与えられる。Ｖｐｐ発生回路３１
４ｂからの高電圧Ｖｐｐは、メモリマットＭＡ１および
ＭＡ３に対して設けられたワード線ドライブ回路ＷＤ１
０〜ＷＤ１５およびＷＤ３０〜ＷＤ３５へ与えられる。
【０３１０】サブＶｐｐ線は、各メモリアレイそれぞれ
に対応して設けられてもよいが、この第２４の実施例に
おいては、メモリアレイそれぞれにおいてさらに複数の
グループに分割される。このメモリアレイ内におけるグ
ループの選択はワード線を指定するロウアドレス信号の
所定数の上位ビットを用いることにより識別することが
できる。
【０３１１】図５２は、２つのメモリアレイに対するワ
ード線ドライブ回路およびロウデコード回路の構成を概
略的に示す図である。図５２においては、２つのメモリ
アレイＭＢｉｊおよびＭＢｉｋに対応して設けられるワ
ード線ドライブ回路の部分の構成を示す。メモリアレイ
ＭＢｉｊおよびＭＢｉｋの間にはセンスアンプ帯ＳＡｉ
ｊが配置される。このセンスアンプ帯を共有する場合の
動作については後に詳細に説明する。
【０３１２】メモリアレイＭＢｉｊに対応して設けられ
るワード線ドライブ回路ＷＤｉｊは、ｎ個のグループ＃
Ａ１〜＃Ａｎに分割される。図５２においては、各グル
ープをデコーダ・ドライブとして示す。ウェイデコーダ
とワードドライバの部分を含むためである（図４７参
照）。メモリアレイＭＢｉｋに対応して設けられるワー
ド線ドライブ回路ＷＤｉｋも、ｎ個のデコーダ・ドライ
ブグループ＃Ｂ１〜＃Ｂｎに分割される。デコーダ・ド
ライブグループ＃Ａ１〜＃Ａｎに対応してそれぞれスイ
ッチングトランジスタＰＷ＃１Ａ〜ＰＷ＃ｎＡが設けら
れる。スイッチングトランジスタＰＷ＃１Ａ〜ＰＷ＃ｎ
Ａは、グループ選択信号＃Ａ１〜＃Ａｎの活性化時に導
通し、メインＶｐｐ線（またはグローバルＶｐｐ線５０
０上の高電圧Ｖｐｐ（ｍ）を対応のデコーダ・ドライブ
グループ＃Ａ１〜＃Ａｎへ伝達する。ここで、図５２に
おいては、サブＶｐｐ線は明確には示していないが、ス
イッチングトランジスタＰＷ＃１Ａ〜ＰＷ＃ｎＡの一方
導通端子により表現される。
【０３１３】メモリアレイＭＢｉｋに対応して設けられ
るワード線ドライブ回路ＷＤｉｋもｎ個のデコーダ・ド
ライブグループ＃Ｂ１〜＃Ｂｎに分割される。デコーダ
・ドライブグループ＃Ｂ１〜＃Ｂｎに対応して、それぞ
れ導通時にメインＶｐｐ線（またはグローバルＶｐｐ
線）５００上の電圧Ｖｐｐ（ｍ）を伝達するスイッチン
グトランジスタＰＷ＃１Ｂ〜ＰＷ＃ｎＢが配置される。
スイッチングトランジスタＰＷ＃１Ｂ〜ＰＷ＃ｎＢのゲ
ートへグループ選択信号／Ｂ１〜／Ｂｎがそれぞれ与え
られる。
【０３１４】この図５２に示すように、メモリアレイに
対応して設けられるワード線ドライブ回路をさらにグル
ープに分割し、各グループごとにサブＶｐｐ線を配置す
ることにより、サブＶｐｐ線の負荷をより低減すること
ができ、アクティブサイクル時におけるサブＶｐｐ線の
電圧回復を高速で行なうことができる。
【０３１５】なお、このサブＶｐｐ線とメインＶｐｐ線
（またはグローバルＶｐｐ線）５００との間の電流調整
素子としては、抵抗素子およびＭＯＳトランジスタのい
ずれが用いられてもよい（先の実施例はすべて適用可能
である）。
【０３１６】また、デコーダ・ドライブグループ＃Ａ１
〜＃Ａｎおよび＃Ｂ１〜＃Ｂｎに対しては、さらにメイ
ンＶｐｐ線が配設されるが、図５２においては、図面を
簡略化するためにこのデコーダ・ドライブグループ＃Ａ
１〜＃Ａｎおよび＃Ｂ１〜＃Ｂｎに対して配置されるメ
インＶｐｐ線は示していない。このメインＶｐｐ線のメ
モリアレイＭＢｉｊおよびＭＢｉｋそれぞれに対応して
配置され、グローバルＶｐｐ線からこれらのメインＶｐ
ｐ線へ電圧が供給される配置が用いられてもよい。この
場合には、センスアンプ帯ＳＡｉｊの領域にグローバル
Ｖｐｐ線５００から電圧取出線が延在し、この延在した
グローバルＶｐｐ線からメインＶｐｐ線がそれぞれワー
ド線ドライブ回路ＷＤｉｊおよびＷＤｉｋそれぞれに対
して配置される。
【０３１７】図５３は、グループ選択信号／Ａｍおよび
／Ｂｍを発生させる構成を示す図である。グループ選択
信号／Ａｍおよび／Ｂｍ（ｍ＝１〜ｎのいずれか）を発
生する部分は同じ回路構成を用いて発生されるため、両
者を合せて１つの回路ブロックで示す。図５３におい
て、グループ選択信号発生系は、アドレスバッファ５０
２からのメモリアレイを指定するアレイアドレスをデコ
ードし、メモリアレイを指定する信号を発生するブロッ
クデコーダ５０４と、アドレスバッファ５０２からのメ
モリアレイ内におけるグループを特定するグループアド
レス信号をデコードし、デコーダ・ドライブグループを
特定する信号を発生するグループデコーダ５０６と、ブ
ロックデコーダ５０４の出力信号とグループデコーダ５
０６の出力信号の否定論理積をとるＮＡＮＤゲート５０
８を含む。ブロックデコーダ５０４は１つのメモリアレ
イ（１つのメモリアレイが１つのメモリマットにおいて
選択状態とされる場合）を指定する信号を発生し、グル
ープデコーダ５０６は、メモリアレイにおいて１つのグ
ループを特定する信号を発生する。ブロックデコーダが
指定するメモリアレイにおいてグループデコーダ５０６
が指定するデコーダ・ドライブグループに対してのみグ
ループ選択信号／Ａｍおよび／Ｂｍが選択状態とされ
る。これにより、サブＶｐｐ線の負荷を軽減するととも
に非選択デコーダ・ドライブグループおよび非選択メモ
リアレイのサブＶｐｐ線とメインＶｐｐ線（またはグロ
ーバルＶｐｐ線）５００との間の対応のスイッチングト
ランジスタがオフ状態とされ、サブＶｐｐ線上の高電圧
は消費されないため消費電流を大幅に低減することがで
きる。
【０３１８】［実施例２５］図５４は、この発明の第２
５の実施例の半導体記憶装置の要部の構成を示す図であ
る。図５４においては、図５１に示す半導体記憶装置の
１つのメモリアレイに関連する部分の構成を概略的に示
す。メモリアレイＭＢｉｊは、それぞれが複数行を含む
複数のメモリグループに分割される。図５４において
は、４つのメモリグループＭＧＢ０〜ＭＧＢ３に分割さ
れる状態が一例として示される。メモリグループＭＧＢ
０〜ＭＧＢ３の各々がさらに複数の列ブロックに分割さ
れる。図５４においては、同様、４つのブロックに分割
される状態が一例として示される。メモリグループＭＧ
Ｂｋ（ｋ＝０〜３）は、４つのメモリセルブロックＭＢ
Ｋｋ０〜ＭＢＫｋ３を含む。メモリセルブロックそれぞ
れに対応して、ワードドライバ群が配置される。すなわ
ち、メモリセルブロックＭＢＫｋｈ（ｋ，ｈ＝０〜３）
に対応して、ワードドライバ＃Ａｋｈが配置される。ワ
ードドライバ群へは、その構成は後に説明するが、Ｘデ
コーダＸＤの出力信号が与えられる。このＸデコーダＸ
Ｄは、ロウデコーダおよびウェイデコーダ両者を含む。
【０３１９】メモリグループＭＧＢ０〜ＭＧＢ３それぞ
れに対応してサブＶｐｐ線５０２ａ、５０２ｂ、５０２
ｃ、および５０２ｄが配置される。サブＶｐｐ線５０２
（５０２ａ〜５０２ｄ）は、対応のメモリグループＭＧ
Ｂ（ＭＧＢ０〜ＭＧＢ３）に含まれるワードドライバ＃
Ａすべてに対し共通に高電圧Ｖｐｐを供給する。たとえ
ば、サブＶｐｐ線５０２ａは、メモリグループＭＧＢ０
に含まれるワードドライバ＃Ａ００〜＃Ａ０３に対し高
電圧Ｖｐｐを供給する。
【０３２０】サブＶｐｐ線５０２ａ〜５０２ｄとメイン
Ｖｐｐ線（またはグローバルＶｐｐ線）５００の間に
は、グループ選択信号／Ｂａ、／Ｂｂ、／Ｂｃ、および
Ｂｄに応答して導通するスイッチングトランジスタＰＷ
＃０、ＰＷ＃１、ＰＷ＃２、およびＰＷ＃３が配置され
る。メインＶｐｐ線（またはグローバルＶｐｐ線）５０
０へはＶｐｐ発生回路３１５からの高電圧Ｖｐｐが供給
される。このサブＶｐｐ線５０２ａ〜５０２ｄとメイン
Ｖｐｐ線（またはグローバルＶｐｐ線）５００の間に
は、スイッチングトランジスタと並列に先の実施例にお
いて説明した種々の電流調整素子または抵抗素子が接続
されてもよい。１つのワードドライバに接続するワード
線の長さが短くなり、応じてワードドライバの出力負荷
が低減され、高速で選択ワード線電位を高電圧Ｖｐｐレ
ベルにまで立上げることができる。
【０３２１】図５５は、サブＶｐｐ線の配置の一例を示
す図である。図５５において、１つのメモリグループＭ
ＧＢにおける３行に対応して配置されるサブＶｐｐ線の
配置を示す。
【０３２２】メモリブロックＭＢＫｋｈ（ｈ＝０〜３）
それぞれにおいて、各ブロックにおける１行のメモリセ
ルが接続されるワード線ＤＷＬ０ｈおよびＤＷＬ１ｈが
配置される。ワード線ＤＷＬ００〜ＤＷＬ０３に対し
て、ワードドライバＷＤ＃００〜ＷＤ＃０３が配置され
てワード線ＤＷＬ１０〜ＤＷＬ１３に対して、ワードド
ライバＷＤ＃１０〜＃ＷＤ＃１３が配置される。ワード
ドライバＷＤ＃００およびＷＤ＃１０は、ワードドライ
バ群＃Ａｋ０に含まれ、ワードドライバＷＤ＃０１およ
びＷＤ＃１１は、ワードドライバ群＃Ａｋ１に含まれ。
ワードドライバＷＤ＃０２およびＷＤ＃１２は、ワード
ドライバ群＃Ａｋ２に含まれ、ワードドライバＷＤ＃０
３およびＷＤ＃１３はワードドライバ群Ａｋ３に含まれ
る。
【０３２３】グループ選択信号／Ｂに応答して導通する
スイッチングトランジスタＰＷ＃（ＰＷ＃０〜ＰＷ＃
３）は、導通時メインＶｐｐ線（またはグローバルＶｐ
ｐ線）５００上の高電圧をサブＶｐｐ線５０２上へ伝達
する。サブＶｐｐ線５０２は、列方向（ワード線と交差
する方向）に沿ってメモリアレイグループ内に延在す
る。各行に対応して、ローカルＶｐｐ線５１２−０〜５
１２−２が配置される。ローカルＶｐｐ線５１２−０〜
５１２−２はサブＶｐｐ線５０２に接続されてこのサブ
Ｖｐｐ線から高電圧Ｖｐｐを受ける。ローカルＶｐｐ線
５１２−０は、ワードドライバＷＤ＃００〜ＷＤ＃０３
へ高電圧Ｖｐｐを与え、ローカルＶｐｐ線５１２−１
は、ワードドライバＷＤ＃１０〜ＷＤ＃１３へ高電圧Ｖ
ｐｐを印加する。ローカルＶｐｐ線５１２−２は、図示
しないワード線に対応して配置されるワードドライバへ
高電圧を供給する。
【０３２４】各行に平行にローカルＶｐｐ線５１２を配
設し、これらのローカルＶｐｐ線をサブＶｐｐ線５０２
に接続する構成により、１つのローカルＶｐｐ線におけ
る電圧ノイズはサブＶｐｐ線５０２で吸収され、他のロ
ーカルＶｐｐ線へその発生した電圧ノイズの影響は与え
られず、電圧ノイズに強い高電圧供給配置を実現するこ
とができる。
【０３２５】図５６は、図５５に示すワードドライバＷ
Ｄ＃００〜ＷＤ＃１７の具体的構成を示す図である。図
５６（Ａ）においては、ワードドライバＷＤ＃００〜Ｗ
Ｄ＃１３は、２入力ＡＮＤゲートで構成される。ワード
ドライバＷＤ＃００〜ＷＤ＃０３に対してはＸデコーダ
からの出力信号ＸＷ０が共通に与えられ、ワードドライ
バＷＤ＃１０〜ＷＤ＃１３に対してはＸデコーダからの
デコード信号ＸＷ１が共通に与えられる。
【０３２６】同じワードドライバ群に含まれるワードド
ライバに対しては、共通にブロック選択信号が与えられ
る。すなわち、ワードドライバ群＃Ａｋ０に含まれるワ
ードドライバＷＤ＃００およびＷＤ＃１０に対してはブ
ロック選択信号ＹＢ０が与えられる。ワードドライバ群
＃Ａｋ１に含まれるワードドライバＷＤ＃０１およびＷ
Ｄ＃１１に対してはブロック選択信号ＹＢ１が与えられ
る。ワードドライバ群＃Ａｋ２に含まれるワードドライ
バＷＤ＃０２およびＷＤ＃１２に対してはプロセス選択
信号ＹＢ２が与えられる。ワードドライバ群＃Ａｋ３に
含まれるワードドライバＷＤ＃０３およびＷＤ＃１３に
対してはブロック選択信号ＹＢ３が与えらる。ワードド
ライバＷＤ＃００〜ＷＤ＃１３は、その両入力に与えら
れる信号がともに活性状態のハイレベルのときに対応の
ワード線ＤＷＬ００〜ＤＷＬ１３を選択状態へと駆動す
る。すなわち、この図５６（Ａ）に示す構成において
は、メモリグループＭＧＢにおいて１つのメモリセルブ
ロックが選択状態とされ、その選択状態とされたメモリ
セルブロックにおいて１つのワード線が選択状態とされ
る。このブロック分割方式により、消費電流が大幅に低
減される。
【０３２７】なお、ブロック選択信号ＹＢ０〜ＹＢ３
は、列アドレス信号の所定数のたとえば最上位ビットを
デコードすることにより発生される。
【０３２８】図５６（Ｂ）の構成においては、ワードド
ライバＷＤ＃００〜ＷＤ＃１３は、インバータ（ＣＭＯ
Ｓインバータ）で構成される。同一行に配置されるワー
ドドライバＷＤ＃００〜ＷＤ＃０３にはＸデコーダから
の出力信号ＸＷ０が与えられ、またワードドライバＷＤ
＃１０〜ＷＤ＃１３に対してはＸデコーダからの出力信
号ＸＷ１が共通に与えらる。
【０３２９】この図５６（Ｂ）に示す構成においては、
メモリグループＭＧＢにおいて、Ｘデコーダが指定する
行に対応して配置されるワード線が各メモリセルブロッ
クにおいて選択状態とされる。この図５６（Ｂ）に示す
構成においては、メモリブロックＭＢＫｋ０〜ＭＢＫｋ
３がすべて選択状態とされかつワードドライバ群＃Ａｋ
０〜＃Ａｋ３それぞれにおいて１つのワードドライバが
駆動される。しかしながらワードドライバは１つのイン
バータで構成されるため、素子の占有面積が低減され
る。
【０３３０】［変更例１］図５７は、第２５の実施例の
第１の変更例の構成を示す図である。図５７に示す配置
においては、ローカルＶｐｐ線が隣接する２行のワード
ドライバに共有されるように配置される。すなわち、サ
ブＶｐｐ線５０２に接続されるローカルＶｐｐ線５１２
−１は、ワードドライバＷＤ＃００〜ＷＤ＃０３および
ＷＤ＃１０〜ＷＤ＃１３に対し高電圧Ｖｐｐを供給す
る。ローカルＶｐｐ線５１２−２は、サブＶｐｐ線から
与えられる高電圧をワードドライバＷＤ＃２０〜ＷＤ＃
２３およびＷＤ＃３０〜ＷＤ＃３３（図示せず）へ供給
する。
【０３３１】この図５７に示すように２行のワードドラ
イバに共有されるようにローカルＶｐｐ線を配置するこ
とにより、ローカルＶｐｐ線のピッチ条件が緩和され、
高電圧供給線のレイアウトが容易となる。
【０３３２】なお図５７に示す配置において、サブＶｐ
ｐ線５０２は、ローカルＶｐｐ線の中央部に配置される
ように構成されてもよい。
【０３３３】［変更例２］図５８は、この発明の第２５
の実施例の第２の変更例の構成を示す図である。図５８
においては、１つのメモリセルグループにおける３行の
構成を代表的に示す。
【０３３４】図５８において、メインＶｐｐ線（または
グローバルＶｐｐ線）５００にスイッチングトランジス
タＰＷ＃を介して接続されるサブＶｐｐ線５０２が、行
方向に複数のメモリセルブロックに共通に配置される。
メモリセルブロックそれぞれに対応してローカルＶｐｐ
線５２２−０〜５２２−３が配置される。すなわち、ロ
ーカルＶｐｐ線５２２−０は、第１のメモリブロックに
対して設けられるワードドライバＷＤ＃００、ＷＤ＃１
０、およびＷＤ＃２０に高電圧を供給する。ローカルＶ
ｐｐ線５２２−１は第２のメモリブロックに対して設け
られたワードドライバＷＤ＃０１およびＷＤ＃１１、お
よびＷＤ＃２１に対し高電圧を供給する。ローカルＶｐ
ｐ線は第３のメモリブロックに設けられたワードドライ
バＷＤ＃０２、ＷＤ＃１２、およびＷＤ＃２２に対し高
電圧を供給する。ローカルＶｐｐ線５２２−３は、第４
のメモリブロックに対して設けられたワードドライバＷ
Ｄ＃０３、ＷＤ＃１３、およびＷＤ＃２３に高電圧Ｖｐ
ｐを供給する。
【０３３５】この図５８に示す構成の場合、１つのロー
カルＶｐｐ線における電圧変動はサブＶｐｐ線５０２に
おいて吸収され、他のローカルＶｐｐ線へこの電圧変動
は伝達されず、他のローカルＶｐｐ線の電圧を安定に維
持することができる。この図５８に示す配置の場合、ま
た各ブロックごとにローカルＶｐｐ線が配置されるた
め、ブロックの境界部にローカルＶｐｐ線を配置するこ
とができ、ワード線ピッチおよびビット線ピッチに何ら
悪影響を及ぼすことなく高電圧を供給するための配線を
レイアウトすることができる。
【０３３６】以上のように、この第２５の実施例に従え
ば、１つのメモリグループにおいて、行をさらに複数の
ブロックに分割し、各ブロックそれぞれに対応してワー
ドドライバを設け、それぞれにサブ／ローカルＶｐｐ線
を介して高電圧を供給するように構成しているため、１
つのワードドライバの出力負荷が低減され、高速でワー
ド線を立上げることができる。
【０３３７】［実施例２６］図５９は、この発明の第２
６の実施例の半導体記憶装置の全体の構成を概略的に示
す図である。図５９においては、２つのメモリマットＭ
ＭＬおよびＭＭＲの部分の構成を示す。メモリマットＭ
ＭＬは、メモリアレイＭＢ０Ｌ〜ＭＢｎＬを含み、メモ
リマットＭＭＲは、メモリアレイＭＢ０Ｒ〜ＭＢｎＲを
含む。メモリアレイＭＢ０Ｌ〜ＭＢｎＬの間にセンスア
ンプ帯ＳＡ＃１Ｌ〜ＳＡ＃ｎＬが配置され、メモリアレ
イＭＢ０Ｒ〜ＭＢｎＲの間には、センスアンプ帯ＳＡ＃
１Ｒ〜ＳＡ＃ｎＲが配置される。メモリアレイＭＢ０Ｌ
およびＭＢ０Ｒそれぞれの外周部に隣接して、センスア
ンプ帯ＳＡ＃０ＬおよびＳＡ＃０Ｒが配置され、メモリ
アレイＭＢｎＬおよびＭＢｎＲの外周部に隣接してセン
スアンプ帯ＳＡ＃ｍＬおよびＳＡ＃ｍＲがそれぞれ配置
される。この図５９に示す配置においては、いわゆる
「交互配置型シェアードセンスアンプ」構成を備える。
すなわち、メモリアレイの間に配置されるセンスアンプ
はその両側の２つのメモリアレイにより共有されるとと
もに、１つのメモリアレイに対して両側に設けられたセ
ンスアンプが動作する。センスアンプは各メモリアレイ
において、列の両側に交互に配置される。
【０３３８】センスアンプ帯ＳＡ＃０Ｌ〜ＳＡ＃ｍＬに
対応して制御回路６１２Ｌ０〜６１２Ｌｍが配置され
る。同様に、センスアンプ帯ＳＡ＃０Ｒ〜ＳＡ＃ｍＲそ
れぞれに対応して制御回路６１２Ｒ０〜６１２Ｒｍが配
置される。制御回路６１２Ｌ０〜６１２Ｌｍおよび６１
２Ｒ０〜６１２Ｒｍは、対応のセンスアンプ帯のセンス
アンプ（ＮセンスアンプおよびＰセンスアンプ（アクテ
ィブリストア回路））の活性／非活性を制御するととも
に、センスアンプとビット線対との接続を制御する。こ
の制御回路の具体的構成については後に詳細に説明す
る。
【０３３９】制御回路６１２Ｌ０〜６１２Ｌｍは複数の
グループに分割され、各グループに対応してサブＶｐｐ
線が配置される。図５９においては、制御回路６１２Ｌ
０および６１２Ｌ１に共通のサブＶｐｐ線６０２Ｌ０が
配設され、制御回路６１２Ｌｎおよび６１２Ｌｍに対し
共通のサブＶｐｐ線６０２Ｌｒが配設される状態が一例
として示される。サブＶｐｐ線６０２Ｌ０および６０２
ＬｒはそれぞれスイッチングトランジスタＰＷ＃０Ｌお
よびＰＷ＃ｒＬを介してメインＶｐｐ線６００に接続さ
れる。スイッチングトランジスタＰＷ＃０ＬおよびＰＷ
＃ｒＬへはグループ選択信号／Ｂ０Ｌおよび／ＢｒＬが
それぞれ与えられる。
【０３４０】制御回路６１２Ｒ０〜６１２Ｒｍもそれぞ
れ複数のグループに分割され、各グループに対応してサ
ブＶｐｐ線が配置される。図５９においては、制御回路
６１２Ｒ０および６１２Ｒ１に対し共通にサブＶｐｐ線
６０２Ｒ０が配設され、制御回路６１２Ｒｎおよび６１
２Ｒｍに対し共通にサブＶｐｐ線６０２Ｒｌが配設され
る。サブＶｐｐ線６０２Ｒ０および６０２Ｒｒはスイッ
チングトランジスタＰＷ＃０ＲおよびＰＷ＃ｒＲを介し
てメインＶｐｐ線６００に接続される。スイッチングト
ランジスタＰＷ＃０ＲおよびＰＷ＃ｒＲへはグループ選
択信号／Ｂ０Ｒおよび／ＢｒＲが与えられる。グループ
選択信号／Ｂ０Ｌ、／ＢｒＬ、／Ｂ０Ｒ、および／Ｂｒ
Ｒは、それぞれアレイアドレス信号に基づいて生成され
る。メインＶｐｐ線６００上へは、Ｖｐｐ発生回路５９
０から高電圧Ｖｐｐが与えられる。次に、制御回路６１
２Ｌ０〜６１２Ｌｍおよび６１２Ｒ０〜６１２Ｒｍの具
体的構成について説明する。
【０３４１】［センスアンプ活性回路］図６０は、図５
９に示す制御回路に含まれるｎセンスアンプ活性回路の
配置を示す図である。ビット線ＢＬおよび／ＢＬには、
ｎチャネルＭＯＳトランジスタＮＳＴ１およびＮＳＴ２
を含むセンスアンプＮＳＡが配置される。交互配置型セ
ンスアンプ構成においては、１つのセンスアンプ帯にお
いて１列おきに（１対のビット線ごとに）センスアンプ
ＮＳＡが配置され、ビット線対の両側に交互にセンスア
ンプＮＳＡが配置される。図６０においては１対のビッ
ト線に対して設けられたセンスアンプのみを代表的に示
す。ＭＯＳトランジスタＮＳＴ１は、そのゲートがビッ
ト線／ＢＬに接続され、そのドレインがビット線ＢＬに
接続される。ＭＯＳトランジスタＮＳＴ２は、そのゲー
トがビット線ＢＬに接続され、そのドレインがビット線
／ＢＬに接続される。ＭＯＳトランジスタＮＳＴ１およ
びＮＳＴ２のソースは共通に接続されてセンスアンプ活
性化用のｎチャネルＭＯＳトランジスタＮＳＴ３を介し
て接地線に接続される。
【０３４２】センスアンプ活性化用のトランジスタＮＳ
Ｔ３のゲートへはセンスアンプ活性回路６１２ａからの
センスアンプ活性化信号ＳＯ（またはＳＮ）が与えられ
る。センスアンプ活性回路６１２ａは、サブＶｐｐ線６
０２から高電圧Ｖｐｐを供給される。サブＶｐｐ線６０
２は、スイッチングトランジスタＰＷ＃ａを介してメイ
ンＶｐｐ線６００に接続される。スイッチングトランジ
スタＰＷ＃ａのゲートへは、グループ選択信号／Ｂが与
えられる。次に動作について簡単に説明する。
【０３４３】スタンバイサイクル時においては、グルー
プ選択信号／Ｂはハイレベルにあり、スイッチングトラ
ンジスタＰＷ＃ａはオフ状態にある。このスタンバイサ
イクルにおいては、センスアンプ活性回路６１２ａから
のセンスアンプ活性化信号ＳＯはローレベルであり、活
性化トランジスタＮＳＴ３はオフ状態にある。アクティ
ブサイクルが始まり、メモリセルの選択が行なわれ、ビ
ット線ＢＬおよび／ＢＬの電位差がこの選択されたメモ
リセルの記憶データに応じて変化すると、センスアンプ
活性回路６１２ａが活性化される。このセンスアンプ活
性回路６１２ａの活性化前に、グループ選択信号／Ｂが
活性状態のローレベルとなり、スイッチングトランジス
タＰＷ＃ａがオン状態とされ、サブＶｐｐ線６０２へメ
インＶｐｐ線６００から電流が供給され、サブＶｐｐ線
６０２上の電圧が高電圧Ｖｐｐレベルに設定される。活
性化されたセンスアンプ活性回路６１２ａの出力するセ
ンスアンプ活性化信号ＳＯが高電圧Ｖｐｐレベルのハイ
レベルとなり、センスアンプ活性化トランジスタＮＳＴ
３がオン状態とされる。トランジスタＮＳＴ３のゲート
へは高電圧Ｖｐｐが与えられ、トランジスタＮＳＴ３の
オン抵抗が十分小さくされ、トランジスタＮＳＴ１およ
びＮＳＴ２のソースを高速で接地電位レベルへと放電す
る。これにより、センスアンプＮＳＡが活性化され、ビ
ット線ＢＬおよび／ＢＬのうち低電位のビット線が接地
電位レベルへと放電される。この後、データの書込／読
出が行なわれ、１つのメモリサイクルが完了すると、セ
ンスアンプ活性化信号ＳＯが非活性状態のローレベルと
され、活性化トランジスタＮＳＴ３がオフ状態とされ
る。この後、グループ選択信号／Ｂがハイレベルとさ
れ、スイッチングトランジスタＰＷ＃ａがオフ状態とさ
れる。
【０３４４】この図６０に示す構成のように、センスア
ンプ活性化信号ＳＯを高電圧Ｖｐｐレベルとすることに
より、センス活性化トランジスタのオン抵抗を小さくし
て、センス動作を高速に行なうことができる。このよう
なセンスアンプ活性化回路に対しメインＶｐｐ線／サブ
Ｖｐｐ線の階層電源構成を用いることにより、スタンバ
イサイクル時（センス動作開始前までの期間）における
センスアンプ活性回路におけサブスレショルド電流を低
減できる。
【０３４５】［アクティブリストア回路（Ｐセンスアン
プ）活性回路］図６１は、図５９に示す制御回路に含ま
れる、リストア回路（Ｐセンスアンプ）を制御する部分
の構成を示す図である。図６１に示すように、ビット線
ＢＬおよび／ＢＬには、高電位のビット線を電源電圧Ｖ
ｃｃレベルに設定するためのアクティブリストア回路
（Ｐセンスアンプ）ＰＳＡが配置される。アクティブリ
ストア回路ＰＳＡは、そのゲートがビット線／ＢＬに接
続され、その一方導通端子がビット線ＢＬに接続される
ｐチャネルＭＯＳトランジスタＰＳＴ１と、そのゲート
がビット線ＢＬに接続され、その一方導通端子がビット
線／ＢＬに接続されるｐチャネルＭＯＳトランジスタＰ
ＳＴ２を含む。トランジスタＰＳＴ１およびＰＳＴ２の
他方導通端子はともに、活性化用のｐチャネルＭＯＳト
ランジスタＰＳＴ３を介して電源線に接続される。
【０３４６】活性化トランジスタＰＳＴ３のゲートへ
は、Ｐセンスアンプ活性回路６１２ｂからのセンス活性
化信号／ＳＯが与えられる。センス活性化信号／ＳＯは
非活性化時には高電圧Ｖｐｐレベルとされる。センスア
ンプ活性回路６１２ｂは、メインＶｐｐ線６００にスイ
ッチングトランジスタＰＷ＃ｂを介して接続されるサブ
Ｖｐｐ線６０２から高電圧Ｖｐｐを供給される。スイッ
チングトランジスタＰＷ＃ｂのゲートへは、グループ選
択信号Ｂが与えられる。このグループ選択信号Ｂは、ス
タンバイ時においては、ローレベルとされ、Ｐセンスア
ンプの活性化時にはローレベルとされる。アクティブリ
ストア回路ＰＳＡは図５９のセンスアンプ帯に含まれ
る。次に動作について簡単に説明する。
【０３４７】スタンバイ時においては、グループ選択信
号Ｂはローレベルにあり、スイッチングトランジスタＰ
Ｗ＃ｂがオン状態であり、サブＶｐｐ線６０２は、メイ
ンＶｐｐ線６００上の高電圧Ｖｐｐレベルにある。この
状態においては、センスアンプ活性回路６１２ｂから出
力されるセンス活性化信号／ＳＯは高電圧Ｖｐｐレベル
にあり、活性化トランジスタＰＳＴ３は深いオフ状態に
ある。これにより、電源線ＶｃｃからトランジスタＰＳ
Ｔ１およびＰＳＴ２へ流れるサブスレショルド電流を低
減する。スタンバイサイクル時においては、ビット線Ｂ
Ｌおよび／ＢＬは中間電圧ＶＢＬ（これについては後に
説明するが、Ｖｃｃ／２の電圧レベル）にプリチャージ
されており、またトランジスタＰＳＴ１およびＰＳＴ２
の接続ノードの中間電位ＶＢＬにプリチャージされてい
る。
【０３４８】アクティブサイクルが始まると、まずメモ
リセルが選択され、ビット線ＢＬおよび／ＢＬ上にこの
選択されたメモリセルが記憶するデータに対応する電位
差が生じる。次いでグループ選択信号Ｂがハイレベルと
なり、スイッチングトランジスタＰＷ＃ｂがオフ状態と
される。この状態において、センスアンプ活性回路６１
２ｂが活性化されてセンス活性化信号／ＳＯを接地電圧
レベルのローレベルに立下げ、活性化トランジスタＰＳ
Ｔ３をオン状態とする。このとき、センスアンプ活性回
路６２１ｂに含まれる充電用のトランジスタがオフ状態
とされ、サブスレショルド電流領域で動作する。スイッ
チングトランジスタＰＷ＃ｂをオフ状態とすることによ
り、サブＶｐｐ線６０２の電圧レベルを低下させ、セン
スアンプ活性回路６１２ｂに含まれる充電用トランジス
タをより深いオフ状態とし、サブスレショルド電流を低
減する。センス活性化信号／ＳＯがローレベルとなる
と、アクティブリストア回路（Ｐセンスアンプ）ＰＳＡ
が活性化され、ビット線ＢＬおよび／ＢＬのうち高電位
のビット線を電源電圧Ｖｃｃレベルに充電する。この
後、データの書込／読出が行なわれ、１つのメモリセル
サイクルが完了すると、グループ選択信号Ｂがローレベ
ルとされ、スイッチングトランジスタＰＷ＃ｂがオン状
態とされ、サブＶｐｐ線６０２上にメインＶｐｐ線６０
０上の高電圧Ｖｐｐが伝達される。次いで、センスアン
プ活性回路６１２ｂが非活性状態とされ、センス活性化
信号／ＳＯが非活性状態のハイレベル（高電圧Ｖｐｐレ
ベル）に駆動される。
【０３４９】上述のように、アクティブリストア回路を
活性化するためのトランジスタのゲートへ高電圧Ｖｐｐ
を与えることにより、Ｐセンスアンプ活性化回路のみな
らず、このアクティブリストア回路におけるスタンバイ
時におけるリーク電流をも低減することができる。
【０３５０】［アクティブリストア回路（Ｐセンスアン
プ）活性化回路２］図６２は、アクティブリストア回路
の活性／非活性を制御するための他の構成を示す図であ
る。図６２に示す構成においては、アクティブリストア
回路（Ｐセンスアンプ）を活性化するためのセンス活性
化信号／ＳＯを発生するセンスアンプ活性回路６１２ｃ
は、負電圧Ｖｂｂを伝達するメインＶｂｂ線６５０か
ら、スイッチングトランジスタＮＷ＃を介してサブＶｂ
ｂ線６５２へ与えられる電圧を他方動作電源電圧として
動作する。一方動作電源電圧としては、センスアンプ活
性回路６１２ｃは、サブＶｐｐ線６０２上にスイッチン
グトランジスタＰＷ＃ｃを介してメインＶｐｐ線６００
から与えられる高電圧Ｖｐｐを受ける。
【０３５１】スタンバイ時（スタンバイサイクルおよび
センスアンプ活性化前までの期間）においては、グルー
プ選択信号Ｂはローレベルにある。この状態において
は、センスアンプ活性回路６１２ｃは、サブＶｐｐ線６
０２上にオン状態のスイッチングトランジスタＰＷ＃ｃ
を介して与えられる高電圧Ｖｐｐを受け、この高電圧Ｖ
ｐｐレベルの非活性状態のセンス活性化信号／ＳＯを出
力する。この状態においては、センスアンプ活性化トラ
ンジスタＰＳＴ３は十分深いオフ状態にある。
【０３５２】センスタイミング信号φＳＡが活性状態と
される前にグループ選択信号Ｂがハイレベルとされ、ス
イッチングトランジスタＰＷ＃ｃがオフ状態となり、一
方、スイッチングトランジスタＮＷ＃がオン状態とな
る。これにより、サブＶｂｂ線６５２上にメインＶｂｂ
線６５０上に与えられた負電圧Ｖｂｂが与えられる。セ
ンスタイミング信号φＳＡの活性化に応答して、センス
アンプ活性回路６１２ｃから出力されるセンス活性化信
号／ＳＯが負電圧Ｖｂｂレベルのローレベルとなり、活
性化トランジスタＰＳＴ３が深いオン状態となり、高速
で電源線上の電源電圧Ｖｃｃをアクティブリストア回路
（Ｐセンスアンプ）ＰＳＡへ与えてこのアクティブリス
トア回路（Ｐセンスアンプ）を活性化する。
【０３５３】１つのメモリサイクルが完了すると、セン
ス活性化信号φＳＡが非活性状態とされ、かつグループ
選択信号Ｂがローレベルとされる。これにより、再びス
イッチングトランジスタＰＷ＃ｃがオン状態となり、一
方、スイッチングトランジスタＮＷ＃がオフ状態とな
り、センス活性化信号／ＳＯが再び高電圧Ｖｐｐレベル
に復帰する。
【０３５４】図６２に示す構成のように、スタンバイ時
に高電圧Ｖｐｐレベル、アクティブ時に負電圧Ｖｂｂレ
ベルのセンス活性化信号／ＳＯを発生することにより、
高速でアクティブリストア回路を駆動することができる
とともに、センスアンプ活性回路６１２ｃにおける消費
電流およびセンス活性化トランジスタＰＳＴ３における
リーク電流を低減することができ、低消費電流のセンス
アンプ回路を実現することができる。
【０３５５】図６３は、図６２に示すスイッチングトラ
ンジスタＮＷ＃へ与えられるグループ選択信号Ｂのレベ
ルを変換するための構成を示す図である。図６３におい
て、レベル変換回路は、ハイレベルが電源電圧Ｖｃｃレ
ベルのグループ選択信号Ｂａを受けるｐチャネルＭＯＳ
トランジスタ６６１ａと、グループ選択信号Ｂａを反転
するインバータ６６２と、インバータ６６２の出力信号
をゲートに受けるｐチャネルＭＯＳトランジスタ６６１
ｂを含む。トランジスタ６６１ａは、導通時内部ノード
６６５ｂを電源電圧Ｖｃｃレベルに充電する。トランジ
スタ６６１ｂは、導通時、ノード６６５ａを電源電圧Ｖ
ｃｃレベルに充電する。
【０３５６】レベル変換回路は、さらに、ノード６６５
ａ上の信号電位をゲートに受け、導通時ノード６６５ｂ
の電位を負電圧Ｖｂｂレベルに放電するｎチャネルＭＯ
Ｓトランジスタ６６３ａと、ノード６６５ｂ上の信号電
圧をゲートに受け、導通時、ノード６６５ａ上の電圧を
負電圧Ｖｂｂレベルに放電するｎチャネルＭＯＳトラン
ジスタ６６３ｂを含む。ノード６６５ａからスイッチン
グトランジスタＮＷ＃へ与えられるグループ選択信号Ｂ
が出力される。次に動作について簡単に説明する。
【０３５７】インバータ６６２ａは、電源電圧Ｖｃｃお
よび接地電圧Ｖｓｓを両動作電源電圧として動作してい
る。グループ選択信号Ｂａがローレベルのとき、トラン
ジスタ６６１ａがオン状態、トランジスタ６６１ｂがオ
フ状態となる。この状態においては、ノード６６５ｂが
トランジスタ６６１ａを介して充電されて、その電位が
上昇する。トランジスタ６６３ｂが、そのノード６６５
ｂの電位の上昇に従ってノード６６５ａを負電圧Ｖｂｂ
レベルへ放電する。ノード６６５ａの電位低下に伴って
トランジスタ６６３ａがオフ状態へ移行する。最終的
に、ノード６６５ａが負電圧Ｖｂｂレベルとなり、ノー
ド６６５ｂが電源電圧Ｖｃｃレベルとなる。トランジス
タ６６３ａはそのゲートに負電圧Ｖｂｂを受けるため、
完全にオフ状態とされる。この状態においては、グルー
プ選択信号Ｂは負電圧Ｖｂｂレベルとなり、スイッチン
グトランジスタＮＷ＃はオフ状態とされる。
【０３５８】グループ選択信号Ｂａがハイレベルのとき
には、トランジスタ６６１ａがオフ状態、トランジスタ
６６１ｂがオン状態となる。この状態においては、ノー
ド６６５ａがトランジスタ６６１ｂにより充電され、そ
の電位が上昇し、応じてトランジスタ６６３ａがノード
６６５ｂを負電圧Ｖｂｂレベルへ放電する。したがっ
て、この場合には、ノード６６５ａが電源電圧Ｖｃｃレ
ベル、ノード６６５ｂが負電圧Ｖｂｂレベルとなる。電
源電圧Ｖｃｃレベルのグループ選択信号Ｂをスイッチン
グトランジスタＮＷ＃がゲートに受けてオン状態とな
る。
【０３５９】この図６３に示すレベル変換回路は、スイ
ッチングトランジスタＮＷ＃を制御するためにのみ利用
され、図６２に示すスイッチングトランジスタＰＷ＃へ
与えられるグループ選択信号Ｂは、高電圧Ｖｐｐレベル
と接地電圧Ｖｓｓレベルの振幅を有していてもよい。こ
のスイッチングトランジスタＰＷ＃およびＮＷ＃両者に
共通に与えられるような高電圧Ｖｐｐと負電圧Ｖｂｂレ
ベルの振幅を有する信号の作成については後に説明す
る。
【０３６０】グループ選択信号Ｂａは、アレイアドレス
信号に従って活性状態とされる。振幅Ｖｃｃの制御信号
を振幅Ｖｐｐの信号に変換するレベル変換回路は、図３
７に示すレベル変換回路を利用することができる。
【０３６１】図６４は、図６２に示すセンスタイミング
信号φＳＡのレベル変換を行なうための回路構成を示す
図である。図６４においては、振幅Ｖｃｃレベルのセン
スタイミング信号φＳａが振幅Ｖｐｐ−Ｖｂｂのセンス
タイミング信号φＳＡに変換される。
【０３６２】図６４において、レベル変換回路は、セン
スタイミング信号φＳａをゲートに受けるｎチャネルＭ
ＯＳトランジスタ６７１ａと、センスタイミング信号φ
Ｓａを反転するインバータ６７２と、インバータ６７２
の出力信号をゲートに受けるｎチャネルＭＯＳトランジ
スタ６７１ｂを含む。トランジスタ６７１ａは、導通
時、ノード６７５ａを接地電圧Ｖｓｓレベルに放電す
る。トランジスタ６７１ｂは、導通時、ノード６７５ｂ
を接地電圧Ｖｓｓレベルに放電する。
【０３６３】このレベル変換回路は、さらに、ノード６
７５ａ上の信号電位をゲートに受け、導通時ノード６７
５ｂに高電圧Ｖｐｐを伝達するｐチャネルＭＯＳトラン
ジスタ６７３ｂと、ノード６７５ｂ上の信号電圧をゲー
トに受け、導通時、ノード６７５ａに高電圧Ｖｐｐを伝
達するｐチャネルＭＯＳトランジスタ６７３ａを含む。
このトランジスタ６７１ａ〜６７３ｂおよびインバータ
６７２で構成されるレベル変換部は、図３７に示すレベ
ル変換回路と同じであり、その動作説明は繰り返さな
い。タイミング信号φＳａが電源電圧Ｖｃｃレベルのと
き、高電圧Ｖｐｐレベルの信号がノード６７５ｂに生成
される。タイミング信号φＳａが接地電圧Ｖｓｓレベル
のときには、ノード６７５ｂは、接地電圧Ｖｓｓレベル
となる。
【０３６４】レベル変換回路は、さらに、ノード６７５
ｂの信号電位をゲートに受けるｐチャネルＭＯＳトラン
ジスタ６８１ａと、ノード６７５ｂ上の信号電位の論理
を反転するインバータ６８２と、インバータ６８２の出
力信号をゲートに受けるｐチャネルＭＯＳトランジスタ
６８１ｂを含む。インバータ６８２は、高電圧Ｖｐｐを
その一方動作電源電圧として動作し、振幅Ｖｐｐの信号
を出力する。トランジスタ６８１ａは、導通時、高電圧
Ｖｐｐをノード６８５ａに伝達する。トランジスタ６８
１ｂは、導通時、高電圧Ｖｐｐをノード６８５ｂに伝達
する。
【０３６５】このレベル変換部はさらに、ノード６８５
ａの信号電位をゲートに受け、導通時、ノード６８５ｂ
を負電圧Ｖｂｂレベルに放電するｎチャネルＭＯＳトラ
ンジスタ６８５ｂと、ノード６８５ｂ上の信号電位をゲ
ートに受け、導通時、ノード６８５ａを負電圧Ｖｂｂレ
ベルに放電するｎチャネルＭＯＳトランジスタ６８３ａ
を含む。
【０３６６】ノード６７５ｂ上の電位が高電圧Ｖｐｐレ
ベルのとき、トランジスタ６８１ａがオフ状態、トラン
ジスタ６８１ｂがオン状態となり、ノード６８５ｂは、
高電圧Ｖｐｐレベルに充電される。このときには、トラ
ンジスタ６８３ａがオン状態となり、ノード６８５ａが
負電圧Ｖｂｂレベルに放電され、トランジスタ６８３ｂ
はオフ状態とされる。ノード６７５ｂの電位が接地電圧
Ｖｓｓレベルのとき、トランジスタ６８１ａがオン状
態、トランジスタ６８１ｂがオフ状態となり、ノード６
８５ａが高電圧Ｖｐｐレベルとなる。この状態において
は、トランジスタ６８３ｂがオン状態となり、ノード６
８５ｂが負電圧Ｖｂｂレベルに放電され、トランジスタ
６８３ａはオフ状態とされる。この２段のレベル変換に
より、振幅Ｖｐｐ−Ｖｂｂを有するセンスタイミング信
号φＳＡが生成される。
【０３６７】この図６４に示すレベル変換回路を用いて
図６２に示すグループ選択信号Ｂを発生する構成が用い
られてもよい。
【０３６８】［センス接続制御回路］図６５は、センス
アンプ帯の各センスアンプと対応のビット線対との接続
を制御するための構成を示す図である。図６５において
は、隣接する２つのメモリアレイにおける１対のビット
線を示す。
【０３６９】図６５において、一方のメモリアレイに含
まれるビット線ＢＬａおよび／ＢＬａは、接続ゲートＴ
ＧａａおよびＴＧａｂを介してノード６９５ａおよび６
９５ｂに接続される。他方のメモリアレイに含まれるビ
ット線ＢＬｂおよび／ＢＬｂは、接続ゲートＴＧｂａお
よびＴＧｂｂを介してノード６９５ａおよび６９５ｂに
接続される。ノード６９５ａおよび６９５ｂの間には、
Ｎセンスアンプおよびアクティブリストア回路を含むセ
ンス・リストア回路６９０と、後にその構成を詳細に説
明するイコライズ回路６９２が接続される。
【０３７０】接続ゲートＴＧａａおよびＴＧａｂへは、
センス接続制御回路６１２ｄから接続制御信号ＢＩＬが
与えられ、接続ゲートＴＧｂａおよびＴＧｂｂには同
様、センス接続制御回路６１２ｄから接続制御信号ＢＩ
Ｒが与えられる。センス接続制御回路６１２ｄは、接続
制御信号φＣに従ってこの接続制御信号ＢＩＬおよびＢ
ＩＲの活性／非活性を設定する。センス接続制御回路６
１２ｄは、サブＶｐｐ線６０２ａ上の電圧を一方動作電
源電圧として動作する。このサブＶｐｐ線６０２は、ス
イッチングトランジスタＰＷ＃ｄを介してメインＶｐｐ
線６００に接続される。スイッチングトランジスタＰＷ
＃ｄへ与えられる信号／Ｂはスタンバイ状態においては
ローレベルの状態に設定され、センス接続制御回路６１
２ｄからは高電圧Ｖｐｐレベルの接続制御信号ＢＩＬお
よびＢＩＲが与えられる。
【０３７１】動作時において、選択ワード線を含む一方
のメモリアレイのみに対し接続制御信号が高電圧Ｖｐｐ
レベルに維持され、他方のメモリアレイの接続制御信号
は接地電圧Ｖｓｓレベルに設定される。この接続制御信
号は、アレイアドレスおよび動作タイミング信号に従っ
て発生される接続制御信号φＣにより生成される。両方
のメモリアレイに選択ワード線が含まれない場合には、
接続制御信号ＢＩＬおよびＢＩＲはともにスタンバイ状
態のハイレベルの状態に維持される。この接続制御信号
ＢＩＬおよびＢＩＲを高電圧Ｖｐｐレベルに維持するこ
とにより、センス・リストア回路６９０の動作時におい
て電源電圧Ｖｃｃレベルの電圧をメモリセルへ書込むこ
とができるとともに、高速で選択ビット線対上の電圧を
センス・リストア回路６９０へ伝達する。
【０３７２】なお、サブＶｐｐ線６０２が常時、電源電
圧Ｖｃｃレベルの電圧が印加されており、スタンバイサ
イクル時においては、電源電圧Ｖｃｃレベルの接続制御
信号ＢＩＬおよびＢＩＲが出力され、アクティブサイク
ルにおいて、選択アレイに対する接続制御信号のみが高
電圧Ｖｐｐレベルに設定され、他方のメモリアレイが接
地電圧レベルに放電される構成が利用されてもよい。こ
のときには、スタンバイサイクル時においてスイッチン
グトランジスタＰＷ＃ｄがオフ状態とされ、アクティブ
サイクル時においてスイッチングトランジスタＰＷ＃ｄ
がオン状態とされる。
【０３７３】いずれの場合においても、センス接続制御
回路６１２ｄにおけるサブスレショルド電流を低減する
ことができる。
【０３７４】［イコライズ制御回路］図６６はビット線
のイコライズ／プリチャージを制御する部分の構成を示
す図である。図６６において、ビット線ＢＬおよび／Ｂ
Ｌそれぞれに対応して、イコライズ回路６９２が配置さ
れる（図６５参照）。このイコライズ回路は、図６５に
示すシェアードセンスアンプ配置に限らず、各ビット線
対それぞれに対応してセンスアンプが設けられる構成に
対しても利用可能であり、したがって図６６において
は、一般的にビット線対ＢＬおよび／ＢＬに対して設け
られるようにイコライズ回路６９２を示す。イコライズ
回路６９２は、イコライズ信号ＥＱに応答して導通し、
所定のプリチャージ電圧ＶＢＬ（＝Ｖｃｃ／２）をビッ
ト線ＢＬおよび／ＢＬへ伝達するｎチャネルＭＯＳトラ
ンジスタＮＥＱ１およびＮＥＱ２と、イコライズ信号Ｅ
Ｑに応答して導通し、ビット線ＢＬおよび／ＢＬを電気
的に短絡するｎチャネルＭＯＳトランジスタＮＥＱ３を
含む。イコライズ制御回路６１２ｅは、サブＶｐｐ線６
０２上の電圧を一方動作電源電圧として動作する。この
サブＶｐｐ線６０２へは、スイッチングトランジスタＰ
Ｗ＃ｅを介してメインＶｐｐ線６００上の電圧が伝達さ
れる。スイッチングトランジスタＰＷ＃ｅへ与えられる
グループ選択信号／Ｂは、スタンバイサイクル時におい
ては活性状態のローレベルとされ、アクティブサイクル
においては非活性状態のハイレベルとされる。次に動作
について簡単に説明する。
【０３７５】スタンバイサイクルにおいては、グループ
選択信号／Ｂがローレベルにあり、サブＶｐｐ線６０２
はメインＶｐｐ線６００から高電圧Ｖｐｐを供給され、
イコライズ制御回路６１２ｅは高電圧Ｖｐｐレベルのイ
コライズ信号ＥＱを出力する。この高電圧Ｖｐｐレベル
のイコライズ信号ＥＱにより、トランジスタＮＥＱ１〜
ＮＥＱ３がすべてオン状態とされ、ビット線ＢＬおよび
／ＢＬが所定のプリチャージ電圧ＶＢＬレベルに充電さ
れる。高電圧Ｖｐｐレベルのイコライズ信号ＥＱを出力
することにより、以下の利点が得られる。電源電圧Ｖｃ
ｃが、たとえば１．５Ｖと小さくされ、電源電圧Ｖｃｃ
とプリチャージ電圧ＶＢＬの差が小さくなった場合にお
いても、プリチャージ／イコライズ用のトランジスタＮ
ＥＱ１〜ＮＥＱ３のしきい値電圧損失の影響を受けるこ
となくビット線ＢＬおよび／ＢＬへ確実に中間電圧ＶＢ
Ｌを伝達し、ビット線ＢＬおよび／ＢＬを中間電圧ＶＢ
Ｌレベルにプリチャージすることができる。
【０３７６】アクティブサイクルが始まるとグループ選
択信号／Ｂがハイレベルとされ、スイッチングトランジ
スタＰＷ＃ｅがオフ状態とされる。次いで、イコライズ
制御回路６１２ｅからのイコライズ信号ＥＱがローレベ
ルとされ、トランジスタＮＥＱ１〜ＮＥＱ３がオフ状態
とされる。この状態ではイコライズ制御回路６１２ｅの
出力充電用トランジスタはサブスレショルド領域で動作
するが、スイッチングトランジスタＰＷ＃ｅがオフ状態
であり、そのサブスレショルド電流は十分抑制される。
この後、メモリセルの選択動作が行なわれ、次いで選択
されたメモリセルへのデータの書込／読出が行なわれ
る。メモリサイクルが完了すると、まずグループ選択信
号／Ｂがローレベルとされ、スイッチングトランジスタ
ＰＷ＃ｅがオン状態とされる。次いでイコライズ制御回
路６１２ｅがサブＶｐｐ線６０２上に与えられた高電圧
Ｖｐｐを一方動作電源電圧として動作し、高電圧Ｖｐｐ
レベルのイコライズ信号ＥＱを出力する。これにより、
トランジスタＮＥＱ１〜ＮＥＱ３が高速でオン状態とさ
れ、このイコライズ信号ＥＱの高電圧Ｖｐｐレベルの効
果と合せて、ビット線ＢＬおよび／ＢＬが高速で所定の
電圧ＶＢＬにプリチャージ／イコライズされる（トラン
ジスタＮＥＱ１〜ＮＥＱ３のオン抵抗が電源電圧Ｖｃｃ
レベルのイコライズ信号ＥＱの場合に比べて小さくなる
ため）。
【０３７７】以上のように、イコライズ制御回路６１２
ｅに対しても、サブＶｐｐ線およびメインＶｐｐ線を配
置することにより、低消費電流でかつ高速でビット線Ｂ
Ｌおよび／ＢＬをプリチャージするイコライズ制御回路
を実現することができる。
【０３７８】［実施例２７］図６７は、この発明の第２
７の実施例の構成を示す図である。図６７において、２
つのメモリアレイＭＢＡおよびＭＢＢを示す。メモリア
レイＭＢＡは複数個（図６７においては４個）の列ブロ
ックＭＢＡａ〜ＭＢＡｄに分割される。メモリ列ブロッ
クＭＢＡａ〜ＭＢＡｄそれぞれは、複数のビット線対Ｂ
ＬＰを含む。メモリアレイＭＢＢも同様に、複数個（図
６７においては４個）のメモリ列ブロックＭＢＢａ〜Ｍ
ＢＢｄに分割される。
【０３７９】このメモリブロック分割により、センスア
ンプおよびイコライズ回路も同様に列ブロックに分割さ
れる。
【０３８０】メモリ列ブロックＭＢＡａ〜ＭＢＡｄそれ
ぞれに対応してセンス／イコライズ制御回路６１２Ａａ
〜６１２Ａｄが配置される。これらのセンス／イコライ
ズ制御回路６１２Ａａ〜６１２ＡｄはサブＶｐｐ線６０
２Ａから高電圧Ｖｐｐを供給される。センス／イコライ
ズ制御回路６１２Ａａ〜６１２Ａｄの各々は、対応のメ
モリ列ブロックＭＢＡａ〜ＭＢＡｄにおけるセンスアン
プおよび／またはイコライズ回路の動作を制御する。図
６７において、センス／イコライズ制御回路６１２Ａａ
〜６１２Ａｄの制御信号伝達線を信号線７０１ａａ〜７
０１ａｄで示す。サブＶｐｐ線６０２Ａはスイッチング
トランジスタＰＷ＃Ａを介してメインＶｐｐ線６００に
接続される。このスイッチングトランジスタＰＷ＃Ａ
は、その動作モードに応じてグループ選択信号／ＢＡ
（またはＢＡ）を受け、動作モードに合せてスタンバイ
時またはアクティブ時に導通状態とされる（図６０−６
５の実施例参照）。
【０３８１】メモリブロックＭＢＢａ〜ＭＢＢｄそれぞ
れに対しても、センス／イコライズ制御回路６１２Ｂａ
〜６１２Ｂｄが配置される。これらのセンス／イコライ
ズ制御回路６１２Ｂａ〜６１２ＢｄへはサブＶｐｐ線６
０２Ｂを介して高電圧Ｖｐｐが与えられる。センス／イ
コライズ制御回路６１２Ｂａ〜６１２Ｂｄそれぞれは、
対応のメモリ列ブロックＭＢＢａ〜ＭＢＢｄにおけるセ
ンスアンプおよび／またはイコライズ回路の動作制御を
行なう。図６７においては、またセンス／イコライズ制
御回路６１２Ｂａ〜６１２Ｂｄの制御信号伝達線を信号
線７０１ｂａ〜７０１ｂｄで代表的に示す。サブＶｐｐ
線６０２Ｂは、スイッチングトランジスタＰＷ＃Ｂを介
してメインＶｐｐ線６００に接続される。このスイッチ
ングトランジスタＰＷ＃Ｂへは、グループ選択信号／Ｂ
Ｂ（またはＢＢ）が与えられ、その動作態様に応じて、
アクティブ時、またはスタンバイ時に導通状態とされ
る。
【０３８２】この図６７に示す構成の場合、センス／イ
コライズ制御回路６１２Ａａ〜６１２Ａｄおよび６１２
Ｂａ〜６１２Ｂｄの各々は、対応のメモリ列ブロックの
センスアンプおよび／またはイコライズ回路の動作を制
御するだけでよく、それぞれの制御信号を伝達する信号
線の負荷容量が低減される。これにより、センス／イコ
ライズ制御回路６１２Ａａ〜６１２Ａｄおよび６１２Ｂ
ａ〜６１２Ｂｄの出力負荷が軽減され、高速で対応の信
号線７０１ａａ〜７０１ａｄおよび７０１ｂａ〜７０１
ｂｄを所定の状態に駆動することができる。また、セン
ス／イコライズ制御回路６１２Ａａ〜６１２Ａｄおよび
６１２Ｂａ〜６１２Ｂｄそれぞれの出力負荷が小さくさ
れるため、これらの駆動力は比較的小さくてすみ、この
センス／イコライズ制御回路６１２Ａａ〜６１２Ａｄお
よび６１２Ｂａ〜６１２Ｂｄのサイズを小さくすること
ができ、アレイ占有面積の増加を抑制することができ
る。
【０３８３】［実施例２８］図６８は、この発明の第２
８の実施例であるＶｐｐ発生回路の構成および動作を示
す図である。図６８（Ａ）において、Ｖｐｐ発生回路３
１４は、電源電圧Ｖｃｃと接地電圧Ｖｓｓを動作電源電
圧として動作し、クロック信号ＣＫＡを反転するインバ
ータ７１０と、インバータ７１０の出力信号に応答して
チャージポンプ動作を行なうキャパシタ７１２と、キャ
パシタ７１２により供給された電荷を出力ノード７３０
ｅへ伝達するｎチャネルＭＯＳトランジスタ７１４と、
出力ノード７３０ｅ上の電圧を一方動作電源電圧として
動作し、クロック信号ＣＫＢを反転するインバータ７１
６と、インバータ７１６の出力信号に従ってチャージポ
ンプ動作を行なってノード７３０ｃへ電荷を供給するキ
ャパシタ７１８と、ノード７３０ｃを電源電圧Ｖｃｃレ
ベルにプリチャージするプリチャージ素子７２０と、ノ
ード７３０ｄを電源電圧Ｖｃｃレベルにプリチャージす
るプリチャージ素子７２２を含む。次にこの図６８
（Ｂ）に示す動作波形図を参照してこの図６８（Ａ）に
示すＶｐｐ発生回路の動作について説明する。
【０３８４】クロック信号ＣＫＡおよびＣＫＢは互いに
同相のただし位相のずれたクロック信号である。まずク
ロック信号ＣＫＡがハイレベルからローレベルへ立下が
ると、このインバータ７１０の出力ノード７３０ａの電
位レベルが接地電圧Ｖｓｓレベルのローレベルから電源
電圧Ｖｃｃレベルのハイレベルへ立上がる。ノード７３
０ｄは、プリチャージ素子７２２により電源電圧Ｖｃｃ
レベルにプリチャージされており、したがってこのノー
ド７３０ａの電位上昇に従って内部ノード７３０ｄの電
圧レベルは約２・Ｖｃｃレベルに上昇する。次いで、ク
ロック信号ＣＫＢが電源電圧Ｖｃｃレベルのハイレベル
からローレベルへ低下し、ノード７３０ｂの電圧レベル
が出力ノード７３０ｅの電圧レベルのハイレベルへ立上
がる。ノード７３０ｃはプリチャージ素子７２０により
電源電圧Ｖｃｃレベルにプリチャージされており、した
がって、このインバータ７３０ｂの出力信号がハイレベ
ルとなると、キャパシタ７１８のチャージポンプ動作に
より、ノード７３０ｃの電圧レベルはＶｃｃ＋Ｖｐｐレ
ベルとなる。Ｖｃｃ＋Ｖｐｐ＞２・Ｖｃｃであり、した
がってこの内部ノード７３０ｄ上に供給された２・Ｖｃ
ｃレベルの電荷がトランジスタ７１４を介して出力ノー
ド７３０ｅへ伝達される。これにより、出力ノード７３
０ｅの電圧レベルが上昇する。出力ノード７３０ｄと出
力ノード７３０ｅの電圧レベルが等しくなると、トラン
ジスタ７１４の電荷供給動作が停止する。次いで、クロ
ック信号ＣＫＡがローレベルからハイレベルへ立上が
り、ノード７３０ａの電圧レベルが接地電圧Ｖｓｓレベ
ルに低下する。このノード７３０ａの電圧レベルの立下
がりに従って、ノード７３０ｄは、その電圧レベルが低
下するが、プリチャージ素子７２２により再び電源電圧
Ｖｃｃレベルにまで充電される。
【０３８５】次いで、クロック信号ＣＫＢがローレベル
からハイレベルへ立上がり、インバータ７１６の出力信
号がローレベルとなり、同様、ノード７３０ｃの電圧レ
ベルが低下する。このインバータ７１６の出力信号の振
幅は出力ノード７３０ｅの電圧Ｖｐｐレベルであり、し
たがって、ノード７３０ｃの電圧レベルは電源電圧Ｖｃ
ｃレベル以下に低下する。なぜならば、インバータ７１
６の出力信号がローレベルのときの出力ノード７３０ｅ
の電圧Ｖｐｐと、次いでインバータ７１６の出力信号が
ハイレベルへ立上がるときの出力ノード７３０ｅにおけ
る電圧Ｖｐｐの電圧レベルは異なっており、後者の方が
高い電圧レベルにあるためである。この場合、ノード７
３０ｃは、再びプリチャージ素子７２０により電源電圧
Ｖｃｃレベルにまでプリチャージされる。トランジスタ
７１４は、この状態においては、ノード７３０ｅの電圧
レベルがノード７３０ｃおよび７３０ｄの電圧レベルよ
り高いため、オフ状態を維持する。以降この動作を繰り
返すことにより、高速で出力ノード７３０ｅの電圧Ｖｐ
ｐが所定の電圧レベルにまで到達する。
【０３８６】以上のように、この図６８（Ａ）に示すよ
うに、出力ノードへ電荷を供給するトランジスタのゲー
トへ、出力ノードへ現われる電圧を一方動作電源電圧と
して動作するインバータの出力信号をキャパシタを介し
て伝達することにより、この電荷転送用のトランジスタ
のゲート電位を効率的に上昇させることができ、応じて
内部ノード７３０ｄから出力ノード７３０ｅへ効率的に
電荷を供給することができる。
【０３８７】図６９は、図６８に示すプリチャージ素子
７２０および７２２の構成の一例を示す図である。図６
９（Ａ）において、プリチャージ素子７２０または７２
２は、ダイオード接続されたｎチャネルＭＯＳトランジ
スタ７２１ａを含む。この図６９（Ａ）に示すプリチャ
ージ素子の構成の場合、ノード７３０ｃおよび／または
７３０ｄへはＶｃｃ−Ｖｔｈレベルの電圧が与えられ
る。ただしＶｔｈはトランジスタ７２１ａのしきい値電
圧である。
【０３８８】図６９（Ｂ）に示すプリチャージ素子７２
０および／または７２２は、クロック信号ＣＫＣに従っ
てチャージポンプ動作を行なってノード７２１ｅへ電荷
を供給するキャパシタ７２１ｂと、ノード７２１ｅの電
圧レベルを電源電圧レベルにクランプする、ダイオード
接続されたｎチャネルＭＯＳトランジスタ７２１ｃと、
ノード７２１ｅ上の信号電位に応答して電源電圧Ｖｃｃ
を伝達するｎチャネルＭＯＳトランジスタ７２１ｄを含
む。この図６９（Ｂ）に示す構成の場合、ノード７２１
ｅの電圧レベルはトランジスタ７２１ｃによりＶｃｃ−
Ｖｔｈレベルにまでプリチャージされるため、クロック
信号ＣＫＣの立上がり時に電源電圧Ｖｃｃよりも高い電
圧レベルに駆動される。したがって、トランジスタ７２
１ｄを介して電源電圧Ｖｃｃを伝達することができ、よ
り効率的に図６８（Ａ）に示すトランジスタ７１４のゲ
ート電位を上昇させてノード７３０ｄから７３０ｅへ電
荷を伝達させることができる。
【０３８９】［Ｖｂｂ発生回路］図７０は、図３２に示
すＶｂｂ発生回路３１６の構成の一例を示す図である。
図７０において、Ｖｂｂ発生回路３１６は、電源電圧Ｖ
ｃｃと接地電圧Ｖｓｓを動作電源電圧として動作し、ク
ロック信号ＣＫＡを反転するインバータ７５０と、イン
バータ７５０の出力信号に応答してチャージポンプ動作
を行なって、ノード７５１ｂへ電荷を供給するキャパシ
タ７５２と、ノード７５１ｂ上に蓄積された電荷を出力
ノード７５９へ伝達するｐチャネルＭＯＳトランジスタ
７５４と、この出力ノード７５９上の電圧と電源電圧Ｖ
ｃｃとを動作電源電圧として動作し、クロック信号ＣＫ
Ｂを反転するインバータ７５６と、インバータ７５６の
出力信号に従ってチャージポンプ動作を行ない、トラン
ジスタ７５４のゲート電極ノード７５１ｃへ電荷を供給
するキャパシタ７５８と、ノード７５１ｂを接地電圧Ｖ
ｓｓレベルにプリチャージするプリチャージ素子７６２
と、ゲート電極ノード７５１ｃを接地電圧Ｖｓｓレベル
にプリチャージするプリチャージ素子７６０を含む。こ
の図７０に示すＶｂｂ発生回路は、実質的に図６８
（Ａ）に示すＶｐｐ発生回路と同じ動作を行なう。単に
その発生する電圧の極性が異なるだけである。ノード７
５１ｂの振幅は−Ｖｃｃ〜Ｖｓｓである。インバータ７
５６の出力信号の振幅はＶｃｃ−Ｖｂｂであり、したが
ってゲート電極ノード７５１ｃの振幅は−Ｖｃｃ＋Ｖｂ
ｂ〜Ｖｓｓとなる。−Ｖｃｃ＜Ｖｃｃ＋Ｖｂｂであり、
出力ノード７５９に与えられる負電圧Ｖｂｂは、−Ｖｃ
ｃの電圧レベルにまで到達することができる。図６８
（Ａ）に示すＶｐｐ発生回路は、２・Ｖｃｃの電圧レベ
ルの高電圧Ｖｐｐを発生することができる。いずれの場
合においても１つのクロック信号サイクルにおいて十分
な量の電荷を出力ノードへ供給することができ、高速で
所定電圧レベルの高電圧Ｖｐｐおよび負電圧Ｖｂｂを発
生することができる。
【０３９０】以上のように、この第２９の実施例に従え
ば、電荷を出力ノードへ供給するトランジスタのゲート
へ、その出力ノード上に現われる電圧を一方動作電源電
圧として動作するインバータ出力によりチャージポンプ
動作を行なって電荷を供給するよに構成したため、効率
的に電荷を出力ノードへ供給することができ、高速かつ
安定に所定の電圧レベルの高電圧Ｖｐｐおよび負電圧Ｖ
ｂｂを発生することができる。
【０３９１】
【発明の効果】請求項１の発明に従えば、メイン電圧伝
達線とサブ電圧伝達線との間に抵抗素子を接続し、かつ
サブ電圧伝達線に絶縁ゲート型電界効果トランジスタで
構成されるキャパシタを接続するように構成したため、
この抵抗素子によりメイン電圧伝達線とサブ電圧伝達線
との間の電圧差を十分小さくすることができ、かつサブ
電圧伝達線に接続されたキャパシタによりこのサブ電圧
伝達線上の電圧を一方動作電源電圧として動作するゲー
ト回路の動作時において安定に電流を供給することがで
き、ゲート回路のサブスレショルド電流を効果的に抑制
することができるとともに、このサブ電圧伝達線上の電
圧を安定に維持することができる。
【０３９２】請求項２に係る発明に従えば、複数のサブ
電圧伝達線各々とメイン電圧伝達線との間に抵抗素子を
接続するように構成し、このサブ電圧伝達線上の電圧を
動作電源電圧として動作するゲート回路をサブ電圧伝達
線に対応してグループ化したため、複数のサブ電圧伝達
線各々における電圧降下はゲート回路を流れるサブスレ
ショルド電流を効果的に抑制しつつ十分小さい値に設定
することができ、またゲート回路をグループ化し各グル
ープにサブ電圧伝達線を設けているためサブ電圧伝達線
それぞれに負荷容量が低減され、１つのグループにおけ
るサブ電圧伝達線上の電圧ノイズが他のサブ電圧伝達線
へ及ぼす影響を抑制することができるとともに、サブ電
圧伝達線の電圧をメイン電圧伝達線上の電圧レベルにま
で復帰させる場合にはその小さな負荷容量により高速で
所定電圧レベルにまで復帰させることができる。
【０３９３】請求項３に係る発明に従えば、複数のサブ
電圧伝達線それぞれに対して絶縁ゲート型電界効果トラ
ンジスタで構成されるキャパシタを接続するように構成
したため、ゲート回路動作時におけるサブ電圧伝達線上
に電圧変動を抑制し、サブ電圧伝達線上の電圧を安定に
維持することができる。
【０３９４】請求項４に係る発明に従えば、第１の論理
レベルの電圧を伝達する第１のメイン電圧伝達線と複数
の第１のサブ電圧伝達線それぞれとの間に第１の抵抗素
子を設け、また第２の論理レベルの電圧を伝達する第２
のメイン電圧伝達線と複数の第２のサブ電圧伝達線それ
ぞれとの間に抵抗素子を設け、ゲート回路を、第１およ
び第２のサブ電圧伝達線上の電圧を動作電源電圧として
動作させるように構成したため、ゲート回路の入力信号
の論理レベルが第１および第２の論理レベルのいずれで
あってもゲート回路のサブスレショルド電流を抑制する
ことができるとともに、サブ電圧伝達線とメイン電圧伝
達線との電圧差を十分小さくすることができる。
【０３９５】請求項５に係る発明に従えば、第１および
第２のサブ電圧伝達線それぞれにさらに電界効果トラン
ジスタで構成されるキャパシタを設けたため、小占有面
積でサブ電圧伝達線上の電圧を安定に維持することがで
きる。
【０３９６】請求項６に係る発明に従えば、第１の論理
レベルの電圧を供給するメイン電圧伝達線とサブ電圧伝
達線との間のこのサブ電圧伝達線上の電圧を動作電源電
圧として動作するゲート回路の出力信号の論理レベルが
第１の論理レベルのとき、その抵抗値が低下するトラン
ジスタ素子を設けたため、ゲート回路がサブ電圧伝達線
上の電圧を使用する場合は低抵抗状態のトランジスタ素
子を介して大きな電流を供給して高速でゲート回路の出
力信号を第１の論理レベルとし、ゲート回路がこのサブ
電圧伝達線上の電圧を使用しない場合にはトランジスタ
素子の抵抗値を大きくすることによりゲート回路のサブ
スレショルド電流を低減することができ、低消費電流の
装置を実現することができる。
【０３９７】請求項７に係る発明に従えば、この請求項
６のトランジスタ素子をデプレション型ＭＯＳトランジ
スタで構成したため、簡易な回路構成で余分の複雑な製
造工程を増加させることなく容易に可変抵抗特性を備え
るトランジスタ素子を実現することができる。
【０３９８】請求項８に係る発明に従えば、メイン電圧
伝達線とサブ電圧伝達線との間にさらに、そのゲートに
しきい値電圧とメイン電圧伝達線上の電圧の和とメイン
電圧伝達線上の電圧との間の電圧を受ける絶縁ゲート型
電界効果トランジスタを設けたため、この絶縁ゲート型
電界効果トランジスタによりメイン電圧伝達線とサブ電
圧伝達線との間の電圧差をこの絶縁ゲート型電界効果ト
ランジスタのしきい値電圧の絶対値以下に設定すること
ができ、メイン電圧伝達線とサブ電圧伝達線との間の電
圧差を十分小さい値に設定することができる。
【０３９９】請求項９に係る発明に従えば、請求項６の
装置においてさらに、第２の論理レベルの電圧を伝達す
る第２のメイン電圧伝達線と、ゲート回路の他方動作電
圧を伝達する電圧供給ノードとの間に論理ゲートの出力
信号が第２の論理レベルのときその抵抗値が小さくなる
第２のトランジスタ素子を設けたため、このゲート回路
の入力信号の論理レベルが第１および第２のいずれであ
っても効果的にこのゲート回路のサブスレショルド電流
を低減するとともに高速でその出力信号を所定の電圧レ
ベルに駆動することができる。
【０４００】請求項１０に係る発明に従えば、そのゲー
トにしきい値電圧と第２のメイン電圧伝達線上の電圧と
の和と第２のメイン電圧伝達線の電圧との間のレベルの
電圧を受ける絶縁ゲート型電界効果トランジスタをさら
に設けたため、この第２のメイン電圧伝達線と電圧供給
線との間の電圧差を十分小さい値に設定することができ
る。
【０４０１】請求項１１に係る発明に従えば、メイン電
圧伝達線とサブ電圧伝達線との間に、導通時にパンチス
ルー現象を生じさせるトランジスタ素子を設けたため、
サブ電圧伝達線とメイン電圧伝達線との差が所定値以上
のときにこのパンチスルーを生じたトランジスタ素子を
介して電流を供給して高速でサブ電圧伝達線を所定の電
圧レベルに回復させることができ、安定にゲート回路の
サブスレショルド電流を抑制しつつサブ電圧伝達線上の
電圧を所定の電圧レベルに維持することができる。
【０４０２】請求項１２に係る発明に従えば、第２のメ
イン電圧伝達線と電圧供給線との間にこれらの第２のメ
イン電圧伝達線と電圧供給線との間の電圧差が所定値以
上となるとパンチスルー現象を生じる第２の絶縁ゲート
型電界効果トランジスタをさらに設けたため、この電圧
供給線上の電圧を所定電圧レベルに安定に維持すること
ができ、ゲート回路の入力信号の論理レベルがいずれで
あっても消費電流を効果的に抑制しつつサブ電圧伝達線
および電圧供給線上の電圧を所定の電圧レベルに維持る
ことができる。
【０４０３】請求項１３に係る発明に従えば、ゲート回
路の構成要素となる第１の絶縁ゲート型電界効果トラン
ジスタと電流調整用のトランジスタとなる第２の絶縁ゲ
ート型電界効果トランジスタを同一プロセスで作製した
後第１の絶縁ゲート型電界効果トランジスタをマスク層
で覆って斜めイオン注入を行なって第２の絶縁ゲート型
電界効果トランジスタのソース−ドレイン間距離を短く
するようにしているため、複雑な製造プロセスを追加す
ることなく容易に電流調整用のパンチスルー現象を生じ
させるトランジスタ素子を得ることができる。
【０４０４】請求項１４に係る発明に従えば、複数のサ
ブ電圧伝達線を電源投入検出信号に応答して所定期間相
互接続するように構成したため、サブ電圧伝達線の負荷
容量が異なる場合においてもほぼ同じ速度でこれらのサ
ブ電圧伝達線の電圧を変化さることができるため、複数
のサブ電圧伝達線をほぼ同じタイミングで同一電圧レベ
ルへ駆動することができ、電源投入後サブ電圧伝達線上
に電圧が安定化するための時間に対するマージンを考慮
する必要がなく、早いタイミングでゲート回路を動作さ
せることができる。
【０４０５】請求項１５に係る発明に従えば、複数のサ
ブ電圧伝達線各々を電源投入検出信号に応答して所定の
メイン電圧伝達線に接続するように構成したため、複数
のサブ電圧伝達線の電源投入時における電位変化を高速
にすることができ、電源投入後のサブ電圧伝達線の電圧
の安定化に要する時間を短縮することができ、早いタイ
ミングでゲート回路を動作させることができる。
【０４０６】請求項１６に係る発明に従えば、電源投入
検出信号に応答して所定期間複数のサブ電圧伝達線を相
互接続するとともに複数のサブ電圧伝達線の１つをメイ
ン電圧伝達線へ接続するように構成したため、複数のサ
ブ電圧伝達線をすべて同じ速度で電位上昇させることが
できるとともにメイン電圧伝達線からの電流供給により
複数のサブ電圧伝達線の電位変化を高速に行なわせるこ
とができ、電源投入後早いタイミングでサブ電圧伝達線
の電圧を安定レベルに到達させることができる。
【０４０７】請求項１７に係る発明に従えば、グループ
特定信号と電源投入検出信号のいずれか一方の活性化時
に導通状態とされるスイッチングトランジスタを複数の
サブ電圧伝達線各々とメイン電圧伝達線との間に設けた
ため、電源投入時におけるサブ電圧伝達線の電位変化を
高速に行なわせることができるとともに、グループ特定
信号により特定されたグループに対応するサブ電圧伝達
線へメイン電圧伝達線上の電圧を供給することができ、
対応のゲート回路を高速かつ安定に動作させることがで
きる。
【０４０８】請求項１８に係る発明に従えば、メイン電
圧伝達線上の電圧は動作電源電圧よりも高い高電圧であ
り、高電圧を利用する回路部分において低消費電流で安
定に動作する装置を実現することができる。
【０４０９】請求項１９に係る発明に従えば、電源投入
検出信号の非活性化時複数のサブ電圧伝達線と電源電圧
伝達線とを接続する手段を設けたため、電源投入時にお
いて電源線から電流を供給されてサブ電圧伝達線上の電
圧が上昇し、これによりサブ電圧伝達線上の電圧上昇を
高速に行なうことができ、サブ電圧伝達線上の電圧を早
いタイミングで安定状態にすることができる。
【０４１０】請求項２０に係る発明に従えば、複数のサ
ブ電圧伝達線各々に対して電源投入検出信号に応答して
所定期間メイン電圧伝達線上の電圧と同じ方向へ変化す
る電圧を伝達するスイッチングトランジスタをさらに設
けたため、電源投入後サブ電圧伝達線を高速で変化させ
ることができ、サブ電圧伝達線の安定化タイミングを早
くすることができる。
【０４１１】請求項２１に係る発明に従えば、複数のサ
ブ電圧伝達線各々とメイン電圧伝達線との間にグループ
特定信号の活性化時特定されたグループ対応のサブ電圧
伝達線をメイン電圧伝達線へ接続する複数の第１のスイ
ッチングトランジスタと、複数のサブ電圧伝達線各々に
対して設けられ、グループ特定信号の非活性化時には対
応のサブ電圧伝達線へメイン電圧伝達線上の電圧よりも
第２の論理レベルに近い電圧を伝達する複数の第２のス
イッチングトランジスタを設けたため、複数のサブ電圧
伝達線の非選択時においてもこれら非選択のサブ電圧伝
達線は少なくとも第２のスイッチングトランジスタを介
して与えられる電圧レベルに維持され、メイン電圧伝達
線とサブ電圧伝達線との差を小さな値に維持することが
でき、サブ電圧伝達線の選択時高速でその電圧をメイン
電圧伝達線上の電圧レベルに回復させることができる。
【０４１２】請求項２２に係る発明に従えば、それぞれ
に１行のメモリセルか接続される複数のワード線をロウ
デコーダの出力信号に従って選択状態へ駆動するワード
ドライバの一方電源をメイン電源電圧線とサブ電源電圧
線の階層構造としたため、数多く設けられるワードドラ
イバにおけるサブスレショルド電流を低減することがで
き、応じて低消費電流の半導体記憶装置を実現すること
ができる。また、メイン電圧伝達線とサブ電圧伝達線と
の差を小さくしているため、ワードドライバ動作時にお
けるサブ電圧伝達線の電圧回復を高速に行なうことがで
き、応じてワードドライバの動作タイミングを早いタイ
ミングに設定することができ、高速動作する半導体記憶
装置を実現することができる。
【０４１３】請求項２３に係る発明に従えば、ワード線
の各々をさらに複数のブロックに分割し、ワードドライ
バを各ブロックに対応して配置するように構成している
ため、ワードドライバの出力負荷が軽減され、高速でワ
ード線を選択状態へ駆動することができる。
【０４１４】請求項２４に係る発明に従えば、各々に１
列のメモリセルが接続されるビット線対それぞれに対応
して設けられるセンスアンプとビット線対とを接続する
接続ゲートの導通／非導通を制御するための信号を発生
する接続制御信号発生回路に対する電源をメイン電圧伝
達伝達線とサブ電圧伝達線との階層構造としたため、高
速でかつ低消費電流でビット線とセンスアンプとの接続
の制御を行なうことのできる半導体集積回路装置を実現
することができる。
【０４１５】請求項２５に係る発明に従えば、複数の列
はさらに複数の列ブロックに分割され、接続制御信号を
これら複数の列ブロックそれぞれに対応して設けるよう
構成したため、接続制御信号発生回路の出力負荷が軽減
することができ、高速動作する接続制御信号発生回路を
実現することができ、応じて高速動作する半導体記憶装
置を実現することができる。
【０４１６】請求項２６に係る発明に従えば、各々に１
列のメモリセルが接続される複数のビット線対の電位を
スタンバイ時に所定電位にイコライズしかつプリチャー
ジするためのイコライズ回路に対するイコライズ信号を
発生するイコライズ信号発生回路の電源をメイン電圧伝
達線とサブ電圧伝達線との階層構造としたため、低消費
電流でイコライズ／プリチャージ回路を動作させること
ができ、応じて低消費電流で高速動作する半導体記憶装
置を実現することができる。
【０４１７】請求項２７に係る発明に従えば、複数の列
をさらに複数の列ブロックに分割し、イコライズ信号発
生回路を各ブロックに対応して配置したため、イコライ
ズ信号発生回路の出力負荷を軽減することができ、応じ
てイコライズ信号を高速で駆動することができ、高速動
作する半導体記憶装置を実現することができる。
【０４１８】請求項２８に係る発明に従えば、各々に１
列のメモリセルが接続されるビット線対に対応して設け
られ、活性化時に対応のビット線の低電位のビット線を
低下させる複数のセンスアンプを設け、この複数のセン
スアンプの活性化信号を印加するセンスアンプ活性化回
路の一方電源をメイン電圧伝達線とサブ電圧伝達線の階
層構造としたため、低消費電流で高速でセンスアンプを
活性状態とすることのできるセンスアンプ活性化回路を
実現することができ、応じて高速動作する半導体記憶装
置を実現することができる。
【０４１９】請求項２９に係る発明に従えば、複数のビ
ット線対がさらに複数の列ブロックに分割され、センス
アンプ活性化回路をそれぞれ各列ブロックに対応して配
置したため、センスアンプ活性化回路の出力負荷が軽減
され、応じて高速でセンスアンプの活性化／非活性化を
低消費電流で行なうことができ、応じて高速動作する半
導体記憶装置を実現することができる。
【０４２０】請求項３０に係る発明に従えば、各々に１
列のメモリセルが接続される複数のビット線対に対応し
て設けられ、活性化時対応のビット線対の高電位のビッ
ト線を高電位へ設定する複数のセンスアンプをさらに設
け、この複数のセンスアンプをスタンバイ状態時におい
て非活性状態とするセンスアンプ活性制御回路の電源構
成をメイン電源電圧伝達線とスタンバイサブ電圧伝達線
の階層構造としたため、低消費電流でセンスアンプを非
活性状態に維持するとともにセンスアンプのリーク電流
を低減することのできる半導体記憶装置を実現すること
ができる。
【０４２１】請求項３１に係る発明に従えば、各ビット
線対がさらに複数の列ブロックに分割され、センスアン
プ活性制御回路が各ブロックに対応して配置されるた
め、複数のセンスアンプ活性制御回路の出力負荷が軽減
され、高速で対応のセンスアンプを活性状態から非活性
状態へ駆動することができ、応じて高速でアクティブサ
イクルからスタンバイサイクルへ移行することができ、
メモリサイクルタイムを短縮することのできる半導体記
憶装置を実現することができる。
【０４２２】請求項３２に係る発明に従えば、各々に１
列のメモリセルが接続される複数のビット線対とこの複
数のビット線対各々に対して、活性化時対応のビット線
対の高電位のビット線を高電位へ設定する複数のセンス
アンプと、センスアンプそれぞれに対応して設けられ導
通時に対応のセンスアンプへ高電圧レベルの電圧を供給
するセンス活性化トランジスタとを設け、このセンス活
性化トランジスタの導通／非導通を制御するゲート回路
の電源構造をメイン電源電圧伝達線とサブ電圧伝達線と
の階層構造とし、このサブ電圧伝達線上の電圧を活性化
時にセンス活性化トランジスタへ与えてセンスアンプ活
性状態とするように構成したため、スタンバイ状態時に
おけるセンス制御回路の消費電流を低減するとともにセ
ンス活性化トランジスタにおけるリーク電流を低減する
ことができ、かつさらにセンス制御回路の活性化時にサ
ブ電圧伝達線をメイン電圧伝達線上の電圧電圧レベルへ
高速で復帰させることができるため、応じて高速でセン
スアンプを活性状態へ移行させることができ、高速でセ
ンス動作を行なうことができ、応じて高速動作する半導
体記憶装置を実現することができる。
【０４２３】請求項３３に係る発明に従えば、センス活
性化トランジスタへは、負電圧レベルの信号が与えられ
て導通状態とされるため、高速でセンス活性化トランジ
スタを導通状態とすることができ、高速動作するセンス
アンプを実現することができる。
【０４２４】請求項３４に係る発明に従えば、複数のビ
ット線対がさらに複数の列ブロックに分割され、センス
制御回路が各列ブロックに対応して配置されているた
め、センス制御回路の出力負荷を軽減することができ、
応じて高速でセンス制御回路を動作させることができ、
高速動作する半導体記憶装置を実現することができる。
【０４２５】請求項３５に係る発明に従えば、２本のワ
ード線の組に対応して１つのロウデコーダを設けるとと
もに、２本のワード線のうち１本のワード線を選択する
ための第１および第２のワードドライバを行方向に沿っ
て整列して配置させるとともに、この第１および第２の
ワードドライバの一方電源をメインおよびサブ高電圧の
階層構造としているため、ワード線ピッチ条件が緩和さ
れても小占有面積でピッチ条件の制約を受けることなく
ワードドライバを配置することができるとともに、ワー
ドドライバの電源をメイン高電圧伝達線およびサブ電圧
伝達線の階層構造としているため、ワードドライバにお
ける消費電流を低減することができ、応じて低消費電流
の行ドライブ回路を備える半導体記憶装置を実現するこ
とができる。特にメイン高電圧伝達線およびサブ高電圧
伝達線を行方向と交差する方向に配列しているためこれ
らの高電圧伝達線をワード線のピッチ条件の影響を何ら
受けることなく余裕をもって配設することができる。
【０４２６】請求項３６に係る発明に従えば、２本のワ
ード線の組に対応して配置される複数のデコーダと、こ
のデコーダそれぞれに対応して設けられる第１、第２、
第３および第４のトランジスタ形成領域を配置し、第１
および第２のトランジスタ形成領域を対応の２本のワー
ド線のうち１本を選択状態へ駆動する第１のワードドラ
イバを構成する部分とし、第３および第４のトランジス
タ形成領域を対応の２本のワード線の組のうち他方のワ
ード線を選択状態とする第２のワードドライバ形成領域
とし、第１および第３のトランジスタ形成領域にはワー
ド線を選択状態へ駆動するトランジスタと内部ノードを
高電圧レベルに維持するためのトランジスタとを形成
し、かつ第３および第４のトランジスタ形成領域にはウ
ェイデコーダ用のトランジスタとワード線放電用のトラ
ンジスタとを形成するように構成しかつ第１第２第４お
よび第３のトランジスタ形成領域の順でロウデコーダか
らメモリアレイの間に配置するように構成したため、規
則的なレイアウトで効率的にワードドライバを配置する
ことができるとともに、これらの充電用トランジスタへ
はサブ高電圧伝達線を介して電圧を供給するように構成
したため、消費電流の大きい部分に対してはスタンバイ
時確実にサブスレショルド電流を抑制することにより、
低消費電流で小占有面積の行選択回路を実現することが
できる。またメイン高電圧伝達線およびサブ高電圧伝達
線を行方向と交差する列方向に沿って配列しているた
め、ワード線ピッチの影響を受けることなくこれらの高
電圧伝達線を配設することができ、レイアウトが容易と
なる。
【０４２７】請求項３７に係る発明に従えば、第２のト
ランジスタ形成領域に接地電位レベルへ対応のワード線
を駆動するトランジスタを形成し第４のトランジスタ形
成領域に対応のワード線を接地電位レベルへ放電する別
のトランジスタを構成したため、同一導電型のトランジ
スタを効率的に１つのトランジスタ形成領域に配置する
ことができ、ワードドライバ部の占有面積を低減するこ
とができる。
【０４２８】請求項３８に係る発明に従えば、トランジ
スタ形成領域が第１、第２、第３、および第４のトラン
ジスタ形成領域の順に配置されており、同一導電型のト
ランジスタ形成領域が隣接して配置されるため、応じて
ＰＮ分離のための別のウェル領域を余分に形成する必要
がなく、ワードドライバの占有面積を低減することがで
きる。
【０４２９】請求項３９に係る発明に従えば、第１およ
び第２のトランジスタ形成領域におけるトランジスタの
配置と第４および第３のトランジスタ形成領域における
トランジスタの配置が第３および第４のトランジスタ形
成領域を中心として対称的に配置されているため、レイ
アウトが容易となるとともに効率的にトランジスタを配
置することができ、ワードドライバの占有面積を低減す
ることができる。
【０４３０】請求項４０に係る発明に従えば、第１のワ
ードドライバへ高電圧を伝達するサブ高電圧伝達線とグ
ローバル高電圧伝達線との間のスイッチングトランジス
タと第２のワードドライバへ高電圧を伝達するサブ高電
圧伝達線とグローバル伝達線との間のスイッチングトラ
ンジスタをそれぞれ別々に活性状態とするように構成し
たため、選択ワード線を含むグループに対してのみ高電
圧を印加することができ、応じて消費電流を低減するこ
とができる。
【０４３１】請求項４１に係る発明に従えば、所定の振
幅を有する第１のクロック信号に従ってチャージポンプ
動作を行なう第１のキャパシタと、この第１のキャパシ
タから伝達される電荷をノードへ伝達する絶縁ゲート型
電界効果トランジスタと、この第１の内部ノードを所定
電圧レベルにプリチャージする第１のプリチャージ素子
と、絶縁ゲート型電界効果トランジスタのゲート電極ノ
ードを第１の論理レベルの所定の電圧レベルにプリチャ
ージする第２のプリチャージ素子と、第１のクロック信
号と位相のずれた第２のクロック信号が第２の論理レベ
ルのときその出力ノード電圧レベルの信号を出力するド
ライブ素子と、このドライブ素子の出力に従ってチャー
ジポンプ動作を行なって絶縁ゲート型電界効果トランジ
スタのゲート電極ノードへ電荷を供給する第２のキャパ
シタとで内部電圧発生回路を構成したため、絶縁ゲート
型電界効果トランジスタのゲート電極ノードの電圧を振
幅を十分大きくすることができ、絶縁ゲート型電界効果
トランジスタを界して１クロックサイクルで多くの電荷
を出力ノードへ伝達することができ、効率的に電荷供給
動作を行なって内部電圧を発生することのできる内部電
圧発生回路を得ることができる。また、電荷を効率的に
出力ノードへ供給することができるため、内部電圧発生
回路の消費電流を低減することができる（電荷注入効率
が改善されるため、応じて１回のチャージポンプ動作よ
り多くの電荷が出力ノードへ供給されるため、少ないク
ロックサイクル数で所定電圧レベルの内部電圧を発生す
ることができるため）。
【０４３２】請求項４２の発明に従えば、ワードドライ
バの電源をサブ／メインの階層構造としたので、ワード
ドライバ部の消費電流を低減できかつ早いタイミングで
ワードドライバを駆動できる。
【０４３３】請求項４３に係る発明に従えば、各々に１
列のメモリセルが接続されるビット線対の低電位のビッ
ト線を活性化時低電位レベルへ駆動するセンスアンプを
活性化するための信号を発生するセンス活性化回路の電
源をメイン高電圧伝達線とサブ高電圧伝達線の階層構造
としたため、センス活性回路の消費電流を低減すること
ができるとともに、センスアンプを高速動作させること
ができる。
【０４３４】請求項４４に係る発明に従えば、各々に１
列のメモリセルが接続される複数のビット線対にそれぞ
れ対応して設けられ、活性化時対応のビット線の高電位
のビット線をハイレベルへ設定するセンスアンプを活性
化するためのセンス活性化回路をメイン高電圧伝達線お
よびサブ高電圧伝達線の階層構造としたため、提唱費電
流で高速でセンスアンプ活性化することのできるセンス
活性化回路を実現することができる。
【０４３５】請求項４５に係る発明に従えば、各々に１
列のメモリセルが接続される複数のビット線対各々に対
応して設けられ、活性化時対応のビット線対の高電位の
ビット線をハイレベルに維持するセンスアンプをスタン
バイ状態に維持するセンス活性制御回路の電源構成をメ
イン高電圧伝達線およびサブ高電圧伝達線の階層構造と
したため、スタンバイ時においてセンス活性制御回路の
消費電流を低減するとともにスタンバイ状態のセンスア
ンプのリーク電流を大幅に低減することができる。
【０４３６】請求項４６に係る発明に従えば、センスア
ンプとビット線対との間に設けられる接続ゲートを導通
状態とする接続制御信号を発生する回路の一方電源をメ
イン高電圧伝達線およびサブ電源電圧伝達線の階層構造
としたため、接続制御信号発生回路の消費電流を低減す
るとともに高速でセンスアンプとビット線対とを接続す
ることのできる高速動作するシェアードセンスアンプ配
置の半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体集積回
路装置の要部の構成を概略的に示す図である。
【図２】 図１に示す半導体集積回路装置の動作を概略
的に示す図である。
【図３】 図１に示す抵抗素子の構成の一例を示す図で
ある。
【図４】 図１に示す抵抗素子の他の構成を示す図であ
る。
【図５】 この発明の第２の実施例である半導体集積回
路装置の構成を概略的に示す図である。
【図６】 図５に示す半導体集積回路装置の動作を示す
信号波形図である。
【図７】 この発明の第３の実施例である半導体集積回
路装置の要部の構成を概略的に示す図である。
【図８】 図７に示す半導体集積回路装置の効果を説明
するための図である。
【図９】 図７に示すキャパシタの構成の一例を示す図
である。
【図１０】 この発明の第４の実施例である半導体集積
回路装置の構成を概略的に示す図である。
【図１１】 図１０に示す半導体集積回路装置の動作を
概略的に示す図である。
【図１２】 この発明の第５の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。
【図１３】 この発明の第６の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。
【図１４】 図１３に示す半導体集積回路装置の動作を
説明するための図である。
【図１５】 この発明の第７の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。
【図１６】 この発明の第８の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。
【図１７】 この発明の第９の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。
【図１８】 この発明の第１０の実施例である半導体集
積回路装置の要部の構成を概略的に示す図である。
【図１９】 図１８に示す半導体集積回路装置の出力ノ
ードの放電時の動作を示す図である。
【図２０】 図１８に示す半導体集積回路装置の出力ノ
ードの充電時の動作を示す図である。
【図２１】 図１８に示す半導体集積回路装置の動作を
示す信号波形図である。
【図２２】 この発明の第１１の実施例である半導体集
積回路装置の要部の構成を概略的に示す図である。
【図２３】 図２２に示す電流調整素子の動作特性を概
略的に示す図である。
【図２４】 この発明の第１２の実施例である半導体集
積回路装置の要部の構成を概略的に示す図である。
【図２５】 この発明の第１３の実施例である半導体集
積回路装置の要部の構成を概略的に示す図である。
【図２６】 図２５に示す半導体集積回路装置の１つの
ゲート回路およびそれに関連する電圧調整素子の断面構
造を概略的に示す図である。
【図２７】 図２５に示す電圧調整素子の導通時の状態
を概略的に示す図である。
【図２８】 この発明の第１３の実施例の変更例の構成
を概略的に示す図である。
【図２９】 図２５に示す電圧調整素子の製造工程を示
す図である。
【図３０】 図２５に示す電圧調整素子の製造工程を示
す図である。
【図３１】 図２５に示す電圧調整素子の製造工程を示
す図である。
【図３２】 この発明が適用される半導体記憶装置の全
体の構成を概略的に示す図である。
【図３３】 この発明の第１４の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図３４】 この発明の第１５の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図３５】 この発明の第１６の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図３６】 図３５に示す半導体記憶装置の動作を示す
信号波形図である。
【図３７】 図３５に示すレベル変換回路の構成の一例
を示す図である。
【図３８】 図３５に示す構成において利用される電源
投入検出信号を発生するための回路構成の一例を示す図
である。
【図３９】 図３５に示すリセット信号を発生するため
の回路構成を示す図である。
【図４０】 この発明の第１７の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４１】 この発明の第１８の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４２】 この発明の第１９の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４３】 この発明の第２０の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４４】 この発明の第２１の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４５】 この発明の第２２の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４６】 図４５に示す構成の動作を示す信号波形図
である。
【図４７】 この発明の第２３の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４８】 図４７に示すロウデコーダ、ウェイデコー
ダおよびワードドライバの平面レイアウトを示す図であ
る。
【図４９】 図４８に示すレイアウトにおける図２０に
関連するロウデコーダおよびウェイデコーダおよびワー
ドドライバのトランジスタの配置およびメインＶｐｐ線
およびサブＶｐｐ線の配置を示す図である。
【図５０】 この発明の第２３の実施例の変更例のレイ
アウトを示す図である。
【図５１】 この発明の第２４の実施例である半導体記
憶装置の全体の構成を概略的に示す図である。
【図５２】 図５１に示す半導体記憶装置におけるサブ
Ｖｐｐ線の分散配置を示す図である。
【図５３】 図５２に示すグループ選択信号を発生する
ための構成の一例を示す図である。
【図５４】 この発明の第２５の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図５５】 図５４に示す１つのメモリグループにおけ
るサブＶｐｐ線の配置を例示的に示す図である。
【図５６】 図５５に示すワードドライバの配置におけ
るＸデコーダの出力信号の分配配置を示す図である。
【図５７】 図５４に示す半導体記憶装置におけるメモ
リセルグループにおけるサブＶｐｐ線の他の配置を示す
図である。
【図５８】 図５４に示すメモリセルグループにおける
サブＶｐｐ線のさらに他の配置を示す図である。
【図５９】 この発明の第２６の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図６０】 図５９に示す制御回路の具体的構成を示す
図である。
【図６１】 図５９に示す制御回路の第２の具体的構成
を示す図である。
【図６２】 図５９に示す制御回路の第３の具体的構成
を示す図である。
【図６３】 図６２に示す負電圧伝達線に対して設けら
れるスイッチングトランジスタに対して与えられるグル
ープ選択信号のレベル変換を行なうための回路構成の一
例を示す図である。
【図６４】 図６２に示すセンスアンプ活性回路へ与え
られるセンスタイミング信号のレベル変換を行なうため
の回路構成の一例を示す図である。
【図６５】 図５９に示す制御回路のさらに他の構成を
示す図である。
【図６６】 図５９に示す制御回路のさらに他の構成を
示す図である。
【図６７】 この発明の第２７の実施例の半導体記憶装
置における１つのメモリブロックおけるサブＶｐｐ線と
制御回路の分散配置を示す図である。
【図６８】 この発明において利用される高電圧発生回
路の構成および動作を示す信号波形図である。
【図６９】 図６８（Ａ）に示すプリチャージ素子の構
成の例を示す図である。
【図７０】 この発明の半導体記憶装置において利用さ
れる負電圧発生回路の構成の一例を示す図である。
【図７１】 従来の論理ゲートの構成の一例を示す図で
ある。
【図７２】 従来の論理ゲート回路の問題点を説明する
ためのドレイン電流−ゲート／ソース電圧特性を示す図
である。
【図７３】 従来の階層電源構成を示す図である。
【図７４】 図７３に示す階層電源構成の動作を説明す
るための波形図である。
【符号の説明】
１００ メイン電源線、１１０ サブ電源線、Ｇ ゲー
ト回路、Ｃ キャパシタ、ＰＷａ〜ＰＷｃ スイッチン
グトランジスタ、Ｇａ〜Ｇｃ ゲート回路、１３０ａ〜
１３０ｃ 電圧調整回路、Ｒｌ 抵抗素子、１３０ 電
源線、１４０メイン接地線、１４５，１５０ サブ接地
線、１４５ａ〜１４５ｃ 調整回路、１５０ａ〜１５０
ｃ サブ接地線、ＰＷ，ＮＷ スイッチング素子、１６
０，１６１ 電圧クランプ素子、１６２，１６２ａ，１
６２ｂ，１６３，１６３ａ，１６３ｂ 電流調整素子、
１６７ａ，１６７ｂ，１６８ａ，１６８ｂ，１６７，１
６８ 可変抵抗特性を備えるトランジスタ素子、ＰＴ
１，ＰＴ２，ＮＴ１，ＮＴ２ パンチスルー現象を生じ
させるトランジスタ、３００ メモリセルアレイ、３０
２ アドレスバッファ、３０４ ロウデコード回路、３
０６ ワード線ドライブ回路、３１４ Ｖｐｐ発生回
路、３１６ Ｖｂｂ発生回路、３２０ メインｐｐ線、
３３０ａ，３３０ｂ，３３０ｃ サブＶｐｐ線、ＷＤａ
０〜ＷＤａ２，ＷＤｂ０〜ＷＤｂ２ ワードドライバ、
ＰＷａ，ＰＷｂ スイッチングトランジスタ、Ｒａ，Ｒ
ｂ 抵抗素子、ＣＣａ〜ＣＣｃ 電流調整用トランジス
タ、３５２ａ，３５２ｂ，３５２ｃ スイッチングトラ
ンジスタ、３６５ａ，３６５ｂ，３６５ｃ 電流調整素
子、３６０ａ，３６０ｂ，３６０ｃ 接続制御用トラン
ジスタ、３６１ａ，３６１ｂ，３６１ｃ 所定電圧伝達
用トランジスタ、３６３ａ，３６３ｂ，３６３ｃ 所定
電圧伝達用トランジスタ、３７０ 電源線、３７５接続
制御用トランジスタ、３４０ ＯＲ回路、ＷＤＡ，ＷＤ
Ｂ ワードドライバ、ＷＡａ，ＷＡｂ ウェイデコー
ダ、ＲＤ ロウデコーダ、ＷＬＡ，ＷＡＢワード線、Ｂ
Ｌ，／ＢＬ ビット線、４１０Ｎ センスアンプ、４１
２Ｐ センスアンプ、４１４ イコライズ回路、４５０
ロウデコーダ形成領域、４５２第１のトランジスタ形
成領域、４５４ 第２のトランジスタ形成領域、４５６
第３のトランジスタ形成領域、４５８ 第４のトランジ
スタ形成領域、４７０，４７７ サブＶｐｐ線、４７
１，４７８ メインＶｐｐ線、４７４，４７５ ウェイ
アドレスバッファ信号伝達線、４７２，４７９ プリチ
ャージ信号伝達信号線、４８０ グローバルＶｐｐ線、
ＲＲａ，ＲＲｂ 抵抗素子、ＰＷＡ，ＰＷＢスイッチン
グトランジスタ、ＭＢ００〜ＭＢ３５ メモリアレイ、
ＳＡ００〜ＳＡ３６ センスアンプ体、ＷＤ００〜ＷＤ
３５ ワードドライバ群、＃Ａ１〜＃Ａｎ，＃Ｂ１，＃
Ｂｎ デコーダ・ドライバ群、ＰＷ＃１Ａ〜ＰＷ＃ｎ
Ａ，ＰＷ＃１Ｂ〜ＰＷ＃ｎＢ スイッチングトランジス
タ、ＮＢＫ００〜ＮＢＫ３３メモリセルブロック、ＰＷ
＃０〜ＰＷ＃３ スイッチングトランジスタ、ＭＧＢ０
〜ＭＧＢ３ メモリセルグループ、＃Ａ００〜＃Ａ３３
ワードドライバ群、５００ メインＶｐｐ線、５０２
サブＶｐｐ線、５１２−０〜５１２−２ ローカルＶ
ｐｐ線、ＷＤ＃００〜ＷＤ＃１３ ワードドライバ、５
２２−０〜５２２−３ ローカルＶｐｐ線、ＭＢ０Ｒ〜
ＭＢｎＲ，ＭＢ０Ｌ〜ＭＢｎＬ メモリセルアレイ、Ｓ
Ａ＃０Ｒ〜ＳＡ＃ｍＲ，ＳＡ＃０Ｌ〜ＳＡ＃ｍＬ セン
スアンプ帯、６１２Ｌ０〜６１２Ｌｍ，６１２Ｒ０〜６
１２Ｒｍ 制御回路、ＰＷ＃０Ｒ〜ＰＷ＃ｒＲ，ＰＷ＃
０Ｌ〜ＰＷ＃ｒＬ スイッチングトランジスタ、５９０
Ｖｐｐ発生回路、６００ メインＶｐｐ線、６０２Ｒ
０，６０２Ｒｒ，６０２Ｌ０，６０２Ｌｒ サブＶｐｐ
線、６１２ａ センスアンプ活性回路、ＰＷ＃ａスイッ
チングトランジスタ、ＮＳＡ センスアンプ、６１２ｂ
センスアンプ活性回路、ＰＷ＃ｂ スイッチングトラ
ンジスタ、ＰＳＡ アクティブ・リストア回路（Ｐセン
スアンプ）、ＰＳＴ３ センスアンプ活性化トランジス
タ、６１２ｃ センスアンプ活性回路、ＰＷ＃ｃ スイ
ッチングトランジスタ、ＮＷ＃ スイッチングトランジ
スタ、６５０ メインＶｂｂ線、６５２ サブＶｂｂ
線、６９０ センス・リストア回路、６９２ イコライ
ズ回路、６１２ｄ センス接続制御回路、ＰＷ＃ｄ ス
イッチングトランジスタ、６１２ｅ イコライズ制御回
路、ＰＷ＃ｅ スイッチングトランジスタ、ＮＥＱ１〜
ＮＥＱ３ イコライズ／プリチャージ用トランジスタ、
６１２Ａａ〜６１２Ａｄ，６１２Ｂａ〜６１２Ｂｄ 制
御回路、６０２Ａ，６０２Ｂ サブＶｐｐ線、ＭＢＡａ
〜ＭＢＡｄ，ＭＢＢａ〜ＭＢＢｄ メモリセルブロッ
ク、７１０ インバータ、７１２ キャパシタ、７１４
絶縁ゲート型電界効果トランジスタ、７１６ インバ
ータ、７１８キャパシタ、７２０，７２２ プリチャー
ジ素子，７５０ インバータ、７５２ キャパシタ、７
５４ 絶縁ゲート型電界効果トランジスタ、７５６ イ
ンバータ、７５８ キャパシタ、７６０，７６２ プリ
チャージ素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8238 27/092 27/108 21/8242 Ｈ０１Ｌ 27/04 Ｂ 27/08 ３２１ Ｌ 7735−4Ｍ 27/10 ６８１ Ｆ

Claims (46)

    【特許請求の範囲】
  1. 【請求項１】 第１の論理レベルの電圧を伝達するメイ
    ン電圧伝達線と、 サブ電圧伝達線と、 前記メイン電圧伝達線と前記サブ電圧伝達線との間に接
    続される抵抗素子と、 前記サブ電圧伝達線と第２の論理レベルの電圧を供給す
    るノードとの間に接続される、絶縁ゲート型電界効果ト
    ランジスタで構成されるキャパシタと、 前記サブ電圧伝達線上の電圧を一方動作電源電圧として
    動作し、与えられた信号に所定の論理処理を施して出力
    するゲート回路とを備える、半導体集積回路装置。
  2. 【請求項２】 第１の論理レベルの電圧を伝達するメイ
    ン電圧伝達線と、 複数のサブ電圧伝達線と、 前記複数のサブ電圧伝達線各々と前記メイン電圧伝達線
    との間に接続される複数の抵抗素子と、 前記複数のサブ電圧伝達線各々に対応してグループに分
    割され、各々が対応のサブ電圧伝達線上の電圧を一方動
    作電源電圧として動作し、与えられた信号に所定の論理
    処理を施して出力する複数のゲート回路とを備える、半
    導体集積回路装置。
  3. 【請求項３】 前記複数のサブ電圧伝達線各々に対応し
    て設けられ、各々が対応のサブ電圧伝達線に接続される
    一方電極ノードと第２の論理レベルの電圧を受ける他方
    電極ノードとを有する、絶縁ゲート型電界効果トランジ
    スタで構成される複数のキャパシタをさらに備える、特
    許請求の範囲第２項記載の半導体集積回路装置。
  4. 【請求項４】 第１の論理レベルの電圧を伝達する第１
    のメイン電圧伝達線と、 複数の第１のサブ電圧伝達線と、 前記複数の第１のサブ電圧伝達線各々と前記第１のメイ
    ン電圧伝達線との間に接続される複数の第１の抵抗素子
    と、 第２の論理レベルの電圧を伝達する第２のメイン電圧伝
    達線と、 前記複数の第１のサブ電圧伝達線に対応して配置される
    複数の第２のサブ電圧伝達線と、 前記複数の第２のサブ電圧伝達線各々と前記第２のメイ
    ン電圧伝達線との間にそれぞれ接続される複数の第２の
    抵抗素子と、 前記複数の第１のサブ電圧伝達線および前記複数の第２
    のサブ電圧伝達線の対各々に対応して複数のグループに
    分割され、各々が対応の第１および第２のサブ電圧伝達
    線上の電圧を一方および他方動作電源電圧として動作
    し、かつ与えられた信号に所定の論理処理を施して出力
    する複数のゲート回路を備える、半導体集積回路装置。
  5. 【請求項５】 前記複数の第１のサブ電圧伝達線各々に
    対応して設けられ、各々が対応の第１のサブ電圧伝達線
    に接続される一方電極ノードと前記第２の論理レベルの
    電圧を受ける他方電極ノードとを有しかつ絶縁ゲート型
    電界効果トランジスタで構成される複数の第１のキャパ
    シタと、 前記複数の第２のサブ電圧伝達線各々に対応して設けら
    れ、各々が、対応の第２のサブ電圧伝達線に接続される
    一方電極ノードと前記第１の論理レベルの電圧を受ける
    他方電極ノードとを有しかつ絶縁ゲート型電界効果トラ
    ンジスタで構成される複数の第２のキャパシタとをさら
    に備える、特許請求の範囲第４項記載の半導体集積回路
    装置。
  6. 【請求項６】 第１の論理レベルの電圧を供給するメイ
    ン電圧伝達ノードと、 サブ電圧伝達ノードと、 第２の論理レベルの電圧を供給する電圧供給ノードと、 前記サブ電圧伝達ノード上の電圧と前記電圧供給ノード
    上の電圧とを両動作電源電圧として動作し、与えられた
    信号に所定の論理処理を施して出力する論理ゲートと、 前記サブ電圧伝達ノードと前記メイン電圧伝達ノードと
    の間に接続され、前記論理ゲートの出力信号が前記第１
    の論理レベルのときその抵抗値が低下するトランジスタ
    素子とを備える、半導体集積回路装置。
  7. 【請求項７】 前記トランジスタ素子は、デプレション
    型の絶縁ゲート型電界効果トランジスタである、特許請
    求の範囲第６項記載の半導体集積回路装置。
  8. 【請求項８】 しきい値電圧を有し、前記メイン電圧伝
    達ノードと前記サブ電圧伝達ノードとの間に接続されか
    つそのゲートに前記メイン電圧伝達ノード上の電圧と前
    記しきい値電圧の和と前記メイン電圧伝達ノード上の電
    圧との間の電圧を受ける絶縁ゲート型電界効果トランジ
    スタをさらに備える、特許請求の範囲第６項記載の半導
    体集積回路装置。
  9. 【請求項９】 前記第２の論理レベルの電圧を伝達する
    第２のメイン電圧伝達線と、 前記第２のメイン電圧伝達線と前記電圧供給ノードとの
    間に設けられ、前記論理ゲートの出力信号が前記第２の
    論理レベルのときその抵抗値が小さくなる第２のトラン
    ジスタ素子をさらに備える、特許請求の範囲第６項記載
    の半導体集積回路装置。
  10. 【請求項１０】 しきい値電圧を有し、前記第２のメイ
    ン電圧伝達線と前記電圧供給ノードとの間に接続され、
    そのゲートに前記第２のメイン電圧伝達線上の電圧と前
    記しきい値電圧との和と前記第２のメイン電圧伝達線上
    の電圧との間のレベルを受ける絶縁ゲート型電界効果ト
    ランジスタをさらに備える、特許請求の範囲第９項記載
    の半導体集積回路装置。
  11. 【請求項１１】 第１の論理レベル電圧を供給するメイ
    ン電圧伝達ノードと、 サブ電圧伝達給ノードと、 第２の論理レベルの電圧を供給する電圧供給ノードと、 前記サブ電圧伝達ノードの電圧と前記電圧供給ノードの
    電圧とを動作電源電圧として動作し、与えられた信号に
    所定の論理処理を施して出力する論理ゲートと、 前記メイン電圧伝達ノードと前記サブ電圧伝達給ノード
    との間に接続されかつそのゲートが前記サブ電圧伝達給
    ノードに接続され、前記メイン電圧伝達ノードの電圧と
    前記サブ電圧伝達ノードの電圧の差が所定値以上となる
    とパンチスルー現象を生じさせる絶縁ゲート型電界効果
    トランジスタとを備える、半導体集積回路装置。
  12. 【請求項１２】 前記第２の論理レベルの電圧を供給す
    る第２のメイン電圧伝達ノードと、 前記電圧供給ノードに接続される一方導通電極ノード
    と、前記第２のメイン電圧伝達ノードに接続される他方
    導通電極ノードと、前記電圧供給ノードに接続されるゲ
    ート電極ノードとを有し、前記電圧供給ノードの電圧と
    前記第２のメイン電圧伝達ノードの電圧の差が所定値以
    上となるとパンチスルー現象を生じさせる第２の絶縁ゲ
    ート型電界効果トランジスタをさらに備える、特許請求
    の範囲第１１項記載の半導体集積回路装置。
  13. 【請求項１３】 第１導電型の半導体基板領域上に互い
    に離れた第１および第２のゲート電極層を同時に形成す
    るステップと、 前記第１および第２のゲート電極層をマスクとしてイオ
    ン注入して不純物領域を形成し、前記第１および第２の
    ゲート電極層の間の基板領域に形成された不純物領域を
    共有する第１および第２の絶縁ゲート型電界効果トラン
    ジスタを形成するステップと、 前記第１の絶縁ゲート型電界効果トランジスタ形成領域
    をマスク層で被覆するステップと、 前記第２の絶縁ゲート型電界効果トランジスタに対し、
    前記第２のゲート電極層をマスクとして斜め方向のイオ
    ン注入を行なって前記第２の絶縁ゲート型電界効果トラ
    ンジスタの不純物領域の間の距離を小さくするステップ
    と、 前記第１のゲート電極層と信号入力ノードを相互接続
    し、前記第２の絶縁ゲート型電界効果トランジスタの前
    記第２のゲート電極層と前記第１および第２のゲート電
    極層の間の不純物領域とを相互接続しかつさらに、前記
    第２の絶縁ゲート型電界効果トランジスタの残りの不純
    物領域と第１論理レベルの電圧を供給するノードとを接
    続するステップとを備える、半導体集積回路装置の製造
    方法。
  14. 【請求項１４】 電源投入検出信号に応答して、所定期
    間前記複数のサブ電圧伝達線を相互接続する手段をさら
    に備える、特許請求の範囲第２項記載の半導体集積回路
    装置。
  15. 【請求項１５】 電源投入検出信号に応答して所定期間
    前記複数のサブ電圧伝達線各々と前記メイン電圧伝達線
    とを相互接続する手段をさらに備える、特許請求の範囲
    第２項記載の半導体集積回路装置。
  16. 【請求項１６】 電源投入検出信号に応答して、所定期
    間前記複数のサブ電圧伝達線を相互接続しかつ前記複数
    のサブ電圧伝達線の１つを前記メイン電圧伝達線へ接続
    する手段をさらに備える、特許請求の範囲第２項記載の
    半導体集積回路装置。
  17. 【請求項１７】 前記複数のサブ電圧伝達線の各々と前
    記メイン電圧伝達線との間に設けられ、電源投入検出信
    号とサブ電圧伝達線を特定するグループ特定信号のいず
    れか一方の活性化時に導通するスイッチングトランジス
    タをさらに備える、請求項２記載の半導体集積回路装
    置。
  18. 【請求項１８】 前記メイン電圧伝達線は、動作電源電
    圧よりも高い電圧を伝達する、特許請求の範囲第１４項
    ないし第１７項のいずれかに記載の半導体集積回路装
    置。
  19. 【請求項１９】 電源電圧を伝達する電源電圧伝達線
    と、 前記複数のサブ電圧伝達線の各々と前記電源電圧伝達線
    の間に設けられ、前記電源投入検出信号の非活性化時に
    各前記サブ電圧伝達線と前記電源電圧伝達線とを接続す
    る手段をさらに備える、特許請求の範囲第１８項記載の
    半導体集積回路装置。
  20. 【請求項２０】 前記複数のサブ電圧伝達線各々に対し
    て設けられ、電源投入検出信号に応答して所定期間対応
    のサブ電圧伝達線へ電源投入時前記メイン電圧伝達線上
    の電圧と同じ方向へ変化する電圧を伝達する複数のスイ
    ッチングトランジスタをさらに備える、特許請求の範囲
    第２項記載の半導体集積回路装置。
  21. 【請求項２１】 第１の論理レベルの電圧を伝達するメ
    イン電圧伝達線と、 複数のサブ電圧伝達線と、 前記複数のサブ電圧伝達線の各々に対応してグループ化
    され、各々が与えられた信号に所定の論理処理を施して
    出力する複数のゲート回路と、 前記複数のサブ電圧伝達線各々に対応して設けられ、サ
    ブ電圧伝達線を特定するグループ特定信号に応答して対
    応のサブ電圧伝達線を前記メイン電圧伝達線へ接続する
    複数の第１のスイッチングトランジスタと、 前記複数のサブ電圧伝達線各々に対応して設けられ、前
    記グループ特定信号の非活性化時、対応のサブ電圧伝達
    線へ前記第１の論理レベルの電圧よりも第２の論理レベ
    ルに近い電圧を伝達する複数の第２のスイッチングトラ
    ンジスタを備える、半導体集積回路装置。
  22. 【請求項２２】 行列状に配列される複数のメモリセル
    を有するメモリアレイと、 各前記行に対応して配設され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 与えられたアドレス信号をデコードし、該デコード結果
    に従ってアドレス指定されたワード線を選択するための
    ワード線選択信号を発生するロウデコーダをさらに備
    え、 前記複数のゲート回路は、前記複数のワード線各々に対
    応して設けられ、前記ロウデコーダの出力するワード線
    選択信号が対応のワード線を指定するときに対応のワー
    ド線上へ対応のサブ電圧伝達線上の電圧を伝達するワー
    ドドライバである、特許請求の範囲第２項ないし第５項
    および第１４項ないし第２１項のいずれかに記載の半導
    体集積回路装置。
  23. 【請求項２３】 前記複数のワード線の各々は、さらに
    複数のブロックに分割され、 前記ワードドライバは、前記複数のブロックに分割され
    たワード線各々に対応して設けられる、特許請求の範囲
    第２２項記載の半導体集積回路装置。
  24. 【請求項２４】 各々が、行列状に配列される複数のメ
    モリセルを有する複数のメモリグループを含むメモリア
    レイを備え、前記複数のメモリグループの各々は前記複
    数のサブ電圧伝達線それぞれに対応し、 各前記列に対応して配列され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 隣接するメモリグループの間に対応のメモリグループの
    各ビット線対に対応して配置され、対応のビット線対の
    電位を差動的に増幅するための複数のセンスアンプと、 各前記ビット線対に対応して設けられ、接続制御信号に
    応答して対応のビット線対と対応のセンスアンプとを接
    続する複数の接続ゲートとをさらに備え、 前記複数のゲート回路の各々は、前記接続ゲートへ前記
    サブ電圧伝達線上の第１の論理レベルの電圧を前記接続
    制御信号として伝達するための接続制御信号発生回路で
    ある、特許請求の範囲第２項ないし第５項および第１４
    項ないし第２１項のいずれかに記載の半導体集積回路装
    置。
  25. 【請求項２５】 前記複数の列の各々はさらに複数のブ
    ロックに分割され、前記接続制御信号発生回路は、前記
    複数のブロックの各々に対応して設けられる、特許請求
    の範囲第２４項記載の半導体集積回路装置。
  26. 【請求項２６】 各々が、行列状に配列される複数のメ
    モリセルを有しかつ前記サブ電圧伝達線のグループに対
    応してグループ化される複数の列グループを含むメモリ
    アレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記ビット線対に対応して配置され、イコライズ信号
    に応答して対応のビット線対の各ビット線を所定の電圧
    レベルに設定する複数のイコライズ／プリチャージ回路
    をさらに備え、 前記複数のゲート回路は、対応のサブ電圧伝達線上の第
    １の論理レベルの電圧を活性状態のイコライズ信号とし
    て対応のグループのイコライズ／プリチャージ回路へ伝
    達するイコライズ信号発生回路である、特許請求の範囲
    第２項のないし第５項および第１４項ないし第２１項の
    いずれかに記載の半導体集積回路装置。
  27. 【請求項２７】 前記複数のメモリグループ各々におい
    て、複数の列はさらに複数の列ブロックに分割され、前
    記イコライズ信号発生回路は各前記列ブロックに対応し
    て配置される、特許請求の範囲第２６項記載の半導体集
    積回路装置。
  28. 【請求項２８】 各々が、行列状に配列される複数のメ
    モリセルを有しかつ前記複数のサブ電圧伝達線のグルー
    プに対応してグループ化される複数の列グループを含む
    メモリアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記ビット線対に対して設けられ、活性化時対応のビ
    ット線対の低電位のビット線を第２の論理レベルの電圧
    へ放電する複数のセンスアンプとをさらに備え、 前記ゲート回路の各々は、活性化時対応のサブ電圧伝達
    線上の第１の論理レベルの電圧を対応の列グループのセ
    ンスアンプへ活性化信号として印加するセンスアンプ活
    性化回路である、特許請求の範囲第２項ないし第５項、
    第１０項、第１４項、および第１８項ないし第２１項の
    いずれかに記載の半導体集積回路装置。
  29. 【請求項２９】 各前記列グループにおいて、前記複数
    の列がさらに複数のブロックに分割され、前記センスア
    ンプ活性化回路は、各前記ブロックに対応して配置され
    る、特許請求の範囲第２８項記載の半導体集積回路装
    置。
  30. 【請求項３０】 各々が、行列状に配列される複数のメ
    モリセルを有しかつ前記複数のサブ電圧伝達線のグルー
    プに対応して配置される複数のグループを含むメモリア
    レイと、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記ビット線対に対応して設けられ、活性化時、対応
    のビット線対の高電位のビット線を第１の論理レベルの
    電圧レベルに設定する複数のセンスアンプをさらに備
    え、 前記ゲート回路の各々は、対応のサブ電圧伝達線上の第
    １の論理レベルの電圧を対応の列グループのセンスアン
    プへスタンバイ時に伝達して対応のセンスアンプを非活
    性状態に維持するセンスアンプ活性制御回路である、特
    許請求の範囲第２項ないし第５項および第１４項ないし
    第２１項のいずれかに記載の半導体集積回路装置。
  31. 【請求項３１】 各前記グループにおいて、前記複数の
    列はさらに複数の列ブロックに分割され、前記センスア
    ンプ活性制御回路は各ブロックに対応して配置される、
    特許請求の範囲第３０項記載の半導体集積回路装置。
  32. 【請求項３２】 各々が、行列状に配列される複数のメ
    モリセルを有しかつ前記複数のサブ電圧伝達線に対応し
    て設けられる複数の列グループを含むメモリセルアレイ
    と、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数のビット線対と、 各前記複数のビット線対に対して設けられ、活性化時対
    応のビット線対の高電位のビット線を第２の論理レベル
    の電圧レベルに設定する複数のセンスアンプと、 前記複数のセンスアンプ各々に対して設けられ、導通
    時、前記第２の論理レベルの電圧を対応のセンスアンプ
    に供給して対応のセンスアンプを活性化する複数のセン
    スアンプ活性化トランジスタとをさらに備え、前記複数
    のゲート回路は、活性化時対応のサブ電圧伝達線上の第
    １の論理レベルの電圧を対応のグループのセンスアンプ
    活性化トランジスタへ与えて導通状態とするセンス制御
    回路である、特許請求の範囲第２項ないし第５項および
    第１４項ないし第２１項のいずれかに記載の半導体集積
    回路装置。
  33. 【請求項３３】 前記第１の論理レベルの電圧は負電圧
    である、特許請求の範囲第３２項記載の半導体集積回路
    装置。
  34. 【請求項３４】 各前記列グループにおいて、前記複数
    の列は、さらに複数の列ブロックに分割され、 前記センス制御回路は、各ブロックに対応して配置され
    る、特許請求の範囲第３１項または第３２項に記載の半
    導体集積回路装置。
  35. 【請求項３５】 行列状に配列される複数のメモリセル
    を有するメモリアレイと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 各々が２本のワード線に対応して設けられ、与えられた
    第１のアドレス信号をデコードし、該デコード結果を示
    すデコード信号を出力する複数のデコーダと、 前記複数のデコーダ各々に対応して設けられ、対応のデ
    コーダの出力するデコード信号と第２のアドレス信号と
    に従って、対応の２本のワード線の第１のワード線へ高
    電圧を伝達する複数の第１のワードドライバと、 動作電源電圧よりも高い高電圧を供給するグローバル高
    電圧供給線と、 前記グローバル高電圧供給線から前記高電圧を供給さ
    れ、前記複数の第１のワードドライバへ前記高電圧を供
    給する第１のサブ高電圧伝達線と、 前記グローバル高電圧供給線と前記第１サブ高電圧伝達
    線との間に接続され、第１の制御信号に応答して導通す
    る第１のスイッチングトランジスタと、 前記複数のデコーダ各々に対応して配置されかつ対応の
    デコーダおよび対応の第１のワードドライバと行方向に
    おいて整列して配列され、前記対応のデコーダの出力信
    号と前記第２のアドレス信号の補の信号とに従って対応
    の２本のワード線の第２のワード線へ前記高電圧を伝達
    するための複数の第２のワードドライバと、 前記グローバル高電圧供給線から高電圧を供給され、前
    記複数の第２のワードドライバへ前記高電圧を供給する
    第２のサブ高電圧伝達線と、 前記グローバル高電圧供給線と前記第２のサブ高電圧伝
    達線との間に接続され、第２の制御信号に応答して導通
    する第２のスイッチングトランジスタとを備える、半導
    体集積回路装置。
  36. 【請求項３６】 行列状に配列される複数のメモリセル
    を有するメモリアレイと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 ２本のワード線の組各々に対応して配置され、各々が１
    つのワード線の組を特定する第１のアドレス信号をデコ
    ードし、該デコード結果を示すデコード信号を出力する
    複数のデコーダと、 高電圧発生回路により発生された高電圧を伝達するグロ
    ーバル高電圧供給線と、 前記グローバル高電圧供給線から高電圧を供給され、該
    供給された高電圧を伝達する、前記第１および第２のメ
    イン高電圧伝達線と平行にかつ離れて配置される第１お
    よび第２のサブ高電圧伝達線と、 前記グローバル高電圧供給線と前記第１および第２のサ
    ブ高電圧伝達線との間にそれぞれ接続され、導通時前記
    グローバル高電圧供給線と対応のサブ高電圧伝達線とを
    接続する第１および第２のスイッチングトランジスタ
    と、 前記複数のデコーダ各々に対応して設けられかつ行方向
    に整列して配置される第１および第２のワードドライバ
    形成領域とを備え、 前記第１のワードドライバ形成領域は、プリチャージ信
    号に応答して第１の内部ノードを前記第１のメイン高電
    圧伝達線上の電圧レベルへプリチャージする第１の第１
    導電型の絶縁ゲート型電界効果トランジスタと、対応の
    ワード線の組の第１のワード線の電位に応答して前記第
    １の内部ノードを前記第１のメイン高電圧伝達線上の電
    圧レベルへ充電する第２の第１導電型の絶縁ゲート型電
    界効果トランジスタと、前記第１の内部ノード上の電圧
    に応答して前記第１のワード線へ前記第１のサブ高電圧
    伝達線上の電圧を伝達する第３の第１導電型の絶縁ゲー
    ト型電界効果トランジスタが形成される第１のトランジ
    スタ形成領域と、各ワード線の組において第１および第
    ２のワード線の一方を指定する第２のアドレス信号に応
    答し対応のデコーダの出力信号を前記第１の内部ノード
    へ伝達する第２導電型の絶縁ゲート型電界効果トランジ
    スタが形成される第２のトランジスタ形成領域とを備
    え、 前記第２のワードドライバ形成領域は、前記プリチャー
    ジ信号に応答して第２の内部ノードを前記第２のメイン
    高電圧伝達線上の電圧レベルへプリチャージする第４の
    第１導電型の絶縁ゲート型電界効果トランジスタと、該
    対応のワード線の組の第２のワード線の電位に応答して
    前記第２の内部ノードを前記第２のメイン高電圧伝達線
    上の電圧レベルへ充電する第５の第１導電型の絶縁ゲー
    ト型電界効果トランジスタと、前記第２の内部ノード上
    の電圧に応答して前記第２のワード線へ前記第２のサブ
    高電圧伝達線上の電圧を伝達する第６の第１導電型の絶
    縁ゲート型電界効果トランジスタが形成される第３のト
    ランジスタ形成領域と、前記第２のアドレス信号に応答
    して対応のロウデコーダの出力信号を前記第２の内部ノ
    ードへ伝達する第２の第２導電型の絶縁ゲート型電界効
    果トランジスタが形成される第４のトランジスタ形成領
    域とを備える、半導体集積回路装置。
  37. 【請求項３７】 前記第２のトランジスタ形成領域は、
    前記第１の内部ノードの電位に応答して対応の第１のワ
    ード線を接地電位レベルへ放電する第２の第２導電型の
    絶縁ゲート型電界効果トランジスタを含み、 前記第４のトランジスタ形成領域は、前記第２の内部ノ
    ードの電位に応答して対応の第２のワード線を接地電位
    レベルへ放電する第４の第２導電型の絶縁ゲート型電界
    効果トランジスタを含む、特許請求の範囲第３６項記載
    の半導体集積回路装置。
  38. 【請求項３８】 前記第１、第２、第４、および第３の
    トランジスタ形成領域がこの順に対応のデコーダから対
    応のワード線の組へ向かって配列される、特許請求の範
    囲第３７項記載の半導体集積回路装置。
  39. 【請求項３９】 前記第１および第２のトランジスタ形
    成領域におけるトランジスタの配置と前記第３および第
    ４のトランジスタ形成領域のトランジスタの配置とは、
    前記第２のトランジスタ形成領域と前記第４のトランジ
    スタ形成領域との間の領域に関して対称的である、特許
    請求の範囲第３８項記載の半導体集積回路装置。
  40. 【請求項４０】 前記第１および第２の制御信号は、動
    作時、前記第２のアドレス信号に従って一方が活性状態
    とされて前記第１および第２のスイッチングトランジス
    タの一方が導通状態とされる、特許請求の範囲第３５項
    または第３６項に記載の半導体集積回路装置。
  41. 【請求項４１】 所定の振幅を有する第１のクロック信
    号を受ける一方電極ノードと内部ノードに接続される他
    方電極ノードとを有する第１のキャパシタと、 前記内部ノードに接続される一方導通電極ノードと、出
    力ノードに接続される他方導通電極ノードと、ゲート電
    極とを有する絶縁ゲート型電界効果トランジスタと、 前記内部ノードを第１の論理レベルの所定の電圧レベル
    にプリチャージする第１のプリチャージ素子と、 前記絶縁ゲート型電界効果トランジスタのゲート電極ノ
    ードを前記第１の論理レベルの所定の電圧レベルへプリ
    チャージする第２のプリチャージ素子と、 前記第１のクロック信号と位相の異なる第２のクロック
    が第２の論理レベルのとき前記出力ノードの電圧レベル
    の信号を出力するドライブ素子と、 前記ドライブ素子の出力に接続される一方電極ノードと
    前記絶縁ゲート型電界効果トランジスタのゲート電極ノ
    ードに接続される他方電極ノードとを有する第２のキャ
    パシタとを備え、 前記絶縁ゲート型電界効果トランジスタは、前記ドライ
    ブ素子が前記出力ノードの電圧レベルの信号を出力する
    とき導通する、内部電圧発生回路。
  42. 【請求項４２】 前記ゲート回路の各々は、各々に１行
    のメモリセルが接続されるワード線を選択状態へ駆動す
    るためのワードドライバである、請求項６ないし１２の
    いずれかに記載の半導体集積回路装置。
  43. 【請求項４３】 前記ゲート回路の各々は、活性化時、
    １列のメモリセルが接続されるビット線対の低電位のビ
    ット線を放電するセンスアンプを活性化するためのセン
    スアンプ活性化信号を発生する回路である、請求項６な
    いし１２のいずれかに記載の半導体集積回路装置。
  44. 【請求項４４】 前記ゲート回路の各々は、活性化時、
    １列のメモリセルが接続されるビット線対の高電位のビ
    ット線を所定の高電位に維持するセンスアンプを活性化
    するためのセンス活性化信号を発生する回路である、請
    求項６ないし１２のいずれかに記載の半導体集積回路装
    置。
  45. 【請求項４５】 前記ゲート回路の各々は、活性化時１
    列のメモリセルが接続されるビット線対の高電位のビッ
    ト線を所定の高電位に維持するセンスアンプをスタンバ
    イ状態に維持するためのセンス制御信号を発生する回路
    である、請求項６ないし１２のいずれかに記載の半導体
    集積回路装置。
  46. 【請求項４６】 前記ゲート回路の各々は、１列のメモ
    リセルが接続されるビット線対とこのビット線対の電位
    差を増幅するセンスアンプとの間に接続される接続ゲー
    トの導通／非導通を制御する信号を発生する接続制御信
    号発生回路である、請求項６ないし１２のいずれかに記
    載の半導体集積回路装置。
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