JPH08181548A - 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路 - Google Patents

差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路

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JPH08181548A
JPH08181548A JP6322874A JP32287494A JPH08181548A JP H08181548 A JPH08181548 A JP H08181548A JP 6322874 A JP6322874 A JP 6322874A JP 32287494 A JP32287494 A JP 32287494A JP H08181548 A JPH08181548 A JP H08181548A
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current electrode
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Tadaaki Yamauchi
忠昭 山内
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    • H03M1/504—Analogue/digital converters with intermediate conversion to time interval using pulse width modulation

Abstract

(57)【要約】 【目的】 半導体集積回路内のデータ転送時における消
費電力を低減する。 【構成】 差動増幅回路の差動対を構成しているＮＭＯ
Ｓトランジスタ８５，８７のソースと電源２との間に、
抵抗８９，９１とキャパシタ９０，９２をそれぞれ接続
する。 【効果】 抵抗８９，９１によってＮＭＯＳトランジス
タのソース電位をあげることにより差動増幅回路が出力
している信号のレベルが遷移する時以外に流れる電流を
少なくして差動増幅回路の消費電力を低減することがで
きる。また、キャパシタ９０，９２によって信号のレベ
ルが遷移するときに抵抗８９，９１による電圧降下の影
響を緩和して差動増幅回路の動作速度が低下するのを防
ぐ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置内
のデータ転送に用いられる高速かつ低消費電力の差動増
幅回路、ＣＭＯＳインバータ、パルス幅変調方式による
データ転送に用いられる復調回路及びその復調回路で用
いられるサンプリング回路に関するものである。
【０００２】
【従来の技術】図２７は半導体集積回路装置中に形成さ
れたメモリ装置の一種であるメモリセルアレイと演算回
路の一種である算術論理ユニット（以下、ＡＬＵとい
う。）との間のデータ転送を行うためのデータバスを示
すブロック図である。図２７において、４０１はメモリ
セルアレイ、ＭＤ01，ＭＤ02〜ＭＤn1，ＭＤn2はメモリ
セルアレイからデータを読み出しまたは書き込むための
入出力線対、４０２1〜４０２nは各々入出力線対Ｍ
Ｄ01，ＭＤ02〜ＭＤn1，ＭＤn2に読みだされたデータを
増幅するプリアンプ回路、４０３はプリアンプ回路４０
２1〜４０２nに接続されメモリセルアレイ４０１からデ
ータを転送するためのデータバス、４１０はメモリセル
アレイ４０１からの読み出されたデータを入力して演算
を実行するＡＬＵである。
【０００３】メモリセルアレイ４０１に記憶されている
情報を用いてＡＬＵ４１０で演算を行うために、メモリ
セルアレイ４０１から入力線対ＭＤ01〜ＭＤn2を通して
情報を読み出すとともにその情報をデータバス４０３を
通してＡＬＵ４１０に転送する。そして、データを転送
する際に、データバス４０３において信号が減衰するた
め、プリアンプ回路４０２1〜４０２nで増幅する必要が
ある。
【０００４】図２８は、従来のプリアンプ回路の一例と
してのカレントミラー負荷を含む差動増幅回路の構成を
示す回路図である。図において、４１１は電圧ＶDDを与
える電源１に接続されたソースとゲートとドレインとを
持つＰＭＯＳトランジスタ、４１２はＰＭＯＳトランジ
スタ４１１のゲートに接続されたゲートとＰＭＯＳトラ
ンジスタ４１１のゲートに接続されたドレインと電源１
に接続されたソースとを持つＰＭＯＳトランジスタ、４
１３は電圧ＶSSを与える電源２に接続されたソースとＰ
ＭＯＳトランジスタ４１１のドレインに接続されたドレ
インと入力電圧ＶI1を受けるゲートとを持つＮＭＯＳト
ランジスタ、４１４はＰＭＯＳトランジスタ４１２のド
レインに接続されたドレインと電源２に接続されたソー
スと入力電圧ＶI2を受けるゲートとを持つＮＭＯＳトラ
ンジスタである。
【０００５】ここで、図２９の波形図を用いて図２８に
示した差動増幅回路の動作を説明する。図２８に示した
プリアンプ回路は、入力電圧ＶI1，ＶI2を有する小振幅
差動信号を増幅して出力電圧ＶO1を出力する。時刻ｔ
100では、入力電圧ＶI2に対して入力電圧ＶI1の方が高
いため、ＮＭＯＳトランジスタ４１３の方がＮＭＯＳト
ランジスタ４１４よりも多くの電流を流す。そして、出
力される電圧ＶO1は０Ｖである。しかし、入力電圧
ＶI1，ＶI2がともに正の値を有しておりそれらがＮＭＯ
Ｓトランジスタ４１３，４１４の閾値電圧より高いた
め、出力電圧ＶO1がハイレベル（電圧ＶDD）あるいはロ
ーレベル（電圧ＶSS）で安定している状態でも、ＮＭＯ
Ｓトランジスタ４１３，４１４を通じて電流ｉa，ｉbが
流れる。
【０００６】次に、時刻ｔ101で入力電圧ＶI1に対して
入力電圧ＶI2のレベルが等しくなると、ＮＭＯＳトラン
ジスタ４１３，４１４に流れる電流ｉa，ｉbの値が等し
くなる。時刻ｔ102のように、入力電圧ＶI1よりも入力
電圧ＶI2のレベルが高くなると、ＮＭＯＳトランジスタ
４１３，４１４に流れる電流ｉa，ｉbの値がそれぞれＩ
L，ＩHになる。このように、ゲートに入力された電圧が
高い側のＮＭＯＳトランジスタに流れる電流が大きく、
差動増幅回路の出力が確定した後も電流が流れ続けるた
め、消費電流が大きくなる。しかし、消費電流を小さく
するためこの直流電流を小さくしようとすると差動増幅
回路の駆動能力が小さくなり、差動増幅回路の動作が遅
くなる。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
半導体集積回路装置内のデータ転送においては、メモリ
セルアレイ４０１のようなメモリ装置と、メモリ装置か
ら読み出したデータを演算するＡＬＵ４１０のような機
能ブロックを一つの半導体集積回路装置中に備えた場
合、メモリセルアレイ４０１とＡＬＵ４１０間のデータ
転送レートを高くするために、半導体集積回路装置内部
に複数のデータバス４０３を配置するとともに、データ
バス４０３を構成する信号線の本数を増やす必要があ
る。その結果、データバス４０３に接続されるプリアン
プ回路４０２1〜４０２nの個数も増加するため、プリア
ンプ回路での消費電流が大きくなるという問題点があ
る。
【０００８】さらに、半導体集積回路装置内部に設けら
れた長いデータバスの数が多くなり、データバスが半導
体集積回路装置内に占めるレイアウト面積が増大した
り、負荷の重い複数のデータバスをドライブするために
消費電力が増大するという問題点がある。また、データ
バスはメモリセルアレイ４０１とＡＬＵ４１０との間の
比較的長い距離にわたって配線されているので、配線容
量が大きくなり、従って負荷の重い複数のデータバスを
ドライブするための消費電力が増大するという問題点が
ある。
【０００９】また、出力が遷移するとき以外にも差動増
幅回路に比較的大きな直流電流が流れ続けるため差動増
幅回路の消費電流が大きくなるという問題点がある。
【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、プリアンプ回路に用いられる
差動増幅回路での消費電流を小さくすると共に、データ
バスに用いられる信号線の数を削減することによってデ
ータバスでの消費電流を小さくするとともに、データバ
スのレイアウト面積を小さくすることを目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係る差動増
幅回路は、第１の電圧を与えるための第１の電源に接続
された一方端及び他方端をそれぞれ有する第１及び第２
の負荷と、前記第１の負荷の前記他方端に接続された一
方電流電極、第１の入力信号を受ける制御電極及び他方
電流電極を持つ第１のトランジスタと、前記第２の負荷
の前記他方端に接続された一方電流電極、第２の入力信
号を受ける制御電極及び他方電流電極を持つ第２のトラ
ンジスタと、前記第１のトランジスタの前記他方電流電
極に接続された一方端及び第２の電圧を与えるための第
２電源に接続された他方端を持つ第１の電圧降下手段
と、前記第２のトランジスタの前記他方電流電極に接続
された一方端及び前記第２の電源に接続された他方端を
持つ第２の電圧降下手段と、前記第１の電圧降下手段に
並列に接続された第１の容量と、前記第２の電圧降下手
段に並列に接続された第２の容量とを備え、前記第１の
信号と前記第２の信号との電位差を増幅して前記第１及
び第２のトランジスタの前記一方電流電極から出力する
ことを特徴とする。
【００１２】第２の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された入力端子並
びに第１及び第２の出力端子を持ち、該第１の出力端子
の出力電流と同じ値の出力電流を第２の出力端子から出
力するカレントミラー手段と、前記カレントミラー手段
の前記第１の出力端子に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記カレントミラー手段の前記第
２の出力端子に接続された一方電流電極、第２の入力信
号を受ける制御電極及び他方電流電極を持つ第２のトラ
ンジスタと、前記第１のトランジスタの前記他方電流電
極に接続された一方端及び第２の電圧を与えるための第
２の電源に接続された他方端を持つ第１の電圧降下手段
と、前記第２のトランジスタの前記他方電流電極に接続
された一方端及び前記第２の電源に接続された他方端を
持つ第２の電圧降下手段と、前記第１の電圧降下手段に
並列に接続された第１の容量と、前記第２の電圧降下手
段に並列に接続された第２の容量とを備えて構成され
る。
【００１３】第３の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された一方端及び
他方端をそれぞれ持つ第１及び第２の負荷と、前記第１
の負荷の前記他方端に接続された一方電流電極、第１の
入力信号を受ける制御電極及び他方電流電極を持つ第１
のトランジスタと、前記第２の負荷の前記他方端に接続
された一方電流電極、第２の入力信号を受ける制御電極
及び他方電流電極を持つ第２のトランジスタと、前記第
１のトランジスタの前記他方電流電極に接続された一方
端及び他方端を持つ第１の電圧降下手段と、前記第２の
トランジスタの前記他方電流電極に接続された一方端及
び前記第１の電圧降下手段の前記他方端に接続された他
方端を持つ第２の電圧降下手段と、前記第１及び第２の
電圧降下手段の前記他方端に共通に接続された第１の端
子及び第２の電圧を与えるための第２の電源に接続され
た第２の端子を持ち、電流を調整するための電流調整手
段と、前記第１の電圧降下手段の前記一方端に接続され
た一方端及び前記電流調整手段の前記第１の端子に接続
された他方端を持つ第１の容量と、前記第２の電圧降下
手段の前記一方端に接続された一方端及び前記電流調整
手段の前記第１の端子に接続された他方端を持つ第２の
容量とを備えて構成される。
【００１４】第４の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された入力端子並
びに第１及び第２の出力端子を持ち、該第１の出力端子
の出力電流と同じ値の出力電流を第２の出力端子から出
力するカレントミラー手段と、前記カレントミラー手段
の前記第１の出力端子に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記カレントミラー手段の前記第
２の出力端子に接続された一方電流電極、第２の入力信
号を受ける制御電極及び他方電流電極を持つ第２のトラ
ンジスタと、前記第１のトランジスタの前記他方電流電
極に接続された一方端及び前記電流源の前記第２の端子
に接続された他方端を持つ第１の電圧降下手段と、前記
第２のトランジスタの前記他方電流電極に接続された一
方端及び前記電流源の前記第２の端子に接続された他方
端を持つ第２の電圧降下手段と、前記第１の電圧降下手
段の前記他方端に接続された第１の端子及び第２の電圧
を与えるための第２の電源に接続された第２の端子を持
ち、電流を調整するための電流調整手段と、前記第１及
び第２の電圧降下手段の前記一方端に共通に接続された
一方端及び前記電流調整手段の前記第１の端子に接続さ
れた他方端を持つ第１の容量と、前記第２の電圧降下手
段の前記一方端に接続された一方端及び前記電流調整手
段の前記第１の端子に接続された他方端を持つ第２の容
量とを備えて構成される。
【００１５】第５の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された一方端及び
他方端をそれぞれ有する第１及び第２の負荷と、前記第
１の負荷の前記他方端に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記第２の負荷の前記他方端に接
続された一方電流電極、第２の入力信号を受ける制御電
極及び他方電流電極を持つ第２のトランジスタと、前記
第１のトランジスタの前記他方電流電極に接続された一
方端及び他方端を持つ第１の電圧降下手段と、前記第２
のトランジスタの前記他方電流電極に接続された一方端
及び前記第１の電圧降下手段の前記他方端に接続された
他方端を持つ第２の電圧降下手段と、前記第１及び第２
の電圧降下手段の前記他方端に共通に接続された第１の
端子及び第２の電圧を与えるための第２の電源に接続さ
れた第２の端子を持ち、電流を調整するための電流調整
手段と、前記第１の電圧降下手段の前記一方端に接続さ
れた一方端及び前記第２の電源に接続された他方端を持
つ第１の容量と、前記第２の電圧降下手段の前記一方端
に接続された一方端及び前記第２の電源に接続された他
方端を持つ第２の容量とを備えて構成される。
【００１６】第６の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された入力端子並
びに第１及び第２の出力端子を持ち、該第１の出力端子
の出力電流と同じ値の出力電流を第２の出力端子から出
力するカレントミラー手段と、前記カレントミラー手段
の前記第１の出力端子に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記カレントミラー手段の前記第
２の出力端子に接続された一方電流電極、第２の入力信
号を受ける制御電極及び他方電流電極を持つ第２のトラ
ンジスタと、前記第１のトランジスタの前記他方電流電
極に接続された一方端及び前記電流源の前記第２の端子
に接続された他方端を持つ第１の電圧降下手段と、前記
第２のトランジスタの前記他方電流電極に接続された一
方端及び前記第１の電圧降下手段の前記他方端に接続さ
れた他方端を持つ第２の電圧降下手段と、前記第１及び
第２の電圧降下手段の前記他方端に共通に接続された第
１の端子及び第２の電圧を与えるための第２の電源に接
続された第２の端子を持ち、電流を調整するための電流
調整手段と、前記第１の電圧降下手段の前記一方端に接
続された一方端及び前記第２の電源に接続された他方端
を持つ第１の容量と、前記第２の電圧降下手段の前記一
方端に接続された一方端及び前記第２の電源に接続され
た他方端を持つ第２の容量とを備えて構成される。
【００１７】第７の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された一方端及び
他方端をそれぞれ有する第１及び第２の負荷と、前記第
１の負荷の前記他方端に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記第２の負荷の前記他方端に接
続された一方電流電極、第２の入力信号を受ける制御電
極及び他方電流電極を持つ第２のトランジスタと、前記
第１のトランジスタの前記他方電流電極に接続された一
方電流電極、制御電極及び第２の電圧を与えるための第
２電源に接続された他方電流電極を持つ第３のトランジ
スタと、前記第２のトランジスタの前記他方電流電極に
接続された一方電流電極、制御電極及び前記第２の電源
に接続された他方電流電極を持つ第４のトランジスタ
と、前記第３のトランジスタの前記一方電流電極に接続
された一方端及び前記第３のトランジスタの前記制御電
極に接続された他方端を持つ第１の容量と、前記第４の
トランジスタの前記一方電流電極に接続された一方端及
び前記第４のトランジスタの前記制御電極に接続された
他方端を持つ第２の容量と、前記第３のトランジスタの
前記制御電極に接続された一方端及び前記第１及び第２
の電圧の間の第３の電圧を与える第３の電源に接続され
た他方端を持つ第１の電圧降下手段と、前記第４のトラ
ンジスタの前記制御電極に接続された一方端及び前記第
３の電源に接続された第２の電圧降下手段とを備え、前
記第１の信号と前記第２の信号との電位差を増幅して前
記第１及び第２のトランジスタの前記一方電流電極から
出力することを特徴とする。
【００１８】第８の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された入力端子並
びに第１及び第２の出力端子を持ち、該第１の出力端子
の出力電流と同じ値の出力電流を第２の出力端子から出
力するカレントミラー手段と、前記カレントミラー手段
の前記第１の出力端子に接続された一方電流電極、第１
の入力信号を受ける制御電極及び他方電流電極を持つ第
１のトランジスタと、前記カレントミラー手段の前記第
２の出力端子に接続された一方電流電極、第２の入力信
号を受ける制御電極及び他方電流電極を持つ第２のトラ
ンジスタと、前記第１のトランジスタの前記他方電流電
極に接続された一方電流電極、制御電極及び第２の電圧
を与えるための第２電源に接続された他方電流電極を持
つ第３のトランジスタと、前記第３のトランジスタの前
記一方電流電極に接続された一方端及び前記第３のトラ
ンジスタの前記制御電極に接続された他方端を持つ第１
の容量と、前記第４のトランジスタの前記一方電流電極
に接続された一方端及び前記第４のトランジスタの前記
制御電極に接続された他方端を持つ第２の容量と、前記
第３のトランジスタの前記制御電極に接続された一方端
及び前記第１及び第２の電圧の間の第３の電圧を与える
第３の電源に接続された他方端を持つ第１の電圧降下手
段と、前記第４のトランジスタの前記制御電極に接続さ
れた一方端及び前記第３の電源に接続された第２の電圧
降下手段とを備えて構成される。
【００１９】第９の発明に係る差動増幅回路は、第１の
電圧を与えるための第１の電源に接続された一方端及び
他方端をそれぞれ持つ第１及び第２の負荷と、前記第１
の負荷の前記他方端に接続された一方電流電極、第１の
入力信号を受ける制御電極及び他方電流電極を持つ第１
のトランジスタと、前記第２の負荷の前記他方端に接続
された一方電流電極、第２の入力信号を受ける制御電極
及び前記第１のトランジスタの前記他方電流電極に接続
された他方電流電極を持つ第２のトランジスタと、前記
第１及び第２のトランジスタの前記他方電流電極に共通
に接続された一方電流電極、制御電極及び第２の電圧を
与えるための第２の電源に接続された他方電流電極を持
つ第３のトランジスタと、前記第３のトランジスタの前
記一方電流電極に接続された一方端及び前記第３のトラ
ンジスタの前記制御電極に接続された他方端を持つ容量
と、前記第３のトランジスタの前記制御電極に接続され
た一方端及び前記第１及び第２の電圧の間の第３の電圧
を与えるための第３の電源に接続された他方端とを持つ
電圧降下手段とを備えて構成される。
【００２０】第１０の発明に係る差動増幅回路は、第
１、第３、第５、第７または第９の発明の差動増幅回路
において、前記第１の負荷は、前記第１の電源に接続さ
れた一方端子、前記第１のトランジスタの前記一方電流
電極に接続された他方端子及び前記第２のトランジスタ
の前記一方電流電極に接続された制御端子を持ち、該制
御端子の電圧に応じて抵抗値を変化させる第１の抵抗手
段を含み、前記第２の負荷は、前記第１の電源に接続さ
れた一方端子、前記第２のトランジスタの前記一方電流
電極に接続された他方端子及び前記第１のトランジスタ
の前記一方電流電極に接続された制御端子を持ち、該制
御端子の電圧に応じて抵抗値を変化させる第２の抵抗手
段を含むことを特徴とする。
【００２１】第１１の発明に係る差動増幅回路は、第１
の電圧を与えるための第１の電源に接続された入力端子
並びに第１及び第２の出力端子を持ち、該第１の出力端
子の出力電流と同じ値の出力電流を第２の出力端子から
出力するカレントミラー手段と、前記カレントミラー手
段の前記第１の出力端子に接続された一方電流電極、第
１の入力信号を受ける制御電極及び他方電流電極を持つ
第１のトランジスタと、前記カレントミラー手段の前記
第２の出力端子に接続された一方電流電極、第２の入力
信号を受ける制御電極及び他方電流電極を持つ第２のト
ランジスタと、前記第１及び第２のトランジスタの前記
他方電流電極に共通に接続された一方電流電極、制御電
極及び第２の電圧を与えるための第２の電源に接続され
た他方電流電極を持つ第３のトランジスタと、前記第３
のトランジスタの前記一方電流電極に接続された一方端
及び前記第３のトランジスタの前記制御電極に接続され
た他方端を持つ容量と、前記第３のトランジスタの前記
制御電極に接続された一方端及び前記第１及び第２の電
圧の間の第３の電圧を与えるための第３の電源に接続さ
れた他方端とを持つ電圧降下手段とを備えて構成され
る。
【００２２】第１２の発明に係る差動増幅回路は、第１
ないし第１１の差動増幅回路のうちのいずれかで、か
つ、半導体集積回路内で用いられる差動増幅回路であっ
て、前記半導体集積回路内に設けられたメモリセルアレ
イから読み出された一組の信号を差動増幅するとともに
前記半導体集積回路内の所定の機能ブロックに伝達する
ことを特徴とする。
【００２３】第１３の発明に係るＣＭＯＳインバータ
は、半導体基板上に形成され、第１及び第２の電圧を与
える電源にそれぞれ接続された第１及び第２の電源ライ
ンと、前記半導体基板上に形成され、前記第１の電源ラ
インに接続されたソース、ドレイン及び入力信号を受け
るゲートを持つＰチャネル電界効果型トランジスタと、
前記半導体基板上に形成され、前記第２の電源ラインに
接続されたソース、前記Ｐチャネル電界効果型トランジ
スタの前記ドレインに接続されたドレイン及び前記入力
信号を受けるゲートを持つＮチャネル電界効果型トラン
ジスタと、前記半導体基板上に形成され、前記Ｐチャネ
ル電界効果型トランジスタの前記ソースの近傍に設けら
れ、前記第１の電源に接続された一方端及び前記Ｐチャ
ネル電界効果型トランジスタの前記ソースに接続された
他方端を持つ第１のキャパシタと、前記半導体基板上に
形成され、前記Ｎチャネル電界効果型トランジスタの前
記ソースの近傍に設けられ、前記第２の電源に接続され
た一方端及び前記Ｎチャネル電界効果型トランジスタの
前記ソースに接続された他方端を持つ第２のキャパシタ
とを備えて構成される。
【００２４】第１４の発明に係るパルス幅変調方式用復
調回路は、パルス幅変調方式による半導体集積回路内の
データ転送に用いられるパルス幅変調方式用復調回路で
あって、パルス信号の前縁が入力されてから複数のサン
プリング信号をそれぞれ異なる所定時間の経過後に発生
するサンプリング信号発生手段と、複数のサンプリング
信号に対応して設けられ、前記パルス信号及び対応する
前記サンプリング信号を入力し、前記パルス信号の前記
前縁が入力された後に動作可能な状態に設定され、前記
サンプリング信号が入力されるより前に前記パルス信号
の後縁が入力されたか否かを示す検出信号を出力する複
数のサンプリング手段と、複数の前記サンプリング手段
のうちのいずれの前記サンプリング手段が、その入力し
た前記サンプリング信号より前に前記パルス信号の前記
後縁が入力したと判定しているかに応じてデータを生成
するエンコーダとを備えて構成される。
【００２５】第１５の発明に係るサンプリング回路は、
第１のサンプリング信号を受けて該第１のサンプリング
信号の論理値と反対の論理値を出力するインバータと、
前記インバータの出力を受ける制御電極、第１の電源に
接続された一方電流電極及び他方電流電極を持つ第１導
電型の第１の絶縁ゲート型トランジスタと、前記インバ
ータの出力を受ける制御電極、一方電流電極及び前記第
１の絶縁ゲート型トランジスタの前記他方電流電極に接
続された他方電流電極を持つ第２導電型の第２の絶縁ゲ
ート型トランジスタと、被サンプリング信号を受ける制
御電極、一方電流電極及び前記第２の絶縁ゲート型トラ
ンジスタの前記一方電流電極に接続された他方電流電極
を持つ第２導電型の第３の絶縁ゲート型トランジスタ
と、第２のサンプリング信号を受ける制御電極、第２の
電源に接続された一方電流電極及び前記第３の絶縁ゲー
ト型トランジスタの前記一方電流電極に接続された他方
電流電極を持つ第２導電型の第４の絶縁ゲート型トラン
ジスタと、前記第１の絶縁ゲート型トランジスタの前記
他方電流電極に接続された制御電極、前記第１の電源に
接続された一方電流電極及び他方電流電極を持つ第１導
電型の第５の絶縁ゲート型トランジスタと、前記第１の
サンプリング信号を受ける制御電極、前記第２の電源に
接続された一方電流電極及び前記第５の絶縁ゲート型ト
ランジスタの前記他方電流電極に接続された他方電流電
極を持つ第２導電型の第６の絶縁ゲート型トランジスタ
と、前記第５の絶縁ゲート型トランジスタの前記他方電
流電極に接続された制御電極、前記第２の電源に接続さ
れた一方電流電極及び前記第２の絶縁ゲート型トランジ
スタの前記一方電流電極に接続された他方電流電極を持
つ第２導電型の第７の絶縁ゲート型トランジスタとを備
えて構成される。
【００２６】第１６の発明に係るパルス幅変調方式用復
調回路は、パルス幅変調方式による半導体集積回路内の
データ転送に用いられる第１４の発明のパルス幅変調方
式用復調回路において、複数の前記サンプリング手段の
各々は、第１５の発明のサンプリング回路を含むことを
特徴とする。
【００２７】
【作用】第１乃至第６及び第１０の発明における第１及
び第２の電圧降下手段は、一定の直流電流が流れる定常
時に第１及び第２のトランジスタの他方電流電極の電圧
を高くするので、第１及び第２のトランジスタを流れる
直流電流を少なくすることができる。一方、第１及び第
２の容量は、第１あるいは第２のトランジスタの出力が
変化するときに、トランジスタの他方電流電極の電圧を
一定に保持するように働くので、トランジスタの出力が
変化するときに第１または第２の容量の充電あるいは放
電が終了するまでは電圧利得を大きく保つことができ
る。
【００２８】第７乃至第１１の発明における第３及び第
４のトランジスタは、第１及び第２のトランジスタが定
常状態の時には、その制御電極に第１及び第２の電圧降
下手段によって第３の電圧が与えられており、第１及び
第２のトランジスタに流れる直流電流を制限する。一
方、第３及び第４のトランジスタは、第１及び第２のト
ランジスタの出力が変化する遷移状態の時には、その制
御電極に第１及び第２の容量によって第３及び第４のト
ランジスタの一方電流電極の電圧変動分が第３の電圧に
重畳されるので、第１及び第２のトランジスタに流れる
電流が多くなるように抵抗値を小さくする。
【００２９】さらに、第１０の発明における第１及び第
２の抵抗手段は、第１のトランジスタがオン状態の時に
は、第２の抵抗手段の抵抗値が第１の抵抗手段の抵抗値
よりも小さくなり、また、第２のトランジスタがオン状
態の時には、第１の抵抗手段の抵抗値が第２の抵抗手段
の抵抗値よりも小さくなるので、第１及び第２の抵抗手
段によってオンしている側の第１または第２のトランジ
スタに流れる電流を制限できるとともに差動増幅回路の
差動利得が向上する。
【００３０】第１２の発明における差動増幅回路は、メ
モリセルアレイの読み出された一組のデータを差動増幅
するのに用いられ、メモリセルの一組当たりの消費電力
を小さく抑える。通常、メモリセルアレイでは、異なる
信号線対で複数組のデータが読み出されるので、用いら
れる差動増幅回路も多く削減できる消費電力が多くな
る。
【００３１】第１３の発明における第１及び第２のキャ
パシタは、Ｐチャネル電界効果型トランジスタがオンす
るとき及びＮチャネル電界効果型トランジスタがオンす
るときの信号が遷移する間、ソースの電圧を第１及び第
２の電源の電圧に保つことができ、各電界効果型トラン
ジスタは、電源ラインの抵抗値による駆動能力の低下を
緩和できる。
【００３２】第１４の発明におけるサンプリング信号発
生手段が出力する複数のサンプリング信号は、パルス信
号の前縁が入力されてからそれぞれ異なる所定の時間が
経過した後に発生される。複数のサンプリング手段の出
力を観ることで、複数のサンプリング手段のうちのどの
サンプリング信号を入力したサンプリング手段がパルス
信号の後縁より前にサンプリング信号を入力したかを特
定できる。それよってパルス信号の前縁から後縁までの
時間を非同期で特定できる。パルス信号のパルス幅の基
準となる他の信号を与えることなく、パルス信号のみで
パルス信号のパルス幅に応じ、エンコーダによるパルス
信号の符号化が可能になる。
【００３３】第１５の発明における第１の絶縁ゲート型
トランジスタは、まず、第１のサンプリング信号によっ
てオンして、第１の電源の電圧に第１の絶縁ゲート型ト
ランジスタの他方電流電極がプリチャージされる。その
後第１のサンプリング信号によって第１の絶縁ゲート型
トランジスタがオフして第２の絶縁ゲート型トランジス
タがオンするとともに第２のサンプリング信号によって
第４の絶縁ゲート型トランジスタがオンしているとき
に、被サンプリング信号によって第３の絶縁ゲート型ト
ランジスタがオンすることによって、プリチャージされ
た第１の絶縁ゲート型トランジスタの他方電流電極は第
２の電源の電圧側に変化する。そして、第５の絶縁ゲー
ト型トランジスタの制御電極と一方電流電極との間の電
圧が閾値電圧より低くなると、第５の絶縁ゲート型トラ
ンジスタがオンして第７の絶縁ゲート型トランジスタの
制御電極に第１の電源の電圧を与える。そのため、第７
の絶縁ゲート型トランジスタがオンして第１の絶縁ゲー
ト型トランジスタの他方電流電極は、第２の電圧にな
る。
【００３４】しかし、第２のサンプリング信号によって
第２の絶縁ゲート型トランジスタがオフしているときに
第３の絶縁ゲート型トランジスタがオンしても、第１の
絶縁ゲート型トランジスタの他方電流電極は第１の電源
の電圧を保つ。
【００３５】従って、サンプリング回路の第１の絶縁ゲ
ート型トランジスタの他方電流電極の電圧によって第２
のサンプリング信号より前に被サンプリング信号が与え
られたか否かを判別できる。
【００３６】第１６の発明におけるサンプリング手段
は、第１４の発明のサンプリング回路で構成されている
ので、高速にパルスの後縁をサンプリングすることがで
き、短いパルス幅で多くのビット情報を伝達することが
できる。
【００３７】
【実施例】
実施例１．以下、この発明の第１実施例による差動増幅
回路について図１及び図２を用いて説明する。図１はこ
の発明の第１実施例による差動増幅回路の構成を示す回
路図である。図１において、３，４はそれぞれ電源１に
接続した一方端及び他方端を持つ負荷、５はノードＮ１
に接続したソースと入力端子６に接続したゲートと負荷
３の他方端に接続したドレインとを持つＮＭＯＳトラン
ジスタ、７はノードＮ２に接続したソースと入力端子８
に接続したゲートと負荷４の他方端に接続したドレイン
とを持つＮＭＯＳトランジスタ、９はノードＮ１に接続
した一方端と電源２に接続した他方端とを持つ抵抗、１
０はノードＮ１に接続した一方端と電源２に接続した他
方端とを持つキャパシタ、１１はノードＮ２に接続した
一方端と電源２に接続した他方端とを持つ抵抗、１２は
ノードＮ２に接続した一方端と電源２に接続した他方端
とを持つキャパシタ、１３は負荷３の他方端に接続した
出力端子、１４は負荷４の他方端に接続した出力端子で
ある。負荷３，４は、抵抗やトランジスタなどで構成さ
れる受動的な負荷及び定電流源等で構成された能動負荷
などである。入力端子６，８からは差動的で振幅の小さ
な信号の入力電圧ＶI1，ＶI2が与えられる。また、出力
端子１３，１４からは出力電圧ＶO1，ＶO2が出力され
る。
【００３８】次に、図１に示した差動増幅回路の動作を
図２に示す波形図を用いて説明する差動小振幅信号の電
圧ＶI1，ＶI2が入力されているとき、差動増幅回路には
ＮＭＯＳトランジスタ５，６を通じて電流が流れる。こ
こでＮＭＯＳトランジスタ５に流れる電流をｉ1，ＮＭ
ＯＳトランジスタ７に流れる電流をｉ2と表すと、ＮＭ
ＯＳトランジスタのソース電圧ＶN1，ＶN2が抵抗９，１
１によって電流値と抵抗値の積、即ちＲ×ｉ1，Ｒ×ｉ2
だけ上昇する。ここで、抵抗９，１１の抵抗値をＲとし
た。例えば、入力端子６の電圧ＶI1が入力端子８の電圧
ＶI2より高く、それぞれの値がＶH，ＶLで一定の場合、
ＮＭＯＳトランジスタ５に流れる電流ｉ1が大きく、Ｎ
ＭＯＳトランジスタ７に流れる電流ｉ2は小さいので、
図２（ａ）に示すようにノードＮ２の電圧に対してノー
ドＮ１の電圧が高くなる。ソース電圧ＶN1が抵抗９の電
圧降下分だけ高くなりＮＭＯＳトランジスタ５のゲート
・ソース間電圧が小さくなるので、入力電圧ＶI1，ＶI2
の一方が高電圧ＶH、他方が低電圧ＶLを保つ安定時の直
流電流ｉ1が小さくなる。
【００３９】そして、図２に示す時刻ｔ1を境に、入力
電圧ＶI1，ＶI2の高低が逆転した場合、ＮＭＯＳトラン
ジスタ５のコンダクタンスが小さくなってＮＭＯＳトラ
ンジスタ５に流れる電流ｉ1が小さくなる。一方、ＮＭ
ＯＳトランジスタ７は、キャパシタ１２から負電荷が供
給され、抵抗１１による電圧降下の影響をうけないので
ノードＮ２の電圧はすぐに上昇しない。従って、信号の
遷移の瞬間では、電圧利得が大きくなり、出力端子ＶO2
に接続される素子や回路を高速で駆動することができ
る。図２のように信号が遷移する瞬間に電流ｉ2が大き
なピークを持つ。そして、キャパシタ１２と抵抗値１１
できまる所定の時間の間はノードＮ２の電圧が徐々に上
昇し、その後電流ｉ2が一定の値で安定する。入力電圧
ＶI2が所定の電圧ＶHを保持する安定時の電流を小さく
することができる。このように、入力信号ＶI1，ＶI2の
遷移状態では、電圧の低い方のノードＮ１あるいはＮ２
に接続されたキャパシタ１０あるいは１２によって電荷
が供給されて高速動作する。また、抵抗とキャパシタの
値によって決まる所定の時間が経過した後は、ＮＭＯＳ
トランジスタ５，７のソースの電圧が抵抗９，１１によ
る電圧降下分だけ高く保たれており、トランジスタ５，
７を流れる直流電流が小さくなり、高速でかつ電流消費
の少ない差動増幅回路を実現することができる。
【００４０】実施例２．次に、この発明の第２実施例に
よる差動増幅回路について図３を用いて説明する。図３
はこの発明の第２実施例による差動増幅回路の構成を示
す回路図である。図３において、２３，２４はそれぞれ
電源１に接続した一方端及び他方端を持つ負荷、２５は
ノードＮ３に接続したソースと入力端子２６に接続した
ゲートと負荷２３の他方端に接続したドレインとを持つ
ＮＭＯＳトランジスタ、２７はノードＮ４に接続したソ
ースと入力端子２８に接続したゲートと負荷２４の他方
端に接続したドレインとを持つＮＭＯＳトランジスタ、
２９はノードＮ３に接続した一方端と他方端とを持つ抵
抗、３０はノードＮ３に接続した一方端と抵抗２９の他
方端に接続した他方端とを持つキャパシタ、３１はノー
ドＮ４に接続した一方端と抵抗２９の他方端に接続した
他方端とを持つ抵抗、３２はノードＮ４に接続した一方
端と抵抗２９の他方端に接続した他方端とを持つキャパ
シタ、３３は負荷２３の他方端に接続された出力端子、
３４は負荷２４の他方端に接続された出力端子、３５は
抵抗２９の他方端に接続された入力端子と電源２に接続
された出力端子を持ち所定の電流を流すための定電流源
である。負荷２３，２４は、抵抗やトランジスタなどで
構成される受動的な負荷及び定電流源等で構成された能
動負荷などである。入力端子２６，２８からは入力電圧
ＶI1，ＶI2が与えられる。また、出力端子３３，３４か
らは出力電圧ＶO1，ＶO2が出力される。
【００４１】このような構成においても、第１実施例と
同様に、入力電圧ＶI1、ＶI2の安定時にはノードＮ３あ
るいはノードＮ４の電圧が電流ｉ3あるいはｉ4によって
高くなることで、直流電流ｉ3あるいはｉ4を小さくする
働きがある。また、入力電圧ＶI1あるいはＶI2のうちの
低い側のトランジスタのソースに接続されているキャパ
シタ３０あるいは３２の一方端及び他方端の電位差が小
さいので、入力電圧ＶI1、ＶI2の遷移時には、抵抗２９
あるいは抵抗３１による電流抑制の影響を緩和でき、差
動増幅回路の電圧利得が大きくなり、差動増幅回路が高
速で出力端子に接続される素子や回路を駆動することが
できる。
【００４２】実施例３．次に、この発明の第３実施例に
よる差動増幅回路について図４を用いて説明する。図４
はこの発明の第３実施例による差動増幅回路の構成を示
す回路図である。図４において、４３，４４はそれぞれ
電源１に接続した一方端及び他方端を持つ負荷、４５は
ノードＮ５に接続したソースと入力端子４６に接続した
ゲートと負荷４３の他方端に接続したドレインとを持つ
ＮＭＯＳトランジスタ、４７はノードＮ６に接続したソ
ースと入力端子４８に接続したゲートと負荷４４の他方
端に接続したドレインとを持つＮＭＯＳトランジスタ、
４９はノードＮ５に接続した一方端と他方端とを持つ抵
抗、５０はノードＮ５に接続した一方端と第２の電源に
接続した他方端とを持つキャパシタ、５１はノードＮ６
に接続した一方端と抵抗４９の他方端に接続した他方端
とを持つ抵抗、５２はノードＮ６に接続した一方端と第
２の電源に接続した他方端とを持つキャパシタ、５３は
負荷４３の他方端に接続された出力端子、５４は負荷４
４の他方端に接続された出力端子、５５は抵抗４９の他
方端に接続された入力端子と電源２に接続された出力端
子を持ち所定の電流を流すための定電流源である。負荷
４３，４４は、抵抗やトランジスタなどで構成される受
動的な負荷及び定電流源等で構成された能動負荷などで
ある。入力端子４６，４８からは入力電圧ＶI1，ＶI2が
与えられる。また、出力端子５３，５４からは出力電圧
ＶO1，ＶO2が出力される。
【００４３】このような構成においても、第１実施例と
同様に、入力電圧ＶI1、ＶI2の安定時にはノードＮ５あ
るいはノードＮ６の電圧が電流ｉ5あるいはｉ6によって
高くなることで、電流ｉ5あるいはｉ6を小さくする働き
がある。また、入力電圧ＶI1あるいはＶI2のうちの低い
側のトランジスタのソースに接続されているキャパシタ
５０あるいは５２の他方端が第２の電源に接続されてい
るので、入力電圧ＶI1、ＶI2の遷移時には、キャパシタ
５０あるいは５２から直接電流を供給することにより抵
抗４９あるいは抵抗５１による電流抑制の影響を緩和で
き、差動増幅回路の電圧利得が大きくなり、差動増幅回
路が高速で出力端子に接続される素子や回路を駆動する
ことができる。
【００４４】実施例４．次に、この発明の第４実施例に
よる差動増幅回路について図５を用いて説明する。図５
はこの発明の第４実施例による差動増幅回路の構成を示
す回路図である。図５において、６１は電源１に接続し
たソースとゲートとドレインを持つＰＭＯＳトランジス
タ、６２は電源１に接続したソースとＰＭＯＳトランジ
スタ６１のドレイン及びゲートに接続したドレインとゲ
ートとを持つＰＭＯＳトランジスタ、６３は電源１に接
続したソースとＰＭＯＳトランジスタ６１，６２のドレ
インに接続したゲートとＰＭＯＳトランジスタ６２のゲ
ートに接続したドレインとを持つＰＭＯＳトランジス
タ、６４は電源１に接続したソースとＰＭＯＳトランジ
スタ６３のドレインに接続したゲートとＰＭＯＳトラン
ジスタ６３のドレインに接続したドレインとを持つＰＭ
ＯＳトランジスタ、６５はノードＮ７に接続したソース
と入力端子６６に接続したゲートとＰＭＯＳトランジス
タ６１，６２のドレインに接続したドレインとを持つＮ
ＭＯＳトランジスタ、６７はノードＮ８に接続したソー
スと入力端子６８に接続したゲートとＰＭＯＳトランジ
スタ６３，６４のドレインに接続したドレインとを持つ
ＮＭＯＳトランジスタ、６９はノードＮ７に接続した一
方端と電源２に接続した他方端とを持つ抵抗、７０はノ
ードＮ７に接続した一方端と電源２に接続した他方端と
を持つキャパシタ、７１はノードＮ８に接続した一方端
と電源２に接続した他方端とを持つ抵抗、７２はノード
Ｎ８に接続した一方端と電源２に接続した他方端とを持
つキャパシタ、７３はＰＭＯＳトランジスタ６１，６２
のドレインに接続された出力端子、７４はＰＭＯＳトラ
ンジスタ６３，６４のドレインに接続された出力端子で
ある。
【００４５】第４実施例による差動増幅回路が第１実施
例による差動増幅回路と異なる点は、負荷がＰＭＯＳ６
７，６８，６９，７０のクロスカップルで構成されてい
る点である。そのため、第４実施例による差動増幅回路
は、第１実施例のそれとは異なり、電源１から供給され
る電流の増減によって負荷の抵抗値を変化させることが
できる。例えば、負荷を構成しているＰＭＯＳトランジ
スタ６１，６２を流れる電流が負荷を構成しているＰＭ
ＯＳトランジスタ６３，６４を流れる電流よりも大きく
なると、ノードＮ７の電圧がノードＮ８の電圧より低く
なる。このとき、ＰＭＯＳトランジスタ６３のゲートの
電圧はノードＮ７の電圧であるため、ノードＮ７の電圧
が低くなるに従って低くなり、ＰＭＯＳトランジスタ６
３はそのオン抵抗が低くなる。同時に、ＰＭＯＳトラン
ジスタ６２のゲートの電圧はノードＮ８の電圧であるた
め、ノードＮ８の電圧が高くなるに従って低くなり、Ｐ
ＭＯＳトランジスタ６２はそのオン抵抗が高くなる。そ
のため、ＰＭＯＳトランジスタ６２，６３の作用によ
り、さらにノードＮ７とノードＮ８の電位差は大きくな
る。しかし、ノードＮ７、Ｎ８の電位差が広がりすぎる
と、差動増幅回路の遷移に時間を要するようになるた
め、ノードＮ７，Ｎ８の電位差が広がりすぎないように
トランジスタ６１，６４が接続されている。抵抗６９，
７１及びキャパシタ７０，７２の働きは、図１に示した
第１実施例による差動増幅回路の抵抗９，１１及びキャ
パシタ１０，１２と同様であり、第１実施例と同様の効
果を奏する。
【００４６】なお、図３０に示すように、図３に示した
負荷２３，２４の代わりに、電源１に接続されたソース
と出力端子３３に接続されたドレインと出力端子３４に
接続されたゲートを持つＰＭＯＳトランジスタ５０１、
電源１に接続されたソースと出力端子３４に接続された
ドレインと出力端子３３に接続されたゲートを持つＰＭ
ＯＳトランジスタ５０２、電源１に接続されたソースと
出力端子３３に接続されたドレインと出力端子３３に接
続されたゲートを持つＰＭＯＳトランジスタ５０３、及
び電源１に接続されたソースと出力端子３４に接続され
たドレインと出力端子３４に接続されたゲートを持つＰ
ＭＯＳトランジスタ５０４で構成された負荷を用いても
よく、第２実施例と第４実施例とを組み合わせた効果を
奏する。
【００４７】また、図３１に示すように、図４に示した
負荷４３，４４の代わりに、電源１に接続されたソース
と出力端子５３に接続されたドレインと出力端子５４に
接続されたゲートを持つＰＭＯＳトランジスタ５０５、
電源１に接続されたソースと出力端子５４に接続された
ドレインと出力端子５３に接続されたゲートを持つＰＭ
ＯＳトランジスタ５０６、電源１に接続されたソースと
出力端子５３に接続されたドレインと出力端子５３に接
続されたゲートを持つＰＭＯＳトランジスタ５０７、及
び電源１に接続されたソースと出力端子５４に接続され
たドレインと出力端子５４に接続されたゲートを持つＰ
ＭＯＳトランジスタ５０８で構成された負荷を用いても
よく、第３実施例と第４実施例とを組み合わせた効果を
奏する。
【００４８】実施例５．次に、この発明の第５実施例に
よる差動増幅回路について図６及び図７を用いて説明す
る。図６はこの発明の第５実施例による差動増幅回路の
構成を示す回路図である。カレントミラー型の差動増幅
回路のＮＭＯＳトランジスタ８５，８７のソースに抵抗
８９，９１とキャパシタ９０，９２を接続した構成にな
っている。ＰＭＯＳトランジスタ８１，８２がカレント
ミラー負荷を構成しており、ＰＭＯＳトランジスタ８１
は電源１に接続されたソースとゲートと出力端子９３に
接続されたドレインとを持っており、ＰＭＯＳトランジ
スタ８２は電源１に接続されたソースとＰＭＯＳトラン
ジスタ８１のゲートに接続されたゲートとＰＭＯＳトラ
ンジスタ８１のゲートに接続されたドレインとを持って
いる。
【００４９】また、８５はノードＮ９に接続したソース
と入力端子８６に接続したゲートと出力端子９３に接続
したドレインとを持つＮＭＯＳトランジスタ、８７はノ
ードＮ１０に接続したソースと入力端子８８に接続した
ゲートとＰＭＯＳトランジスタ８２のドレインに接続し
たドレインとを持つＮＭＯＳトランジスタ、８９はノー
ドＮ９に接続した一方端と電源２に接続した他方端とを
持つ抵抗、９０はノードＮ９に接続した一方端と電源２
に接続した他方端とを持つキャパシタ、９１はノードＮ
１０に接続した一方端と電源２に接続した他方端とを持
つ抵抗、９２はノードＮ１０に接続した一方端と電源２
に接続した他方端とを持つキャパシタである。入力端子
８６，８８からは入力電圧ＶI1，ＶI2が与えられる。ま
た、出力端子９３からは出力電圧ＶO1が出力される。
【００５０】次に、図６に示した差動増幅回路の動作を
図７の波形図を用いて説明する。差動的で振幅の小さい
信号ＶI1，ＶI2が入力されているとき、差動増幅回路に
はＮＭＯＳトランジスタ８５，８７を通じて電流が流れ
る。ここでＮＭＯＳトランジスタ８５の電流をｉ9，Ｎ
ＭＯＳトランジスタ８７の電流をｉ10と表すと、ＮＭＯ
Ｓトランジスタのソース電圧ＶN9，ＶN10が抵抗９，１
１によって電流と抵抗値の積、即ちＲ×ｉ9，Ｒ×ｉ10
だけ上昇する。ここで、抵抗８９，９１の抵抗値をＲと
した。例えば、入力端子８６の電圧ＶI1が入力端子８８
の電圧ＶI2より高く、それぞれの値がＶH，ＶLで一定の
場合、ＮＭＯＳトランジスタ８５に流れる電流ｉ9が大
きく、ＮＭＯＳトランジスタ８７に流れる電流ｉ10は小
さいので、図２（ａ）に示すようにノードＮ１０の電圧
に対してノードＮ９の電圧が高くなる。そのため、ＮＭ
ＯＳトランジスタ８５を流れる電流Ｉ9は、ＮＭＯＳト
ランジスタ８７を流れる電流Ｉ10より大きくなる。ＰＭ
ＯＳトランジスタ８１，８２がカレントミラー負荷を構
成しているので、ＰＭＯＳトランジスタ８１を通して電
源から出力端子９３に供給される電流よりＮＭＯＳトラ
ンジスタ８６を通して出力端子９３から引き抜かれる電
流の方が大きいため、出力電圧ＶO1は、ノードＮ９の電
圧とほぼ等しくなる。この時、ソース電圧ＶN9が抵抗８
９の電圧降下分だけ高くなりＮＭＯＳトランジスタ８５
のゲート・ソース間電圧が小さくなるので、入力電圧Ｖ
I1，ＶI2の一方が高電圧ＶH、他方が低電圧ＶLを保つ安
定時の電流ｉ1が小さくなる。
【００５１】そして、図７に示す時刻ｔ4を境に、入力
電圧ＶI1，ＶI2の高低が逆転した場合、ＮＭＯＳトラン
ジスタ８５のコンダクタンスが小さくなってＮＭＯＳト
ランジスタ８５に流れる電流ｉ9が小さくなる。一方、
ＮＭＯＳトランジスタ８７は、キャパシタ９２から負電
荷が供給されるので、この瞬間に抵抗９１の影響をうけ
ないのでノードＮ１０の電圧はすぐに上昇しない。従っ
て、信号の遷移の瞬間では、電圧利得が大きくなり、出
力端子ＶO2に接続される素子や回路を高速で駆動するこ
とができる。図７の時刻ｔ4からｔ5の間の信号が遷移す
る瞬間に電流ｉ2が大きなピークを持つ。そして、キャ
パシタ９２と抵抗値９１できまる所定の時間の間にノー
ドＮ１０の電圧が徐々に上昇し電流ｉ10が減少して一定
の値に安定する。入力電圧ＶI2が所定の電圧ＶHを保持
する安定時の電流を小さくすることができる。このよう
に、入力信号ＶI1，ＶI2の遷移状態では、電圧の低い方
のノードＮ９あるいはＮ１０に接続されたキャパシタ９
０あるいは９２によって電荷が供給されることで高速動
作し、また、抵抗とキャパシタによって決まる所定の時
間が経過した後にソースの電圧が抵抗８９，９１での電
圧降下分だけ高くなるので、電流ｉ9，ｉ10が小さくな
り、高速でしかも電流消費の低い差動増幅回路を実現す
ることができる。
【００５２】なお、図３２に示すように、図３に示した
負荷２３，２４の代わりに、電源１に接続されたソース
と出力端子３３に接続されたドレインとゲートを持つＰ
ＭＯＳトランジスタ５０９、及び電源１に接続されたソ
ースとＮＭＯＳトランジスタ２７のドレインに接続され
たドレインとＰＭＯＳトランジスタ５０９のゲート及び
ＮＭＯＳトランジスタ２７のドレインに接続されたゲー
トとを持つＰＭＯＳトランジスタ５１０で構成されたカ
レントミラー負荷を用いてもよく、第２実施例と第５実
施例とを組み合わせた効果を奏する。
【００５３】また、図３３に示すように、図４に示した
負荷４３，４４の代わりに、電源１に接続されたソース
と出力端子５３に接続されたドレインとゲートを持つＰ
ＭＯＳトランジスタ５１１、及び電源１に接続されたソ
ースとＮＭＯＳトランジスタ４７のドレインに接続され
たドレインとＰＭＯＳトランジスタ５１１のゲート及び
ＮＭＯＳトランジスタ４７のドレインに接続されたゲー
トとを持つＰＭＯＳトランジスタ５１２で構成されたカ
レントミラー負荷を用いてもよく、第３実施例と第５実
施例とを組み合わせた効果を奏する。
【００５４】実施例６．次に、この発明の第６実施例に
よる差動増幅回路について図８及び図９を用いて説明す
る。図８はこの発明の第６実施例による差動増幅回路の
構成を示す回路図である。図８において、１０３は電源
１に接続されたソースと出力端子１１６に接続されたド
レインとゲートとを持つＰＭＯＳトランジスタ、１０４
は電源１に接続されたソースとＰＭＯＳトランジス１０
３のゲートに接続されたゲートとＰＭＯＳトランジスタ
１０３のゲートに接続されたドレインとを持つＰＭＯＳ
トランジスタ、１０５はＰＭＯＳトランジスタ１０３の
ドレインに接続されたドレインと入力端子１０６に接続
されたゲートとノードＮ１１に接続されたソースとを持
つＮＭＯＳトランジスタ、１０７はＰＭＯＳトランジス
タ１０４のドレインに接続されたドレインと入力端子１
０８に接続されたゲートとノードＮ１３に接続されたソ
ースとを持つＮＭＯＳトランジスタ、１０９はノードＮ
１１に接続されたドレインとノードＮ１２に接続された
ゲートと電源２に接続されたソースとを持つＮＭＯＳト
ランジスタ、１１０はノードＮ１１に接続された一方端
とノードＮ１２に接続された他方端とを持つキャパシ
タ、１１１はノードＮ１２に接続された一方端と基準電
圧ＶREFが与えられる基準電圧端子１１２に接続された
他方端とを持つ抵抗、１１３はノードＮ１３に接続され
たドレインとノードＮ１４に接続されたゲートと電源２
に接続されたソースとを持つＮＭＯＳトランジスタ、１
１４はノードＮ１３に接続された一方端とノードＮ１４
に接続された他方端とを持つキャパシタ、１１５はノー
ドＮ１４に接続された一方端と基準電圧端子１１２に接
続された他方端とを持つ抵抗である。入力端子１０６，
１０８からは入力電圧ＶI1，ＶI2が与えられる。また、
出力端子１１６からは出力電圧ＶO1が出力される。
【００５５】図８に示した差動増幅回路において、ＰＭ
ＯＳトランジスタ１０３，１０４でカレントミラーを構
成している。カレントミラー負荷を備えた差動増幅回路
では、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジ
スタ１０５を通じて、またはＰＭＯＳトランジスタ１０
４とＮＭＯＳトランジスタ１０７を通じて電流が電源１
から流れる。入力電圧ＶＩ１，ＶＩ２が一定で出力電圧
ＶＯ１が安定している時の電流が大きくならないよう
に、ＮＭＯＳトランジスタ１０７，１１３が、それぞれ
ＮＭＯＳトランジスタ１０５，１０７のソースと電源２
との間に直列に挿入されている。ＮＭＯＳトランジスタ
１０９，１１３のゲートに抵抗１１１，１１５を通じて
入力される基準電圧ＶREFは、電源１の出力する電圧Ｖ
DDと電源２の出力する電圧ＶSSとの中間の電圧に設定さ
れる。また、ノードＮ１１，Ｎ１３の電圧レベルの変動
をＮ１２，Ｎ１４に帰還するために、ノードＮ１１とノ
ードＮ１２の間にキャパシタ１１４が、ノードＮ３とノ
ードＮ４の間に，キャパシタ１１０が接続されている。
【００５６】次に、図８に示した差動増幅回路の動作に
ついて図９を用いて説明する。時刻ｔ6に入力電圧ＶI2
の方が入力電圧ＶI1より高いような差動小振幅信号が入
力されているとき、電源１から電圧ＶDDが供給されて出
力端子１１６はハイレベルになっている。次に、時刻ｔ
7において、入力電圧ＶI1が入力電圧ＶI2より高くなっ
た場合を考える。このとき入力電圧ＶI1が高くなるので
ＮＭＯＳトランジスタ１０５を通じて流れる電流ｉ11が
大きくなり、ノードＮ１１の電圧ＶN11が図９（ａ）に
示すように上昇しはじめる。ノードＮ１１の電圧の上昇
を受けたキャパシタ１１０によってノードＮ１２の電圧
が基準電圧ＶREFより上昇し、ＮＭＯＳトランジスタ１
０９のコンダクタンスが大きくなる。ＮＭＯＳトランジ
スタ１０９のコンダクタンスが大きくなることによって
ＮＭＯＳトランジスタ１０５に流れる電流ｉ11が図９
（ｂ）に示すように大きくなり、出力端子１１６から出
力される電圧ＶO1が高速にローレベルへと変化する。こ
のように、入力信号ＶI1，ＶI2の遷移時には電流ｉ11，
ｉ13が大きくなって電圧利得が高くなる。
【００５７】その後、ノードＮ１２には抵抗１１１を介
して基準電圧ＶREFが与えられるため、抵抗１１１の抵
抗値Ｒとキャパシタ１１０の容量値Ｃの積で決まる所定
の時間を経過すると、ノードＮ１２の電圧は図９（ｂ）
に示すように基準電圧ＶREFに戻り、ＮＭＯＳトランジ
スタ１０９のコンダクタンスは時刻ｔ6における値と同
じ大きさに戻り、電流ｉ13が図９（ｂ）に示すように小
さくなる。
【００５８】一方、入力電圧ＶI2を受けるＮＭＯＳトラ
ンジスタ１０７は、時刻ｔ7で入力電圧ＶI2が低くなり
始めると、ＮＭＯＳトランジスタ１０７のコンダクタン
スが小さくなりＮＭＯＳトランジスタ１０７を流れる電
流ｉ13が小さくなる。ＮＭＯＳトランジスタ１０７に流
れる電流ｉ13が小さくなるのでノードＮ１３の電圧が下
がるが、キャパシタ１１４によってノードＮ１４の電圧
が小さくなってＮＭＯＳトランジスタ１１３のコンダク
タンスが小さくなってノードＮ１３の電圧の下降が抑さ
えられる。キャパシタ１１４と抵抗１１５できまる所定
の時間が経過した後、電流ｉ13とノードＮ13の電圧Ｖ
N13が図９に示すように定常的なレベルになる。
【００５９】従って、入力信号ＶI1，ＶI2が遷移する瞬
間のみ消費電流を大きくして高い電圧利得を得ることが
できる。遷移後には、ＮＭＯＳトランジスタ１０９，１
１３によって電流を小さくして消費電流が抑えることが
できる。以上のように、第６実施例による差動増幅回路
においても第１実施例のそれと同様に、高速で低消費電
流を実現することができる。
【００６０】なお、上記実施例では、ＮＭＯＳトランジ
スタ１０５，１０７のそれぞれに電流を調整するための
回路として、それぞれ、ＮＭＯＳトランジスタ１０９と
キャパシタ１１０と抵抗１１１とからなる回路及びＮＭ
ＯＳトランジスタ１１３とキャパシタ１１４と抵抗１１
５からなる回路を接続したが、図１０に示すように、こ
の回路を共通化してもよい。
【００６１】図１０において、１２３は電源１に接続し
たソースと出力端子１３６に接続されたドレインとゲー
トとを持つＰＭＯＳトランジスタ、１２４は電源１に接
続されたソースとＰＭＯＳトランジス１２３のゲートに
接続されたゲートとＰＭＯＳトランジスタ１２３のゲー
トに接続されたドレインとを持つＰＭＯＳトランジス
タ、１２５はＰＭＯＳトランジスタ１２３のドレインに
接続されたドレインと入力端子１２６に接続されたゲー
トとノードＮ１５に接続されたソースとを持つＮＭＯＳ
トランジスタ、１２７はＰＭＯＳトランジスタ１２４の
ドレインに接続されたドレインと入力端子１２８に接続
されたゲートとノードＮ１５に接続されたソースとを持
つＮＭＯＳトランジスタ、１２９はノードＮ１５に接続
されたドレインとノードＮ１６に接続されたゲートと電
源２に接続されたソースとを持つＮＭＯＳトランジス
タ、１３０はノードＮ１５に接続された一方端とノード
Ｎ１６に接続された他方端とを持つキャパシタ、１３１
はノードＮ１５に接続された一方端と基準電圧ＶREFが
与えられる基準電圧端子１３２に接続された他方端とを
持つ抵抗である。
【００６２】また、図１１に示すように、上記実施例で
用いたカレントミラー負荷に換えて、第１実施例で示し
たような負荷を用いても同様の効果が得られる。図１１
において、１４３は電源１に接続した一方端と出力端子
１５６に接続した他方端とを持つ負荷、１４４は電源１
に接続した一方端と出力端子１５７に接続した他方端と
を持つ負荷、１４５は負荷１４３の他方端に接続したド
レインと入力端子１４６に接続したゲートとノードＮ１
７に接続したソースを持つＮＭＯＳトランジスタ、１４
７は負荷１４４の他方端に接続したドレインと入力端子
１４８に接続したゲートとノードＮ１９に接続したソー
スとを持つＮＭＯＳトランジスタ、１４９はノードＮ１
７に接続したドレインとノードＮ１８に接続したゲート
と電源２に接続したソースとを持つＮＭＯＳトランジス
タ、１５０はノードＮ１７に接続した一方端とノードＮ
１８に接続した他方端とを持つキャパシタ、１５１はノ
ードＮ１８に接続した一方端と基準電圧ＶREFを与える
基準電圧端子１５２に接続した他方端とを持つ抵抗、１
５３はノードＮ１９に接続したドレインとノードＮ２０
に接続したゲートと電源２に接続したソースとを持つＮ
ＭＯＳトランジスタ、１５４はノードＮ１９に接続した
一方端とノードＮ２０に接続した他方端とを持つキャパ
シタ、１５５はノードＮ１９に接続した一方端と基準電
圧端子１５２に接続した他方端とを持つ抵抗である。
【００６３】また、図１１に示した差動増幅回路におけ
る電流を調整するための回路を共通化した調整回路を有
するのが図１２に示す差動増幅回路である。図１２にお
いて、１６３は電源１に接続した一方端と出力端子１７
６に接続した他方端とを持つ負荷、１６４は電源１に接
続した一方端と出力端子１７７に接続した他方端とを持
つ負荷、１６５は負荷１６３の他方端に接続したドレイ
ンと入力端子１６６に接続したゲートとノードＮ２１に
接続したソースを持つＮＭＯＳトランジスタ、１６７は
負荷１６４の他方端に接続したドレインと入力端子１６
８に接続したゲートとノードＮ２１に接続したソースと
を持つＮＭＯＳトランジスタ、１６９はノードＮ２１に
接続したドレインとノードＮ２２に接続したゲートと電
源２に接続したソースとを持つＮＭＯＳトランジスタ、
１７０はノードＮ２１に接続した一方端とノードＮ２２
接続した他方端とを持つキャパシタ、１７１はノードＮ
２２に接続した一方端と基準電圧ＶREFを与える基準電
圧端子１７２に接続した他方端とを持つ抵抗である。
【００６４】また、図３４に示すように、図１１に示し
た負荷１４３，１４４の代わりに、電源１に接続された
ソースと出力端子１５６に接続されたドレインと出力端
子１５７に接続されたゲートを持つＰＭＯＳトランジス
タ５２１、電源１に接続されたソースと出力端子１５７
に接続されたドレインと出力端子１５６に接続されたゲ
ートを持つＰＭＯＳトランジスタ５２２、電源１に接続
されたソースと出力端子１５６に接続されたドレインと
出力端子１５６に接続されたゲートを持つＰＭＯＳトラ
ンジスタ５２３、及び電源１に接続されたソースと出力
端子１５７に接続されたドレインと出力端子１５７に接
続されたゲートを持つＰＭＯＳトランジスタ５２４で構
成された負荷を用いてもよく、上記実施例と同様の効果
を奏する。
【００６５】また、図３５に示すように、図１２に示し
た負荷１６３，１６４の代わりに、電源１に接続された
ソースと出力端子１７６に接続されたドレインと出力端
子１７７に接続されたゲートを持つＰＭＯＳトランジス
タ５２５、電源１に接続されたソースと出力端子１７７
に接続されたドレインと出力端子１７６に接続されたゲ
ートを持つＰＭＯＳトランジスタ５２６、電源１に接続
されたソースと出力端子１７６に接続されたドレインと
出力端子１７６に接続されたゲートを持つＰＭＯＳトラ
ンジスタ５２７、及び電源１に接続されたソースと出力
端子１７７に接続されたドレインと出力端子１７７に接
続されたゲートを持つＰＭＯＳトランジスタ５２８で構
成された負荷を用いてもよく、上記実施例と同様の効果
を奏する。
【００６６】実施例７．次に、この発明の第７実施例に
よるＣＭＯＳインバータについて図１３を用いて説明す
る。図１３はこの発明の第７実施例によるＣＭＯＳイン
バータの構成を示す回路図である。図１３において、１
８３は入力端子１８１に接続したゲートと出力端子１８
２に接続したドレインとノードＮ２３に接続したソース
とを持つＰＭＯＳトランジスタ、１８４入力端子１８１
に接続したゲートと出力端子１８２に接続したドレイン
とノードＮ２４に接続したソースとを持つＮＭＯＳトラ
ンジスタ、１８５は電源１からノードＮ２３に電圧ＶDD
を与えるための配線の抵抗、１８６は電源２からノード
Ｎ２４に電圧ＶSSを与えるための配線の抵抗、１８７は
ＰＭＯＳトランジスタ１８３のソースの近傍に設けられ
たキャパシタ、１８８はＮＭＯＳトランジスタ１８４の
近傍に設けられたキャパシタである。
【００６７】一般に、半導体集積回路中に用いられるイ
ンバータには電源から配線を通して電圧が与えられる
が、半導体集積回路の集積度が向上して配線ピッチが狭
くなるに従って配線の抵抗が大きくなり、そのため、イ
ンバータの出力が変化する初期段階におけるインバータ
の駆動能力が低くなる。そこで、インバータの出力遷移
の初期の駆動能力を改善するために、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタのソースの近傍にキャパシタを配置したのが第７
実施例におけるＣＭＯＳインバータである。なお、図１
３（ｂ）は、半導体集積回路において、ＰＭＯＳトラン
ジスタ１８３の近傍に設けられるキャパシタ１８７の構
成を示す断面図である。
【００６８】図１４は、図１３に示したインバータの動
作波形図である。図７に示した時刻ｔ10までの間インバ
ータはハイレベルを出力しており、出力端子１８２には
抵抗１８５とＰＭＯＳトランジスタ１８３を通して電圧
ＶDDが供給される。しかし、抵抗１８５の存在のためノ
ードＮ２３の電圧は低下している。次に、インバータの
出力がローレベルに変化する初期の段階（時刻ｔ10から
ｔ11の間）では、ノードＮ２４にはキャパシタ１８８か
ら電圧が供給されており、ノードＮ２４はキャパシタの
放電が終了するまでは抵抗１８６の電圧降下により与え
られる電圧よりも低い電圧を保つことができる。キャパ
シタ１８８の放電が終了した後は、ノード２４の電圧Ｖ
Ｎ２３は抵抗１８６の電圧降下の影響を受けて高くな
る。ＣＭＯＳインバータの出力の遷移の初期において、
ＮＭＯＳトランジスタ１８４のソースの電圧が低く保た
れているため、出力端子１８２を通して電荷を早く引き
抜けるので、出力１８２の出力電圧ＶOUTがローレベル
に変化する時間を短くすることができる。ローレベルか
らハイレベルに変化するときも同様に、キャパシタ１８
７を通して電荷が供給され、ＣＭＯＳインバータの動作
を高速化できる。
【００６９】実施例８．次に、この発明の第８実施例に
よる半導体集積回路に使用されるパルス幅変調方式用復
調回路及びサンプリング回路について図１５乃至図２６
を用いて説明する。第８実施例によるパルス幅変調方式
用復調回路は、信号線を減らすために半導体集積回路内
の機能ブロック間のデータ転送に使用されるパルス幅変
調方式に用いられる。ここでは、その一例として、メモ
リセルアレイとＡＬＵとの間でのデータの転送について
説明する。
【００７０】図１５はパルス幅変調方式によってデータ
転送を行うメモリセルアレイとＡＬＵとの関係を示すブ
ロック図である。図１５において、２００はメモリセル
アレイ、２０１はメモリセルアレイ２００から読み出さ
れた記憶情報を伝える入出力線対ＭＤ01〜ＭＤn2を差動
増幅して出力するためのプリアンプ回路、２０２は複数
のプリアンプ回路２０１の出力Ｂ0〜Ｂnを受けてパルス
幅変調した信号ＲＢを出力するパルス幅変調回路、２０
３はパルス幅変調回路２０２が出力した信号ＲＢを受け
てその信号ＲＢをｎビットのデータＤ0〜Ｄnに復調する
ための復調回路、２０４は復調回路の出力するデータＤ
0〜Ｄnの演算を行うＡＬＵである。
【００７１】メモリセルアレイ２００から入出力線対Ｍ
Ｄ01〜ＭＤn2を通じて読みだされるｎビットのデータを
一本のデータバスを通じてＡＬＵ２０４に転送してい
る。入出力線対ＭＤ01〜ＭＤn2を通して読み出されたビ
ット数ｎの小振幅差動データをｎ個のプリアンプ回路２
０１で増幅し、ｎビットのデータＢ0〜Ｂnの状態に応じ
て、パルス幅変調回路２０２で、２ｎ種類の幅にパルス
幅を変調する。復調回路２０３はパルス幅変調されたパ
ルスをｎビットのデータに復調する回路で、その復調さ
れた出力データＤ0〜Ｄnが演算回路５に入力される。こ
のようなパルス幅変調方式を用いることによって半導体
集積回路内で１本のデータバスを通じてｎビットのデー
タを一度に転送することができる。この発明の第７実施
例による復調回路は、データ通信の分野で一般に用いら
れているパルス幅変調方式を、半導体集積回路装置で実
現するため、パルス幅変調されたパルスのみを用いて復
調可能に構成されている。
【００７２】次に、図１５に示した各ブロックの構成に
ついて説明する。説明を簡単にするために以下のブロッ
クの説明においてデータの数を４ビットに限定してい
る。図１６は、４ビットのデータの読み出し書き込みが
行えるメモリセルアレイの構成を示すブロック図であ
る。図１６において、２００Ａは４ビットのデータの読
み出し書き込みが行えるメモリセルアレイ、２０５は各
行のワード線ＷＬ1〜ＷＬnのいずれかを活性化するため
に行アドレスをデコードするＸデコーダ、２０６は所定
の対のトランスファゲートＴＧ01〜ＴＧ32を導通状態と
して各列のビット線対ＢＬ1，ＺＢＬ1〜ＢＬ4，ＺＢＬ4
のいずれかの対を活性化するとともにメモリセルアレイ
２００Ａの外部にデータを出力するために列アドレスを
デコードするＹデコーダ、２０７は１ビットの情報を記
憶するメモリセル、２０８はビット線対ＢＬ1，ＺＢＬ1
〜ＢＬ4，ＺＢＬ4に接続されメモリセル２０７に記憶さ
れている情報をビット線対間の電圧を増幅することによ
って読み出すためのセンスアンプはである。このよう
に、センスアンプ２０８で増幅された信号ＭＤ01，ＭＤ
02等は対をなしている。
【００７３】図２５に示すように、時刻ｔ20において、
メモリセルアレイ２００Ａ内のＸデコーダ２０５がワー
ド線ＷＬを活性化する。そして、センスアンプ２０８に
よってビット線ＢＬ，ＺＢＬにメモリセル２０７からデ
ータが読み出される。次にＹデコーダ２０６がトランス
ファゲートＴＧ01〜ＴＧ32のうちの必要なものを導通状
態とすることによって、入出力線対ＭＤ01〜ＭＤ32のい
ずれかにデータが出力される。入出力線ついに出力され
たデータは、プリアンプ回路２０１で増幅された信号Ｂ
iがパルス幅変調回路２０２へ出力される。
【００７４】図１７はパルス幅変調回路の構成の一例を
示すブロック図である。図１７において、２０９はプリ
アンプ回路２０１が出力するデータＢ0〜Ｂ3を入力して
信号線φ0〜φ15のうちのいずれかの信号線をローレベ
ルにするデコーダ、２１０は信号線φ０〜φ１５に接続
されており信号線φ0〜φ15のうちのいずれの信号線が
ローレベルになっているかによって選択的に異なる１６
種類の遅延時間を入力端子ＩＮから入力された信号に与
えて出力端子ＯＵＴから出力する遅延時間可変型の遅延
回路、２１１は遅延回路２１０の出力端子ＯＵＴに接続
された第１の入力と第２の入力との否定論理積をとる２
入力ＮＡＮＤゲート、２１２はＮＡＮＤゲート２１２の
出力を第１の入力に接続し第２の入力との否定論理積を
とりＮＡＮＤゲート２１１の第２の入力にその結果を出
力するＮＡＮＤゲート、２１３はパルス信号の出力のタ
イミングを与える信号ＺＤＢＥを入力してその反対の論
理値を出力するインバータ、２１４は所定の遅延時間を
インバータ２１３の出力に付加するとともにインバータ
２１３の出力の反対の論理値を出力するために奇数個の
インバータを直列に接続した遅延回路、２１５は遅延回
路２１４の出力とインバータ２１３の出力の否定論理積
をとりＮＡＮＤゲート２１２の第２の入力に出力を接続
したＮＡＮＤゲート、２１６はＮＡＮＤゲート２１１の
出力の反対の論理値をパルス幅変調回路２０２Ａの信号
ＲＢとして出力するインバータである。
【００７５】ＮＡＮＤゲート２１１，２１２はＮＡＮＤ
ゲート２１１の出力をその出力とするフリップフロップ
回路を構成している。図２６に示すようにＺＤＢＥが時
刻ｔ23でローレベルとなり、その後ＮＡＮＤゲート２１
５がワンショットのトリガ信号を出力する。そして、Ｎ
ＡＮＤゲート２１２の第１の入力がハイレベルになるこ
とによってフリップフロップ回路はリセットされてフリ
ップ回路の出力はローレベルになる。リセット後にＮＡ
ＮＤゲート２１２の第１の入力はハイレベルに戻され
る。リセットされてＮＡＮＤゲート２１２の第１の入力
がローレベルになった後、遅延回路２１０が入力端子Ｉ
Ｎでフリップフロップ回路の出力がローレベルになった
ことを受けて信号線φ0〜φ15によって決まる所定の遅
延時間の後に遅延回路２１０の出力端子ＯＵＴがハイレ
ベルからローレベルに変化することによって、フリップ
フロップ回路の出力はローレベルから再びハイレベルに
変化する。フリップフロップ回路がローレベルを出力し
ている時間、つまりパルスの幅がデータの値を示してい
る。図２６に示す時刻ｔ23の後の信号ＲＢのパルスの立
ち上がりから時刻ｔ24でパルスが立ち下がるまでがパル
スの幅である。
【００７６】次に、図１８を用いてデコーダ２０９の構
成について説明する。図１８において、２２０〜２２３
は入力されたデータＢ0〜Ｂ3の反対の値を出力するイン
バータ、２２４〜２３８は信号線、２３９はプリチャー
ジ信号ＰＲＥaを与えられるゲートと信号線２２４〜２
３８に接続したドレインと電源に接続したソースとを持
ち信号線２２４〜２３８をプリチャージするためのＰＭ
ＯＳトランジスタ、Ｔｒ1〜Ｔｒ60はデータＢ0〜B３ま
たはその反対の値のいずれかを入力されるゲートと接地
電圧を与える電源に接続されたソースと信号線２２４〜
２３８のいずれかに接続されたドレインを持つＮＭＯＳ
トランジスタ、２４０〜２４４は信号線２２４，２２
５，２２６，２３７，２３８に接続された入力端子と信
号線φ0〜φ2，φ14，φ15に接続された出力端子を持つ
インバータである。ここには記載されていないが、デコ
ーダ２０９は信号線２２７〜２３６に接続されるインバ
ータも備えている。
【００７７】例えば、信号線２２４にはトランジスタＴ
ｒ1，Ｔｒ16，Ｔｒ31，Ｔｒ46のドレインが接続されて
いる。トランジスタＴｒ1，Ｔｒ16，Ｔｒ31，Ｔｒ46の
ゲートにはそれぞれデータＢ0〜Ｂ3が入力されているの
で、これら全てのデータがローレベルの時に信号線２２
４はハイレベルとなってインバータ２４０からローレベ
ルが信号線φ0に出力される。信号線に出力されるロー
レベルは、図２５に示すようにプリアンプ回路２０１か
らの出力Ｂiを受け取った後に出力される。
【００７８】信号線２２５には、データＢ0の反対の値
をゲートに入力するトランジスタＴｒ２とデータＢ1〜
Ｂ3の値をゲートに入力するトランジスタＴｒ17，Ｔｒ
32，Ｔｒ47が接続されているので、データＢ0の値がハ
イレベルで、データＢ1〜Ｂ3の値がローレベルの時に信
号線φ1にローレベルが出力される。このように、トラ
ンジスタＴｒ1〜Ｔｒ60のゲートの接続の組合せによっ
てデータＢ0〜Ｂ3のデコードができる。
【００７９】次に、図１９を用いて遅延回路２１０の構
成について説明する。図１９において、２５０は奇数個
直列にインバータが接続されその最終段のインバータの
出力が出力端子ＯＵＴに接続されたインバータ群、２５
１はインバータ群２５０の初段のインバータの入力端子
に接続された出力と入力端子ＩＮに接続された第１の入
力と第２の入力とを持つＮＯＲゲート、２５２はＮＯＲ
ゲートの第１の入力端子に接続された出力と信号線φ0
に接続された第１の入力と第２の入力とを持つＡＮＤゲ
ート、２５３は奇数個のインバータを直列に接続され最
終段のインバータの出力をＡＮＤゲート２５２の第２の
入力に接続されたインバータ群、２５４はインバータ群
２５３の最終段のインバータの入力に接続された出力と
入力端子ＩＮに接続された第１の入力と第２の入力とを
持つＮＯＲゲート、２５５はＮＯＲゲートの第２の入力
に接続された出力と信号線φ1に接続された第１の入力
と第２の入力とを持つＡＮＤゲート、２５６は奇数個の
インバータを直列に接続し最終段のインバータの出力を
ＡＮＤゲート２５５の第２の入力に接続したインバータ
群である。インバータ群２５６以降の構成については、
信号線φ1に接続されたＡＮＤゲート２５５とＮＯＲゲ
ート２５４とインバータ群２５３の接続と同様の構成を
信号線φ2〜φ14まで繰り返し、最後の信号線φ１５は
直接ＮＯＲゲート２５７の第２の入力に接続されてＮＯ
Ｒゲート２５７の第１の入力には入力端子ＩＮが接続さ
れる。
【００８０】入力端子ＩＮがローレベルになると、ＮＯ
Ｒゲート２５１，２５４，２５７等の第１の入力がハイ
レベルからローレベルに変わるため第２の入力がローレ
ベルであれば、ＮＯＲゲート２５１，２５４，２５７等
はハイレベルを出力する。そして、ＮＯＲゲート２５
１，２５４，２５７等の第２の入力がハイレベルになる
まで、２５１，２５４，２５７等はハイレベルを出力す
る。
【００８１】信号線φ0〜φ15のいずれか一つがローレ
ベルのため、ローレベルの信号線φ0〜φ14に接続され
ているＡＮＤゲート２５２，２５５等または信号線φ15
のいずれかがローレベルになる。それが出力されるまで
の遅延時間は、出力端子ＯＵＴと信号線との間に接続さ
れているゲート数に応じて長くなる。例えば、信号線φ
1がローレベルになっている場合について説明する。信
号線φ1が第１の入力に接続されているＡＮＤゲート２
５５は第２の入力の値に関わらずローベルを出力する。
ＡＮＤゲート２５５の出力がローレベルになることによ
ってＮＯＲゲート２５４の第１及び第２の入力がともに
ローレベルとなり、ＮＯＲゲート２５４の出力はハイレ
ベルに変化する。ＮＯＲゲート２５４の出力はインバー
タ群２５３によって遅延してＡＮＤゲート２５２の第２
の入力に与えられる。ＡＮＤゲート２５２は第１の入力
に接続されている信号線φ0がハイレベルであるため、
第２の入力がローレベルになったことによって出力がロ
ーレベル変化する。ＮＯＲゲート２５１はＡＮＤゲート
２５２の出力のこの変化を受けて第１及び第２の入力が
ともにローレベルとなるため、ハイレベルを出力する。
ＮＯＲゲート２５１から出力されたハイレベルはインバ
ータ群２５０によって遅延するとともに反転されて出力
端子ＯＵＴからはローレベルが出力される。
【００８２】次に、データを受ける側の復調回路の構成
について図２０乃至図２４用いて説明する。図２０は４
ビット情報を持つパルス幅変調を受けた信号ＲＢを復調
するための復調回路の構成を示すブロック図である。図
２０において、２０３Ａは４ビットの情報を持つ信号Ｒ
Ｂを復調するための復調回路、２６０は信号ＲＢを受け
るインバータ、２６１はインバータ２６０の出力に接続
された第１の入力と第２の入力と出力とを持つＮＡＮＤ
ゲート、２６２はＮＡＮＤゲート２６１の出力に接続さ
れた第１の入力と第２の入力とＮＡＮＤゲート２６１の
第２の入力に接続された出力とを持つＮＡＮＤゲート、
２６３はＮＡＮＤゲート２６２の出力に接続された入力
端子ＩＮとＮＡＮＤゲート２６２の第２の入力に接続さ
れた出力端子ＯＵＴと入力端子ＩＮからローレベルが入
力された時にそれぞれ決まった遅延し間の後にローレベ
ルを出力する信号端子Ｓ0〜Ｓ15を備えた遅延回路、２
６４1〜２６４15は異なる２種類の信号Ｓi-1の立ち下が
りと信号Ｓiの立ち下がりの間で入力データＺＢＲのサ
ンプリングを行ってそのサンプリング結果を出力端子Ｑ
から出力するサンプリング回路、２６５はサンプリング
回路２６４1〜２６４15の出力Ｑ0〜Ｑ15に対応したデー
タＤ0〜Ｄ3を出力するエンコーダである。
【００８３】ＮＡＮＤゲート２６１、２６２はフリップ
フロップ回路を構成している。このフリップフロップ回
路は、インバータ２６０の出力と遅延回路２６３の出力
端子ＯＵＴからの出力を受けて動作する。通常、メモリ
セルアレイ２００ＡとＡＬＵ２０４Ａとの間が離れてい
るので、データバスでの配線遅延が大きくなり、受け側
に到達したときには波形がなまっている。そこで、デー
タバスを通ってきてインバータ２６０に入力される鈍っ
たパルス信号の波形をインバータ２６０で矯正して信号
ＺＢＲを出力する。パルス信号が入力していない時、イ
ンバータ２６０からローレベルを受けてフリップフロッ
プ回路の出力は、ハイレベルを保持している。図２６に
おける時刻ｔ23からしばらくして信号線ＲＢを通してパ
ルス信号が入力されると、インバータ２６０が信号ＺＢ
Ｒとしてローレベルを出力するが、この時ＮＡＮＤゲー
ト２６２の第２の入力には遅延回路２６３の出力端子Ｏ
ＵＴからハイレベルが与えられているため、フリップフ
ロップ回路の出力は、ハイレベルからローレベルに変化
する。
【００８４】遅延回路２６３は、入力端子ＩＮにローレ
ベルか与えられることによって、それぞれ異なる遅延時
間が経過したときに信号端子Ｓ0〜Ｓ15よりローレベル
を出力する。例えば、図２６の時刻ｔ26において信号端
子Ｓ0からローレベルが出力され、時刻ｔ27において信
号端子Ｓ2からローレベルが出力される。サンプリング
回路２６４1〜２６４15は、遅延回路２６３の入力端子
ＩＮに入力される信号ＳＢ及び遅延回路２６３の信号端
子Ｓ0〜Ｓ15から出力される信号をそれぞれ２つずつ入
力する。例えば、サンプリング回路２６４1には、信号
ＳＢ及び信号端子Ｓ0からの出力がそれぞれ入力され
る。
【００８５】また、全てのサンプリング回路２６４1〜
２６４15のサンプリング信号入力端子ＺＢＲには、イン
バータ２６０の出力が入力される。そして、サンプリン
グ回路２６４1〜２６４15は、端子Ｓi-1に入力される信
号がローレベルになってから端子Ｓiに入力される信号
ローレベルになってから端子Ｓiに入力れる信号がロー
レベルになるまでの間に、サンプリング信号入力端子Ｚ
ＢＲに入力される信号がローレベルからハイレベルへ変
化したか否かによって出力Ｑを決定する。サンプリング
信号入力端子ＺＢＲに入力される信号がハイレベルの状
態を持っているときは、出力Ｑとしてローレベルを出力
し、それ以外の時にはハイレベルを出力する。
【００８６】信号ＳＢ及び遅延回路２６３の信号端子Ｓ
0〜Ｓ15の出力は、それぞれ順にハイレベルからローレ
ベルへ変化する。従ってインバータ２６０の出力がロー
レベルから再びハイレベルに戻るタイミングは、信号Ｓ
Ｂ及び遅延回路２６３の信号端子Ｓ0〜Ｓ15の出力のう
ちのいずれか２つが前後してローレベルになる信号のタ
イミングの間に入ることになる。そして、エンコーダ
は、どのサンプリング回路２６４1〜２６４15までロー
レベルを出力するかに応じて異なるデータＤ0〜Ｄ3を発
生する。
【００８７】例えば、遅延回路２６３の信号端子Ｓ0と
Ｓ1の立ち下がりの間でインバータ２６０の出力ＺＢＲ
がローレベルからハイレペルに戻るようなパルス幅の場
合、サンプリング回路２６４1〜２６４15の出力（Ｑ0，
Ｑ1，Ｑ2，Ｑ3，…Ｑ15）は、（１，０，０，…０）と
なる。この出力を受けたエンコーダ２６５は出力データ
（Ｄ0，Ｄ1，Ｄ2，Ｄ3）として（０，０，０，０）を出
力する。
【００８８】また、遅延回路２６３の信号端子Ｓ1とＳ2
の立ち下がりの間でインバータ２６０の出力ＺＢＲがハ
イレベルに戻るようなパルス幅の場合、サンプリング回
路２６４1〜２６４15の出力（Ｑ0，Ｑ1，Ｑ2，Ｑ3，…
Ｑ15）は、（１，１，０，…０）となる。この出力を受
けたエンコーダ２６５は出力データ（Ｄ0，Ｄ1，Ｄ2，
Ｄ3）として（１，０，０，０）を出力する。
【００８９】さらに、遅延回路２６３の信号端子Ｓ15の
立ち下がり後にインバータ２６０の出力ＺＢＲがハイレ
ベルに戻るようなパルス幅の場合、サンプリング回路２
６４1〜２６４15の出力（Ｑ0，Ｑ1，Ｑ2，Ｑ3，…
Ｑ15）は、（１，１，１，…１）となる。この出力を受
けたエンコーダ２６５は出力データ（Ｄ0，Ｄ1，Ｄ2，
Ｄ３）として（１，１，１，１）を出力する。
【００９０】次に、遅延回路２６３の構成について図２
１を用いて説明する。図２１は、この発明の第８実施例
による復調回路の構成要素である遅延回路の構成を示す
回路図ある。図２１において、２７０〜２７３は信号端
子Ｓ０〜Ｓ2及びＳ15に接続された出力端及び入力端を
持つインバータ、２７４〜２７７は入力端子ＩＮに接続
された第１の入力と第２の入力とインバータ２７０〜２
７３の入力端に接続された出力とを持つＮＯＲゲート、
２７８は直列に接続された偶数個のインバータを有し初
段のインバータの入力端を入力端子ＩＮに接続したイン
バータ群、２７９〜２８０は直列に接続された奇数個の
インバータを有し初段のインバータの入力端をそれぞれ
ＮＯＲゲート２７４〜２７５の出力に接続し最終段のイ
ンバータの出力をそれぞれＮＯＲゲート２７５〜２７６
の第２の入力に接続したインバータ群、２８１は直列に
接続した奇数個のインバータを有し初段のインバータの
入力端にＮＯＲゲート２７７の出力を接続し出力端子Ｏ
ＵＴに最終段のインバータの出力端を接続したインバー
タ群である。
【００９１】なお、ＮＯＲゲート２７６とＮＯＲゲート
２７７の間の回路は記載を省略しているが、遅延回路２
６３は、信号端子Ｓ1，Ｓ2とそれに接続されたインバー
タ２７１，２７２の入力端の間に接続されたインバータ
群２８０とＮＯＲゲート２７６と同じように、信号端子
Ｓ3〜Ｓ14に接続されたインバータとインバータ群及び
ＮＯＲゲートが接続されて構成される。
【００９２】ＮＯＲゲート２７４〜２７７は、第１及び
第２の入力がともにローレベルになったときにハイレベ
ルを出力する。それをインバータ２７０〜２７３で反転
して信号端子Ｓ0〜Ｓ15から出力する。従って、入力端
子ＩＮがローレベルになってから第２の入力がローレベ
ルになるまでの時間が遅延時間に相当する。この遅延時
間はインバータ群２７８〜２８０の段数によって決ま
る。例えば、信号端子Ｓ0からローレベルが出力される
には、インバータ群２７８での遅延が付加され、信号端
子Ｓ1からローレベルが出力されるまでには、さらにイ
ンバータ群２７９の遅延が付加される。出力端子ＯＵＴ
からローレベルを出力する際にもインバータ群２８１で
の遅延が付加される。
【００９３】次に、サンプリング回路の構成について図
２２を用いて説明する。図２２はこの発明の第８実施例
による遅延回路の構成要素であるサンプリング回路の構
成を示す回路図である。図２２において、２９０は信号
Ｓiを受ける入力端と出力端とを持つインバータ、２９
１は電源電圧ＶDDを出力する電源１に接続されたソース
とインバータ２９０の出力端に接続されたゲートとドレ
インを持つＰＭＯＳトランジスタ、２９２はＰＭＯＳト
ランジスタ２９１のドレインに接続されたドレインとイ
ンバータ２９０の出力端に接続されたゲートとソースと
を持つＮＭＯＳトランジスタ、２９３はＰＭＯＳトラン
ジスタ２９１及びＮＭＯＳトランジスタ２９２のドレイ
ンに接続されたゲートと電源１に接続されたソースとド
レインとを持つＰＭＯＳトランジスタ、２９４は接地電
圧ＶSSを出力する電源２に接続されたソースとＰＭＯＳ
トランジスタ２９３のドレインに接続されたドレインと
信号Ｓiを受けるゲートとを持つＮＭＯＳトランジス
タ、２９５は信号ＺＢＲを受けるゲートとＮＭＯＳトラ
ンジスタ２９２のソースに接続したドレインとソースと
を持つＮＭＯＳトランジスタ、２９６はＮＭＯＳトラン
ジスタ２９５のソースに接続されたドレインと信号Ｓi
を受けるゲートと電源２に接続されたソースとを持つＮ
ＭＯＳトランジスタ、２９７はＮＭＯＳトランジスタ２
９２のソースに接続されたドレインと電源２に接続され
たソースとＰＭＯＳトランジスタ２９３のドレインに接
続されたゲートとを持つＮＭＯＳトランジスタである。
ＰＭＯＳトランジスタ２９１とＮＭＯＳトランジスタ２
９２のドレインから信号Ｑiが出力される。
【００９４】図２２に示したサンプリング回路の動作に
ついて、図２３の動作波形図を用いて説明する。信号Ｓ
i‐1がハイレベルの間、インバータ２９０がローレベル
を出力するため、ＰＭＯＳトランジスタ２９０がオンし
てノードＮ２０の電圧がハイレベルにプリチャージされ
る。一方、ＮＭＯＳトランジスタ２９４がオフするがＰ
ＭＯＳトランジスタ２９３がオフしてＮＭＯＳトランジ
スタ２９７のゲートはローレベルを保持しており、ＮＭ
ＯＳトランジスタ２９７はオフ状態にある。また、この
時、信号ＺＢＲがローレベルで、信号Ｓiがハイレベル
に保たれていると、ＮＭＯＳトランジスタ２９６はオン
状態だが、ＮＭＯＳトランジスタ２９５はオフ状態にな
っている。
【００９５】信号Ｓi‐1がローレベルになってＰＭＯＳ
トランジスタ２９１がオフするとともにＮＭＯＳトラン
ジスタ２９２がオンしてから、信号Ｓiがローレベルに
なるまでの期間の時刻ｔ15で信号ＺＢＲが図２３に示す
ようにハイレベルになったとすると、信号Ｓiがハイレ
ベルであるのでＮＭＯＳトランジスタ２９６がオン状態
で、信号ＺＢＲがハイレベルになることによってさらに
ＮＭＯＳトランジスタ２９５がオンするため、出力Ｑi
がローレベル側に変化する。そのため、ノードＮ２０の
電圧が下がりＰＭＯＳトランジスタ２９３の閾値電圧よ
り低くなると、ＰＭＯＳトランジスタがオンしてＮＭＯ
Ｓトランジスタ２９７のゲートの電圧が電源１の電圧Ｖ
DDになるため、ＮＭＯＳトランジスタ２９７がオンして
ノード２０の電圧は電源２の電圧ＶSSになる。
【００９６】次に、信号Ｓi-1，Ｓiがローレベルのと
き、ＰＭＯＳトランジスタ２９１及びＮＭＯＳトランジ
スタ２９６がオフするとともにＮＭＯＳトランジスタ２
９２がオンしている。また、ＮＭＯＳトランジスタ２９
４もオフしているため、ＮＭＯＳトランジスタ２９７の
ゲートにはＰＭＯＳトランジスタ２９３がオンしている
ため、電源１から電圧ＶDDが供給され、ＮＭＯＳトラン
ジスタ２９７はオフしており、ノードＮ２０からＮＭＯ
Ｓトランジスタ２９２を通して電荷が引き抜かれないた
め、ノードＮ２０の電圧はハイレベルを保持する。
【００９７】図２２に示したサンプリング回路は、信号
Ｓi-1が立ち下がってから信号Ｓiの立ち下がりまでの間
にデータＺＢＲがハイレベルの状態を持っているか否か
によって、サンプリング回路がローレベルを出力するか
ハイレベルを出力するかが決まる。図２２に示したサン
プリング回路は、信号ＺＢＲがハイレベルになるとプリ
チャージされたノードＮ２０から電荷を引き抜くように
構成されているので、高速に動作する。従って、信号Ｓ
iと信号Ｓi-1のローレベルになる間隔が短くても十分に
動作するため、パルス信号幅を短くできて高速で動作す
る半導体集積回路に適用することができる。
【００９８】次に、エンコーダの構成について図２４を
用いて説明する。図２４において、３００1〜３００15
はサンプリング回路の出力信号Ｑ0〜Ｑ15のうちの隣接
する２つの出力信号、例えば出力信号Ｑ0とＱ1の排他的
論理和を出力するＥＸ−ＯＲゲート、Ｔｒ71〜Ｔｒ74は
ドレインとＥＸ−ＯＲゲート３００1の出力に接続され
たゲートと接地されたソースとを持つＮＭＯＳトランジ
スタ、Ｔｒ75〜Ｔｒ77はドレインとＥＸ−ＯＲゲート３
００2の出力に接続されたゲートと接地されたソースと
を持つＮＭＯＳトランジスタ、Ｔｒ78〜Ｔｒ80はドレイ
ンとＥＸ−ＯＲゲート３００3の出力に接続されたゲー
トと接地されたソースとを持つＮＭＯＳトランジスタ、
Ｔｒ81，Ｔｒ82はドレインとＥＸ−ＯＲゲート３００4
の出力に接続されたゲートと接地されたソースとを持つ
ＮＭＯＳトランジスタ、Ｔｒ83はドレインとＥＸ−ＯＲ
ゲート３００14の出力に接続されたゲートと接地された
ソースとを持つＮＭＯＳトランジスタ、Ｔｒ84はドレイ
ンとＥＸ−ＯＲゲート３００15の出力に接続されたゲー
トと接地されたソースとを持つＮＭＯＳトランジスタで
ある。
【００９９】図には示していないが、出力信号Ｑ５とＱ
６〜Ｑ１３とＱ１４をそれぞれ処理するためのＥＸ−Ｏ
Ｒゲートとその出力にゲートを接続したＮＭＯＳトラン
ジスタを備えている。
【０１００】また、図において、３０２は偶数個直列に
接続されたインバータを有し初段のインバータの入力端
に信号ＳＢが与えられるインバータ群、３０１は信号Ｓ
Ｂが直接入力される第１の入力とインバータ群３０２の
最終段のインバータの出力に接続された第２の入力と第
１及び第２の入力の否定論理積の演算結果を与える出力
とを持つＮＡＮＤゲート、３０９はＮＭＯＳトランジス
タＴｒ71、Ｔｒ75，Ｔｒ78，Ｔｒ81等のドレインが接続
された信号線、３１０はＮＭＯＳトランジスタＴｒ72，
Ｔｒ76，Ｔｒ79，Ｔｒ82等のドレインが接続された信号
線、３１１はＮＭＯＳトランジスタＴｒ73，Ｔｒ77，Ｔ
ｒ83等のドレインが接続された信号線、３１２はＮＭＯ
ＳトランジスタＴｒ74，Ｔｒ80，Ｔｒ84等のドレインが
接続された信号線、３０３は信号線３０９〜３１２に接
続されたドレインと電源に接続されたソース及びＮＡＮ
Ｄゲート３０１の出力に接続されたゲートを持つＰＭＯ
Ｓトランジスタ、３０５〜３０８は信号ＳＢがローレベ
ルからハイレベルになる立ち上がりエッジでそれぞれ信
号線３０９〜３１２の信号をとり込みその値をデータＤ
0〜Ｄ3として出力するフリップフロップ回路である。
【０１０１】信号ＳＢがハイレベルになると、ＮＡＮＤ
ゲート３０１の第１の入力は直ちにハイレベルに変化す
るが、信号ＳＢはインバータ群３０２で遅延されて第２
の入力に与えられるため、信号ＳＢがハイレベルに変化
してからインバータ群３０２での伝達時間だけ遅れてＮ
ＡＮＤゲート３０１の出力がローレベルに変化する。Ｎ
ＡＮＤゲート３０１がローレベルに変化したのを受けて
ＰＭＯＳトランジスタ３０３がオンするため信号線３０
９〜３１２がプリチャージされる。プリチャージされた
後、ＥＸ−ＯＲゲート３００1〜３００15で出力信号Ｑ
０〜Ｑ１５のうちの隣接するものの論理値が異なる場合
にはそのＥＸ−ＯＲゲートの出力だけがハイレベルにな
る。ハイレベルになったＥＸ−ＯＲゲートの出力をゲー
トで受けるＮＭＯＳトランジスタのみがオンするため、
そのトランジスタが接続されている信号線３０９〜３１
２がローレベルに変化する。信号線３０９〜３１２の電
圧レベルは、信号ＳＢがローレベルからハイレベルに変
化するときにフリップフロップ回路３０５〜３０８に取
り込まれる。プリチャージのためのプリチャージ信号Ｐ
ＲＥｂがローレベルになるのは、インバータ群３０２で
の遅延時間が付加されるため、フッリップフロップ回路
にデータが取り込まれた後になる。このように、信号Ｑ
0〜Ｑ15はＮＭＯＳトランジスタＴｒ71〜Ｔｒ84の配置
によって符号化される。
【０１０２】なお、上記実施例で示したパルス幅変調方
式で使用したプリアンプ回路２０１に、第１ないし第７
実施例で示した差動増幅回路を用いてもよく、データバ
スの信号線の本数だけでなく、複数の入力線対の読み出
しデータを増幅する際の電流も減らすことができる。
【０１０３】また、第１乃至第６実施例で示した差動増
幅回路を、図２７に示したメモリセルアレイと他の機能
部ロックであるＡＬＵ４１０との間のデータ転送用のプ
リアンプ回路４０２1〜４０２nに用いても消費電力を削
減できる効果があるのはいうまでもない。
【０１０４】
【発明の効果】以上のように、請求項１記載の発明の差
動増幅回路によれば、第１のトランジスタの他方電流電
極に接続された一方端及び第２の電圧を与えるための第
２電源に接続された他方端を持つ第１の電圧降下手段
と、第２のトランジスタの前記他方電流電極に接続され
た一方端及び第２の電源に接続された他方端を持つ第２
の電圧降下手段と、第１の電圧降下手段に並列に接続さ
れた第１の容量と、第２の電圧降下手段に並列に接続さ
れた第２の容量とを備え、第１の信号と第２の信号との
電位差を増幅して第１及び第２のトランジスタの一方電
流電極から出力するので、第１及び第２の電圧降下手段
によって第１及び第２のトランジスタの出力の遷移時以
外の定常時に第１及び第２のトランジスタに流れる電流
を小さくでき、第１及び第２の容量によって第１及び第
２のトランジスタの出力の遷移時の電圧利得を大きくす
ることができ、高速に動作するとともに消費電力の小さ
な差動増幅回路を得ることができるという効果がある。
【０１０５】請求項２記載の発明の差動増幅回路によれ
ば、第１のトランジスタの他方電流電極に接続された一
方端及び第２の電圧を与えるための第２の電源に接続さ
れた他方端を持つ第１の電圧降下手段と、第２のトラン
ジスタの他方電流電極に接続された一方端及び第２の電
源に接続された他方端を持つ第２の電圧降下手段と、第
１の電圧降下手段に並列に接続された第１の容量と、第
２の電圧降下手段に並列に接続された第２の容量とを備
えて構成されているので、第１及び第２の電圧降下手段
によって第１及び第２のトランジスタの出力の遷移時以
外の定常時に第１及び第２のトランジスタに流れる電流
を小さくでき、第１及び第２の容量によって第１及び第
２のトランジスタの出力の遷移時の電圧利得を大きくす
ることができ、高速に動作するとともに消費電力の小さ
な差動増幅回路を得ることができるという効果がある。
【０１０６】請求項３記載の発明の差動増幅回路によれ
ば、第１のトランジスタの他方電流電極に接続された一
方端及び他方端を持つ第１の電圧降下手段と、第２のト
ランジスタの他方電流電極に接続された一方端及び第１
の電圧降下手段の他方端に接続された他方端を持つ第２
の電圧降下手段と、第１の電圧降下手段の一方端に接続
された一方端及び電流調整手段の第１の端子に接続され
た他方端を持つ第１の容量と、第２の電圧降下手段の一
方端に接続された一方端及び電流調整手段の第１の端子
に接続された他方端を持つ第２の容量とを備えて構成さ
れているので、第１及び第２の電圧降下手段によって第
１及び第２のトランジスタの出力の遷移時以外の定常時
に第１及び第２のトランジスタに流れる電流を小さくで
き、第１及び第２の容量によって第１及び第２のトラン
ジスタの出力の遷移時の電圧利得を大きくすることがで
き、高速に動作するとともに消費電力の小さな差動増幅
回路を得ることができるという効果がある。
【０１０７】請求項４記載の発明の差動増幅回路によれ
ば、第１のトランジスタの他方電流電極に接続された一
方端及び電流源の第２の端子に接続された他方端を持つ
第１の電圧降下手段と、第２のトランジスタの他方電流
電極に接続された一方端及び電流源の第２の端子に接続
された他方端を持つ第２の電圧降下手段と、第１の電圧
降下手段の一方端に接続された一方端及び電流調整手段
の第１の端子に接続された他方端を持つ第１の容量と、
第２の電圧降下手段の一方端に接続された一方端及び電
流調整手段の第１の端子に接続された他方端を持つ第２
の容量とを備えて構成されているので、第１及び第２の
電圧降下手段によって第１及び第２のトランジスタの出
力の遷移時以外の定常時に第１及び第２のトランジスタ
に流れる電流を小さくでき、第１及び第２の容量によっ
て第１及び第２のトランジスタの出力の遷移時の電圧利
得を大きくすることができ、高速に動作するとともに消
費電力の小さな差動増幅回路を得ることができるという
効果がある。
【０１０８】請求項５記載の発明の差動増幅回路によれ
ば、第１のトランジスタの他方電流電極に接続された一
方端及び他方端を持つ第１の電圧降下手段と、第２のト
ランジスタの他方電流電極に接続された一方端及び第１
の電圧降下手段の他方端に接続された他方端を持つ第２
の電圧降下手段と、第１の電圧降下手段の一方端に接続
された一方端及び第２の電源に接続された他方端を持つ
第１の容量と、第２の電圧降下手段の一方端に接続され
た一方端及び第２の電源に接続された他方端を持つ第２
の容量とを備えて構成されているので、第１及び第２の
電圧降下手段によって第１及び第２のトランジスタの出
力の遷移時以外の定常時に第１及び第２のトランジスタ
に流れる電流を小さくでき、第１及び第２の容量によっ
て第１及び第２のトランジスタの出力の遷移時の電圧利
得を大きくすることができ、高速に動作するとともに消
費電力の小さな差動増幅回路を得ることができるという
効果がある。
【０１０９】請求項６記載の発明の差動増幅回路によれ
ば、第１のトランジスタの他方電流電極に接続された一
方端及び電流源の第２の端子に接続された他方端を持つ
第１の電圧降下手段と、第２のトランジスタの他方電流
電極に接続された一方端及び第１の電圧降下手段の他方
端に接続された他方端を持つ第２の電圧降下手段と、第
１の電圧降下手段の一方端に接続された一方端及び第２
の電源に接続された他方端を持つ第１の容量と、第２の
電圧降下手段の一方端に接続された一方端及び第２の電
源に接続された他方端を持つ第２の容量とを備えて構成
されているので、第１及び第２の電圧降下手段によって
第１及び第２のトランジスタの出力の遷移時以外の定常
時に第１及び第２のトランジスタに流れる電流を小さく
でき、第１及び第２の容量によって第１及び第２のトラ
ンジスタの出力の遷移時の電圧利得を大きくすることが
でき、高速に動作するとともに消費電力の小さな差動増
幅回路を得ることができるという効果がある。
【０１１０】請求項７及び請求項８記載の発明の差動増
幅回路によれば、第１のトランジスタの他方電流電極に
接続された一方電流電極、制御電極及び第２の電圧を与
えるための第２電源に接続された他方電流電極を持つ第
３のトランジスタと、第２のトランジスタの他方電流電
極に接続された一方電流電極、制御電極及び第２の電源
に接続された他方電流電極を持つ第４のトランジスタ
と、第３のトランジスタの一方電流電極に接続された一
方端及び第３のトランジスタの制御電極に接続された他
方端を持つ第１の容量と、第４のトランジスタの一方電
流電極に接続された一方端及び第４のトランジスタの制
御電極に接続された他方端を持つ第２の容量と、第３の
トランジスタの制御電極に接続された一方端及び第１及
び第２の電圧の間の第３の電圧を与える第３の電源に接
続された他方端を持つ第１の電圧降下手段と、第４のト
ランジスタの制御電極に接続された一方端及び第３の電
源に接続された第２の電圧降下手段とを備えて構成され
ているので、第１及び第２の電圧降下手段及び第１及び
第２の容量により制御電極の電圧が制御される第３及び
第４のトランジスタによって第１及び第２のトランジス
タの出力の遷移時以外の定常時に第１及び第２のトラン
ジスタに流れる電流を小さくできるとともに、第１及び
第２のトランジスタの出力の遷移時の電圧利得を大きく
することができ、高速に動作するとともに消費電力の小
さな差動増幅回路を得ることができるという効果があ
る。
【０１１１】請求項９及び請求項１１記載の発明の差動
増幅回路によれば、第１及び第２のトランジスタの他方
電流電極に接続された一方電流電極、制御電極及び第２
の電圧を与えるための第２の電源に接続された他方電流
電極を持つ第３のトランジスタと、第３のトランジスタ
の一方電流電極に接続された一方端及び第３のトランジ
スタの制御電極に接続された他方端を持つ容量と、第３
のトランジスタの制御電極に接続された一方端及び第１
及び第２の電圧の間の第３の電圧を与えるための第３の
電源に接続された他方端とを持つ電圧降下手段とを備え
て構成されているので、電圧降下手段及び容量により制
御電極の電圧が制御される第３のトランジスタによって
第１及び第２のトランジスタの出力の遷移時以外の定常
時に第１及び第２のトランジスタに流れる電流を小さく
できるとともに、第１及び第２のトランジスタの出力の
遷移時の電圧利得を大きくすることができ、高速に動作
するとともに消費電力の小さな差動増幅回路を得ること
ができるという効果がある。
【０１１２】請求項１０記載の発明の差動増幅回路によ
れば、第１の電源に接続された一方端子、第１のトラン
ジスタの一方電流電極に接続された他方端子及び第２の
トランジスタの一方電流電極に接続された制御端子を持
ち、該制御端子の電圧に応じて抵抗値を変化させる第１
の抵抗手段と、第１の電源に接続された一方端子、第２
のトランジスタの一方電流電極に接続された他方端子及
び第１のトランジスタの一方電流電極に接続された制御
端子を持ち、該制御端子の電圧に応じて抵抗値を変化さ
せる第２の抵抗手段とを備えて構成されているので、第
１及び第２の抵抗手段によってオンしている側の第１ま
たは第２のトランジスタに流れる電流を制限でき、消費
電力が少なく、利得の高い差動増幅回路を得ることがで
きるという効果がある。
【０１１３】請求項１２記載の発明の差動増幅回路によ
れば、半導体集積回路内に設けられたメモリセルアレイ
から読み出された一組の信号を差動増幅するとともに半
導体集積回路内の機能ブロックに伝達することに用いら
れるので、半導体集積回路の消費電力を大幅に削減する
ことができるという効果がある。
【０１１４】請求項１３記載の発明のＣＭＯＳインバー
タによれば、半導体基板上に形成されＰチャネル電界効
果型トランジスタのソースの近傍に設けられ、第１の電
源に接続された一方端及びＰチャネル電界効果型トラン
ジスタのソースに接続された他方端を持つ第１のキャパ
シタと、半導体基板上に形成されたＮチャネル電界効果
型トランジスタのソースの近傍に設けられ、第２の電源
に接続された一方端及びＮチャネル電界効果型トランジ
スタのソースに接続された他方端を持つ第２のキャパシ
タとを備えて構成されているので、電源ラインの抵抗値
による影響を緩和してＰチャネル電界効果型トランジス
タ及びＮチャネル電界効果型トランジスタの出力の遷移
時のソース電圧を電源電圧に近づけることができ、高速
で動作するＣＭＯＳインバータを得ることができるとい
う効果がある。
【０１１５】請求項１４記載の発明のパルス幅変調方式
用復調回路によれば、パルス信号及び対応するサンプリ
ング信号を入力し、パルス信号の前縁が入力された後に
動作可能な状態に設定され、サンプリング信号が入力さ
れるより前にパルス信号の後縁が入力されたか否かを示
す検出信号を出力する複数のサンプリング手段と、複数
のサンプリング手段のうちのいずれのサンプリング手段
が、その入力したサンプリング信号より前にパルス信号
の後縁が入力したと判定しているかに応じてデータを生
成するエンコーダとを備えて構成されているので、パル
ス信号のみでパルス幅変調方式の復調を行うため半導体
集積回路内のデータの転送に用いることができ、半導体
集積回路の消費電力を低減するとともに、信号を伝達す
るためのバスの信号線を削減できるという効果がある。
【０１１６】請求項１５記載の発明のサンプリング回路
によれば、第２のサンプリング信号より被サンプリング
信号が前に入力されたか否かを高速に判定することがで
きるという効果がある。
【０１１７】請求項１６記載の発明のパルス幅変調方式
用復調回路によれば、サンプリング回路によって高速に
パルスの後縁を検出できるので、一ビットの検出に必要
なパルス幅を短くでき、少ない信号線で短い時間に多く
のビット情報を伝達することができるパルス幅変調方式
を実現することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の第１実施例による差動増幅回路の
構成を示す回路図である。
【図２】 図１に示した差動増幅回路の動作を示す波形
図である。
【図３】 この発明の第２実施例による差動増幅回路の
構成を示す回路図である。
【図４】 この発明の第３実施例による差動増幅回路の
構成を示す回路図である。
【図５】 この発明の第４実施例による差動増幅回路の
構成を示す回路図である。
【図６】 この発明の第５実施例による差動増幅回路の
構成を示す回路図である。
【図７】 図６に示した差動増幅回路の動作を示す波形
図である。
【図８】 この発明の第６実施例による差動増幅回路の
構成を示す回路図である。
【図９】 図８に示した差動増幅回路の動作を示す波形
図である。
【図１０】 この発明の第６実施例による第２の態様の
差動増幅回路の構成を示す回路図である。
【図１１】 この発明の第６実施例による第３の態様の
差動増幅回路の構成を示す回路図である。
【図１２】 この発明の第６実施例による第４の態様の
差動増幅回路の構成を示す回路図である。
【図１３】 この発明の第７実施例によるＣＭＯＳイン
バータの構成を示す回路図である。
【図１４】 図１３に示したＣＭＯＳインバータの動作
を示す波形図である。
【図１５】 この発明の第８実施例によるパルス幅変調
方式のデータ伝送を説明するためのブロック図である。
【図１６】 メモリセルアレイの構成の概要を示すブロ
ック図である。
【図１７】 パルス幅変調回路の構成を示すブロック図
である。
【図１８】 パルス幅変調回路内のデコーダの構成を示
す回路図である。
【図１９】 パルス幅変調回路内の遅延回路の構成を示
す論理図である。
【図２０】 復調回路の構成を示すブロック図である。
【図２１】 復調回路内の遅延回路の構成を示す論理図
である。
【図２２】 サンプリング回路の構成を示す回路図であ
る。
【図２３】 図２２に示したサンプリング回路の動作を
示す波形図である。
【図２４】 復調回路内のエンコーダの構成を示す回路
図である。
【図２５】 メモリセルアレイとＡＬＵとの間のデータ
転送動作を示す波形図である。
【図２６】 メモリセルアレイとＡＬＵとの間のデータ
転送動作を示す波形図である。
【図２７】 従来の半導体集積回路内のデータ転送の一
例を説明するためのブロック図である。
【図２８】 従来の差動増幅回路の構成を示す回路図で
ある。
【図２９】 図２８に示した差動増幅回路の動作を示す
波形図である。
【図３０】 この発明の第４実施例による第２の態様の
差動増幅回路の構成を示す回路図である。
【図３１】 この発明の第４実施例による第３の態様の
差動増幅回路の構成を示す回路図である。
【図３２】 この発明の第５実施例による第２の態様の
差動増幅回路の構成を示す回路図である。
【図３３】 この発明の第５実施例による第３の態様の
差動増幅回路の構成を示す回路図である。
【図３４】 この発明の第６実施例による第５の態様の
差動増幅回路の構成を示す回路図である。
【図３５】 この発明の第６実施例による第６の態様の
差動増幅回路の構成を示す回路図である。
【符号の説明】
１，２ 電源、３，４，２３，２４，４３，４４，１４
３，１４４，１６３，１６４ 負荷、５５ 定電流源、
２００，２００Ａ メモリセルアレイ、２０１プリアン
プ回路、２０２，２０２Ａ パルス幅変調回路、２０３
復調回路、２０４ 算術論理ユニット、２０９ デコ
ーダ、２１０ 遅延回路、２６３ 遅延回路、２６４1
〜２６４15 サンプリング回路、２６５ エンコーダ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１１月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】次に、図１に示した差動増幅回路の動作を
図２に示す波形図を用いて説明する差動小振幅信号の電
圧ＶI1，ＶI2が入力されているとき、差動増幅回路には
ＮＭＯＳトランジスタ５，７を通じて電流が流れる。こ
こでＮＭＯＳトランジスタ５に流れる電流をｉ1，ＮＭ
ＯＳトランジスタ７に流れる電流をｉ2と表すと、ＮＭ
ＯＳトランジスタのソース電圧ＶN1，ＶN2が抵抗９，１
１によって電流値と抵抗値の積、即ちＲ×ｉ1，Ｒ×ｉ2
だけ上昇する。ここで、抵抗９，１１の抵抗値をＲとし
た。例えば、入力端子６の電圧ＶI1が入力端子８の電圧
ＶI2より高く、それぞれの値がＶH，ＶLで一定の場合、
ＮＭＯＳトランジスタ５に流れる電流ｉ1が大きく、Ｎ
ＭＯＳトランジスタ７に流れる電流ｉ2は小さいので、
図２（ａ）に示すようにノードＮ２の電圧に対してノー
ドＮ１の電圧が高くなる。ソース電圧ＶN1が抵抗９の電
圧降下分だけ電圧Ｖ I2よりも高くなりＮＭＯＳトランジ
スタ５のゲート・ソース間電圧が小さくなるので、入力
電圧ＶI1，ＶI2の一方が高電圧ＶH、他方が低電圧ＶLを
保つ安定時の直流電流ｉ1が小さくなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】そして、図２に示す時刻ｔ1を境に、入力
電圧ＶI1，ＶI2の高低が逆転した場合、ＮＭＯＳトラン
ジスタ５のコンダクタンスが小さくなってＮＭＯＳトラ
ンジスタ５に流れる電流ｉ1が小さくなる。一方、ＮＭ
ＯＳトランジスタ７は、キャパシタ１２から負電荷が供
給され、抵抗１１による電圧降下の影響をうけないので
ノードＮ２の電圧はすぐに上昇しない。従って、信号の
遷移の瞬間では、電圧利得が大きくなり、出力端子ＶO2
に接続される素子や回路を高速で駆動することができ
る。図２のように信号が遷移する瞬間に電流ｉ2が大き
なピークを持つ。そして、キャパシタ１２と抵抗値１１
できまる所定の時間の間はノードＮ２の電圧が徐々に上
昇し、その後電流ｉ2が一定の値で安定する。入力電圧
ＶI2が所定の電圧ＶHを保持する安定時の電流を小さく
することができる。このように、入力信号ＶI1，ＶI2の
遷移状態では、電圧の低い方のノードＮ１あるいはＮ２
に接続されたキャパシタ１０あるいは１２によって電荷
が供給されて差動増幅回路が高速動作する。また、抵抗
とキャパシタの値によって決まる所定の時間が経過した
後は、ＮＭＯＳトランジスタ５，７のソースの電圧が抵
抗９，１１による電圧降下分だけ高く保たれており、ト
ランジスタ５，７を流れる直流電流が小さくなり、高速
でかつ電流消費の少ない差動増幅回路を実現することが
できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】実施例３．次に、この発明の第３実施例に
よる差動増幅回路について図４を用いて説明する。図４
はこの発明の第３実施例による差動増幅回路の構成を示
す回路図である。図４において、４３，４４はそれぞれ
電源１に接続した一方端及び他方端を持つ負荷、４５は
ノードＮ５に接続したソースと入力端子４６に接続した
ゲートと負荷４３の他方端に接続したドレインとを持つ
ＮＭＯＳトランジスタ、４７はノードＮ６に接続したソ
ースと入力端子４８に接続したゲートと負荷４４の他方
端に接続したドレインとを持つＮＭＯＳトランジスタ、
４９はノードＮ５に接続した一方端と他方端とを持つ抵
抗、５０はノードＮ５に接続した一方端と第２の電源２
に接続した他方端とを持つキャパシタ、５１はノードＮ
６に接続した一方端と抵抗４９の他方端に接続した他方
端とを持つ抵抗、５２はノードＮ６に接続した一方端と
第２の電源２に接続した他方端とを持つキャパシタ、５
３は負荷４３の他方端に接続された出力端子、５４は負
荷４４の他方端に接続された出力端子、５５は抵抗４９
の他方端に接続された入力端子と電源２に接続された出
力端子を持ち所定の電流を流すための定電流源である。
負荷４３，４４は、抵抗やトランジスタなどで構成され
る受動的な負荷及び定電流源等で構成された能動負荷な
どである。入力端子４６，４８からは入力電圧ＶI1，Ｖ
I2が与えられる。また、出力端子５３，５４からは出力
電圧ＶO1，ＶO2が出力される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】第４実施例による差動増幅回路が第１実施
例による差動増幅回路と異なる点は、負荷がＰＭＯＳ６
２，６３のクロスカップルで構成されている点である。
そのため、第４実施例による差動増幅回路は、第１実施
例のそれとは異なり、電源１から供給される電流の増減
によって負荷の抵抗値を変化させることができる。例え
ば、負荷を構成しているＰＭＯＳトランジスタ６１，６
２を流れる電流が負荷を構成しているＰＭＯＳトランジ
スタ６３，６４を流れる電流よりも大きくなると、ノー
ドＮ７の電圧がノードＮ８の電圧より低くなる。このと
き、ＰＭＯＳトランジスタ６３のゲートの電圧はノード
Ｎ７の電圧であるため、ノードＮ７の電圧が低くなるに
従って低くなり、ＰＭＯＳトランジスタ６３はそのオン
抵抗が低くなる。同時に、ＰＭＯＳトランジスタ６２の
ゲートの電圧はノードＮ８の電圧であるため、ノードＮ
８の電圧が高くなるに従って低くなり、ＰＭＯＳトラン
ジスタ６２はそのオン抵抗が高くなる。そのため、ＰＭ
ＯＳトランジスタ６２，６３の作用により、さらにノー
ドＮ７とノードＮ８の電位差は大きくなる。しかし、ノ
ードＮ７、Ｎ８の電位差が広がりすぎると、差動増幅回
路の遷移に時間を要するようになるため、ノードＮ７，
Ｎ８の電位差が広がりすぎないようにトランジスタ６
１，６４が接続されている。抵抗６９，７１及びキャパ
シタ７０，７２の働きは、図１に示した第１実施例によ
る差動増幅回路の抵抗９，１１及びキャパシタ１０，１
２と同様であり、第１実施例と同様の効果を奏する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】次に、図６に示した差動増幅回路の動作を
図７の波形図を用いて説明する。差動的で振幅の小さい
信号ＶI1，ＶI2が入力されているとき、差動増幅回路に
はＮＭＯＳトランジスタ８５，８７を通じて電流が流れ
る。ここでＮＭＯＳトランジスタ８５の電流をｉ9，Ｎ
ＭＯＳトランジスタ８７の電流をｉ10と表すと、ＮＭＯ
Ｓトランジスタのソース電圧ＶN9，ＶN10が抵抗８９，
９１によって電流と抵抗値の積、即ちＲ×ｉ9，Ｒ×ｉ
10だけ上昇する。ここで、抵抗８９，９１の抵抗値をＲ
とした。例えば、入力端子８６の電圧ＶI1が入力端子８
８の電圧ＶI2より高く、それぞれの値がＶH，ＶLで一定
の場合、ＮＭＯＳトランジスタ８５に流れる電流ｉ9が
大きく、ＮＭＯＳトランジスタ８７に流れる電流ｉ10は
小さいので、図７（ａ）に示すようにノードＮ１０の電
圧に対してノードＮ９の電圧が高くなる。そのため、Ｎ
ＭＯＳトランジスタ８５を流れる電流Ｉ9は、ＮＭＯＳ
トランジスタ８７を流れる電流Ｉ10より大きくなる。Ｐ
ＭＯＳトランジスタ８１，８２がカレントミラー負荷を
構成しているので、ＰＭＯＳトランジスタ８１を通して
電源から出力端子９３に供給される電流よりＮＭＯＳト
ランジスタ８６を通して出力端子９３から引き抜かれる
電流の方が大きいため、出力電圧ＶO1は、ノードＮ９の
電圧とほぼ等しくなる。この時、ソース電圧ＶN9が抵抗
８９の電圧降下分だけ高くなりＮＭＯＳトランジスタ８
５のゲート・ソース間電圧が小さくなるので、入力電圧
ＶI1，ＶI2の一方が高電圧ＶH、他方が低電圧ＶLを保つ
安定時の電流ｉ 9 が小さくなる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】そして、図７に示す時刻ｔ4を境に、入力
電圧ＶI1，ＶI2の高低が逆転した場合、ＮＭＯＳトラン
ジスタ８５のコンダクタンスが小さくなってＮＭＯＳト
ランジスタ８５に流れる電流ｉ9が小さくなる。一方、
ＮＭＯＳトランジスタ８７は、キャパシタ９２から負電
荷が供給されるので、この瞬間に抵抗９１の影響をうけ
ないのでノードＮ１０の電圧はすぐに上昇しない。従っ
て、信号の遷移の瞬間では、電圧利得が大きくなり、出
力端子Ｖ 01 に接続される素子や回路を高速で駆動するこ
とができる。図７の時刻ｔ4からｔ5の間の信号が遷移す
る瞬間に電流ｉ 10 が大きなピークを持つ。そして、キャ
パシタ９２と抵抗値９１できまる所定の時間の間にノー
ドＮ１０の電圧が徐々に上昇し電流ｉ10が減少して一定
の値に安定する。入力電圧ＶI2が所定の電圧ＶHを保持
する安定時の電流を小さくすることができる。このよう
に、入力信号ＶI1，ＶI2の遷移状態では、電圧の低い方
のノードＮ９あるいはＮ１０に接続されたキャパシタ９
０あるいは９２によって電荷が供給されることで高速動
作し、また、抵抗とキャパシタによって決まる所定の時
間が経過した後にＮＭＯＳ８５，８７ソースの電圧が抵
抗８９，９１での電圧降下分だけ高くなるので、電流ｉ
9，ｉ10が小さくなり、高速でしかも電流消費の低い差
動増幅回路を実現することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】図８に示した差動増幅回路において、ＰＭ
ＯＳトランジスタ１０３，１０４でカレントミラーを構
成している。カレントミラー負荷を備えた差動増幅回路
では、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジ
スタ１０５を通じて、またはＰＭＯＳトランジスタ１０
４とＮＭＯＳトランジスタ１０７を通じて電流が電源１
から流れる。入力電圧ＶＩ１，ＶＩ２が一定で出力電圧
ＶＯ１が安定している時の電流が大きくならないよう
に、ＮＭＯＳトランジスタ１０９，１１３が、それぞれ
ＮＭＯＳトランジスタ１０５，１０７のソースと電源２
との間に直列に挿入されている。ＮＭＯＳトランジスタ
１０９，１１３のゲートに抵抗１１１，１１５を通じて
入力される基準電圧ＶREFは、電源１の出力する電圧Ｖ
DDと電源２の出力する電圧ＶSSとの中間の電圧に設定さ
れる。また、ノードＮ１１，Ｎ１３の電圧レベルの変動
をＮ１２，Ｎ１４に帰還するために、ノードＮ１１とノ
ードＮ１２の間にキャパシタ１１０が、ノードＮ１３と
ノードＮ１４の間に，キャパシタ１１４が接続されてい
る。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】その後、ノードＮ１２には抵抗１１１を介
して基準電圧ＶREFが与えられるため、抵抗１１１の抵
抗値Ｒとキャパシタ１１０の容量値Ｃの積で決まる所定
の時間を経過すると、ノードＮ１２の電圧は図９（ａ）
に示すように基準電圧ＶREFに戻り、ＮＭＯＳトランジ
スタ１０９のコンダクタンスは時刻ｔ6における値と同
じ大きさに戻り、電流ｉ13が図９（ｂ）に示すように小
さくなる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】実施例７．次に、この発明の第７実施例に
よるＣＭＯＳインバータについて図１３を用いて説明す
る。図１３はこの発明の第７実施例によるＣＭＯＳイン
バータの構成を示す回路図である。図１３において、１
８３は入力端子１８１に接続したゲートと出力端子１８
２に接続したドレインとノードＮ２３に接続したソース
とを持つＰＭＯＳトランジスタ、１８４入力端子１８１
に接続したゲートと出力端子１８２に接続したドレイン
とノードＮ２４に接続したソースとを持つＮＭＯＳトラ
ンジスタ、１８５は電源１からノードＮ２３に電圧ＶDD
を与えるための配線の抵抗、１８６は電源２からノード
Ｎ２４に電圧ＶSSを与えるための配線の抵抗、１８７は
ＰＭＯＳトランジスタ１８３のソースの近傍に設けられ
たキャパシタ、１８８はＮＭＯＳトランジスタ１８４の
ソースの近傍に設けられたキャパシタである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】図１４は、図１３に示したインバータの動
作波形図である。図１４に示した時刻ｔ10までの間イン
バータはハイレベルを出力しており、出力端子１８２に
は抵抗１８５とＰＭＯＳトランジスタ１８３を通して電
圧ＶDDが供給される。しかし、抵抗１８５の存在のため
ノードＮ２３の電圧は低下している。次に、インバータ
の出力がローレベルに変化する初期の段階（時刻ｔ10か
らｔ11の間）では、ノードＮ２４にはキャパシタ１８８
から電圧が供給されており、ノードＮ２４はキャパシタ
の放電が終了するまでは抵抗１８６の電圧降下により与
えられる電圧よりも低い電圧を保つことができる。キャ
パシタ１８８の放電が終了した後は、ノード２４の電圧
ＶＮ 24 は抵抗１８６の電圧降下の影響を受けて高くな
る。ＣＭＯＳインバータの出力の遷移の初期において、
ＮＭＯＳトランジスタ１８４のソースの電圧が低く保た
れているため、出力端子１８２を通して電荷を速く引き
抜けるので、出力１８２の出力電圧ＶOUTがローレベル
に変化する時間を短くすることができる。ローレベルか
らハイレベルに変化するときも同様に、キャパシタ１８
７を通して電荷が供給され、ＣＭＯＳインバータの動作
を高速化できる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】図１５はパルス幅変調方式によってデータ
転送を行うメモリセルアレイとＡＬＵとの関係を示すブ
ロック図である。図１５において、２００はメモリセル
アレイ、２０１はメモリセルアレイ２００から読み出さ
れた記憶情報を伝える入出力線対ＭＤ01〜ＭＤ n2上の信
号を差動増幅して出力するためのプリアンプ回路、２０
２は複数のプリアンプ回路２０１の出力Ｂ0〜Ｂnを受け
てパルス幅変調した信号ＲＢを出力するパルス幅変調回
路、２０３はパルス幅変調回路２０２が出力した信号Ｒ
Ｂを受けてその信号ＲＢをｎビットのデータＤ0〜Ｄnに
復調するための復調回路、２０４は復調回路の出力する
データＤ0〜Ｄnの演算を行うＡＬＵである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】メモリセルアレイ２００から入出力線対Ｍ
Ｄ01〜ＭＤn2を通じて読みだされるｎビットのデータを
一本のデータバスを通じてＡＬＵ２０４に転送してい
る。入出力線対ＭＤ01〜ＭＤn2を通して読み出されたビ
ット数ｎの小振幅差動データをｎ個のプリアンプ回路２
０１で増幅し、ｎビットのデータＢ0〜Ｂnの状態に応じ
て、パルス幅変調回路２０２で、２ｎ種類の幅にパルス
幅を変調する。復調回路２０３はパルス幅変調されたパ
ルスをｎビットのデータに復調する回路で、その復調さ
れた出力データＤ0〜ＤnがＡＬＵ２０４に入力される。
このようなパルス幅変調方式を用いることによって半導
体集積回路内で１本のデータバスを通じてｎビットのデ
ータを一度に転送することができる。この発明の第７実
施例による復調回路は、データ通信の分野で一般に用い
られているパルス幅変調方式を、半導体集積回路装置で
実現するため、パルス幅変調されたパルスのみを用いて
復調可能に構成されている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】図２５に示すように、時刻ｔ20において、
メモリセルアレイ２００Ａ内のＸデコーダ２０５がワー
ド線ＷＬを活性化する。そして、センスアンプ２０８に
よってビット線ＢＬ，ＺＢＬにメモリセル２０７からデ
ータが読み出される。次にＹデコーダ２０６がトランス
ファゲートＴＧ01〜ＴＧ32のうちの必要なものを導通状
態とすることによって、入出力線対ＭＤ01〜ＭＤ32のい
ずれかにデータが出力される。入出力線ついに出力され
たデータは、プリアンプ回路２０１で増幅され、信号Ｂ
iがパルス幅変調回路２０２へ出力される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】図１７はパルス幅変調回路の構成の一例を
示すブロック図である。図１７において、２０９はプリ
アンプ回路２０１が出力するデータＢ0〜Ｂ3を入力して
信号線φ0〜φ15のうちのいずれかの信号線をローレベ
ルにするデコーダ、２１０は信号線φ０〜φ１５に接続
されており信号線φ0〜φ15のうちのいずれの信号線が
ローレベルになっているかによって選択的に異なる１６
種類の遅延時間を入力端子ＩＮから入力された信号に与
えて出力端子ＯＵＴから出力する遅延時間可変型の遅延
回路、２１１は遅延回路２１０の出力端子ＯＵＴに接続
された第１の入力と第２の入力との否定論理積をとる２
入力ＮＡＮＤゲート、２１２はＮＡＮＤゲート２１１の
出力を第１の入力に接続し第２の入力との否定論理積を
とりＮＡＮＤゲート２１１の第２の入力にその結果を出
力するＮＡＮＤゲート、２１３はパルス信号の出力のタ
イミングを与える信号ＺＤＢＥを入力してその反対の論
理値を出力するインバータ、２１４は所定の遅延時間を
インバータ２１３の出力に付加するとともにインバータ
２１３の出力の反対の論理値を出力するために奇数個の
インバータを直列に接続した遅延回路、２１５は遅延回
路２１４の出力とインバータ２１３の出力の否定論理積
をとりＮＡＮＤゲート２１２の第２の入力に出力を接続
したＮＡＮＤゲート、２１６はＮＡＮＤゲート２１１の
出力の反対の論理値をパルス幅変調回路２０２Ａの信号
ＲＢとして出力するインバータである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】例えば、信号線２２４にはトランジスタＴ
ｒ1，Ｔｒ16，Ｔｒ31，Ｔｒ46のドレインが接続されて
いる。トランジスタＴｒ1，Ｔｒ16，Ｔｒ31，Ｔｒ46の
ゲートにはそれぞれデータＢ0〜Ｂ3が入力されているの
で、これら全てのデータがローレベルの時に信号線２２
４はハイレベルとなってインバータ２４０からローレベ
ルが信号線φ0に出力される。信号線に出力されるロー
レベルは、図２５に示すようにプリアンプ回路２０１か
らの出力Ｂiをデコーダ２０９が受け取った後に出力さ
れる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】次に、図１９を用いて遅延回路２１０の構
成について説明する。図１９において、２５０は奇数個
直列にインバータが接続されその最終段のインバータの
出力が出力端子ＯＵＴに接続されたインバータ群、２５
１はインバータ群２５０の初段のインバータの入力端子
に接続された出力と入力端子ＩＮに接続された第１の入
力と第２の入力とを持つＮＯＲゲート、２５２はＮＯＲ
ゲート２５１の第２の入力端子に接続された出力と信号
線φ0に接続された第１の入力と第２の入力とを持つＡ
ＮＤゲート、２５３は奇数個のインバータを直列に接続
され最終段のインバータの出力をＡＮＤゲート２５２の
第２の入力に接続されたインバータ群、２５４はインバ
ータ群２５３の初段のインバータの入力に接続された出
力と入力端子ＩＮに接続された第１の入力と第２の入力
とを持つＮＯＲゲート、２５５はＮＯＲゲート２５４の
第２の入力に接続された出力と信号線φ1に接続された
第１の入力と第２の入力とを持つＡＮＤゲート、２５６
は奇数個のインバータを直列に接続し最終段のインバー
タの出力をＡＮＤゲート２５５の第２の入力に接続した
インバータ群である。インバータ群２５６以降の構成に
ついては、信号線φ1に接続されたＡＮＤゲート２５５
とＮＯＲゲート２５４とインバータ群２５３の接続と同
様の構成を信号線φ2〜φ14まで繰り返し、最後の信号
線φ１５は直接ＮＯＲゲート２５７の第２の入力に接続
されてＮＯＲゲート２５７の第１の入力には入力端子Ｉ
Ｎが接続される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正内容】
【００８２】次に、データを受ける側の復調回路の構成
について図２０乃至図２４用いて説明する。図２０は４
ビット情報を持つパルス幅変調を受けた信号ＲＢを復調
するための復調回路の構成を示すブロック図である。図
２０において、２０３Ａは４ビットの情報を持つ信号Ｒ
Ｂを復調するための復調回路、２６０は信号ＲＢを受け
るインバータ、２６１はインバータ２６０の出力に接続
された第１の入力と第２の入力と出力とを持つＮＡＮＤ
ゲート、２６２はＮＡＮＤゲート２６１の出力に接続さ
れた第１の入力と第２の入力とＮＡＮＤゲート２６１の
第２の入力に接続された出力とを持つＮＡＮＤゲート、
２６３はＮＡＮＤゲート２６２の出力に接続された入力
端子ＩＮとＮＡＮＤゲート２６２の第２の入力に接続さ
れた出力端子ＯＵＴと入力端子ＩＮからローレベルが入
力された時にそれぞれ決まった遅延時間の後にローレベ
ルを出力する信号端子Ｓ0〜Ｓ15を備えた遅延回路、２
６４1〜２６４15は異なる２種類の信号Ｓi-1の立ち下が
りと信号Ｓiの立ち下がりの間で入力データＺＢＲのサ
ンプリングを行ってそのサンプリング結果を出力端子Ｑ
から出力するサンプリング回路、２６５はサンプリング
回路２６４1〜２６４15の出力Ｑ0〜Ｑ15に対応したデー
タＤ0〜Ｄ3を出力するエンコーダである。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】ＮＡＮＤゲート２６１、２６２はフリップ
フロップ回路を構成している。このフリップフロップ回
路は、インバータ２６０の出力と遅延回路２６３の出力
端子ＯＵＴからの出力を受けて動作する。通常、メモリ
セルアレイ２００ＡとＡＬＵ２０４Ａとの間が離れてい
るので、データバスでの配線遅延が大きくなり、受け側
に到達したときには波形がなまっている。そこで、デー
タバスを通ってきてインバータ２６０に入力される鈍っ
たパルス信号の波形をインバータ２６０で矯正して信号
ＺＢＲを出力する。パルス信号が入力していない時、イ
ンバータ２６０からローレベルを受けてフリップフロッ
プ回路の出力は、ハイレベルを保持している。図２６に
おける時刻ｔ23からしばらくして信号線を通してパルス
信号ＲＢが入力されると、インバータ２６０が信号ＺＢ
Ｒとしてローレベルを出力するが、この時ＮＡＮＤゲー
ト２６２の第２の入力には遅延回路２６３の出力端子Ｏ
ＵＴからハイレベルが与えられているため、フリップフ
ロップ回路の出力は、ハイレベルからローレベルに変化
する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】また、全てのサンプリング回路２６４1〜
２６４15のサンプリング信号入力端子ＺＢＲには、イン
バータ２６０の出力が入力される。そして、サンプリン
グ回路２６４1〜２６４15は、端子Ｓi-1に入力される信
号がローレベルになってから端子Ｓiに入力される信号
がローレベルになるまでの間に、サンプリング信号入力
端子ＺＢＲに入力される信号がローレベルからハイレベ
ルへ変化したか否かによって出力Ｑを決定する。サンプ
リング信号入力端子ＺＢＲに入力される信号がハイレベ
ルの状態を持っているときは、出力Ｑとしてローレベル
を出力し、それ以外の時にはハイレベルを出力する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】信号ＳＢ及び遅延回路２６３の信号端子Ｓ
0〜Ｓ15の出力は、それぞれ順にハイレベルからローレ
ベルへ変化する。従ってインバータ２６０の出力がロー
レベルから再びハイレベルに戻るタイミングは、信号Ｓ
Ｂ及び遅延回路２６３の信号端子Ｓ0〜Ｓ15の出力のう
ちのいずれか２つが前後してローレベルになる信号のタ
イミングの間に入ることになる。そして、エンコーダ２
６５は、どのサンプリング回路２６４1〜２６４15まで
ローレベルを出力するかに応じて異なるデータＤ0〜Ｄ3
を発生する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】なお、ＮＯＲゲート２７６とＮＯＲゲート
２７７の間の回路は記載を省略しているが、遅延回路２
６３は、信号端子Ｓ1，Ｓ 2に接続されたインバータ２７
１，２７２と、これらの入力端の間に接続されたインバ
ータ群２８０とＮＯＲゲート２７６と同じように、信号
端子Ｓ3〜Ｓ14に接続されたインバータとインバータ群
及びＮＯＲゲートが接続されて構成される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】次に、サンプリング回路の構成について図
２２を用いて説明する。図２２はこの発明の第８実施例
による復調回路の構成要素であるサンプリング回路の構
成を示す回路図である。図２２において、２９０は信号
Ｓ i-1 を受ける入力端と出力端とを持つインバータ、２
９１は電源電圧ＶDDを出力する電源１に接続されたソー
スとインバータ２９０の出力端に接続されたゲートとド
レインを持つＰＭＯＳトランジスタ、２９２はＰＭＯＳ
トランジスタ２９１のドレインに接続されたドレインと
インバータ２９０の出力端に接続されたゲートとソース
とを持つＮＭＯＳトランジスタ、２９３はＰＭＯＳトラ
ンジスタ２９１及びＮＭＯＳトランジスタ２９２のドレ
インに接続されたゲートと電源１に接続されたソースと
ドレインとを持つＰＭＯＳトランジスタ、２９４は接地
電圧ＶSSを出力する電源２に接続されたソースとＰＭＯ
Ｓトランジスタ２９３のドレインに接続されたドレイン
と信号Ｓ i-1 を受けるゲートとを持つＮＭＯＳトランジ
スタ、２９５は信号ＺＢＲを受けるゲートとＮＭＯＳト
ランジスタ２９２のソースに接続したドレインとソース
とを持つＮＭＯＳトランジスタ、２９６はＮＭＯＳトラ
ンジスタ２９５のソースに接続されたドレインと信号Ｓ
iを受けるゲートと電源２に接続されたソースとを持つ
ＮＭＯＳトランジスタ、２９７はＮＭＯＳトランジスタ
２９２のソースに接続されたドレインと電源２に接続さ
れたソースとＰＭＯＳトランジスタ２９３のドレインに
接続されたゲートとを持つＮＭＯＳトランジスタであ
る。ＰＭＯＳトランジスタ２９１とＮＭＯＳトランジス
タ２９２のドレインから信号Ｑiが出力される。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】図２２に示したサンプリング回路の動作に
ついて、図２３の動作波形図を用いて説明する。信号Ｓ
i‐1がハイレベルの間、インバータ２９０がローレベル
を出力するため、ＰＭＯＳトランジスタ２９０がオンし
てノードＮ３０の電圧がハイレベルにプリチャージされ
る。一方、ＮＭＯＳトランジスタ２９４がオフするがＰ
ＭＯＳトランジスタ２９３がオフしてＮＭＯＳトランジ
スタ２９７のゲートはローレベルを保持しており、ＮＭ
ＯＳトランジスタ２９７はオフ状態にある。また、この
時、信号ＺＢＲがローレベルで、信号Ｓiがハイレベル
に保たれていると、ＮＭＯＳトランジスタ２９６はオン
状態だが、ＮＭＯＳトランジスタ２９５はオフ状態にな
っている。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】時刻ｔ 15で信号Ｓ i-1 がローレベルになっ
てＰＭＯＳトランジスタ２９１がオフするとともにＮＭ
ＯＳトランジスタ２９２がオンしてから、時刻ｔ 16で信
号Ｓiがローレベルになるまでの期間の信号ＺＢＲが図
２３に示すようにハイレベルになったとすると、信号Ｓ
iがハイレベルであるのでＮＭＯＳトランジスタ２９６
がオン状態で、信号ＺＢＲがハイレベルになることによ
ってさらにＮＭＯＳトランジスタ２９５がオンするた
め、出力Ｑiがローレベル側に変化する。そのため、ノ
ードＮ３０の電圧が下がりＰＭＯＳトランジスタ２９３
の閾値電圧より低くなると、ＰＭＯＳトランジスタ２９
３がオンしてＮＭＯＳトランジスタ２９７のゲートの電
圧が電源１の電圧ＶDDになるため、ＮＭＯＳトランジス
タ２９７がオンしてノードＮ２０の電圧は電源２の電圧
ＶSSになる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正内容】
【００９６】次に、信号Ｓi-1，Ｓiがローレベルのと
き、ＰＭＯＳトランジスタ２９１及びＮＭＯＳトランジ
スタ２９６がオフするとともにＮＭＯＳトランジスタ２
９２がオンしている。また、ＮＭＯＳトランジスタ２９
４もオフしているため、ＮＭＯＳトランジスタ２９７の
ゲートにはＰＭＯＳトランジスタ２９３がオンしている
ため、電源１から電圧ＶDDが供給され、ＮＭＯＳトラン
ジスタ２９７はオフしており、ノードＮ３０からＮＭＯ
Ｓトランジスタ２９２を通して電荷が引き抜かれないた
め、ノードＮ３０の電圧はハイレベルを保持する。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正内容】
【００９７】図２２に示したサンプリング回路は、信号
Ｓi-1が立ち下がってから信号Ｓiの立ち下がりまでの間
にデータＺＢＲがハイレベルの状態を持っているか否か
によって、サンプリング回路がローレベルを出力するか
ハイレベルを出力するかが決まる。図２２に示したサン
プリング回路は、信号ＺＢＲがハイレベルになるとプリ
チャージされたノードＮ３０から電荷を引き抜くように
構成されているので、高速に動作する。従って、信号Ｓ
iと信号Ｓi-1のローレベルになる間隔が短くても十分に
動作するため、パルス信号幅を短くできて高速で動作す
る半導体集積回路に適用することができる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正内容】
【０１０３】また、第１乃至第６実施例で示した差動増
幅回路を、図２７に示したメモリセルアレイと他の機能
部ブロックであるＡＬＵ４１０との間のデータ転送用の
プリアンプ回路４０２1〜４０２nに用いても消費電力を
削減できる効果があるのはいうまでもない。
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１の電圧を与えるための第１の電源に
    接続された一方端及び他方端をそれぞれ有する第１及び
    第２の負荷と、 前記第１の負荷の前記他方端に接続された一方電流電
    極、第１の入力信号を受ける制御電極及び他方電流電極
    を持つ第１のトランジスタと、 前記第２の負荷の前記他方端に接続された一方電流電
    極、第２の入力信号を受ける制御電極及び他方電流電極
    を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び第２の電圧を与えるための第２電源に接続
    された他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記第２の電源に接続された他方端を持つ
    第２の電圧降下手段と、 前記第１の電圧降下手段に並列に接続された第１の容量
    と、 前記第２の電圧降下手段に並列に接続された第２の容量
    とを備え、 前記第１の信号と前記第２の信号との電位差を増幅して
    前記第１及び第２のトランジスタの前記一方電流電極か
    ら出力する、差動増幅回路。
  2. 【請求項２】 第１の電圧を与えるための第１の電源に
    接続された入力端子並びに第１及び第２の出力端子を持
    ち、該第１の出力端子の出力電流と同じ値の出力電流を
    第２の出力端子から出力するカレントミラー手段と、 前記カレントミラー手段の前記第１の出力端子に接続さ
    れた一方電流電極、第１の入力信号を受ける制御電極及
    び他方電流電極を持つ第１のトランジスタと、 前記カレントミラー手段の前記第２の出力端子に接続さ
    れた一方電流電極、第２の入力信号を受ける制御電極及
    び他方電流電極を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び第２の電圧を与えるための第２の電源に接
    続された他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記第２の電源に接続された他方端を持つ
    第２の電圧降下手段と、 前記第１の電圧降下手段に並列に接続された第１の容量
    と、 前記第２の電圧降下手段に並列に接続された第２の容量
    とを備える、差動増幅回路。
  3. 【請求項３】 第１の電圧を与えるための第１の電源に
    接続された一方端及び他方端をそれぞれ持つ第１及び第
    ２の負荷と、 前記第１の負荷の前記他方端に接続された一方電流電
    極、第１の入力信号を受ける制御電極及び他方電流電極
    を持つ第１のトランジスタと、 前記第２の負荷の前記他方端に接続された一方電流電
    極、第２の入力信号を受ける制御電極及び他方電流電極
    を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記第１の電圧降下手段の前記他方端に接
    続された他方端を持つ第２の電圧降下手段と、 前記第１及び第２の電圧降下手段の前記他方端に共通に
    接続された第１の端子及び第２の電圧を与えるための第
    ２の電源に接続された第２の端子を持ち、電流を調整す
    るための電流調整手段と、 前記第１の電圧降下手段の前記一方端に接続された一方
    端及び前記電流調整手段の前記第１の端子に接続された
    他方端を持つ第１の容量と、 前記第２の電圧降下手段の前記一方端に接続された一方
    端及び前記電流調整手段の前記第１の端子に接続された
    他方端を持つ第２の容量とを備える、差動増幅回路。
  4. 【請求項４】 第１の電圧を与えるための第１の電源に
    接続された入力端子並びに第１及び第２の出力端子を持
    ち、該第１の出力端子の出力電流と同じ値の出力電流を
    第２の出力端子から出力するカレントミラー手段と、 前記カレントミラー手段の前記第１の出力端子に接続さ
    れた一方電流電極、第１の入力信号を受ける制御電極及
    び他方電流電極を持つ第１のトランジスタと、 前記カレントミラー手段の前記第２の出力端子に接続さ
    れた一方電流電極、第２の入力信号を受ける制御電極及
    び他方電流電極を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び前記電流源の前記第２の端子に接続された
    他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記電流源の前記第２の端子に接続された
    他方端を持つ第２の電圧降下手段と、 前記第１の電圧降下手段の前記他方端に接続された第１
    の端子及び第２の電圧を与えるための第２の電源に接続
    された第２の端子を持ち、電流を調整するための電流調
    整手段と、 前記第１及び第２の電圧降下手段の前記一方端に共通に
    接続された一方端及び前記電流調整手段の前記第１の端
    子に接続された他方端を持つ第１の容量と、 前記第２の電圧降下手段の前記一方端に接続された一方
    端及び前記電流調整手段の前記第１の端子に接続された
    他方端を持つ第２の容量とを備える、差動増幅回路。
  5. 【請求項５】 第１の電圧を与えるための第１の電源に
    接続された一方端及び他方端をそれぞれ有する第１及び
    第２の負荷と、 前記第１の負荷の前記他方端に接続された一方電流電
    極、第１の入力信号を受ける制御電極及び他方電流電極
    を持つ第１のトランジスタと、 前記第２の負荷の前記他方端に接続された一方電流電
    極、第２の入力信号を受ける制御電極及び他方電流電極
    を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記第１の電圧降下手段の前記他方端に接
    続された他方端を持つ第２の電圧降下手段と、 前記第１及び第２の電圧降下手段の前記他方端に共通に
    接続された第１の端子及び第２の電圧を与えるための第
    ２の電源に接続された第２の端子を持ち、電流を調整す
    るための電流調整手段と、 前記第１の電圧降下手段の前記一方端に接続された一方
    端及び前記第２の電源に接続された他方端を持つ第１の
    容量と、 前記第２の電圧降下手段の前記一方端に接続された一方
    端及び前記第２の電源に接続された他方端を持つ第２の
    容量とを備える、差動増幅回路。
  6. 【請求項６】 第１の電圧を与えるための第１の電源に
    接続された入力端子並びに第１及び第２の出力端子を持
    ち、該第１の出力端子の出力電流と同じ値の出力電流を
    第２の出力端子から出力するカレントミラー手段と、 前記カレントミラー手段の前記第１の出力端子に接続さ
    れた一方電流電極、第１の入力信号を受ける制御電極及
    び他方電流電極を持つ第１のトランジスタと、 前記カレントミラー手段の前記第２の出力端子に接続さ
    れた一方電流電極、第２の入力信号を受ける制御電極及
    び他方電流電極を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方端及び前記電流源の前記第２の端子に接続された
    他方端を持つ第１の電圧降下手段と、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方端及び前記第１の電圧降下手段の前記他方端に接
    続された他方端を持つ第２の電圧降下手段と、 前記第１及び第２の電圧降下手段の前記他方端に共通に
    接続された第１の端子及び第２の電圧を与えるための第
    ２の電源に接続された第２の端子を持ち、電流を調整す
    るための電流調整手段と、 前記第１の電圧降下手段の前記一方端に接続された一方
    端及び前記第２の電源に接続された他方端を持つ第１の
    容量と、 前記第２の電圧降下手段の前記一方端に接続された一方
    端及び前記第２の電源に接続された他方端を持つ第２の
    容量とを備える、差動増幅回路。
  7. 【請求項７】 第１の電圧を与えるための第１の電源に
    接続された一方端及び他方端をそれぞれ有する第１及び
    第２の負荷と、 前記第１の負荷の前記他方端に接続された一方電流電
    極、第１の入力信号を受ける制御電極及び他方電流電極
    を持つ第１のトランジスタと、 前記第２の負荷の前記他方端に接続された一方電流電
    極、第２の入力信号を受ける制御電極及び他方電流電極
    を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方電流電極、制御電極及び第２の電圧を与えるため
    の第２電源に接続された他方電流電極を持つ第３のトラ
    ンジスタと、 前記第２のトランジスタの前記他方電流電極に接続され
    た一方電流電極、制御電極及び前記第２の電源に接続さ
    れた他方電流電極を持つ第４のトランジスタと、 前記第３のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第３のトランジスタの前記制御電極に
    接続された他方端を持つ第１の容量と、 前記第４のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第４のトランジスタの前記制御電極に
    接続された他方端を持つ第２の容量と、 前記第３のトランジスタの前記制御電極に接続された一
    方端及び前記第１及び第２の電圧の間の第３の電圧を与
    える第３の電源に接続された他方端を持つ第１の電圧降
    下手段と、 前記第４のトランジスタの前記制御電極に接続された一
    方端及び前記第３の電源に接続された第２の電圧降下手
    段とを備え、 前記第１の信号と前記第２の信号との電位差を増幅して
    前記第１及び第２のトランジスタの前記一方電流電極か
    ら出力する、差動増幅回路。
  8. 【請求項８】 第１の電圧を与えるための第１の電源に
    接続された入力端子並びに第１及び第２の出力端子を持
    ち、該第１の出力端子の出力電流と同じ値の出力電流を
    第２の出力端子から出力するカレントミラー手段と、 前記カレントミラー手段の前記第１の出力端子に接続さ
    れた一方電流電極、第１の入力信号を受ける制御電極及
    び他方電流電極を持つ第１のトランジスタと、 前記カレントミラー手段の前記第２の出力端子に接続さ
    れた一方電流電極、第２の入力信号を受ける制御電極及
    び他方電流電極を持つ第２のトランジスタと、 前記第１のトランジスタの前記他方電流電極に接続され
    た一方電流電極、制御電極及び第２の電圧を与えるため
    の第２電源に接続された他方電流電極を持つ第３のトラ
    ンジスタと、 前記第３のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第３のトランジスタの前記制御電極に
    接続された他方端を持つ第１の容量と、 前記第４のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第４のトランジスタの前記制御電極に
    接続された他方端を持つ第２の容量と、 前記第３のトランジスタの前記制御電極に接続された一
    方端及び前記第１及び第２の電圧の間の第３の電圧を与
    える第３の電源に接続された他方端を持つ第１の電圧降
    下手段と、 前記第４のトランジスタの前記制御電極に接続された一
    方端及び前記第３の電源に接続された第２の電圧降下手
    段とを備える、差動増幅回路。
  9. 【請求項９】 第１の電圧を与えるための第１の電源に
    接続された一方端及び他方端をそれぞれ持つ第１及び第
    ２の負荷と、 前記第１の負荷の前記他方端に接続された一方電流電
    極、第１の入力信号を受ける制御電極及び他方電流電極
    を持つ第１のトランジスタと、 前記第２の負荷の前記他方端に接続された一方電流電
    極、第２の入力信号を受ける制御電極及び前記第１のト
    ランジスタの前記他方電流電極に接続された他方電流電
    極を持つ第２のトランジスタと、 前記第１及び第２のトランジスタの前記他方電流電極に
    共通に接続された一方電流電極、制御電極及び第２の電
    圧を与えるための第２の電源に接続された他方電流電極
    を持つ第３のトランジスタと、 前記第３のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第３のトランジスタの前記制御電極に
    接続された他方端を持つ容量と、 前記第３のトランジスタの前記制御電極に接続された一
    方端及び前記第１及び第２の電圧の間の第３の電圧を与
    えるための第３の電源に接続された他方端とを持つ電圧
    降下手段とを備える、差動増幅回路。
  10. 【請求項１０】 前記第１の負荷は、 前記第１の電源に接続された一方端子、前記第１のトラ
    ンジスタの前記一方電流電極に接続された他方端子及び
    前記第２のトランジスタの前記一方電流電極に接続され
    た制御端子を持ち、該制御端子の電圧に応じて抵抗値を
    変化させる第１の抵抗手段を含み、 前記第２の負荷は、 前記第１の電源に接続された一方端子、前記第２のトラ
    ンジスタの前記一方電流電極に接続された他方端子及び
    前記第１のトランジスタの前記一方電流電極に接続され
    た制御端子を持ち、該制御端子の電圧に応じて抵抗値を
    変化させる第２の抵抗手段を含むことを特徴とする、請
    求項１、請求項３、請求項５、請求項７および請求項９
    のうちのいずれか一項に記載された差動増幅回路。
  11. 【請求項１１】 第１の電圧を与えるための第１の電源
    に接続された入力端子並びに第１及び第２の出力端子を
    持ち、該第１の出力端子の出力電流と同じ値の出力電流
    を第２の出力端子から出力するカレントミラー手段と、 前記カレントミラー手段の前記第１の出力端子に接続さ
    れた一方電流電極、第１の入力信号を受ける制御電極及
    び他方電流電極を持つ第１のトランジスタと、 前記カレントミラー手段の前記第２の出力端子に接続さ
    れた一方電流電極、第２の入力信号を受ける制御電極及
    び他方電流電極を持つ第２のトランジスタと、 前記第１及び第２のトランジスタの前記他方電流電極に
    共通に接続された一方電流電極、制御電極及び第２の電
    圧を与えるための第２の電源に接続された他方電流電極
    を持つ第３のトランジスタと、 前記第３のトランジスタの前記一方電流電極に接続され
    た一方端及び前記第３のトランジスタの前記制御電極に
    接続された他方端を持つ容量と、 前記第３のトランジスタの前記制御電極に接続された一
    方端及び前記第１及び第２の電圧の間の第３の電圧を与
    えるための第３の電源に接続された他方端とを持つ電圧
    降下手段とを備える、差動増幅回路。
  12. 【請求項１２】 半導体集積回路内で用いられる差動増
    幅回路であって、 前記半導体集積回路内に設けられたメモリセルアレイか
    ら読み出された一組の信号を差動増幅するとともに前記
    半導体集積回路内の所定の機能ブロックに伝達すること
    を特徴とする、請求項１乃至請求項１１のうちのいずれ
    か一項に記載された差動増幅回路。
  13. 【請求項１３】 半導体基板上に形成され、第１及び第
    ２の電圧を与える電源にそれぞれ接続された第１及び第
    ２の電源ラインと、 前記半導体基板上に形成され、前記第１の電源ラインに
    接続されたソース、ドレイン及び入力信号を受けるゲー
    トを持つＰチャネル電界効果型トランジスタと、 前記半導体基板上に形成され、前記第２の電源ラインに
    接続されたソース、前記Ｐチャネル電界効果型トランジ
    スタの前記ドレインに接続されたドレイン及び前記入力
    信号を受けるゲートを持つＮチャネル電界効果型トラン
    ジスタと、 前記半導体基板上に形成され、前記Ｐチャネル電界効果
    型トランジスタの前記ソースの近傍に設けられ、前記第
    １の電源に接続された一方端及び前記Ｐチャネル電界効
    果型トランジスタの前記ソースに接続された他方端を持
    つ第１のキャパシタと、 前記半導体基板上に形成され、前記Ｎチャネル電界効果
    型トランジスタの前記ソースの近傍に設けられ、前記第
    ２の電源に接続された一方端及び前記Ｎチャネル電界効
    果型トランジスタの前記ソースに接続された他方端を持
    つ第２のキャパシタとを備える、ＣＭＯＳインバータ。
  14. 【請求項１４】 パルス幅変調方式による半導体集積回
    路内のデータ転送に用いられるパルス幅変調方式用復調
    回路において、 パルス信号の前縁が入力されてから複数のサンプリング
    信号をそれぞれ異なる所定時間の経過後に発生するサン
    プリング信号発生手段と、 複数のサンプリング信号に対応して設けられ、前記パル
    ス信号及び対応する前記サンプリング信号を入力し、前
    記パルス信号の前記前縁が入力された後に動作可能な状
    態に設定され、前記サンプリング信号が入力されるより
    前に前記パルス信号の後縁が入力されたか否かを示す検
    出信号を出力する複数のサンプリング手段と、 複数の前記サンプリング手段のうちのいずれの前記サン
    プリング手段が、その入力した前記サンプリング信号よ
    り前に前記パルス信号の前記後縁が入力したと判定して
    いるかに応じてデータを生成するエンコーダとを備え
    る、パルス幅変調方式用復調回路。
  15. 【請求項１５】 第１のサンプリング信号を受けて該第
    １のサンプリング信号の論理値と反対の論理値を出力す
    るインバータと、 前記インバータの出力を受ける制御電極、第１の電源に
    接続された一方電流電極及び他方電流電極を持つ第１導
    電型の第１の絶縁ゲート型トランジスタと、 前記インバータの出力を受ける制御電極、一方電流電極
    及び前記第１の絶縁ゲート型トランジスタの前記他方電
    流電極に接続された他方電流電極を持つ第２導電型の第
    ２の絶縁ゲート型トランジスタと、 被サンプリング信号を受ける制御電極、一方電流電極及
    び前記第２の絶縁ゲート型トランジスタの前記一方電流
    電極に接続された他方電流電極を持つ第２導電型の第３
    の絶縁ゲート型トランジスタと、 第２のサンプリング信号を受ける制御電極、第２の電源
    に接続された一方電流電極及び前記第３の絶縁ゲート型
    トランジスタの前記一方電流電極に接続された他方電流
    電極を持つ第２導電型の第４の絶縁ゲート型トランジス
    タと、 前記第１の絶縁ゲート型トランジスタの前記他方電流電
    極に接続された制御電極、前記第１の電源に接続された
    一方電流電極及び他方電流電極を持つ第１導電型の第５
    の絶縁ゲート型トランジスタと、 前記第１のサンプリング信号を受ける制御電極、前記第
    ２の電源に接続された一方電流電極及び前記第５の絶縁
    ゲート型トランジスタの前記他方電流電極に接続された
    他方電流電極を持つ第２導電型の第６の絶縁ゲート型ト
    ランジスタと、 前記第５の絶縁ゲート型トランジスタの前記他方電流電
    極に接続された制御電極、前記第２の電源に接続された
    一方電流電極及び前記第２の絶縁ゲート型トランジスタ
    の前記一方電流電極に接続された他方電流電極を持つ第
    ２導電型の第７の絶縁ゲート型トランジスタとを備え
    る、サンプリング回路。
  16. 【請求項１６】 パルス幅変調方式による半導体集積回
    路内のデータ転送に用いられる請求項１４記載のパルス
    幅変調方式用復調回路において、 複数の前記サンプリング手段の各々は、請求項１５記載
    のサンプリング回路を含むことを特徴とする、パルス幅
    変調方式用復調回路。
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