NL192155C

NL192155C - Datatransmissieketen.

Info

Publication number: NL192155C
Application number: NL8801541A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1987-06-20
Filing date: 1988-06-16
Publication date: 1997-02-04
Also published as: US5153459A; NL8801541A; JPS6419588A; NL192155B; DE3820800A1; JPH0583999B2; KR890001304A; FR2616934B1; KR900006293B1; FR2616934A1

Description

1 192155

Datatransmlssleketen

De uitvinding heeft betrekking op een geïntegreerde CMOS data-transmissieketen omvattende ware- en complementaire databuslijnen voor het ontvangen van ingangsdatasignalen van respectievelijke ware- en 5 complementaire uitgangsaansluitingen van een data-ingangsbuffer, eerste en tweede transmissiepoort-middelen voor het respectievelijk overdragen van het datasignaal op de ware- en complementaire data-bussen naar eerste en tweede lijnen in responsie op een eerste kloksignaal gedurende een schrijfcyclus, eerste en tweede ingangs/uitgangsbuslijnoptrek- en neertrekmiddelen die verbonden zijn tussen de eerste lijn en een waar-ingangs/uitgangsbuslijn, en tussen de tweede lijn en een complement-ingangs/ 10 uitgangsbuslijn voor het optrekken van één van de ingangs/uitgangsbuslijnen en het neertrekken van de andere van de ingangs/uitgangsbuslijnen met de datasignalen op de eerste en tweede lijnen in de schrijfcyclus, en vereffeningsmiddelen die verbonden zijn tussen de ware- en complementaire ingangs/ uitgangsbussen voor het voorladen en vereffenen van de beide ingangs/uitgangsbuslijnen naar de voedingsspanningen of halve voedingsspanningen in responsie op tweede en derde kloksignalen gedurende 15 een vooriadingscyclus.

Conventioneel omvat een CMOS DRAM-eenheid de data-ingangsbuffer die geactiveerd wordt in een schrijfcyclus en die ingangsdatasignalen met TTL (transistor-transistorlogica)-niveaus omzet in datasignalen met CMOS iogica-niveaus. De data-ingangsbuffer levert ware respectievelijk complementaire uitgangsdata-signalen op databuslijnen, en signalen van het paar databuslijnen worden respectievelijk naar een paar I/O 20 buslijnen verzonden. Daarna worden de ware en complementaire signalen op de I/O buslijnen respectievelijk overgedragen op een paar corresponderende buslijnen via een paar overdrachtspoorten die respectievelijk verbonden zijn met de I/O buslijnen en die ingeschakeld worden door een kolomadressignaal via een aftastversterker. Een van de datasignalen op het bitlijnpaar wordt geschreven in een geheugencel die gekozen wordt door een door een rij-adresdecoder geleverd rij-adressignaal.

25 Omdat echter bijvoorbeeld in DRAM-eenheden, zoals een 1 Mbit DRAM, zowel het databuslijnpaar als het I/O buslijnpaar zich over een grote afstand van de data-ingangsbuffer naar het bitlijnpaar uit oogpunt van de ketenrangschikking uitstrekken wordt de data-ingangsbuffer voor het sturen van een van de databuslijn-paren belast met een parasitaire capaciteit van ongeveer 1,5 pF per lijn en de corresponderende I/O buslijn met ongeveer 3 pF tot 4 pF per lijn.

30 Ter toelichting van de bezwaren van bekende eenheden is in figuur 1 een blokschema van een bekende datatransmissieketen getoond. In figuur 1 wordt het via de data-ingangsbuffer 10 in de keten gelezen datasignaal uitgevoerd als een paar ware en complementaire datasignalen DIN en DIN met MOS logica-niveau, en de signalen DIN en DIN worden respectievelijk naar een paar databuslijnen 11 en 12 gekoppeld. De signalen DIN en DIN worden respectievelijk naar de I/O buslijnen 13 en 14 gekoppeld via een paar 35 transmissietransistors 1 en 2 die ingeschakeld worden door het overdrachtspoortbesturingskloksignaal op een poortlijn 16 dat opgewekt wordt in combinatie met een schrijfvrijgeefsignaal en kolomadressignalen. De naarde I/O buslijnen 13 en 14 overgedragen datasignalen worden geleverd aan een paar bitlijnen 61 respectievelijk 60 via een paar transmissietransistors 44 en 43 die een overdrachtspoort 40 voimen die ingeschakeld wordt door het kolomadressignaal op een poortlijn 41 en via een aftastversterker 50. Daarna 40 wordt een van de ware en complementaire datasignalen op de bitlijnen 61 of 60 door middel van een rijadressignaal op een rijadreslijn 65 of 64 in een geheugencel 64 of 62 geschreven.

Een I/O aftastversterker 30, die alleen in een leescydus werkt, versterkt één van de uit de geheugen-cellen gelezen ware en complementaire datasignalen op de I/O buslijnen 13 en 14. Een vereffeningsketen 20 begint met vereffening van de I/O buslijnen 13 en 14 bij de voorlaadtijd van de lees- en schrijfcyclus.

45 De in figuur 1 getoonde datatransmissieketen moet daarom de grote parasitaire capaciteit van de databuslijn 11,12 en de corresponderende I/O buslijn 13,14 als belasting aansturen om data-informatie in een geheugencel 62 of 63 te schrijven.

De data-ingangsbuffer 10 moet daarom een stuurtransistor voor een grote stroom aan de uitgangstrap ervan omvatten om de grote parasitaire capaciteit te laden, waardoor een lage overdrachtssnelheid en grote 50 vemnogensopname een gevolg zijn.

Een manier om de parasitaire capaciteit van de de grootste capaciteit gevende I/O bus te verlagen was het op het schijfje (chip) verdelen van alle geheugencellen in een aantal blokken omvattende een bepaald aantal geheugencellen in overeenstemming met de integratie en dichtheid van geheugencellen. Een dergelijke toename van het aantal verdeelde blokken vergroot het aantal I/O buslijnparen en de correspon-55 derende transmissietransistors.

In een schrijfcyclus voor het schrijven van de data-informatie in een geheugencelrij is er, hoeveel I/O buslijnparen er als gevolg van het aantal van dergelijke verdeelde blokken ook zijn, geen probleem omdat 192155 2 slechts één van de I/O buslijnparen gekozen wordt en daarna één van de datasignalen op het gekozen I/O buslijnpaar in een geadresseerde geheugencel opgeslagen wordt. Hoe groter de integratiedichtheid van geheugencellen des te ernstiger is echter het probleem van het testen van de geheugencellen wanneer de geheugeneenheid vervaardigd wordt. Dat wil zeggen dat de testtijd voor het schrijven van data-informatie in 5 alle geheugencellen en voor het lezen van de opgeslagen informatie uit elke geheugencel sterk toeneemt in afhankelijkheid van de toegenomen dichtheid van de geheugencellen. Voor het verkrijgen van een zeer snelle geheugenceltest moet daarom een aantal databits in geadresseerde geheugencellen geschreven worden en uit die geheugencellen gelezen worden. Omdat de I/O buslijnparen met dezelfde aantallen met de data-ingangsbuffer gekoppeld moeten worden als het aantal in de geheugencellen geschreven databits 10 zal in dit geval de belasting van de data-ingangsbuffer met het aantal van dergelijke databits toegenomen zijn. Uiteindelijk zullen de afmetingen van de transistors voor het sturen van de I/O busparen door de uitgangstrap van de data-ingangsbuffer daardoor groter zijn om het hoofd te bieden aan de toegenomen parasitaire capaciteit, waardoor de afmetingen van het schijfje zullen toenemen.

De in de aanhef bedoelde en in figuur 5 getoonde bekende datatransmissieketen voor het oplossen van 15 de toegelichte problemen is beschreven in een Amerikaanse octrooiaanvrage met serienr. 067.016 later US Patent 4.757.215. In figuur 5 zijn omkeerbufferketens 70 en 80 voor het isoleren van databuslijnen 11 en 12 en I/O buslijnen 13,14 respectievelijk verbonden tussen transmissiepoorten 1 en 2 en databuslijnen 13 en 14. In een voortaadcyclus zullen alle transmissiepoorten 1 en 2 en de omkeerbufferketens 70 en 80 in responsie op een schrijfdataklok 0WDT uit blijven en zullen de beide I/O buslijnen 13 en 14 voorgeladen 20 worden tot een potentiaal VDD door de werking van de vooriadings- en vereffeningsketen. In een schrijf-cyclus, nadat data DIN en DIN vanaf de data-ingangsbuffer 10 aan de databuslijnen 11 resp. 12 geleverd zijn, worden, in responsie op de klok 0WDT, de transmissiepoorten 1 en 2 en de omkeerketens 70 en 80 alle gestuurd voor het overdragen van de omgekeerde data DIN en DIN op de I/O buslijnen 13 resp. 14. Hierdoor zal een afgenomen belasting van de data-ingangsbuffer verkregen worden als gevolg van het 25 slechts verwerken van de databuslijnen 11 en 12 als belastingen. Deze datatransmissieketen kent geen probleem in een vooiiadingsproces waarbij de I/O buslijnen 13 en 14 tot de volle voedingspotentiaal VDD voorgeladen worden. Wanneer de I/O buslijnen 13 en 14 echter tot de halve potentiaal VfeVDD voorgeladen worden ondervindt de transmissieketen een nadeel van deze weiking van de keten. D.w.z. dat in een voorladingscyclus de P-kanaaf MOS transistors 72 en 82 alle ingeschakeld worden als gevolg van een 30 voorlading tot VfeVDD van de I/O buslijnen 13 en 14. Ook geldt dat in responsie op de klok 0WDT alle N-kanaal MOS transistors 71 en 81 ingeschakeld worden. Daarom, aannemende dat de transistors 71 en 81 daarbij minder geleidend worden dan de transistors 72 en 82, kan de potentiaal van de lijnen 31 en 32 hoger zijn dan elke drempelspanning van de N-kanaal MOS transistors 75 en 85 waardoor, als gevolg van de geleiding van de N-kanaal MOS transistors 75 en 85, de voorlading van de I/O buslijnen 13 en 14 niet 35 bewerkstelligd kan worden. De geleiding van de transistors 71, 72, 81 en 82 leiden daarbij ook tot vermogensopname.

Een doel van de uitvinding is het verschaffen van een verbeterde datatransmissieketen die een lagere belasting op een data-ingangsbuffer in een schrijfcyclus kan verschaffen en bij elke vooriadingspotentiaal van de I/O buslijnen zeker kan werken.

40 Deze doelstelling wordt volgens de uitvinding bereikt door middel van de geïntegreerde CMOS datatransmissieketen die zodanig is uitgevoerd, dat de eerste optrek- en neertrekmiddelen een eerste omkeer-middel omvatten dat verbonden is met de eerste lijn voor het omkeren van datasignalen op de eerste lijn in responsie op een vierde kloksignaal voor het leveren van de omgekeerde datasignalen aan een derde lijn, een tweede omkeermiddel voor het omkeren van datasignalen op de derde lijn, en een eerste geklokt 45 omkeermiddel dat verbonden is tussen het tweede omkeermiddel en de waar-ingangs/uitgangsbuslijn voor het omkeren van datasignalen vanaf het tweede omkeermiddel in responsie op datasignalen op een vierde lijn voor het leveren van de omgekeerde datasignalen aan de waar-ingangs/uitgangsbuslijn, en de tweede optrek· en neertrekmiddelen een derde omkeermiddel omvatten dat verbonden is met de tweede lijn voor het omkeren van datasignalen op de tweede lijn in responsie op het vierde kloksignaal voor het leveren van 50 de omgekeerde datasignalen op de vierde lijn, een vierde omkeermiddel voor het omkeren van de datasignalen op de vierde lijn, en een tweede geklokt omkeermiddel dat veibonden is tussen het vierde omkeermiddel en de complementaire ingangs/uitgangsbuslijn voor het omkeren van datasignalen vanaf het vierde omkeermiddel in responsie op datasignalen op de derde lijn voor het leveren van de omgekeerde datasignalen aan de complementaire ingangs/uitgangsbuslijn.

55 Ten opzichte van de in figuur 5 getoonde bekende keten verschaft de uitvinding een dubbele buffering bij de transmissie van de ingevoerde datasignalen dankzij haar sterke stroompompbewerking naar de I/O buslijnen 13 en 14. Bij de keten volgens de uitvinding is de voor het verhogen van de schrijfsnelheid van de 3 192155 eenheid gebruikte transistor 82 van de bekende keten echter niet nodig. Verder heeft het geleiden van de transistors 71, 72 en 81, 82 in de bekende keten vermogensopname tot gevolg.

Opgemerkt kan worden dat uit de Europese octrooiaanvrage no. 0.214.787 een hoge snelheid drie-toestandsbusstuurketen beschreven is die bestemd is voor gebruik in een uitgangsbuffer van een halfgelei-5 der geheugeneenheid, die een spanningsval als gevolg van een drempelspanning in haar uitgangstrap compenseert voor het daarbij verbeteren van het uitgangsspanningsstuurvermogen van een geheugenbus. De keten volgens de uitvinding heeft echter betrekking op een datatransmissieketen voor transmissie van datasignalen vanuit een data-ingangsbuffer naar een paar invoer-/uitvoerbuslijnen CMOS in een DRAM-eenheid. De uitvinding heeft daarom betrekking op een ander probleem, een andere oplossing en andere 10 ketenuitvoering.

De uitvinding wordt toegelicht aan de hand van de tekeningen. In de tekeningen tonen: figuur 1 een blokschema van een bekende datatransmissieketen; figuur 2 een blokschema van een voorkeursuitvoeringsvorm van de uitvinding; 15 figuur 3 een schema van een keten van een gedeelte van het blokschema van figuur 2; figuur 4 een tijdsdiagram voor de werking van de keten van figuur 3; en figuur 5 een schema van een keten van een bekende datatransmissieketen.

Figuur 2 toont een blokschema van een verbeterde datatransmissieketen. In figuur 2 zijn voor soortgelijke 20 elementen dezelfde verwijzingscijfers gebruikt ais voor de bekende keten van figuur 1 voor een data-ingangsbuffer 10, een paar databuslijnen 11,12, een paar I/O buslijnen, een I/O poort 40 en een I/O aftastversterker 30.

De keten volgens figuur 2 omvat een eerste transmissiepoort 100 die verbonden is met de databuslijn 11 die verbonden is met een complementuitgangslijn van de data-ingangsbuffer 10 en in- of uitgeschakeld 25 wordt onder besturing van de schrijfdatatransmissieklok 0WDT en het complementaire kloksignaal 0WDT voor het verzenden van het data-informatiesignaal over de databuslijn 11 naar een uitgangslijn 31, een tweede transmissiepoort 200 die met de andere databuslijn 12 verbonden is die het complementsignaal voert vanaf de data-ingangsbuffer samen met het datasignaal op de databuslijn 11 en wordt in- of uitgeschakeld onder besturing van de kloksignalen 0WDT en 0WDT voor het overdragen van een 30 data-informatiesignaal over de lijn 12 naar een uitgangslijn 32, een eerste I/O buslijn optrek- of neertrekketen 300 die tussen de lijn 31 en de I/O buslijn 13 verbonden is, die in een schrijfcyclus de I/O buslijn 13 optrekt of neertrekt in responsie op het datasignaal op de lijn 31 onder besturing van het kloksignaal 0WDT en een blokkieskloksignaal 0DTB dat gedecodeerd wordt door de combinatie van gekozen adressignalen voor het kiezen van een inschrijfblok van het data-informatiesignaal samen met een teiugkoppelsignaal op een lijn 92 35 en, in een vooriaadcyclus, tussen de lijnen 31 en 13 isoleert onder besturing van de kloksignalen 0WDT en 0DTB, een tweede I/O buslijn optrek- of neertrekketen 400 die verbonden is tussen de lijn 32 en de andere I/O buslijn 14, die in de schrijfcyclus de I/O buslijn 14 optrekt of neertrekt onder besturing van de kloksignalen 0WDT en 0DTB samen met een teiugkoppelsignaal op een lijn 91 en, in een vooriaadcyclus, tussen de lijnen 32 en 14 isoleert onder besturing van de kloksignalen 0WDT en 0DTB, en een I/O buslijn-40 vereffeningsketen 500 die tussen de lijnen 13 en 14 verbonden is voor het voorladen en vereffenen van de lijnen 13 en 14 in responsie op een vereffeningskloksignaal 0IOEQ en een I/O buslijnvooriaadkloksignaal 0IOP in de vooriaadcyclus.

Het blokkieskloksignaal 0DTB en het I/O buslijnvooriaadkloksignaal 0IOP zullen nu in detail toegelicht worden. In bijvoorbeeld een 1 Mbit DRAM kan de rij geheugencellen ervan verdeeld worden in vier 45 hoofdblokken die elk weer verdeeld kunnen worden in twee subblokken. De datatransmissieketen wordt dan naar elk subblok gekoppeld. In dat geval zullen twee hoofdblokken uit vier hoofdblokken gekozen worden door één adressignaal en kan een subblok uit de vier subblokken daarvan in twee door het adressignaai gekozen hoofdblokken door twee andere adressignalen gekozen worden. Het kloksignaal 0DTB zal daarom een subblokkiessignaal zijn dat gedecodeerd wordt door die adressignalen in een schrijfcyclus en de 50 opwekking van een dergelijk kloksignaal 0DTB is bekend. Anderzijds kan het I/O buslijn vooriaadkloksignaal 0IOP opgewekt worden door middel van de logische som van het kloksignaal 0DTB en het kloksignaal 0WDT. Het kloksignaal 0WDT kan een conventioneel schrijfvrijgeefsignaal vanaf een externe pen of aansluitvlakje zijn.

In een vooriaadcyclus trekken de eerste en tweede I/O buslijn optrek- of neerirekketens 300 en 400, 55 voorafgaand aan de uitvoer van data uit de data-ingangsbuffer 10, de lijnen 31 en 32 neer naar de lage toestand in responsie op het kloksignaal 0WDT en op hetzelfde moment bewerkstelligt de I/O buslijn-vereffeningsketen 500 de vooriading (of optrekking) van de I/O buslijnen 13 en 14 naar een hoge toestand 192155 4 (VDD of VfeVDD) in responsie op de kloksignalen 0IOEQ en 0IOP.

Wanneer nu de datasignalen vanaf de data-ingangsbuffer 10 op de databuslijnen 11 en 12 geleverd worden worden zowel de eerste als de tweede transmissiepoort 100 en 200 geactiveerd door de kloksignalen en 0WDT en 0WDT en worden dan datasignalen op de databuslijnen aan de lijnen 31 resp. 32 5 geleverd. Datasignalen op de lijnen 31 en 32 worden omgekeerd door de eerste en tweede 1/0 buslijnoptrek-of neertrekketens 300 en 400 onder besturing van de kloksignalen 0WDT, 0DTB en worden aan de lijnen 13 respectievelijk 14 geleverd. Daardoor levert de eerste 1/0 buslijnoptrek- of neertrekketen 300, wanneer het omgekeerde signaal van het signaal op de lijn 91 en het signaal op de lijn 92 dezelfde logische waarden hebben, dezelfde logische waarde als die op de lijn 91 aan de I/O buslijn 13. En de tweede I/O buslijnoptrek-10 of neertrekketen 400 levert, wanneer het omgekeerde signaal van het signaal op de lijn 92 en het signaal in de lijn 91 dezelfde logische waarden hebben, dezelfde logische waarde als die op de lijn 92 aan de I/O buslijn 14. Daardoor werkt elk van de eerste en tweede I/O buslijnoptrek- en neertrekketens 300 en 400 voor het volledig isoleren van de databuslijnen 11 en 12 en de I/O buslijnen 13 en 14 met de besturings-kloksignalen 0WDT en 0DTB. Volgend op het schrijven van het datasignaal op de I/O buslijn 13 of 14 in de 15 geheugenrij via de I/O poort 40 worden de beide I/O buslijnen 13 en 14 voorgeladen naar een logische hoge toestand onder de vooriaadweiking van de I/O buslijnvereffeningsketen 500 die kloksignalen 0IOEQ en 0IOP ontvangt.

Figuur 3 toont een gedetailleerd schema van een keten van een gedeelte van figuur 2, waarbij de databuslijnen 11 en 12 verbonden zijn met de uitgangslijn van de data-ingangsbuffer 10 en de I/O buslijnen 20 13 en 14 verbonden zijn met de I/O poort .40 en de I/O aftastversterker 30.

De transistors M2, M3, M6, M7, M9, M11, M12, M14, M16, M18, M20 en M22 zijn alle N-kanaal MOS transistors en de transistors Ml, M3, M5, M8, M10, M13, M15, M19, M21 en M23 t/m M27 zijn P-kanaal - MOS transistors. VDD geeft een voedingsbronspanning aan en de andere verwijzingscijfers zijn gebruikt voor het aanwijzen van soortgelijke elementen of delen als die van figuur 2. _ 25 In figuur 4 tonen figuur 4(A) en figuur 4(B) respectievelijk golfvormen van de datasignalen DIN en DIN op de databuslijnen 11 en 12 geleverd door de data-ingangsbuffer 10. De figuren 4(C) en 4(D) tonen tijds-diagrammen van het schrijfdatatransmissiekloksignaal 0WDT respectievelijk het I/O buslijnvereffenings-kloksignaal 0IOEQ. De figuur 4(E) en figuur 4(F) tonen uitgangsgolfvormen van de eerste en tweede transmissiepoort 100 respectievelijk 200. Figuur 4(G) toont een tijdsdiagram van het blokkieskloksignaal 30 0DTB. Figuur 4(H) en figuur 4(l) tonen golfvormen op de lijnen 41 respectievelijk 42. Figuur 4(J) en figuur 4(K) tonen golfvormen op de lijnen 51 respectievelijk 52. Figuur 4(L) toont een tijdsdiagram van het I/O buslijnvoorlaadkloksignaal 0IOP. Ten slotte tonen figuur 4(M) en figuur 4(N) uitgangsgolfvormen op de 1/0 buslijnen 13 respectievelijk 14.

Hierna zal de werking van de uitvinding van figuur 3 aan de hand van de golfvormen van figuur 4 35 toegelicht worden. _

Voordat de datasignalen DIN en DIN op de databuslijnen 11 en 12 vanaf de data-ingangsbuffer 10 geleverd worden (voorafgaand aan het tijdstip t1 van figuur 4) wordt de schrijftransmissieklok 0WDT in een logisch lage toestand gehouden en worden het I/O buslijnvereffeningskloksignaal 0IOEQ en het I/O buslijnvoorlaadkloksignaal 0IOP in een logisch hoge toestand respectievelijk een logisch lage toestand 40 gehouden. Daarom worden de neertrektransistors M7 en M12 die respectievelijk de eerste en tweede I/O buslijnoptrek- en neertrekketens 300 en 400 vormen ingeschakeld en worden de lijnen 31 en 32 laag. De optrektransistors M26 en M27 die de I/O buslijnvereffeningsketen 500 vormen worden daaibij ingeschakeld door het kloksignaal 0IOP waarbij elk van de I/O buslijnen 13 en 14 voorgeladen wordt naar een logisch hoge toestand (VDD) of een half VDD niveau. _ 45 Aannemende dat het ware datasignaal DIN en het complementaire datasignaal DIN respectievelijk aan de databuslijnen 12 en 11 geleverd waren als getoond in figuur 4(A) en figuur 4(B) na het tijdstip t1 en het kloksignaal 0WDT als getoond in figuur 4(C) hoog werd op het tijdstip t2, zouden zowel de eerste transmissiepoort 100 bestaande uit de transistors M1 en M2 als de tweede transmissiepoort 200 bestaande uit de transistors M3 en M4 ingeschakeld worden door het omgekeerde kloksignaal 0WDT via een 50 omkeerder 600 en door het omgekeerde kloksignaal 0WDT van het kloksignaal 0WDT via een omkeerder 700, waarna van de signalen op de lijnen 31 en 32 als getoond in de figuren 4(E) en 4(F) laag en hoog zouden worden als gevolg van de uit-toestanden van de transistors M7 en M12 waarvan de stuureiektrode met het kloksignaal 0WDT gekoppeld zijn. De transistors M5, M6, M8 en M9 vormen een NEN-poort 310 en de transistors M10, M11, M13 en M14 de andere NEN-poort 320. De bron-afvoerweg van de transistor M5 55 en de afvoer-bronwegen van de transistors M6 en M9 zijn in serie verbonden tussen de voedingsbronspanning VDD en de aardpotentiaal en de bron-afvoerweg van de transistor M8 is verbonden tussen de voedingsbronspanning VDD en het knooppunt 302 van de afvoeren van de transistors M5 en M6. De

Claims

5 192155 transistors M10, M11, M13 en M14, die de NEN-poort 320 vormen, zijn op dezelfde wijze verbonden als de NEN-poort 310. De met het punt 302 verbonden lijn 41 wordt daarom hoog (VDD) bij de lage toestand op de lijn 31 die naar de stuurelektrode van de transistors M5 en M6 gevoerd wordt en de hoge toestand van het kloksignaal 0DTB die naar de stuurelektroden van de transistors M8 en M9 gevoerd wordt, terwijl de lijn 5 42 naar het punt 204 laag gekoppeld wordt met de hoge toestand op de lijn 32.die naar de stuurelektroden van de transistors M10 en M11 gevoerd wordt en de hoge toestand van het kloksignaal 0DTB die naarde stuurelektroden van de transistors M13 en M14 gevoerd wordt. De hoge toestand op de lijn 41 wordt gekoppeld naar de stuurelektroden van de transistors M15 en M16 die een omkeerder vormen en de uitgangslijn 51 van de omkeerder wordt laag. Daardoor wordt de transistor M20, waarvan de stuurelektrode 10 met de lijn 51 gekoppeld is, uitgeschakeld en wordt de transistor M19, die met de transistor M20 een geklokte omkeerder vormt, en waarvan de stuurelektrode via de lijn 92 met de lijn 42 verbonden is ingeschakeld. Hierdoor komt de I/O buslijn 13 volledig op VDD via de bron-afvoerweg van de transistor M19. Anderzijds wordt de lage toestand op de lijn 42 gekoppeld naar de stuurelektroden van de transistors M17 en M18 die de andere omkeerder vormen en de uitgangslijn 52 ervan wordt hoog. Daardoor wordt de 15 transistor M22, waarvan de stuurelektrode met de lijn 52 is gekoppeld, ingeschakeld en wordt de transistor M21, die met transistor M22 de andere geklokte omkeerder vormt en waarvan de stuurelektrode via de lijn 91 met de lijn 41 verbonden is ingeschakeld. Hierdoor wordt de I/O buslijn 14 naar de logisch lage toestand (aardniveautoestand) ontladen via de afvoer-bronweg van de transistor M22. Hierdoor blijven, in een schrijfcydus, de I/O buslijnen 13 en 14 zeker op het volle VDD niveau respectie-20 velijk aardniveau of op de omgekeerde niveaus. Deze ware en complementaire datasignalen op de I/O buslijnen 13 en 14 worden via de I/O poort 40 van figuur 2 aan de geheugenrij geleverd. _ Daarna, op tijdstip t3, schakelt de lage toestand van het I/O buslijnvereffeningskloksignaal 0IOEQ de transistors M23 t/m M25 in en op hetzelfde tijdstip schakelt de lage toestand van het kloksignaal 0IOP de transistors M26 en M27 in. De lijnen 31 en 32 zijn daarbij alle in een lage toestand als gevolg van de hoge 25 toestand van het kloksignaal 0WDT waarna de lijnen 41 en 42 in een hoge toestand komen met de lage toestanden van de lijnen 31 en 32 via de NEN-poorten 310 en 320. Daardoor worden de transistors Ml 9 t/m M22 uitgeschakeld en worden de 1/0 buslijnen 13 en 14 geladen tot de volle VDD of een halve VDD. Zoals hiervoor toegelicht kunnen, omdat in een schrijfcydus de datasignalen op de lijnen 41 en 42 niet alleen de transistor M21 via de lijn 91 en de transistor M19 via de lijn 92 besturen maar ook de transistor 30 M20 via de omkeerder bestaande uit de transistors M15 en M16 en de transistor M22 via de andere omkeerder bestaande uit de transistors M17 en M18 de I/O buslijnen 13 en 14 altijd een omgekeerde relatie tot elkaar handhaven. Verder, omdat elk van de eerste en tweede transmissiepoorten 100 en 200 bestaat uit een P-kanaal MOS transistor en een N-kanaal MOS transistor met een goede overdrachtskarakteristiek met hoge 35 respectievelijk lage toestanden, kunnen zij ongeacht de toestanden van de databuslijnen 11 en 12 goede data-transmissiekarakteristieken hebben. Als ander voordeel zullen de kleinere afmetingen van de belastingstransistor van de data-ingangsbuffer verkregen worden omdat de data-ingangsbuffer slechts de parasitaire capaciteit van de databuslijnen als belasting hebben met de ketenrangschikking van de I/O buslijnoptrek- en neertrekketen tussen de 40 transmissiepoort en de I/O buslijn. Bovendien kunnen de afmetingen van een transmissiepoort voldoende kleiner gemaakt worden dan een bekende transmissiepoort omdat de stroom slechts de parasitaire capaciteit van de lijn tussen de transmissiepoort en de I/O buslijnoptrek- en neertrekketen laadt. 45 Conclusies

1. Geïntegreerde CMOS data-transmissieketen omvattende ware- en complementaire databuslijnen (11,12) voor het ontvangen van ingangsdatasignalen van respectievelijke ware- en complementaire uitgangs-aansluitingen van een data-ingangsbuffer (10), eerste en tweede transmissiepoortmiddelen (100, 200) voor 50 het respectievelijk overdragen van het datasignaal op de ware- en complementaire databussen naar eerste en tweede lijnen (31, 32) in responsie op een eerste kloksignaal (0WDT) gedurende een schrijfcydus, eerste en tweede ingangs/uitgangsbuslijnoptrek- en neertrekmiddelen (300, 400) die verbonden zijn tussen de eerste lijn (31) en een waar-ingangs/uitgangsbuslijn (13), en tussen de tweede lijn (32) en een complement-ingangs/uitgangsbuslijn (14) voor het optrekken van één van de ingangs/uitgangsbuslijnen en 55 het neertrekken van de andere van de ingangs/uitgangsbuslijnen met de datasignalen op de eerste en tweede lijnen in de schrijfcydus, en vereffeningsmiddelen (500) die verbonden zijn tussen de ware- en complementaire ingangs/uitgangsbussen voor het voorladen en vereffenen van de beide ingangs/ 192155 6 uitgangsbuslijnen naar da voedingsspanningen (VDD) of halve voedingsspanningen (1/>VDD) in responsie op tweede en derde kloksignalen (0IOEQ, 0IOP) gedurende een vooriadingscyclus, met het kenmerk, dat de eerste optrek- en neeitrekmiddelen (300) een eerste omkeermiddel (310) omvatten dat verbonden is met de eerste lijn voor het omkeren van datasignalen op de eerste lijn in responsie op een vierde kloksignaal 5 (0DTB) voor het leveren van de omgekeerde datasignalen aan een derde lijn (41), een tweede omkeermiddel (M15, M16) voor het omkeren van datasignalen op de derde lijn (41), en een eerste geklokt omkeermiddel (M19, M20) dat verbonden is tussen het tweede omkeermiddel en de waar-ingangs/ uitgangsbuslijn voor het omkeren van datasignalen vanaf het tweede omkeermiddel in responsie op datasignalen op een vierde lijn (42) voor het leveren van de omgekeerde datasignalen aan de waar-10 ingangs/uitgangsbuslijn, en de tweede optrek- en neertrekmiddelen (400) een derde omkeermiddel (320) omvatten dat verbonden is met de tweede lijn voor het omkeren van datasignalen op de tweede lijn in responsie op het vierde kloksignaal voor het leveren van de omgekeerde datasignalen op de vierde lijn, een vierde omkeermiddel (M17, M18) voor het omkeren van de datasignalen op de vierde lijn, en een tweede geklokt omkeermiddel (M21, M22) dat verbonden is tussen het vierde omkeermiddel en de complementaire 15 ingangs/uitgangsbuslijn voor het omkeren van datasignalen vanaf het vierde omkeermiddel in responsie op datasignalen op de derde lijn voor het leveren van de omgekeerde datasignalen aan de complementaire ingangs/uitgangsbuslijn.

2. Geïntegreerde CMOS datatransmissieketen volgens conclusie 1, met het kenmerk, dat elk van de eerste en de tweede optrek- en neertrekmiddelen een neertrektransistor (M7 of M12) omvat met een stuuielektrode 20 die verbonden is voor het ontvangen van.het eerste kloksignaal en een afvoer-bronweg die tussen één van de eerste en tweede lijnen en een referentiepotentiaal verbonden is.

3. Geïntegreerde CMOS datatransmissieketen volgens conclusie 1, met het kenmerk, dat elk van de eerste en derde omkeermiddelen een CMOS NEN-poort met twee ingangen is die datasignalen van één van de eerste en tweede lijnen en het vierde kloksignaal ontvangt.

4. Geïntegreerde CMOS datatransmissieketen volgens conclusie 3, met het kenmerk, dat het vierde kloksignaal een adresdecoderingssignaal is voor het kiezen van één of meer geheugencel reeksblokken en het eerste kloksignaal een schrijfvrijgeefsignaal is.

5. Geïntegreerde CMOS datatransmissieketen volgens conclusie 3, met het kenmerk, dat elke van de eerste en tweede transmissiepoortmiddelen een P-kanaal MOS transistor (M1 of M4) omvat met een stuurelektrode 30 die geschakeld is voor het ontvangen van het eerste kloksignaal en waarvan de bron-afvoerweg verbonden is tussen één van de databuslijnen en een corresponderende van de eerste en de tweede lijn, en een N-kanaal MOS transistor (M2 of M3) met een stuurelektrode die verbonden is voor het ontvangen van een omgekeerd kloksignaal van het eerste kloksignaal en waarvan de afvoer-bronweg parallel met de bron-afvoerweg van de P-kanaal MOS transistor verbonden is. Hierbij 5 bladen tekening