JP5805380B2

JP5805380B2 - 半導体集積装置における遅延回路及びインバータ

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Description

本発明は、半導体集積装置における遅延回路と、この遅延回路を構築するインバータに関する。

半導体集積装置において遅延回路を実現する方法としては、インバータ素子を所望とする遅延時間の数だけ直列に接続するという設計手法が知られている。しかしながら、このような遅延回路では、製造上のバラツキ、電源電位の変動、或いは環境温度の変化に伴い所望の遅延時間に対して比較的大きな誤差が生じてしまうという問題があった。

そこで、温度変化に伴う遅延時間の変動を抑制させるようにしたヒステリシスインバータ回路が提案された（例えば、特許文献１参照）。このヒステリシスインバータ回路においては、ＦＥＴ（Field effect transistor）及び抵抗が直列接続されてなる感熱回路（特許文献１の第１図のＰ４及びＲ１、Ｎ４及びＲ２参照）にて、環境温度に対応した電位をインバータ素子に印加することにより、インバータ素子の閾値を環境温度に追従させて変更するようにしている。これにより、環境温度の変化に拘わらず、常に一定の遅延時間を得ることが可能となる。

ところで、上記感熱回路では、温度変化に追従してオン抵抗が変化するというＦＥＴの特性を利用し、ＦＥＴ（Ｐ４、Ｎ４）を抵抗として用いるべく、そのゲート端に直接、接地電位或いは電源電位を印加するようにしている。よって、静電気放電の発生によりＦＥＴ（Ｐ４、Ｎ４）のゲートが破壊される虞があった。

更に、上記感熱回路は、所望の電位を生成すべくＦＥＴ及び抵抗を直列接続した分圧回路である為、この感熱回路内には、常時、直流電流が流れており電力消費量が大になるという問題があった。

特開昭６３−２２６１１０号

本発明は、かかる問題を解決すべく為されたものであり、静電気放電に対する耐性が高く且つ低消費電力にて遅延時間のバラツキを抑えることが可能な半導体集積装置における遅延回路及びインバータを提供することを目的とする。

本発明による半導体集積装置における遅延回路は、一方のドレインと他方のソースとが第１接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第１電位が印加されており前記他方のドレインには出力点が接続されている互いに第１導電型のチャネルを有する一対の第１ＦＥＴと、一方のドレインと他方のソースとが第２接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第２電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第２導電型のチャネルを有する一対の第２ＦＥＴと、を含むインバータの複数が互いに縦列接続された遅延回路であって、前記インバータは、前記出力点が前記第２電位の状態となる場合に前記第２電位を前記第１接続点に印加する第１付加ＦＥＴと、前記第１付加ＦＥＴに前記第２電位を供給する第２付加ＦＥＴと、ソースに前記第１電位が印加されておりドレインが前記第２付加ＦＥＴのゲートに接続されている第３付加ＦＥＴと、ソースに前記第２電位が印加されておりゲート及びドレインが共に前記第３付加ＦＥＴのゲートに接続されている第４付加ＦＥＴと、前記出力点が前記第１電位の状態となる場合に前記第１電位を前記第２接続点に印加する第５付加ＦＥＴと、前記第５付加ＦＥＴに前記第１電位を供給する第６付加ＦＥＴと、ソースに前記第２電位が印加されておりドレインが前記第６付加ＦＥＴのゲートに接続されている第７付加ＦＥＴと、ソースに前記第１電位が印加されておりゲート及びドレインが共に前記第７付加ＦＥＴのゲートに接続されている第８付加ＦＥＴと、を更に有する。

本発明による半導体集積装置におけるインバータは、入力信号のレベルを反転させた信号を出力する半導体集積装置におけるインバータであって、一方のドレインと他方のソースとが第１接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第１電位が印加されており前記他方のドレインには出力点が接続されている互いに第１導電型のチャネルを有する一対の第１ＦＥＴと、一方のドレインと他方のソースとが第２接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第２電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第２導電型のチャネルを有する一対の第２ＦＥＴと、前記出力点が前記第２電位の状態となる場合に前記第２電位を前記第１接続点に印加する第１付加ＦＥＴと、前記第１付加ＦＥＴに前記第２電位を供給する第２付加ＦＥＴと、ソースに前記第１電位が印加されておりドレインが前記第２付加ＦＥＴのゲートに接続されている第３付加ＦＥＴと、ソースに前記第２電位が印加されておりゲート及びドレインが共に前記第３付加ＦＥＴのゲートに接続されている第４付加ＦＥＴと、前記出力点が前記第１電位の状態となる場合に前記第１電位を前記第２接続点に印加する第５付加ＦＥＴと、前記第５付加ＦＥＴに前記第１電位を供給する第６付加ＦＥＴと、ソースに前記第２電位が印加されておりドレインが前記第６付加ＦＥＴのゲートに接続されている第７付加ＦＥＴと、ソースに前記第１電位が印加されておりゲート及びドレインが共に前記第７付加ＦＥＴのゲートに接続されている第８付加ＦＥＴと、を有する。

本発明においては、インバータにヒステリシス特性を持たせるべく、その出力が高電位となった場合にはインバータの低電位部に電源電位を印加し、出力が低電位となった場合にはインバータの高電位部に接地電位を印加するにあたり、遅延時間の変動を抑制させる為に、上記した電源電位又は接地電位の供給元となるトランジスタを設けるようにしている。この際、かかるトランジスタを常時オン状態にすべく、このトランジスタのゲート端子に直に電源電位又は接地電位印加するのではなく、２段のトランジスタを介して電源電位又は接地電位印加するようにしている。よって、静電気放電が発生した場合であっても、電源電位又は接地電位の供給元となるトランジスタが破壊される虞がなくなる。更に、インバータにヒステリシス特性を持たせる為にその高電位部及び低電位部に夫々電源電位、接地電位を印加する際に、回路内に直流電流が流れることは無いので低消費電力化を図ることが可能となる。

本発明による遅延回路の構成を示す回路図である。図１に遅延回路に含まれるインバータの単体の遅延特性を示すタイムチャートである。図１に示す遅延回路の遅延動作を示すタイムチャートである。環境温度（高温、低温）毎のインバータの単体の遅延特性を示すタイムチャートである。

本発明においては、半導体集積装置における遅延回路のインバータとして、以下の如き高電位部及び低電位部を備えたインバータを用いる。すなわち、低電位部は、夫々のソース端子及びドレイン端子が第１共通接続点（ＣＬ１）にて接続されている一対のＦＥＴ（ＭＮ２１、ＭＮ２２）を有する。高電位部は、夫々のソース端子及びドレイン端子が第２共通接続点（ＣＬ２）にて接続されている一対のＦＥＴ（ＭＰ２１、ＭＰ２２）を有する。この際、インバータ出力が高電位状態となった場合には、上記第１共通接続点に電源電位を印加する一方、低電位状態となった場合には、上記第２共通接続点に接地電位を印加することによりインバータの動作にヒステリシス特性を持たせる。そして、製造上のバラツキ又は環境温度変化に伴う遅延時間の変動を抑制させるべく、上記した電源電位又は接地電位の供給元となるＦＥＴ（ＭＰ４１、ＭＮ４１）を設ける。この際、かかるＦＥＴ（ＭＰ４１、ＭＮ４１）を常時オン状態にすべく、そのゲート端子に、２段のＦＥＴ（ＭＰ１２及びＭＮ４２、ＭＮ１２及びＭＰ４２）を介して接地電位又は電源電位を印加する。

図１は、本発明による半導体集積装置における遅延回路の構成を示す図である。

図１に示すように、かかる遅延回路は、夫々がヒステリシスを有するインバータＣ_１〜Ｃ_４が直列に接続されてなるものである。

インバータＣ_１〜Ｃ_４は同一の内部構成を有し、夫々、ヒステリシスインバータ回路Ｃ１００（以下、ＨＳインバータ回路Ｃ１００と称する）、電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２を備える。

ＨＳインバータ回路Ｃ１００は、インバータとしての高電位生成部を為すｐチャネルＭＯＳ（metal-oxide semiconductor）型のＦＥＴ（Field effect transistor）であるトランジスタＭＰ２１及びＭＰ２２と、低電位生成部を為すｎチャネルＭＯＳ型のＦＥＴであるトランジスタＭＮ２１及びＭＮ２２とからなる。トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々のゲート端子は入力ラインＬ１に接続されている。トランジスタＭＰ２１のソース端子には、抵抗ＲＰ１を介して電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＰ２２のソース端子に接続されている。トランジスタＭＮ２１のソース端子には、抵抗ＲＮ１を介して接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＮ２２のソース端子に接続されている。トランジスタＭＰ２２及びＭＮ２２各々のドレイン端子には出力ラインＬ２が接続されている。

かかる構成により、ＨＳインバータ回路Ｃ１００では、入力ラインＬ１を介して供給された信号が電源電位ＶＤＤに対応した高電位のレベルである場合には、トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々の内のＭＮ２１及びＭＮ２２がオン状態となり、接地電位ＧＮＤを出力ラインＬ２に印加する。又、入力ラインＬ１を介して供給された信号が接地電位ＧＮＤに対応した低電位のレベルである場合には、これらトランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々の内のＭＰ２１及びＭＰ２２がオン状態となり、電源電位ＶＤＤを出力ラインＬ２に印加する。すなわち、ＨＳインバータ回路Ｃ１００は、入力ラインＬ１を介して高電位（ＶＤＤ）の信号、つまり論理レベル１に対応した信号が供給された場合には、これを論理レベル０に反転、つまり低電位（ＧＮＤ）に反転させた信号を出力ラインＬ２に送出する。一方、低電位（ＧＮＤ）の信号、つまり論理レベル０に対応した信号が供給された場合には、ＨＳインバータ回路Ｃ１００はこれを論理レベル１に反転、つまり高電位（ＶＤＤ）に反転させた信号を出力ラインＬ２に送出する。

電源電位印加回路Ｃ１０１は、夫々がｐチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＰ４１及びＭＰ４２と、ｎチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＮ１１及びＭＮ１２と、からなる。トランジスタＭＰ４２のソース端子には電源電位ＶＤＤが印加されており、そのゲート端子及びドレイン端子は共にトランジスタＭＮ１２のゲート端子に接続されている。トランジスタＭＮ１２のソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＰ４１のゲート端子に接続されている。トランジスタＭＰ４１のソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＮ１１のドレイン端子に接続されている。すなわち、上記構成により、トランジスタＭＰ４１、ＭＰ４２及びＭＮ１２は常時オン状態となる。これにより、トランジスタＭＰ４１を介して、常時、電源電位ＶＤＤがトランジスタＭＮ１１のドレイン端子に印加されることになる。トランジスタＭＮ１１のゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１のドレイン端子及びトランジスタＭＮ２２のソース端子同士を接続する接続点ＣＬ１に接続されている。

かかる構成により、電源電位印加回路Ｃ１０１では、上記したＨＳインバータ回路Ｃ１００が高電位（ＶＤＤ）の信号を出力ラインＬ２に送出した場合にだけ、トランジスタＭＮ１１がオン状態となる。これにより、電源電位印加回路Ｃ１０１は、電源電位ＶＤＤをトランジスタＭＰ４１及びＭＮ１１を介して、ＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１及びＭＮ２２同士を接続する接続点ＣＬ１に印加する。

接地電位印加回路Ｃ１０２は、夫々がｐチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＰ１１及びＭＰ１２と、ｎチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＮ４１及びＭＮ４２と、からなる。トランジスタＭＮ４２のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子及びドレイン端子は共にトランジスタＭＰ１２のゲート端子に接続されている。トランジスタＭＰ１２のソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＮ４１のゲート端子に接続されている。トランジスタＭＮ４１のソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＰ１１のドレイン端子に接続されている。すなわち、上記構成により、トランジスタＭＮ４１、ＭＮ４２及びＭＰ１２は常時オン状態となる。これにより、トランジスタＭＮ４１を介して、常時、接地電位ＧＮＤがトランジスタＭＰ１１のドレイン端子に印加されることになる。トランジスタＭＰ１１のゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１のドレイン端子及びトランジスタＭＰ２２のソース端子同士を接続する接続点ＣＬ２に接続されている。

かかる構成により、接地電位印加回路Ｃ１０２では、上記したＨＳインバータ回路Ｃ１００が低電位（ＧＮＤ）の信号を出力ラインＬ２に送出した場合にだけ、トランジスタＭＰ１１がオン状態となる。これにより、接地電位印加回路Ｃ１０２は、接地電位ＧＮＤをトランジスタＭＮ４１及びＭＰ１１を介して、ＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１及びＭＰ２２同士を接続する接続点ＣＬ２に印加する。

以下に、上記した如きＨＳインバータ回路Ｃ１００、電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２からなるインバータＣの単体の動作について説明する。

インバータＣでは、図２に示す如く、入力信号のレベルの立ち上がり部では、そのレベルが第１閾値Ｔ１に到達した時点ｔ１で出力信号のレベル低下が開始される一方、入力信号のレベルの立ち下がり部では、そのレベルが第２閾値Ｔ２に到達した時点ｔ２で出力信号のレベル上昇が開始される。

すなわち、先ず、入力信号の立ち上がり部の直前においては、ＨＳインバータ回路Ｃ１００が高電位（ＶＤＤ）の信号を出力ラインＬ２に送出しているので、電源電位印加回路Ｃ１０１のトランジスタＭＮ１１がオン状態となっている。よって、この間、ＭＮ１１を介して電源電位ＶＤＤがＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１及びＭＮ２２同士を接続する接続点ＣＬ１に印加される。従って、その後、入力信号の立ち上がり部において、トランジスタＭＮ２１のゲート端子に印加される電圧がこのＭＮ２１自体の閾値を超えるとＭＮ２１がオン状態となる。これにより、ＭＰ４１、ＭＮ１１及びＭＮ２１各々のオン抵抗と、抵抗ＲＮ１とによる分圧回路が形成され、この分圧回路によって電源電位ＶＤＤに基づき生成された高電位がトランジスタＭＮ２２のソース端子に印加される。すると、バックゲートバイアス効果により、トランジスタＭＮ２２の見かけ上の閾値が高くなり、インバータの閾値が高くなる。よって、ＨＳインバータ回路Ｃ１００においては、入力信号の立ち上がり部においてその信号レベルが上記第１閾値Ｔ１を超えた時に論理レベル１に対応した高電位が印加されたと判定し、出力信号のレベルを反転させるべく低下させるのである。

一方、入力信号の立ち下がり部の直前においては、ＨＳインバータ回路Ｃ１００が低電位（ＧＮＤ）の信号を出力ラインＬ２に送出しているので、接地電位印加回路Ｃ１０２のトランジスタＭＰ１１がオン状態となっている。よって、この間、ＭＰ１１を介して接地電位ＧＮＤがＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１及びＭＰ２２同士を接続する接続点ＣＬ２に印加される。従って、その後、入力信号の立ち下がり部において、トランジスタＭＰ２１のゲート端子に印加される電圧がこのＭＰ２１自体の閾値を下回るとＭＰ２１がオン状態となる。これにより、ＭＮ４１、ＭＰ１１及びＭＰ２１各々のオン抵抗と、抵抗ＲＰ１とによる分圧回路が形成され、この分圧回路によって接地電位ＧＮＤに基づき生成された低電位がトランジスタＭＰ２２のソース端子に印加される。すると、バックゲートバイアス効果により、トランジスタＭＰ２２の見かけ上の閾値が低くなり、インバータの閾値が低くなる。よって、ＨＳインバータ回路Ｃ１００においては、入力信号の立ち下がり部においてその信号レベルが上記第２閾値Ｔ２を下回った時に論理レベル０に対応した低電位が印加されたと判定し、出力信号のレベルを反転させるべく上昇させるのである。

つまり、インバータＣは、入力信号のレベルが接地電位ＧＮＤの状態（論理レベル０）から上昇する立ち上がり部では、そのレベルが第１閾値Ｔ１に到達した時点ｔ１から、電源電位ＶＤＤの状態（論理レベル１）に維持されていた出力信号のレベルを低下させ、接地電位ＧＮＤの状態（論理レベル０）にまで到らせる。一方、図２に示す如く、入力信号のレベルが電源電位ＶＤＤの状態（論理レベル１）から下降する立ち下がり部では、そのレベルが第２閾値Ｔ２（Ｔ１＞Ｔ２）に到達した時点ｔ２から、出力信号のレベルを上昇させ、電源電位ＶＤＤの状態（論理レベル１）にまで到らせるのである。

よって、インバータＣは、入力信号の立ち上がり部では、図２に示す如く遅延時間ｄｌｙ１だけ遅延させてから、そのレベルを反転させるべく出力信号のレベルを低下させる。一方、入力信号の立ち下がり部では、図２に示す如く遅延時間ｄｌｙ２だけ遅延させてから、そのレベルを反転させるべく出力信号のレベルを上昇させるのである。

この際、図２に示す如き第１閾値Ｔ１と、第２閾値Ｔ２との差がヒステリシスの幅Δｈとなり、このヒステリシス幅Δｈが広いほど遅延時間ｄｌｙ１、ｄｌｙ２が長くなる。尚、かかるヒステリシス幅Δｈは、電源電位印加回路Ｃ１０１のトランジスタＭＮ１１、ＭＰ４１、接地電位印加回路Ｃ１０２のトランジスタＭＰ１１及びＭＮ４１各々のドレイン電流が大なるほど広くなる。よって、トランジスタＭＮ１１、ＭＰ４１、ＭＮ４１及びＭＰ１１各々のドレイン電流値によって、インバータＣの遅延時間ｄｌｙ１、ｄｌｙ２を任意の遅延時間に設定することができる。又、ＨＳインバータ回路Ｃ１００に設けられている抵抗ＲＰ１及びＲＮ１の抵抗値によっても、任意の遅延時間ｄｌｙ１、ｄｌｙ２を設定することが可能である。つまり、抵抗ＲＰ１及びＲＮ１の抵抗値を高くするほど、出力信号における時間経過に伴うレベル推移が緩やかになるので、遅延時間ｄｌｙ１、ｄｌｙ２が長くなる。一方、抵抗ＲＰ１及びＲＮ１の抵抗値を低くするほど、出力信号における時間経過に伴うレベル推移が急峻になるので、遅延時間ｄｌｙ１、ｄｌｙ２が短くなるのである。このように、抵抗ＲＰ１及びＲＮ１によって遅延時間ｄｌｙ１、ｄｌｙ２の設定を行う場合は、トランジスタのドレイン電流によって遅延時間ｄｌｙ１、ｄｌｙ２の設定を行う場合に比して、製造バラツキの影響が少ないので、高精度に所望の遅延時間ｄｌｙ１、ｄｌｙ２に設定することが可能となる。

図１に示す遅延回路は、上述した如き夫々が遅延時間ｄｌｙ１、ｄｌｙ２を有する４つのインバータＣ_１〜Ｃ_４を直列に接続することにより、図３に示すように、入力信号ＩＮを遅延時間（２・ｄｌｙ１＋２・ｄｌｙ２）だけ遅延させて出力（ＯＵＴ）するようにしたものである。尚、インバータＣを直列に接続する段数は４段に限らず、２段位以上、或いは１段だけでも良い。要するに、インバータＣの段数に比例して遅延時間が変化するので、所望の遅延時間が得られる段数分だけインバータＣを直列に接続すれば良いのである。

ここで、ＭＯＳ構造の半導体集積装置においては、環境温度によって動作速度が変化することが知られている。

例えば、環境温度が低い場合には図４の（Ａ）、環境温度が高い場合には図４の（Ｃ）の如き波形を有する入力信号がインバータＣに供給される。つまり、図４の（Ａ）及び（Ｃ）に示すように、環境温度が高い場合には低い場合に比して、入力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになる。

ここで、環境温度が低い場合には、トランジスタＭＰ４１及びＭＮ１１のオン抵抗が低くなる為、トランジスタＭＮ２２のソース端子の電位が高くなる。一方、環境温度が高い場合には、トランジスタＭＰ４１及びＭＮ１１のオン抵抗が高くなる為、トランジスタＭＮ２２のソース端子の電位が低くなる。よって、入力信号の立ち上がり部に対するインバータＣの第１閾値Ｔ１は、図４の（Ａ）に示す如き環境温度が低い場合に比べて、図４の（Ｃ）に示す如き環境温度が高い場合の方が低くなる。

同様に、環境温度が低い場合には、トランジスタＭＮ４１及びＭＰ１１のオン抵抗が低くなる為、トランジスタＭＰ２２のソース端子の電位が低くなる。一方、環境温度が高い場合には、トランジスタＭＮ４１及びＭＰ１１のオン抵抗が高くなる為、トランジスタＭＰ２２のソース端子の電位が高くなる。よって、入力信号の立ち下がり部に対するインバータＣの第２閾値Ｔ２は、図４の（Ａ）に示す如き環境温度が低い場合に比べて、図４の（Ｃ）に示す如き環境温度が高い場合の方が高くなる。すなわち、図４に示すように、環境温度が高い場合のヒステリシス幅Δｈ２は、環境温度が低い場合のヒステリシス幅Δｈ１よりも小さくなる

環境温度が高い場合には、低い場合に比べて入力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになって遅延時間が増大することになるが、環境温度が高くなるほどヒステリシス幅Δｈが小さくなるので、遅延時間の増大分が抑制される。これにより、低温時において図４の（Ａ）に示す入力信号に基づいて得られた図４の（Ｂ）に示す如き出力信号の遅延時間ｄｌｙ２と、高温時において図４の（Ｃ）に示す入力信号に基づいて得られた図４の（Ｄ）に示す如き出力信号の遅延時間ｄｌｙ２との差を抑制することが可能となる。

このように、インバータＣでは、トランジスタＭＰ４１、ＭＮ１１、ＭＮ４１及びＭＰ１１のオン抵抗が環境温度によって変化することを利用して、環境温度の変化に拘わらず遅延時間が一定となるように自己調整しているのである。

尚、図１に示す如きインバータＣの構成によれば、製造上のバラツキ、或いは電源電位ＶＤＤの変動に伴ってトランジスタのドレイン電流にバラツキが生じても、その遅延時間の変動分を抑制することができる。つまり、トランジスタのドレイン電流が所定よりも小さい場合には、図４の（Ｃ）及び（Ｄ）に示す如き環境温度が高い場合と同様に、出力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになり、遅延時間が増加する。しかしながら、前述した如く、トランジスタのドレイン電流が大なるほどヒステリシス幅△ｈは狭くなるので、その遅延時間の増大を抑制させる方向に作用する。従って、インバータＣにおいては、トランジスタのドレイン電流の変動に拘わらず、その遅延時間の変動を抑制することが可能となる。

更に、インバータＣでは、電源電位印加回路Ｃ１０１において電源電位ＶＤＤの供給元となるトランジスタＭＰ４１をオン状態に固定する為に、そのゲート端子に接地電位ＧＮＤを直に印加するのではなく、図１に示す如きトランジスタＭＰ４２及びＭＮ１２を介して接地電位ＧＮＤをＭＰ４１のゲート端子に印加している。又、接地電位印加回路Ｃ１０２において接地電位ＧＮＤの供給元となるトランジスタＭＮ４１をオン状態に固定する為に、そのゲート端子に電源電位ＶＤＤを直に印加するのではなく、図１に示す如きトランジスタＭＮ４２及びＭＰ１２を介して電源電位ＶＤＤをＭＮ４１のゲート端子に印加している。

よって、静電気放電が発生した場合にも、トランジスタＭＰ４１及びＭＮ４１各々のゲート端子からの静電破壊を回避することが可能となる。

図１に示す電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２においては、常時、直流電流が流れて電流を大きく消費する素子が存在しないので、低消費電力化を図ることが可能となる。

Ｃ１００ヒステリシスインバータ回路
Ｃ１０１電源電位印加回路
Ｃ１０２接地電位印加回路

Claims

一方のドレインと他方のソースとが第１接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第１電位が印加されており前記他方のドレインには出力点が接続されている互いに第１導電型のチャネルを有する一対の第１ＦＥＴと、一方のドレインと他方のソースとが第２接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第２電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第２導電型のチャネルを有する一対の第２ＦＥＴと、を含むインバータの複数が互いに縦列接続された遅延回路であって、
前記インバータは、
前記出力点が前記第２電位の状態となる場合に前記第２電位を前記第１接続点に印加する第１付加ＦＥＴと、
前記第１付加ＦＥＴに前記第２電位を供給する第２付加ＦＥＴと、
ソースに前記第１電位が印加されておりドレインが前記第２付加ＦＥＴのゲートに接続されている第３付加ＦＥＴと、
ソースに前記第２電位が印加されておりゲート及びドレインが共に前記第３付加ＦＥＴのゲートに接続されている第４付加ＦＥＴと、
前記出力点が前記第１電位の状態となる場合に前記第１電位を前記第２接続点に印加する第５付加ＦＥＴと、
前記第５付加ＦＥＴに前記第１電位を供給する第６付加ＦＥＴと、
ソースに前記第２電位が印加されておりドレインが前記第６付加ＦＥＴのゲートに接続されている第７付加ＦＥＴと、
ソースに前記第１電位が印加されておりゲート及びドレインが共に前記第７付加ＦＥＴのゲートに接続されている第８付加ＦＥＴと、を更に有することを特徴とする半導体集積装置における遅延回路。
前記第１ＦＥＴにおける前記一方のソースには第１の抵抗を介して前記第１電位が印加されており、
前記第２ＦＥＴにおける前記一方のソースには第２の抵抗を介して前記第２電位が印加されていることを特徴とする請求項１記載の半導体集積装置における遅延回路。
前記第１付加ＦＥＴ、前記第３付加ＦＥＴ、前記第６付加ＦＥＴ及び前記第８付加ＦＥＴの各々は前記第１導電型のチャネルを有し、
前記第２付加ＦＥＴ、前記第４付加ＦＥＴ、前記第５付加ＦＥＴ及び前記第７付加ＦＥＴの各々は前記第２導電型のチャネルを有することを特徴とする請求項１又は２記載の半導体集積装置における遅延回路。
入力信号のレベルを反転させた信号を出力する半導体集積装置におけるインバータであって、
一方のドレインと他方のソースとが第１接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第１電位が印加されており前記他方のドレインには出力点が接続されている互いに第１導電型のチャネルを有する一対の第１ＦＥＴと、
一方のドレインと他方のソースとが第２接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第２電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第２導電型のチャネルを有する一対の第２ＦＥＴと、
前記出力点が前記第２電位の状態となる場合に前記第２電位を前記第１接続点に印加する第１付加ＦＥＴと、
前記第１付加ＦＥＴに前記第２電位を供給する第２付加ＦＥＴと、
ソースに前記第１電位が印加されておりドレインが前記第２付加ＦＥＴのゲートに接続されている第３付加ＦＥＴと、
ソースに前記第２電位が印加されておりゲート及びドレインが共に前記第３付加ＦＥＴのゲートに接続されている第４付加ＦＥＴと、
前記出力点が前記第１電位の状態となる場合に前記第１電位を前記第２接続点に印加する第５付加ＦＥＴと、
前記第５付加ＦＥＴに前記第１電位を供給する第６付加ＦＥＴと、
ソースに前記第２電位が印加されておりドレインが前記第６付加ＦＥＴのゲートに接続されている第７付加ＦＥＴと、
ソースに前記第１電位が印加されておりゲート及びドレインが共に前記第７付加ＦＥＴのゲートに接続されている第８付加ＦＥＴと、を有することを特徴とする半導体集積装置におけるインバータ。
前記第１ＦＥＴにおける前記一方のソースには第１の抵抗を介して前記第１電位が印加されており、
前記第２ＦＥＴにおける前記一方のソースには第２の抵抗を介して前記第２電位が印加されていることを特徴とする請求項４記載の半導体集積装置におけるインバータ。
前記第１付加ＦＥＴ、前記第３付加ＦＥＴ、前記第６付加ＦＥＴ及び前記第８付加ＦＥＴの各々は前記第１導電型のチャネルを有し、
前記第２付加ＦＥＴ、前記第４付加ＦＥＴ、前記第５付加ＦＥＴ及び前記第７付加ＦＥＴの各々は前記第２導電型のチャネルを有することを特徴とする請求項４又は５記載の半導体集積装置におけるインバータ。