JP5888954B2 - 電圧検出回路 - Google Patents

Description

本発明は、電圧検出回路に関するものである。

図１３は、電圧検出回路の一従来例を示す回路図である。本従来例の電圧検出回路１００において、コンパレータ１０１は、抵抗１０２と抵抗１０３との接続ノードから入力される検出電圧ＶＤＤ’（＝電源電圧ＶＤＤの分圧電圧）と、参照電圧生成部１０４から入力される所定の参照電圧ＶＲＥＦとを比較して出力信号ＯＵＴを生成する。出力信号ＯＵＴは、検出電圧ＶＤＤ’が参照電圧ＶＲＥＦよりも高ければハイレベルとなり、検出電圧ＶＤＤ’が参照電圧ＶＲＥＦよりも低ければローレベルとなる。

なお、本発明に関連する従来技術の一例として、特許文献１では、ＣＭＯＳインバータを形成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴについて、ＰＭＯＳＦＥＴのオンスレッショルド電圧がＮＭＯＳＦＥＴのオンスレッショルド電圧よりも小さく、かつ、電源電圧が閾値電圧よりも小さいときには、ＰＭＯＳＦＥＴのドレイン電流がＮＭＯＳＦＥＴのドレイン電流よりも大きくなるように、逆に、電源電圧が閾値電圧よりも大きいときには、ＮＭＯＳＦＥＴのドレイン電流がＰＭＯＳＦＥＴのドレイン電流よりも大きくなるように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを設計したパワーオンリセット回路が開示されている。

特開２００２−２６１５９５号公報

上記従来例の電圧検出回路１００は、コンパレータ１０１や参照電圧生成部１０４を構成要素として含むので、多数（例えば１００個以上）のトランジスタが必要となり、回路面積が大きい、という問題があった。

また、特許文献１に開示されたパワーオンリセット回路は、閾値電圧の精度が低いという問題があった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、回路面積が小さく閾値電圧の精度が高い電圧検出回路を提供することを目的とする。

本発明に係る電圧検出回路は、ソースが監視対象である電源電圧の印加端に接続されており、ドレインが出力信号の印加端に接続されており、ゲートが第１バイアス電圧の印加端に接続されており、第１オンスレッショルド電圧を有する第１Ｐチャネル型トランジスタと；ソースが接地電圧の印加端に接続されており、ドレインが前記出力信号の印加端に接続されており、ゲートが第２バイアス電圧の印加端に接続されており、前記第１オンスレッショルド電圧とは異なる第２オンスレッショルド電圧を有する第１Ｎチャネル型トランジスタと；前記第１オンスレッショルド電圧に応じて前記第１バイアス電圧を可変制御し、前記第２オンスレッショルド電圧に応じて前記第２バイアス電圧を可変制御するバイアス電圧生成部と；を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電圧検出回路は、前記電源電圧が閾値電圧よりも低いときには、前記第１Ｎチャネル型トランジスタに流れるドレイン電流が前記第１Ｐチャネル型トランジスタに流れるドレイン電流よりも大きくなり、前記電源電圧が前記閾値電圧よりも高いときには、前記第１Ｐチャネル型トランジスタに流れるドレイン電流が前記第１Ｎチャネル型トランジスタに流れるドレイン電流よりも大きくなる構成（第２の構成）にするとよい。

また、上記第２の構成から成る電圧検出回路において、前記バイアス電圧生成部は、前記第１オンスレッショルド電圧が高いほど前記第１バイアス電圧を下げ、前記第１オンスレッショルド電圧が低いほど前記第１バイアス電圧を上げるように、前記第１バイアス電圧の可変制御を行い、前記第２オンスレッショルド電圧が高いほど前記第２バイアス電圧を上げ、前記第２オンスレッショルド電圧が低いほど前記第２バイアス電圧を下げるように、前記第２バイアス電圧の可変制御を行う構成（第３の構成）にするとよい。

また、上記第３の構成から成る電圧検出回路において、前記バイアス電圧生成部は、ソースが前記電源電圧の印加端に接続されており、ゲートとドレインがいずれも前記第１Ｐチャネル型トランジスタのゲートに接続されており、前記第１Ｐチャネル型トランジスタとペア性を有する第２Ｐチャネル型トランジスタと；前記第１Ｐチャネル型トランジスタのゲートと前記接地電圧の印加端との間に接続されている第１負荷と；ソースが前記接地電圧の印加端に接続されており、ゲートとドレインがいずれも前記第１Ｎチャネル型トランジスタのゲートに接続されており、前記第１Ｎチャネル型トランジスタとペア性を有する第２Ｎチャネル型トランジスタと；前記第１Ｎチャネル型トランジスタのゲートと前記電源電圧の印加端との間に接続されている第２負荷と；を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成る電圧検出回路において、前記第１負荷は第３Ｎチャネル型トランジスタであり、前記第２負荷は第３Ｐチャネル型トランジスタである構成（第５の構成）にするとよい。

また、上記第５の構成から成る電圧検出回路は、前記第３Ｎチャネル型トランジスタのゲートには、前記電源電圧が印加されており、前記第３Ｐチャネル型トランジスタのゲートには、前記接地電圧が印加されている構成（第６の構成）にするとよい。

また、上記第５の構成から成る電圧検出回路は、ソースが前記電源電圧の印加端に接続されており、ドレインが前記第１Ｐチャネル型トランジスタのゲートに接続されている第４Ｐチャネル型トランジスタと；ソースが前記接地電圧の印加端に接続されており、ドレインが前記第１Ｎチャネル型トランジスタのゲートに接続されている第４Ｎチャネル型トランジスタと；をさらに有し、前記第３Ｎチャネル型トランジスタと前記第３Ｐチャネル型トランジスタ、及び、前記第４Ｐチャネル型トランジスタと前記第４Ｎチャネル型トランジスタは、いずれもイネーブル信号に応じてオン／オフ制御される構成（第７の構成）にするとよい。

また、上記第７の構成から成る電圧検出回路は、前記イネーブル信号に応じて前記出力信号の論理レベルを固定する出力論理固定部をさらに有するを有する構成（第８の構成）にするとよい。

本発明によれば、回路面積が小さく閾値電圧の精度が高い電圧検出回路を提供することが可能となる。

電圧検出回路の第１実施形態を示す図 電源電圧ＶＤＤと出力信号ＯＵＴとの関係を示す図 電圧検出動作の原理を説明するための図 電源電圧ＶＤＤとドレイン電流ＩＤＳＰ及びＩＤＳＮとの関係を示す図 素子ばらつきによって閾値電圧Ｖｔｈが変動する様子を示す図 素子ばらつきによって閾値電圧Ｖｔｈが変動する様子を示す図 電圧検出回路の第２実施形態を示す図 電圧検出回路の第３実施形態を示す図 電圧検出回路の第１応用例を示す図 第１応用例の動作を説明するためのタイムチャート 電圧検出回路の第２応用例を示す図 第２応用例の動作を説明するためのタイムチャート 電圧検出回路の一従来例を示す図

＜第１実施形態＞
図１は電圧検出回路の第１実施形態を示す図である。第１実施形態の電圧検出回路１０は、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２と、を有する。

トランジスタ１１のソースは、監視対象である電源電圧ＶＤＤの印加端に接続されている。トランジスタ１１のドレインは、出力信号ＯＵＴの印加端に接続されている。トランジスタ１１のゲートは、バイアス電圧ＶＢＰの印加端に接続されている。トランジスタ１２のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタ１２のドレインは、出力信号ＯＵＴの印加端に接続されている。トランジスタ１２のゲートは、バイアス電圧ＶＢＮの印加端に接続されている。

なお、トランジスタ１１のゲートに印加されるバイアス電圧ＶＢＰとしては、例えば、接地電圧ＧＮＤが固定的に設定される。また、トランジスタ１１のゲートに印加されるバイアス電圧ＶＢＮとしては、例えば、電源電圧ＶＤＤが固定的に設定される。

トランジスタ１１のチャネル長は、トランジスタ１２のチャネル長よりも短く設計されている。一方、トランジスタ１１のチャネル幅は、トランジスタ１２のチャネル幅と同サイズに設計されている。このような素子設計を行うことにより、トランジスタ１１のオンスレッショルド電圧ＶｏｎＰは、トランジスタ１２のオンスレッショルド電圧ＶｏｎＮよりも高い値となる。

図２は、電源電圧ＶＤＤと出力信号ＯＵＴとの関係を示す図である。図２に示したように、第１実施形態の電圧検出回路１０において、電源電圧ＶＤＤが所定の閾値電圧Ｖｔｈを下回っているときには、出力信号ＯＵＴがローレベルとなり、電源電圧ＶＤＤが閾値電圧Ｖｔｈを上回っているときには、出力信号ＯＵＴがハイレベルとなる。以下では、このような電圧検出動作の原理について詳細に説明する。

図３は、電圧検出動作の原理を説明するための図である。図３に示したように、トランジスタ１１のソースに電源電圧ＶＤＤを印加し、ドレインとゲートに接地電圧ＧＮＤを印加した状態では、トランジスタ１１にドレイン電流ＩＤＳＰが流れるものとする。一方、トランジスタ１２のソースに接地電圧ＧＮＤを印加し、ドレインとゲートに電源電圧ＶＤＤを印加した状態では、トランジスタ１２にドレイン電流ＩＤＳＮが流れるものとする。

図４は、電源電圧ＶＤＤとドレイン電流ＩＤＳＰ及びＩＤＳＮとの関係を示した図である。先にも述べたように、長チャネルであるトランジスタ１２のオンスレッショルド電圧ＶｏｎＮは、短チャネルであるトランジスタ１１のオンスレッショルド電圧ＶｏｎＰよりも低い値となる。従って、電源電圧ＶＤＤの上昇に伴い、ドレイン電流ＩＤＳＮはドレイン電流ＩＤＳＰよりも急峻に立ち上がる。ただし、短チャネルのトランジスタ１１は、長チャネルのトランジスタ１２よりもオン抵抗値が小さいので、電源電圧ＶＤＤが十分に高くなってトランジスタ１１及び１２が各々フルオンされた状態に至ると、ドレイン電流ＩＤＳＰの方がドレイン電流ＩＤＳＮよりも大きくなる。

上記したドレイン電流ＩＤＳＰ及びＩＤＳＮの挙動の違いにより、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも低い領域（弱反転領域）においては、トランジスタ１２に流れるドレイン電流ＩＤＳＮの方がトランジスタ１１に流れるドレイン電流ＩＤＳＰよりも大きくなる。その結果、出力信号ＯＵＴはローレベルとなる。一方、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも高い領域（強反転領域）においては、トランジスタ１１に流れるドレイン電流ＩＤＳＰの方がトランジスタ１２に流れるドレイン電流ＩＤＳＮよりも大きくなる。その結果、出力信号ＯＵＴはハイレベルとなる。

従って、第１実施形態の電圧検出回路１０であれば、回路面積の大きいコンパレータや参照電圧生成部を用いることなく、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも高いか低いかに応じて論理レベルが切り替わる出力信号ＯＵＴを生成することができる。なお、閾値電圧Ｖｔｈは、トランジスタ１１及び１２のＷ／Ｌ［width/length］を調整することによって、任意に設定することが可能である。

＜素子ばらつきによる特性への影響＞
図５及び図６は、それぞれ、トランジスタ１１及び１２の素子ばらつきによって閾値電圧Ｖｔｈが変動する様子を示す図である。電源電圧ＶＤＤとバイアス電流ＩＤＳＰ及びＩＤＳＮとの関係が図５の実線で示されている場合、出力信号ＯＵＴは、図６の実線で示すように、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも低いときにローレベルとなり、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも高いときにハイレベルとなる。

しかしながら、トランジスタ１１及び１２の素子ばらつきに起因して、各々のオンスレッショルド電圧ＶｏｎＰ及びＶｏｎＮが変動した場合には、電圧検出回路１０の閾値電圧Ｖｔｈにも意図しない変動が生じる。

例えば、図５の破線で示すように、トランジスタ１１のオンスレッショルド電圧ＶｏｎＰが上昇してバイアス電流ＩＤＳＰが減少（ＩＤＳＰ→ＩＤＳＰ’）し、かつ、トランジスタ１２のオンスレッショルド電圧ＶｏｎＮが低下してバイアス電流ＩＤＳＮが増大（ＩＤＳＮ→ＩＤＳＮ’）した場合、電圧検出回路１０の閾値電圧Ｖｔｈが所望の値よりも上昇（Ｖｔｈ→Ｖｔｈ’）してしまう。その結果、図６の破線で示すように、電源電圧ＶＤＤの立ち上げ時において、出力信号ＯＵＴがローレベルからハイレベルに立ち上がるタイミングが予定よりも遅れる結果となる。

このように、第１実施形態の電圧検出回路１０は、閾値電圧Ｖｔｈの精度が低いという点で、さらなる改善の余地があると言える。

＜第２実施形態＞
図７は、電圧検出回路の第２実施形態を示す図である。第２実施形態の電圧検出回路１０は、第１実施形態を基礎として、さらに、バイアス電圧生成部１３を追加した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について、重点的な説明を行う。

バイアス電圧生成部１３は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１３１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１３４と、を含む。

トランジスタ１３１のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ１３１のゲート及びドレインは、いずれもトランジスタ１１のゲートに接続されている。トランジスタ１３１は、トランジスタ１１とペア性を有している。従って、トランジスタ１１及び１３１には同一の素子ばらつきが発生し、各々のオンスレッショルド電圧ＶｏｎＰは同一の挙動で変動する。

トランジスタ１３２のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタ１３２のドレインは、トランジスタ１１のゲートに接続されている。トランジスタ１３２のゲートは、電源電圧ＶＤＤの印加端に接続されている。なお、トランジスタ１３２に代えて抵抗や電流源などの負荷を用いることもできる。

トランジスタ１３３のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタ１３３のゲート及びドレインは、いずれもトランジスタ１２のゲートに接続されている。トランジスタ１３３は、トランジスタ１２とペア性を有している。従って、トランジスタ１２及び１３３には同一の素子ばらつきが発生し、各々のオンスレッショルド電圧ＶｏｎＮは同一の挙動で変動する。

トランジスタ１３４のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ１３４のドレインは、トランジスタ１２のゲートに接続されている。トランジスタ１３４のゲートは、接地電圧ＧＮＤの印加端に接続されている。なお、トランジスタ１３４に代えて抵抗や電流源などの負荷を用いることもできる。

上記構成から成るバイアス電圧生成部１３において、素子ばらつきに起因してトランジスタ１１のオンスレッショルド電圧ＶｏｎＰが低下した場合、トランジスタ１３１のオンスレッショルド電圧ＶｏｎＰも同一の挙動で低下する。その結果、ダイオード接続されたトランジスタ１３１の順方向降下電圧Ｖｆが低くなるので、オンスレッショルド電圧ＶｏｎＰの低下分を相殺するようにバイアス電圧ＶＢＰ（＝ＶＤＤ−Ｖｆ）が上昇する。従って、オンスレッショルド電圧ＶｏｎＰの低下に起因するバイアス電流ＩＤＳＰの増大を防止することができる。

逆に、素子ばらつきに起因してトランジスタ１１のオンスレッショルド電圧ＶｏｎＰが上昇した場合、トランジスタ１３１のオンスレッショルド電圧ＶｏｎＰも同一の挙動で上昇する。その結果、ダイオード接続されたトランジスタ１３１の順方向降下電圧Ｖｆが高くなるので、オンスレッショルド電圧ＶｏｎＰの上昇分を相殺するようにバイアス電圧ＶＢＰ（＝ＶＤＤ−Ｖｆ）が低下する。従って、オンスレッショルド電圧ＶｏｎＰの上昇に起因するバイアス電流ＩＤＳＰの低下を防止することができる。

また、素子ばらつきに起因してトランジスタ１２のオンスレッショルド電圧ＶｏｎＮが低下した場合、トランジスタ１３３のオンスレッショルド電圧ＶｏｎＮも同一の挙動で低下する。その結果、ダイオード接続されたトランジスタ１３３の順方向降下電圧Ｖｆが低くなるので、オンスレッショルド電圧ＶｏｎＮの低下分を相殺するようにバイアス電圧ＶＢＮ（＝Ｖｆ）が低下する。従って、オンスレッショルド電圧ＶｏｎＮの低下に起因するバイアス電流ＩＤＳＮの増大を防止することができる。

逆に、素子ばらつきに起因してトランジスタ１２のオンスレッショルド電圧ＶｏｎＮが上昇した場合、トランジスタ１３３のオンスレッショルド電圧ＶｏｎＮも同一の挙動で上昇する。その結果、ダイオード接続されたトランジスタ１３３の順方向降下電圧Ｖｆが高くなるので、オンスレッショルド電圧ＶｏｎＮの上昇分を相殺するようにバイアス電圧ＶＢＮ（＝Ｖｆ）が低下する。従って、オンスレッショルド電圧ＶｏｎＮの上昇に起因するバイアス電流ＩＤＳＮの低下を防止することができる。

上記したように、バイアス電圧生成部１３は、トランジスタ１１のオンスレッショルド電圧ＶｏｎＰに応じてバイアス電圧ＶＢＰを可変制御し、また、トランジスタ１２のオンスレッショルド電圧ＶｏｎＰに応じてバイアス電圧ＶＢＮを可変制御する。

より具体的に述べると、バイアス電圧生成部１３は、オンスレッショルド電圧ＶｏｎＰが大きいほどバイアス電圧ＶＢＰを下げ、オンスレッショルド電圧ＶｏｎＰが小さいほどバイアス電圧ＶＢＰを上げるように、バイアス電圧ＶＢＰの可変制御を行う。また、バイアス電圧生成部１３は、オンスレッショルド電圧ＶｏｎＮが大きいほどバイアス電圧ＶＢＮを上げ、オンスレッショルド電圧ＶｏｎＮが小さいほどバイアス電圧ＶＢＮを下げるように、バイアス電圧ＶＢＮの可変制御を行う。

このような構成とすることにより、トランジスタ１１及び１２の素子ばらつきに依ることなく、電圧検出回路１０の閾値電圧Ｖｔｈを一定に保つことができるので、回路面積が小さく閾値電圧Ｖｔｈの精度が高い電圧検出回路１０を提供することが可能となる。

＜第３実施形態＞
図８は、電圧検出回路の第３実施形態を示す図である。第３実施形態の電圧検出回路１０は、第２実施形態を基礎として、さらに、イネーブル機能を備えた点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について、重点的な説明を行う。

第３実施形態の電圧検出回路１０は、イネーブル機能を実現するために、第２実施形態の構成要素に加えて、さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタ１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１５と、インバータ１６と、３ステートインバータ１７と、を含む。

トランジスタ１４のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ１４のドレインは、トランジスタ１１のゲートに接続されている。トランジスタ１５のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタ１５のドレインは、トランジスタ１２のゲートに接続されている。トランジスタ１３２及び１４のゲートは、いずれもインバータ１６の出力端に接続されている。インバータ１６の入力端は、イネーブル信号ＥＮの印加端に接続されている。トランジスタ１３４及び１５のゲートは、イネーブル信号ＥＮの印加端に接続されている。３ステートインバータ１７の入力端は、電源電圧ＶＤＤの印加端に接続されている。３ステートインバータ１７の出力端は、出力信号ＯＵＴの印加端に接続されている。３ステートインバータ１７の制御端は、インバータ１６の出力端に接続されている。

上記構成から成る電圧検出回路１０において、トランジスタ１４及び１５と、トランジスタ１３１及び１３３は、いずれもイネーブル信号ＥＮに応じてオン／オフ制御される。

具体的に述べると、イネーブル信号ＥＮがハイレベルとされている場合には、トランジスタ１３２及び１３４がオフとなり、トランジスタ１４及び１５がオンとなる。従って、バイアス電圧生成部１３の出力動作が停止されるとともに、バイアス電圧ＶＢＰが電源電圧ＶＤＤに引き上げられて、かつ、バイアス電圧ＶＢＮが接地電圧ＧＮＤに引き下げられる。その結果、トランジスタ１１及び１２がいずれもオフとなる。また、イネーブル信号ＥＮがハイレベルとされている場合、３ステートインバータ１７は、その出力動作が許可された状態となる。従って、出力信号ＯＵＴは、電源電圧ＶＤＤに依ることなくローレベルに固定される。

一方、イネーブル信号ＥＮがローレベルとされている場合には、トランジスタ１３２及び１３４がオンとなり、トランジスタ１４及び１５がオフとなる。従って、バイアス電圧生成部１３からトランジスタ１１及び１２のゲートに対してバイアス電圧ＶＢＰ及びＶＢＮが印加される。その結果、トランジスタ１１及び１２は、電源電圧ＶＤＤに応じた導通状態となる。また、イネーブル信号ＥＮがローレベルとされている場合、３ステートインバータ１７は、その出力動作が禁止された状態（出力ハイインピーダンス状態）となる。従って、出力信号ＯＵＴは、先に説明した通り、トランジスタ１１及び１２の導通状態に応じた論理レベルとなる。

このような構成とすることにより、電圧検出回路１０の検出動作を必要に応じてオン／オフさせることができるので、消費電力の低減を図ることが可能となる。例えば、電源電圧ＶＤＤの起動時には、イネーブル信号ＥＮをローレベルとして電圧検出回路１０をオンとしておき、出力信号ＯＵＴの立上がりエッジが検出された後、イネーブル信号ＥＮをハイレベルとして電圧検出回路１０をオフすることにより、電圧検出回路１０の消費電力を低減することが可能となる。

なお、上記の第３実施形態では、イネーブル信号ＥＮに応じて出力信号ＯＵＴの論理レベルを固定する出力論理固定部として、３ステートインバータ１７を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、出力論理固定部として、３ステートバッファを用いてもよいし、或いは、固定電圧の印加端と出力信号ＯＵＴの印加端との間を導通／遮断するアナログスイッチを用いてもよい。

また、上記の第３実施形態では、第２実施形態の電圧検出回路１０にイネーブル機能を付加した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１実施形態の電圧検出回路１０にイネーブル機能を付加した構成（言い換えれば、第３実施形態からバイアス調整機能を除外した構成）としても構わない。

＜第１応用例＞
図９は、電圧検出回路１０の第１応用例を示す図である。第１応用例では、電源電圧ＶＤＤが電圧検出回路１０と電子回路２０の双方に供給されており、電圧検出回路１０の出力信号ＯＵＴは、電子回路２０のパワーオンリセット信号として用いられている。

図１０は、第１応用例の動作を説明するためのタイムチャートであり、上から順に、電源電圧ＶＤＤ、出力信号ＯＵＴ、及び、電子回路２０の動作状態が描写されている。電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも低いときには、出力信号ＯＵＴがローレベルとなり、電子回路２０はリセット状態となる。これにより、電源立ち上げ中の誤動作を防止することができる。一方、電源電圧ＶＤＤが閾値電圧Ｖｔｈよりも高くなると、出力信号ＯＵＴがハイレベルとなり、電子回路２０の通常動作が開始される。

このように、電圧検出回路１０をパワーオンリセット信号の生成手段として用いることにより、電圧検出回路１０が搭載されるセットの小型化を図ることが可能となる。

＜第２応用例＞
図１１は、電圧検出回路１０の第２応用例を示す図である。第２応用例では、電子回路３０に電源電圧ＶＤＤ１が供給されており、電圧検出回路１０と電子回路４０の双方に電源電圧ＶＤＤ２が供給されている。電子回路３０と電子回路４０との間には主従関係があり、電子回路３０は、電圧検出回路１０の出力信号ＯＵＴに基づいて、電子回路４０の制御信号ＣＴＲＬを生成する。また、電子回路３０は、イネーブル信号ＥＮを用いて電圧検出回路１０を周期的にオン／オフ制御する機能も備えている。

図１２は、第２応用例の動作を説明するためのタイムチャートであり、上から順に、電源電圧ＶＤＤ２、イネーブル信号ＥＮ、出力信号ＯＵＴ、及び、制御信号ＣＴＲＬが描写されている。イネーブル信号ＥＮがローレベル（電圧検出回路１０の動作を許可するための論理レベル）に立ち下げられたときに、電源電圧ＶＤＤ２が閾値電圧Ｖｔｈを上回っていた場合には、出力信号ＯＵＴがハイレベルとなる。このとき、電子回路３０は、電子回路４０に電源電圧ＶＤＤ２が供給されていると判断して、電子回路４０を動作状態（ＲＵＮ）とするための制御信号ＣＴＲＬを出力する。一方、イネーブル信号ＥＮがローレベルに立ち下げられたときに、電源電圧ＶＤＤ２が閾値電圧Ｖｔｈを下回っていた場合には、出力信号ＯＵＴがローレベルとなる。このとき、電子回路３０は、電子回路４０に電源電圧ＶＤＤ２が供給されていないと判断して、電子回路４０を待機状態（ＷＡＩＴ）させるための制御信号ＣＴＲＬを出力する。

このような構成とすることにより、電源電圧ＶＤＤ２の供給状態に応じて、電子回路４０の動作を適切にオン／オフさせることが可能となる。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係る電圧検出回路は、例えば、パワーオンリセット回路として利用することが可能である。

１０ 電圧検出回路
１１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３ バイアス電圧生成部
１３１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１３２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１６ インバータ
１７ ３ステートインバータ
２０、３０、４０ 電子回路

Claims (5)

1. ソースが監視対象である電源電圧の印加端に接続されており、ドレインが出力信号の印加端に接続されており、ゲートが第１バイアス電圧の印加端に接続されており、第１オンスレッショルド電圧を有する第１Ｐチャネル型トランジスタと；
   ソースが接地電圧の印加端に接続されており、ドレインが前記出力信号の印加端に接続されており、ゲートが第２バイアス電圧の印加端に接続されており、前記第１オンスレッショルド電圧とは異なる第２オンスレッショルド電圧を有する第１Ｎチャネル型トランジスタと；
   前記第１オンスレッショルド電圧に応じて前記第１バイアス電圧を生成する第１バイアス生成部と；
   前記第２オンスレッショルド電圧に応じて前記第２バイアス電圧を生成する第２バイアス電圧生成部と；
   を有し、
   前記第１バイアス電圧生成部は、
   ソースが前記電源電圧の印加端に接続されるとともにゲートとドレインがいずれも前記第１Ｐチャネル型トランジスタのゲートに接続されており前記第１Ｐチャネル型トランジスタとペア性を有する第２Ｐチャネル型トランジスタと、ソースが前記接地電圧の印加端に接続されるとともにドレインが前記第１Ｐチャネル型トランジスタのゲートに接続されておりゲートが前記電源電圧の印加端に接続されていることにより、前記第２Ｐチャネル型トランジスタに定電流を提供する第３Ｎチャネル型トランジスタとを含み、
   前記第２バイアス電圧生成部は、
   ソースが前記接地電圧の印加端に接続されるとともにゲートとドレインがいずれも前記第１Ｎチャネル型トランジスタのゲートに接続されており前記第１Ｎチャネル型トランジスタとペア性を有する第２Ｎチャネル型トランジスタと、ソースが前記電源電圧の印加端に接続されるとともにドレインが前記第１Ｎチャネル型トランジスタのゲートに接続されておりゲートが前記接地電圧の印加端に接続されていることにより、前記第２Ｎチャネル型トランジスタに定電流を提供する第３Ｐチャネル型トランジスタとを含む、
   ことを特徴とする電圧検出回路。
2. 前記電源電圧が閾値電圧よりも低いときには、前記第１Ｎチャネル型トランジスタに流れるドレイン電流が前記第１Ｐチャネル型トランジスタに流れるドレイン電流よりも大きくなり、
   前記電源電圧が前記閾値電圧よりも高いときには、前記第１Ｐチャネル型トランジスタに流れるドレイン電流が前記第１Ｎチャネル型トランジスタに流れるドレイン電流よりも大きくなる、
   ことを特徴とする請求項１に記載の電圧検出回路。
3. 前記第１バイアス電圧生成部は、
   前記第１オンスレッショルド電圧が高いほど低くなり、前記第１オンスレッショルド電圧が低いほど高くなる前記第１バイアス電圧を生成し、
   前記第２バイアス電圧生成部は、
   前記第２オンスレッショルド電圧が高いほど高くなり、前記第２オンスレッショルド電圧が低いほど低くなる前記第２バイアス電圧を生成する、
   ことを特徴とする請求項１または２に記載の電圧検出回路。
4. ソースが前記電源電圧の印加端に接続されており、ドレインが前記第１Ｐチャネル型トランジスタのゲートに接続されている第４Ｐチャネル型トランジスタと；
   ソースが前記接地電圧の印加端に接続されており、ドレインが前記第１Ｎチャネル型トランジスタのゲートに接続されている第４Ｎチャネル型トランジスタと；
   をさらに有し、
   前記第３Ｎチャネル型トランジスタと前記第３Ｐチャネル型トランジスタ、及び、前記第４Ｐチャネル型トランジスタと前記第４Ｎチャネル型トランジスタは、いずれもイネーブル信号に応じてオン／オフ制御される、
   ことを特徴とする請求項３に記載の電圧検出回路。
5. 前記イネーブル信号に応じて前記出力信号の論理レベルを固定する出力論理固定部をさらに有することを特徴とする請求項４に記載の電圧検出回路。

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