JP2006148971A5 - - Google Patents
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Description
この発明は、パワーMOSトランジスタ等のスイッチング素子を駆動する回路に用いられるスイッチング素子駆動回路装置に関する。
従来の高圧側パワーMOSトランジスタは、負荷と電源との間に設けられ、正電圧電源に接続されたドレイン端子有するNチャネル型(以下、単にN型と略記する。)MOSトランジスタによって形成されている。
そして、負荷の一端子は、トランジスタのソース端子に接続され、他の負荷端子は接地されている。
ところで、このような高圧側パワーMOSトランジスタ(ハイサイドスイッチング手段)において、トランジスタをオフ状態からオン状態へ切り替えたとき、このトランジスタの出力電流に一時的に大電流が発生してしまう。そこで、ソフトスタート回路を設けて、瞬間的な大電流の発生を防止することが行われている。
例えば、特許文献1(特開平8−275392号公報)には、スイッチング手段(N型MOS)を制御する信号のレベル変化を緩やかにするソフトスタート回路が開示されている。このソフトスタート回路は抵抗、コンデンサで構成されており、緩やかにさせる程度は抵抗、コンデンサの値で固定である。
また、特許文献2(特開平8−51349号公報)には、過電流を制御する調整ループを低速、高速の2系統持ち、急速な過負荷が生じたときにすばやく高速調整ループが応答する技術が開示されている。
特開平8−275392号公報
特開平8−51349号公報
ところで、オン抵抗が十分低いPチャネル型(以下、単にP型と略記する。)MOSスイッチング素子において、N型MOSスイッチング素子に適したソフトスタート動作をさせた場合には、制御信号(ゲート電圧)のレベル変化が完了するまでに負荷回路への電源供給は安定状態に入る。このため、電源電圧が安定した後、すなわち、ソフトスタート完了後にも制御信号のレベル変化が完了しないため、レベル変化完了までオン抵抗が高くなるという問題が生じる。
また、スイッチング素子に接続された回路が容量性の負荷を駆動する場合などに、パルス状の電流がスイッチング素子を流れる。上記した特開平8−51349号公報に記載の技術では、パルス状の負荷に対しても保護回路が働くことになる。このため、保護回路が働いて、ゲート電圧が低下して負荷電流が正常に戻った後は、低速ループでゲート電圧を上げていくことになる。この結果、パルス状の負荷が発生してからゲート電圧がもとに戻るまでの時間、オン抵抗が高くなるという問題がある。
この発明は、上述した従来の問題点に鑑みなされたものにして、ソフトスタート完了後にすみやかにスイッチング素子のオン抵抗を下げることを目的とする。
この発明は、直流電源からの電流をスイッチングするPチャネル型MOSスイッチング素子と、このスイッチング素子をオンさせる制御信号を与える制御信号供給手段と、この制御信号の電位を検出する検出手段と、を備え、前記制御信号供給手段は、前記スイッチング素子のオン時に前記制御信号のレベル変化を検出し、ゲインを増大させる手段を備えることを特徴とする。
上記した構成によれば、アンプ構成のスイッチング素子駆動回路において、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
以上説明したように、この発明のスイッチング素子の駆動回路装置によれば、ソフトスタート後にすみやかにスイッチング素子を完全にオンさせることができる。
以下、この発明の実施形態につき図面を参照して説明する。
図1は、この発明の第1の参考例にかかるブロック回路図である。図1に従いこの発明の第1の参考例につき説明する。
高圧側のスイッチング素子(QD)1は、負荷回路2と電源との間に設けられ、電源電圧(Vdd)に接続されたドレイン端子を有するPチャネル(ch)型MOSトランジスタ1によって形成されている。
そして、負荷回路2の一端子は、P型MOSトランジスタ1のソース端子に接続され、負荷回路2の他の端子2は接地されている。
P型MOSトランジスタ1のゲートには、P型MOSトランジスタQ10とN型MOSトランジスタQ11との接続ノードから制御信号(VG)が与えられる。
上記したP型MOSトランジスタQ10の一方は電源電圧(Vdd)が与えられ、N型トランジスタQ11の一端は定電流源4を介して接地されている。
また、P型MOSトランジスタQ10とN型MOSトランジスタQ11との接続ノードはN型MOSトランジスタQ12とスイッチ6、定電流源5を介して接地されている。このスイッチ6は、制御信号(VG)を検出する検出回路3により制御される。
P型MOSトランジスタQ10とN型MOSトランジスタQ11及びN型MOSトランジスタQ12のゲートにはスイッチング素子(QD)1を駆動するためのイネーブル信号(EN)が与えられる。
上記した検出回路3の閾値をV1とする。検出回路3の入力電圧(VG)対出力電圧(VA)特性を図4に示す。また、検出回路3の一例を図2及び図3に示す。図2に示す検出回路3は、インバータで構成され、このインバータを構成するトランジスタの閾値をV1としている。また、図3に示す検出回路3は、抵抗で分圧してコンパレータ31の一方にV1を入力し、他方にVGを与え、出力VAを得ている。図2、図3に示すような検出回路3を用いることで、図4に示す入力電圧(VG)対出力電圧(VA)を得る。
また、スイッチ6の一例を図5、図6に示す。このスイッチ6の動作は検出回路3からの出力VAが”L”でオフ、”H”でオンである。
次に、第1の実施形態の動作につき説明する。イネーブル信号ENが”L”から”H”になると、制御信号VGの電位は定電流源4の電流I1により、Vddから徐々に低下する。
スイッチング素子(QD)1はオン抵抗を下げるため、ゲート幅が大きく、そのためゲート容量も大きくしている。最初、検出回路3の出力VAは”L”であるから、スイッチ6はオフで定電流源5の電流I2は流れない。
そして、制御信号VG、すなわち、スイッチング素子(QD)1のゲート電位が検出回路3の閾値V1を下回ったときに、検出回路33の出力VAが”H”レベルになり、スイッチ6がオンし、I2が流れ始める。この結果、制御信号VGの立ち下げが、I1からI1+I2で行われるようになる。すなわち、制御信号VGが検出回路3の閾値(V1)を下回る時間をソフトスタート完了時間に設定することで、ソフトスタート完了から完全にオンするまでの時間を短縮することができる。
次に、この発明の実施形態につき図7に従い説明する。図7は、この発明の実施形態にかかるブロック回路図である。
この実施形態は、制御信号(ゲート電位)VGを与えるのにアンプ7を用いて、制御信号のレベル変化を検出してゲインを増大させたものである。このアンプ7自体は既知の回路構成である。アンプ7のVrefは1Vないし2Vの定電圧で、イネーブル信号EN<Vrefのときに、VG=”H”、EN>VrefのときにVG=”L”となるように構成されている。
検出回路3からの出力がP型MOSトランジスタQ21に与えられる。電源電圧Vddと定電流源4との間には、P型MOSトランジスタQ20が設けられ、このゲートがアンプ7に接続されている。定電流源4の他方は接地されている。また、P型MOSトランジスタQ20の一端とN型トランジスタQ21とが接続され、N型トランジスタQ21の他端は定電流源5を介して接地されている。
この実施形態の動作においては、イネーブル信号ENの変化から制御信号VGが変化するまでの時間は、アンプ7のトランジスタQ22、Q23の電流が大きいほど小さい。制御信号VGが閾値電圧V1を下回ったときに、トランジスタQ21がオンし、トランジスタQ20を流れる電流が、I1からI1+I2になる。トランジスタQ22,Q23はトランジスタQ20のカレントミラー構成であるから、トランジスタQ20の電流増、すなわち、トランジスタQ22,Q23の電流増となる。したがって図1と同様に、制御信号VGが検出回路3の閾値(V1)を下回る時間をソフトスタート完了時間に設定することで、ソフトスタート完了から完全にオンするまでの時間を短縮することができる。
次に、この発明の第2の参考例につき図8に従い説明する。図8は、この発明の第2の参考例にかかるブロック回路図である。この第2の参考例は、定電流動作のためのフィードバックループを持つものである。
この第2の参考例は、電源電圧Vddを過電流検出用抵抗(Rs)9で分圧した電位をコンパレータ8の一方に与え、コンコンパレータ8の他方には参照電位VRが与えられている。そして、スイッチング素子(QD)1のドレイン端子は抵抗9に接続されている。コンパレータ8からの出力VBは、インバータ(INV1)10、インバータ(INV2)11のそれぞれのトランジスタQ31,Q32に与えられている。スイッチ6の出力はトランジスタQ32と定電流源4との接続点に与えられ、トランジスタQ31と定電流源5との接続点から制御信号VGがスイッチング素子(QD)1に与えられる。
次に、この第2の参考例の動作につき説明する。イネーブル時に負荷電流ILが設定値より少ない場合には、VS>VR、VB=Vddとなり、トランジスタQ31,Q32はオフである。ここで、設定値とはRS×IL=VRとなるILのことである。
イネーブル信号は図示せず。この場合、VGはVG>V1の状態では、定電流源I1により,VG<V1ではI1+I2により低下する。この動作は図1の場合と同様である。
次に、イネーブル時に設定値以上のILを流せる負荷回路2が接続されている場合を考える。負荷電流ILによりVSが低下し、VRに近づく。するとVBが低下し、VB<Vdd−Vtpとなると、定電流I3,I4が発生するため、制御信号VGの立ち下がりは押えられる。なお、Vtpはスイッチング素子(P型MOSトランジスタ)1の閾値である。
すなわち、フィードバックループが作用し、負荷電流ILが一定に保たれる。このときILが小さい場合は0≦VG≦V1、大きい場合は、V1<VG<Vdd−Vtp の範囲をとりうる。図8の例では、インバータ(INV1)10,(INV2)12がフィードバックループ内のアンプを構成している。
そして、0≦VG≦V1では高速ループとなり、V1<VG<Vdd−Vtpでは低速ループとなる。負荷電流ILが設定値内のときに所望のソフトスタート動作が得られ、負荷電流ILが設定値を超えるときに、フィードバック回路が機能して定電流(=VR/RS)動作をする。
このように、定電流回路においても通常の負荷(=設定値内の負荷)に対して所望のソフトスタート動作をさせることができる。
次に、この発明の第3の参考例につき図9に従い説明する。図9は、この発明の第3の参考例にかかるブロック回路図である。この第3の参考例は、図8の回路に第2検出回路3bとトランジスタQ43が付加されている。
第2検出回路3bの例を図10に示す。図11に第2検出回路3bの特性を示す。
図11の閾値電圧V1は図4の閾値電圧V1と同じ値である。また、第2検出回路3bはV2<VG<V1の入力制御信号VGに対して、出力VC=”L”となる。
イネーブル時に負荷電流ILが設定値より小さい場合には、VB=VddとなるためVGは図8の場合と同様に低下する。このときトランジスタQ43の振る舞いはトランジスタQ42がオフなので関係ない。
イネーブル時に設定値以上の負荷電流ILを流せる負荷回路2が接続されている場合はフィードバックループが作用し、負荷電流ILが一定に保たれる動作となり、図8と同様である。負荷電流ILにより、制御信号VGのとる範囲が0≦VG<V2、V2≦VG≦V1、V1<VG<Vdd−Vtp のいずれかとなる。
そして、ソフトスタート完了後に、負荷電流ILが設定値以内の状態であれば、VG=0Vとなる。そこで、IL>設定値となる過電流が生じた場合を考える。VBが低下し、VB<Vdd−VtpとなるとI3が流れ、VGは上昇を始める。このとき、VG<V2なので、トランジスタQ43がオフで、I1+I2に対して、I3で制御信号VGを上昇させることになる。制御信号VGを上昇させるためには、よりVBが低下せねばならず、すなわち、より負荷電流ILが増加せねばならない。I1<I2に設定しているため、トランジスタQ43がオフの状態でVGを上昇させるには時間がかかる。VG<V2ではVGの上昇は遅く、VG>V2では上昇は速い。V2を適切に設定することで、過電流に対して一定時間オン抵抗の増加を抑える回路にすることができる。
また、図8、図9の過電流検出抵抗RS,スイッチング素子QDの代わりに、図12の抵抗RS、トランジスタQ70、Q71で示す構成の回路を用いてもよい。
この構成はトランジスタQ70のトランジスタ幅をトランジスタQ71より大きくしておき、抵抗RSでの電力損失を減少させるものである。ただし、負荷電流ILの設定値は、トランジスタQ70とQ71の比を考慮してRS、VRを設定することで決められる。
1 スイッチング素子(QD)
2 負荷回路
3 検出回路
4 定電流源
5 定電流源
6 スイッチ
VG 制御信号
2 負荷回路
3 検出回路
4 定電流源
5 定電流源
6 スイッチ
VG 制御信号
Claims (1)
- 直流電源からの電流をスイッチングするPチャネル型MOSスイッチング素子と、このスイッチング素子をオンさせる制御信号を与える制御信号供給手段と、この制御信号の電位を検出する検出手段と、を備え、前記制御信号供給手段は、前記スイッチング素子のオン時に前記制御信号のレベル変化を検出し、ゲインを増大させる手段を備えることを特徴とするスイッチング素子駆動回路装置。
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