KR19980087505A

KR19980087505A - 이상 전류 검출 회로 및 이를 포함하는 부하 구동 회로

Info

Publication number: KR19980087505A
Application number: KR1019980019735A
Authority: KR
Inventors: 즈요시 미쯔다
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-05-30
Filing date: 1998-05-29
Publication date: 1998-12-05
Also published as: JPH10332751A; JP3219019B2; EP0881769A2; US5973551A; EP0881769A3

Abstract

검출 회로는 제1 출력 트랜지스터를 통해 흐르는 이상(abnormal) 전류를 검출한다. 이 경우, 제1 출력 트랜지스터는 부하 저항기를 경유하여 외부 전원에 접속된다. 상기 검출 회로는 제2 트랜지스터, 정전류원, 제3 트랜지스터, 제4 트랜지스터, 및 비교 회로를 주요 구성 요소로 포함한다. 정전류원은 제2 트랜지스터에 정전류를 공급한다. 또한, 제3 트랜지스터는 제1 출력 트랜지스터에 접속되고 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행한다. 한편, 제4 트랜지스터는 제3 트랜지스터에 직렬로 접속되고 제1 출력 트랜지스터와 반대의 온-오프 동작을 수행한다. 또한, 비교 회로는 제1 입력 및 제2 입력을 구비한다. 이 경우, 제2 트랜지스터와 정전류원 간의 제1 접속점이 제1 입력에 접속되고 제3 트랜지스터와 제4 트랜지스터 간의 제2 접속점이 제2 입력에 접속된다.

Description

이상 전류 검출 회로 및 이를 포함하는 부하 구동 회로

본 발명은 부하 구동 회로에 접속될 부하를 구동하는 데 사용하기 위한 부하 구동 회로에 관한 것으로, 특히, 부하를 구동하기 위한 부하 구동 회로에 포함된 출력 트랜지스터를 통해 흐르는 이상(abnormal) 전류를 검출하기 위해 부하 구동 회로에서 사용되는 이상 전류 검출 회로에 관한 것이다.

종래에는, 상기 타입의 부하 구동 회로가 부하에 결합되어 이를 구동시켰다. 이런 경우, 부하는 부하 구동 회로에 의해 턴 온 또는 턴 오프된다. 특히, 부하 구동 회로에 포함되어 있고 부하에 접속된 출력 트랜지스터는 이상 전류가 출력 트랜지스터를 통해 흐르게 되는 경우 턴 오프된다. 그렇지 않은 경우에는, 출력 트랜지스터는 온-상태로 유지된다.

이와 같은 이상 전류를 검출하기 위해, 이상 전류 검출 회로는 통상적으로 부하 구동 회로내에 배치되어 이상 전류가 출력 트랜지스터를 통해 흐르게 되는 경우 이상 전류를 검출하고 출력 트랜지스터를 오프-상태로 유지시킨다. 이것을 목적으로, 비교기가 이상 전류 검출 회로에 사용되고 출력 트랜지스터를 제어하는 제어 회로에 결합된다. 이러한 구조에서, 제어 회로는 비교기에 의해 이상 전류가 검출되는 경우 출력 트랜지스터를 턴 오프한다. 이 경우, 비교기는 기준 전압과 출력 트랜지스터를 통해 흐르는 전류와 유사하고 비교기에 결합된 저항기를 흐르게 되는 전류에 기인하는 비교 전압을 비교한다.

한편, 여기서 주목할 것은 이러한 부하 구동 회로는 일반적으로 반도체 집적 기술을 이용하여 저항기와 함께 반도체 집적 회로에 의해 구현될 수 있다는 것이 다. 저항기가 집적 기술을 이용하여 기판 내에 형성되는 경우, 저항기의 저항 변화가 발생되고 비교 전압의 변화를 야기시킨다. 이에 따라, 반도체 집적 기술에 의해 형성된 저항기를 포함하는 이상 전류 검출 회로에서는 이상 전류의 레벨이 변동하게 된다.

한편, 반도체 집적 기술에 의해 이상 전류 검출 회로를 제조할 때 저항기를 트랜지스터로 대체하는 경우를 고려해 볼 수 있다. 이 경우, 스위칭 트랜지스터가 저항기를 대신하는 트랜지스터와 함께 출력 트랜지스터에 접속된다. 이 구조는 출력 트랜지스터와 함께 스위칭 트랜지스터의 증가를 야기시킨다. 이러한 스위칭 트랜지스터의 증가는 입력 신호 또는 제어 신호의 매우 짧은 과도기 동안 지속되는 글리치(glitch) 또는 잡음의 발생을 가져온다.

따라서, 본 발명의 목적은 출력 트랜지스터를 통해 흐르는 이상 전류를 정확하게 검출할 수 있는 이상 전류 검출 회로를 제공하는 것이다.

본 발명의 다른 목적은 상술한 이상 전류 검출 회로를 포함하는 부하 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 저항기의 변화로 인한 비교 전압 변화의 영향을 감소시킬 수 있는, 상술한 종류의 이상 전류 검출 회로를 제공하는 것이다.

본 발명의 다른 목적은 스위칭 동작에 기인하는 잡음 발생을 피할 수 있는, 상술한 종류의 이상 전류 검출 회로를 제공하는 것이다.

본 발명에 따르면, 검출 회로는 제1 출력 트랜지스터를 통해 흐르는 이상 전류를 검출한다. 이 경우, 제1 출력 트랜지스터는 부하 저항기를 경유하여 외부 전원에 접속된다.

상기 검출 회로는 제2 트랜지스터, 정전류원, 제3 트랜지스터, 제4 트랜지스터, 및 비교 회로를 주요 구성 요소로 포함한다.

이 경우, 제2 트랜지스터는 전원에 접속된다. 정전류원은 제1 출력 트랜지스터를 통해 흐르는 전류를 이상 전류로서 결정하기 위한 하한에 따라 제2 트랜지스터에 정전류를 공급한다.

또한, 제3 트랜지스터는 제1 출력 트랜지스터에 접속되고 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행한다. 한편, 제4 트랜지스터는 제3 트랜지스터에 직렬로 접속되고 제1 출력 트랜지스터와 반대되는 온-오프 동작을 수행한다.

또한, 비교 회로는 제1 입력 및 제2 입력을 포함한다. 이 경우, 제2 트랜지스터와 정전류원 간의 제1 접속점은 제1 입력에 접속되고 제3 트랜지스터와 제4 트랜지스터 간의 제2 접속점은 제2 입력에 접속된다.

도 1은 이상 전류 검출 회로를 포함하는 종래의 부하 구동 회로를 도시하는 회로도.

도 2는 본 발명의 실시예에 따른 이상 전류 검출 회로를 포함하는 부하 구동 회로를 도시하는 회로도.

도 3은 도 2에 도시한 제어 회로를 도시하는 블럭도.

도 4a는 도 3에 도시한 지연 회로를 도시하는 회로도.

도 4b는 도 4a에 도시한 지연 회로의 흐름도.

도 5는 도 3에 도시한 제어 회로의 흐름도.

도면의 주요 부분에 대한 부호의 설명

1 : 제어 회로

2 : 비교 회로

3 : 정전류원

Q1 : 출력 트랜지스터

G : 게이트 단자점

R0 : 부하

Vcc : 전원

Gnd : 접지 단자

도 1을 참조하여, 본 발명의 보다 나은 이해를 위해 이상 전류 검출 회로를 포함하는 종래의 부하 구동 회로를 먼저 설명하겠다. 부하 구동 회로는 본 명세서 앞 부분에서 설명한 종래의 부하 구동 회로와 동일하다.

도 1에서 나타낸 바와 같이, 부하 구동 회로는 제어 회로(1), 비교 회로(2), 전류 검출 트랜지스터(Q2), 전류 검출 저항기(Rs), 및 출력 트랜지스터(Q1)를 주요 구성 요소로 포함한다. 이 경우, 제어 회로(1)는 전원(Vcc)과 접지 단자(Gnd) 사이에 접속된다. 또한, 제어 회로(1)에는 입력 신호 및 비교 회로(2)의 출력 신호가 주어진다. 이 경우, 비교 회로는 제1 입력(2a) 및 제2 입력(2b)을 갖는다.

여기서, 제1 입력(2a)은 전류 검출 트랜지스터(Q2)와 전류 검출 저항기(Rs) 사이의 접속점에 접속되고 제2 입력(2b)은 기준 전압(Vref)에 접속된다.

N-채널형 출력 트랜지스터(Q1)는 부하 저항기(R0)에 접속될 출력 단자(Out)에 접속되는 드레인을 갖는다. 설명한 예에서, 출력 트랜지스터(Q1)의 드레인은 전류 검출 트랜지스터(Q2)의 드레인에 공통으로 접속되고 출력 트랜지스터(Q1)의 게이트도 전류 검출 트랜지스터(Q2)의 게이트와 공통으로 접속된다. 또한, 전류 검출 저항기(Rs)는 전류 검출 트랜지스터(Q2)의 소스와 접지 단자(Gnd) 사이에 접속된다.

상술한 바와 같이, 이상 전류 검출 회로는 비교 회로(2), 전류 검출 트랜지스터(Q2) 및 전류 검출 저항기(Rs)로 구성된다. 이런 경우, 제어 회로(1)는 전원(Vcc)에 기초하여 동작한다.

특히, 비교 회로(2)로부터의 출력 신호가 로우(low) 레벨 (이하에서는, L 레벨로 부름)로 되면, 제어 회로(1)는 입력 단자(In)에 주어진 입력 신호에 대응하는 신호를 출력하고, 이 대응하는 신호를 출력 트랜지스터(Q1)의 게이트 단자에 공급한다. 이에 의해서, 출력 트랜지스터(Q1)는 온-오프 제어 동작을 수행한다.

한편, 비교 회로(2)로부터의 출력 신호가 하이(high) 레벨 (이하에서는, H 레벨로 부름)로 되면, 제어 회로(1)는 입력 단자(In)로부터의 입력 신호에 관계없이 L 레벨을 출력하여 출력 트랜지스터(Q1)를 턴 오프한다.

여기서, 출력 트랜지스터(Q1)는 N-채널 MOSFET에 의해 형성됨을 주목한다. 이 경우, 상술한 바와 같이, 소스 단자는 접지되고 드레인 단자는 출력 단자 (Out)에 접속된다. 출력 단자(Out)는 부하 저항기(R0)를 경유하여 외부 전원에 접속된다. 또한, 출력 트랜지스터(Q1)는 전류 검출 트랜지스터(Q2)에 접속되어 드레인과 게이트가 서로 공통 접속된다. 여기서, 출력 트랜지스터(Q1)는 동일한 공정을 통해 전류 검출 트랜지스터(Q2)와 동시에 제조되고 전류 검출 트랜지스터와 유사한 특성을 갖는다 (즉, 채널폭마다의 특성이 서로 유사함).

또한, 전류 검출 트랜지스터(Q2)의 소스 단자는 전류 검출 저항기(Rs)를 경유하여 접지된다. 이 경우, 전류 검출 저항기(Rs)는 저저항치를 갖는다.

또한, 두 개의 트랜지스터가 서로 접속되어 당 기술에 공지된 미러(mirror) 회로를 형성한다. 이와 같은 미러 회로를 이용하여, 양 트랜지스터들을 흐르게 되는 전류들은 그들의 면적들에 의해 결정되는 데, 즉, 채널폭들 및 채널 길이들은 서로 비례한다.

이러한 상황하에서, 비교 회로(2)는 전류 검출 트랜지스터(Q2)와 전류 검출 저항기(Rs) 간의 접속점 전압과 기준 전압(Vref)를 비교한다. 비교 결과로서, 접속점의 전압이 기준 전압(Vref)보다 더 높으면, 비교 회로(2)는 H 레벨을 출력한다. 한편, 접속점의 전압이 기준 전압(Vref)보다 낮으면, 비교기는 L 레벨을 출력한다.

이러한 조건하에서, 부하 저항기(R0)와 외부 전원이 정상이라는 조건하에서 정상 전류가 출력 트랜지스터(Q1)를 통해 흐르는 경우, 미러(mirror) 비율에 대응하는 전류가 전류 검출 트랜지스터(Q2)를 흐른다. 따라서, 전류 검출 트랜지스터(Q2)와 전류 검출 저항기(Rs) 간의 접속점에서 대응하는 전압이 생성된다.

한편, 부하 저항기(R0)와 외부 전원이 이상이라는 조건에서 출력 트랜지스터(Q1)를 통해 흐르는 전류가 커지면, 접속점에서의 전압도 커진다.

따라서, 이 접속점에서의 전압치가 이상을 결정하기 위한 기준 전압으로서 선택되면, 비교 회로(2)는 출력 트랜지스터(Q1)의 전류가 이상적으로 커지는 경우 H 레벨을 출력한다. 이에 따라서, 제어 회로(1)는 출력 트랜지스터(Q1)의 게이트 전압을 대응 신호에 응답하여 L 레벨로 되게 한다. 이에 의해, 보호 회로는 출력 트랜지스터(Q1)를 컷 오프하도록 구성된다.

그러나, 이상으로서 검출된 전류의 하한치의 정확도는 전류 검출 저항기(Rs)의 정확도에 따라 크게 달라진다. 이 경우, 전류 검출 저항기(Rs)를 제조하는데 있어서 변화를 감소시키는 데에는 한계가 있다. 따라서, 이상 전류 검출 회로의 정확도가 감소될 수밖에 없다.

상술한 문제를 고려하여, 본 발명은 제조 변동으로 인한 검출 제한치의 변화를 감소시킬 수 있는 이상 전류 검출 회로를 제공한다.

도 2를 참조하여, 본 발명의 실시예에 따른 이상 전류 검출 회로를 포함하는 부하 구동 회로에 대해 설명하겠다.

도 2에서 나타낸 바와 같이, 부하 구동 회로는 제어 회로(1), 비교 회로(2), 정전류원(3), 출력 트랜지스터(Q1), 제2 트랜지스터(Q2), 제3 트랜지스터(Q3), 제4 트랜지스터(Q4) 및 인버터(4)를 주요 구성 요소로 포함한다.

이 경우, 제어 회로(1)는 전원(Vcc)과 접지 단자(Gnd) 사이에 접속된다. 또한, 제어 회로(1)에는 입력 신호 및 비교 회로(2)의 출력 신호가 제공된다. 이런 경우, 비교 회로(2)는 제1 입력(2a)과 제2 입력(2b)을 갖는다.

여기서, 비교 회로(2)의 제1 입력(2a)은 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4) 간의 접속점(A)에 접속되고 비교 회로(2)의 제2 입력(2b)은 정전류원(3)과 제2 트랜지스터(Q2) 간의 접속점(B)에 접속된다.

이 경우, 이상 전류 검출 회로는 비교 회로(2), 정전류원(3), 제3 트랜지스터(Q3), 제4 트랜지스터(Q4) 및 인버터(4)로 구성된다.

이와 같은 구조에서, 제어 회로(1)는 전원(Vcc)에 기초하여 동작한다. 특히, 비교 회로(2)로부터의 출력 신호가 로우 레벨 (이하에서부터, L 레벨로 부름)이되면, 제어 회로(1)는 입력 단자(In)에 제공된 입력 신호에 대응하는 신호를 출력하고, 이 대응하는 신호를 출력 트랜지스터(Q1)의 게이트 단자에 공급한다. 이에 의해, 출력 트랜지스터(Q1)는 온-오프 제어 동작을 수행한다.

한편, 비교 회로(2)로부터의 출력 신호가 하이 레벨로 되면(이하에서부터, H 레벨로 부름), 제어 회로(1)는 L 레벨을 출력하여 입력 단자(In)로부터의 입력 신호와 관계없이 출력 트랜지스터(Q1)를 턴 오프한다.

여기서, 출력 트랜지스터(Q1)는 N-채널 MOS-FET에 의해 형성된다는 것을 주지하자. 이 경우, 출력 트랜지스터(Q1)의 소스 단자는 접지되고 드레인 단자는 출력(Out)에 접속된다. 출력(Out)은 부하 저항기(R0)를 경유하여 외부 전원에 접속된다.

상기 제2 트랜지스터(Q2)는 트랜지스터(Q1 및 Q2) 둘 다 동일한 공정을 통해 제조되고 서로 유사한 구조를 갖고 있기 때문에 출력 트랜지스터(Q1)와 유사한 특성을 나타낸다. 즉, 채널폭마다 서로 동일한 특성이 있고, 제2 트랜지스터(Q2)는 더 작은 채널폭을 갖는다. 이 경우, 제2 트랜지스터(Q2)의 소스 단자는 접지(Gnd)로 접지되고 제2 트랜지스터(Q2)의 게이트 단자는 전원(Vcc)에 접속된다. 이러한 조건 하에서, 제2 트랜지스터(Q2)는 통상적으로 또는 항상 온 상태로 되어 출력 전류가 정전류원(3)으로부터의 드레인 단자에 공급된다.

또한, 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)는 출력 트랜지스터(Q1)의 드레인 단자와 소스 단자 사이에 직렬로 접속된다. 이 경우, 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4) 각각도 N-채널 MOS-FET에 의해 형성된다.

상술한 바와 같이, 제2 트랜지스터(Q2)의 드레인 단자 (점 B)는 비교 회로(2)의 제2 입력(2b)에 접속된다. 한편, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4) 간의 접속점 (점 A)은 비교기(2)의 제1 입력(2a)에 접속된다.

또한, 제3 트랜지스터(Q3)의 게이트 단자는 출력 트랜지스터(Q1)의 게이트 단자에 공통 접속되어 제3 트랜지스터(Q3)는 출력 트랜지스터(Q1)와 동기하여 온-오프 동작을 수행한다. 또한, 출력 트랜지스터(Q1)의 게이트 단자의 신호는 인버터(4)를 이용하여 제4 트랜지스터(Q4)의 게이트 단자에 반전되어 제공된다.

이와 같은 구조로, 부하 저항기(R0) 및 외부 전원이 정상인 경우, 출력 트랜지스터(Q1)에 정상 전류가 흐르고, 점 A는 출력 트랜지스터(Q1)의 드레인 단자의 전압과 실질적으로 같다. 이에 따라서, 점 A의 전압은 점 B의 전압보다 낮다.

한편, 부하 저항기(R0) 및 외부 전원이 이상이고 출력 트랜지스터(Q1)에 큰 전류가 흐르면, 점 A의 전압도 커진다. 따라서, 사전에 정전류원(3)에 의해 이상으로서 결정하기 위한 전류치가 선택되면, 비교 회로(2)는 출력 트랜지스터(Q1)의 전류가 과도하게 큰 경우 H 레벨을 출력한다. 제어 회로(1)는 상기 신호에 응답하여 출력 트랜지스터(Q1)의 게이트 전압을 L 레벨로 한다. 이에 따라서, 보호 회로는 출력 트랜지스터(Q1)를 컷 오프하도록 구성된다.

그러나, 상기 구조에서는, 과도기 동안 출력 트랜지스터(Q1)에 과도하게 큰 전류가 흐르지 않는다 해도 출력 트랜지스터(Q1), 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 스위칭 특성의 조합에 따라서 점 A에서 매우 짧은 기간 동안 고전압이 종종 발생되기도 한다. 제어 회로(1)가 이와 같은 매우 짧은 주기에 따라서 동작하는 경우, 제어 회로(1)는 선정된 제어 동작을 수행할 수 없다. 이 경우, 지연 회로가 매우 짧은 주기의 신호는 무시하도록 포함될 수 있다.

계속해서, 도 3을 참조하여, 상기 지연 회로를 포함하는 제어 회로에 대하여 설명하겠다.

제어 회로(1)는 지연 회로(5), 래치 회로(6), 인버터(7) 및 NOR 회로(8)로 구성된다. 이와 같은 구조에서, 비교 회로(2)의 출력 신호(C)가 지연 회로(5)에 제공된다. 지연 회로(5)의 출력 신호가 래치 회로(6)에 제공된다. 또한, 래치 회로(6)에는 입력 단자(In)를 경유하여 입력 신호가 제공된다.

이 경우, 래치 회로(6)의 출력 신호(E) 및 인버터(7)의 출력 신호(F)가 NOR 회로(8)에 각각 제공된다. 여기서, 신호(F)는 입력 단자(In)로부터의 입력 신호가 인버터(7)에 의해 반전된 것이다.

예를 들면, 지연 회로(5)는 도 4a에 나타낸 구조로 되어 있다. 특히, 지연 회로(5)는 세 개의 인버터(40, 41, 및 42), 슈미트 트리거(Schumit Trigger) 인버터(43), 정전류원(44), 및 캐패시터(45)로 구성된다. 이 경우, 전원(Vcc) 및 정전류원(44)은 인버터(42)에 접속된다. 또한, 캐패시터(45)는 노드(1)에 접속된다.

도 4b에 도시한 바와 같이, 지연 회로(5)는 지연 시간 t보다 더 짧은 신호를 없앤다. 지연 시간 t보다 더 큰 펄스폭을 갖는 신호가 지연 시간 t만큼 지연된 상승 타이밍에서 출력된다.

래치 회로(6)는 입력 단자(In)로부터의 입력 신호가 L 레벨로 되는 경우 지연 회로(5)로부터의 신호와 무관하게 출력의 초기 상태인 L 레벨로 된다.

이에 따라서, 입력 단자(In)로부터의 신호가 H 레벨로 되는 경우, 래치 회로(6)는 지연 회로(5)로부터 대기 상태가 된다. H 레벨 신호가 지연 회로(5)로부터 제공되고, 래치 회로(6)의 출력이 H 레벨로 되면, 이에 따라서, H 레벨은 입력 단자(In)로부터의 입력 신호가 L 레벨이 될 때까지 유지된다.

다음으로, 도 5에 나타낸 타이밍 챠트를 이용하여 제어 회로(1)의 동작에 대한 설명을 하겠다.

먼저, 입력 단자(In)는 L 레벨로 된다. 즉, 래치 회로 출력점 (이하에서부터는, E 점으로 부름)은 L 레벨로 된다. 또한, 인버터(7)의 출력점 (이하에서부터는, F점으로 부름)은 H 레벨로 된다. 즉, 출력 트랜지스터(Q1)의 게이트 단자점 (이하에서부터는, 점 G로 부름)은 L 레벨로 된다.

이러한 조건에서, 출력 단자(Q1)는 턴 오프된다. 이 때, 그 점의 전압은 트랜지스터(Q3)가 턴 오프되었기 때문에 0V가 된다.

타이밍 T0에서, 입력 단자(In)의 신호가 H 레벨로 변하면, F점은 L 레벨로 변하고, G점은 H 레벨로 변한다. 이에 따라서, 출력 트랜지스터(Q1)와 제3 트랜지스터(Q3)는 턴 온되고 제4 트랜지스터(Q4)는 턴 오프된다. 이 경우, 트랜지스터(Q1, Q3 및 Q4)가 스위칭 과도기에 있으면 점 A에서 순시적인 고전압이 발생하는 경우가 종종 있다.

도 5에 도시한 바와 같이, 점 A의 전압이 점 B의 전압을 순시적으로 초과하면, 전압은 정상 전류가 출력 트랜지스터(Q1)를 흐르고 점 B의 전압보다 더 낮은 선정된 전압으로 유지된다.

이 때, 비교 회로(2)의 출력 (이하에서부터, C점으로 부름)이 H 레벨이 되고, 곧 L 레벨로 돌아간다. 그러나, 이 C점의 펄스폭은 지연 회로(5)의 출력점 (이하에서부터, D점으로 부름)에서 지연 회로(5)의 지연 시간 t보다 작다. 따라서, C점의 전압은 L 레벨로 유지되고, E점도 L 레벨로 유지된다.

따라서, 부하 저항기(R0) 또는 외부 전원이 타이밍 T1에서 이상이 되어, 출력 트랜지스터(Q1)에 과도한 전류가 흐르면, B점을 초과하는 고전압이 A점에서 발생된다. 이에 의해, C점은 H 레벨로 변하여 지연 시간 t보다 더 긴 H 레벨 유지한다.

따라서, D점은 지연 회로(5)에 의해서 지연 시간 t에서 지연되어 H 레벨이 되고, E점은 H 레벨로 변한다. 따라서, G점은 L 레벨로 되어 출력 트랜지스터(Q1)를 컷 오프한다. 출력 트랜지스터(Q1)가 턴 오프되면, 점의 전압은 0V가 되고, C점은 L 레벨이 되고 E점은 H 레벨로 유지된다.

이에 따라서, 외부 전원의 이상이 계속되느냐 정상으로 돌아가느냐에 관계없이 상술한 상태가 유지된다.

이에 따라서, 입력 단자(In)는 L 레벨로 변하고, 래치 회로 출력점 (E점)은 L 레벨로 변한다. 동시에, 인버터(7)의 출력점(F)은 H 레벨로 변한다. 따라서, 출력 트랜지스터(Q1)는 오프 상태로 유지된다. 이 상태는 상술한 초기 상태에 대응한다.

이 경우, 부하 저항기(R0)는 먼저 단락되고, 타이밍(T1)이후의 동작은 상술한 타이밍 T0의 동작과 연관하여 수행된다.

상술한 실시예에서, 출력 트랜지스터(Q1) 및 제2 트랜지스터(Q2) 각각에 N-채널 MOSFET이 사용된다 해도, 전원(Vcc) 또는 외부 전원으로서 음전원을 제공함으로써 P-채널 MOSFET이 사용될 수 있다.

상기 설명한 바와 같이, 본 발명에 의하면, 전류 검출 저항을 사용하지 않기 때문에 제조시의 오차를 감소시킬 수 있어서 검출치의 오차가 감소되어 정밀도가 향상된다.

Claims

부하 저항기를 경유하여 외부 전원에 접속된 제1 출력 트랜지스터를 통해 흐르는 이상(abnormal) 전류를 검출하기 위한 이상 전류 검출 회로에 있어서,

전원에 접속된 제2 트랜지스터;

상기 제1 출력 트랜지스터를 통해 흐르는 전류를 이상 전류로 결정하기 위한 하한에 따라 상기 제2 트랜지스터에 정전류를 공급하는 정전류원;

상기 제1 출력 트랜지스터에 접속되고 상기 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행하는 제3 트랜지스터;

상기 제3 트랜지스터에 직렬로 접속되고 상기 제1 출력 트랜지스터와는 반대의 온-오프 동작을 수행하는 제4 트랜지스터; 및

제1 입력 및 제2 입력을 구비하고 상기 제2 트랜지스터와 상기 정전류원 간의 제1 접속점이 상기 제1 입력에 접속되고 상기 제3 트랜지스터와 상기 제4 트랜지스터 간의 제2 접속점이 상기 제2 입력에 접속되는 비교 회로

를 포함하는 것을 특징으로 하는 이상 전류 검출 회로.
제1항에 있어서,

상기 제1, 제2, 제3 및 제4 트랜지스터 각각은 MOS 트랜지스터를 포함하고,

상기 제2 MOS 트랜지스터는 접지된 소스 단자 및 상기 전원에 접속된 게이트 단자를 구비하고,

상기 제1 출력 트랜지스터는 드레인 단자 및 소스 단자를 구비하고,

상기 제3 MOS 트랜지스터는 상기 제1 출력 트랜지스터의 드레인 단자와 소스 단자 사이에 접속되고 상기 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 트랜지스터는 상기 제1 출력 트랜지스터와 특성이 유사한 것을 특징으로 하는 회로.
제1항에 있어서, 상기 정전류는 상기 제1 출력 트랜지스터와 상기 제2 트랜지스터 간에 유사 비율(similarity ratio)로 설정되는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 제1 MOS 출력 트랜지스터의 드레인 단자는 출력 단자로서 상기 외부 전원에 접속되고 상기 제1 출력 트랜지스터의 소스 단자는 접지되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제4 MOS 트랜지스터는 인버터를 포함하는 것을 특징으로 하는 회로.
부하를 구동시키기 위한 부하 구동 회로에 있어서,

자신을 통해 흐르는 이상 전류를 검출하도록 부하에 접속된 제1 출력 트랜지스터;

전원에 접속된 제2 트랜지스터;

상기 제1 출력 트랜지스터를 통해 흐르는 전류를 이상 전류로서 결정하기 위한 하한에 따라 상기 제2 트랜지스터에 정전류를 공급하는 정전류원;

상기 제1 출력 트랜지스터에 접속되고 상기 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행하는 제3 트랜지스터;

상기 제3 트랜지스터에 직렬로 접속되고 상기 제1 출력 트랜지스터와는 반대의 온-오프 동작을 수행하는 제4 트랜지스터;

제1 입력 및 제2 입력을 구비하고 상기 제2 트랜지스터와 상기 정전류원 간의 제1 접속점이 상기 제1 입력에 접속되고 상기 제3 트랜지스터와 상기 제4 트랜지스터 간의 제2 접속점이 상기 제2 입력에 접속되는 비교 회로;

상기 비교 회로와 상기 제1 출력 트랜지스터에 접속되고 입력 신호가 제공되는 제어 회로

를 포함하는 것을 특징으로 하는 부하 구동 회로.
제7항에 있어서,

상기 제1, 제2, 제3 및 제4 트랜지스터 각각은 MOS 트랜지스터를 포함하고,

상기 제2 MOS 트랜지스터는 접지된 소스 단자와 상기 전원에 접속된 게이트 단자를 구비하고,

상기 제1 출력 트랜지스터는 드레인 단자와 소스 단자를 구비하고,

상기 제3 MOS 트랜지스터는 상기 제1 출력 트랜지스터의 드레인 단자와 소스 단자 사이에 접속되고 상기 제1 출력 트랜지스터와 동기하여 온-오프 동작을 수행하는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제2 트랜지스터는 상기 제1 출력 트랜지스터와 특성이 유사한 것을 특징으로 하는 회로.
제7항에 있어서, 정전류는 상기 제1 출력 트랜지스터와 상기 제2 트랜지스터 간에 유사 비율로 설정되는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 제1 출력 트랜지스터의 드레인 단자는 출력 단자로서 부하에 접속되고 상기 제1 출력 트랜지스터의 소스 단자는 접지되는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제4 트랜지스터는 인버터를 포함하는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 제어 회로는 상기 제1 출력 MOS 트랜지스터의 게이트 단자에 접속되는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 비교 회로가 상기 제2 접속점의 전압이 상기 제1 접속점의 전압보다 높다고 결정할 때에 상기 제어 회로는 상기 제1 MOS 출력 트랜지스터에 선정된 신호를 공급하여 상기 제1 출력 MOS 트랜지스터를 컷 오프하는 것을 특징으로 하는 회로.
제14항에 있어서, 상기 제1 출력 MOS 트랜지스터는 N-채널형이고, 상기 제어 회로는 상기 제1 출력 MOS 트랜지스터의 게이트 단자에 선정된 신호로서 로우(low) 레벨 신호를 공급하여 상기 제1 출력 MOS 트랜지스터를 턴 오프하는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제어 회로는 상기 비교 회로의 출력이 제공되는 지연 회로, 상기 지연 회로에 접속된 래치 회로, 상기 래치 회로에 접속된 NOR 회로, 및 상기 NOR 회로에 접속되고 입력 신호가 제공되는 인버터를 포함하는 것을 특징으로 하는 회로.