JP7391720B2

JP7391720B2 - 半導体集積回路装置および電流検出回路

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Publication number: JP7391720B2
Application number: JP2020037780A
Authority: JP
Inventors: 智宏安藤; 量寛田口
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-03-05
Filing date: 2020-03-05
Publication date: 2023-12-05
Anticipated expiration: 2040-03-05
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Description

本実施形態は、半導体集積回路装置および電流検出回路に関する。

従来、負荷に流れる電流によって生じた電圧降下と、負荷電流の所定比率の微小電流によって生じた電圧降下を差動アンプで比較し、差動アンプと協働して負帰還回路を構成するスイッチング素子に流れる電流を検出する電流検出回路が開示されている。電圧降下は、例えば、差動アンプが形成された半導体集積回路装置の外付けの抵抗素子で生じさせる。外付け抵抗素子の抵抗値を高精度にすることで電流検出の精度を高めることが可能である。しかしながら、高精度で抵抗値の小さい抵抗素子は高価である。要求される電流検出の精度は、電流検出回路が用いられる適用分野において異なる。高精度、低精度のいずれの要求に対しても適用可能で、コストが抑制できる半導体集積回路装置および電流検出回路が望まれる。

特開２００５－２９５３６０号公報

一つの実施形態は、コストが抑制される半導体集積回路装置および電流検出回路を提供することを目的とする。

一つの実施形態によれば、半導体集積回路装置は、第１のノードと第２のノードとの間に主電流路が接続され、第１の出力電流を出力する第１のスイッチング素子と、前記第１のノードと第３のノードとの間に主電流路が接続され、前記第１の出力電流に対してＫ分の１倍（Ｋは１より大きい任意の正数）の第２の出力電流を出力する第２のスイッチング素子と、第４のノードと第５のノードとの間に主電流路が接続される第３のスイッチング素子と、前記第３のノードと前記第４のノードとの間に生じる電圧差を増幅した信号を出力して前記第３のスイッチング素子の導通状態を制御する差動増幅器と、前記第５のノードの電圧に応答して前記第１及び第２のスイッチング素子のオン／オフを制御する制御回路と、を具備し、前記第２のノード及び前記第３のノードには、一端に第１の電圧が印加されるとともに、要求される任意の検出精度に対応する所定の精度を有する外付けの第１の抵抗の他端が接続可能であり、前記第４のノードには、一端に前記第１の電圧が印加されるとともに、前記検出精度を有し、前記第１の抵抗のＫ倍の抵抗値に設定された外付けの第２の抵抗の他端が接続可能とされている。

図１は、第１の実施形態の電流検出回路の構成を示す図。図２は、第２の実施形態の電流検出回路の構成を示す図。図３は、第３の実施形態の電流検出回路の構成を示す図。図４は、第４の実施形態の電流検出回路の構成を示す図。

以下に添付図面を参照して、実施形態にかかる半導体集積回路装置および電流検出回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の電流検出回路の構成を示す図である。本実施形態の電流検出回路は、電源と接地間に接続された負荷に流れる電流を検出する。図１の電流検出回路は、半導体集積回路装置１０を備える。半導体集積回路装置１０は、例えば、プリント配線基板（図示せず）に一体的に集積される。半導体集積回路装置１０は、外部の素子等と接続されるノードＮ１からノードＮ５を有する。各ノードＮ１～Ｎ５は、接続端子、例えばボンディングパッド（図示せず）である。あるいは、各ノードＮ１～Ｎ５は、配線の接続点を示す。ノードＮ１には、負荷３０の一端が接続される。負荷３０の他端は接地される。図１は、負荷３０が半導体集積回路装置１０に対して低電位側に接続される場合の構成を示す。

半導体集積回路装置１０は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２を有する。トランジスタＭＰ１は、ノードＮ１とＮ２の間に主電流路であるソース・ドレイン路が接続される。トランジスタＭＰ２は、ノードＮ１とノードＮ３との間にソース・ドレイン路が接続される。トランジスタＭＰ１とＭＰ２が出力する出力電流の比、すなわちドレイン電流の比は、Ｋ：１に設定される。出力電流の比は、トランジスタＭＰ１とＭＰ２のサイズ比をＫ：１とすることで、設定できる。例えば、Ｋの値は、１００００に設定される。

半導体集積回路装置１０は、差動増幅器Ａ１とＰＭＯＳトランジスタＳＰ１を有する。差動増幅器Ａ１は、非反転入力端（＋）がノードＮ３に接続され、反転入力端（－）はノードＮ４に接続される。ＰＭＯＳトランジスタＳＰ１の主電流路であるソース・ドレイン路がノードＮ４とＮ５の間に接続される。差動増幅器Ａ１は、ノードＮ３とＮ４の間の電圧差を増幅し、トランジスタＳＰ１のゲートに供給する。差動増幅器Ａ１の出力は、トランジスタＳＰ１の導通状態を制御する。差動増幅器Ａ１とトランジスタＳＰ１は、ノードＮ３とノードＮ４の電圧が等しくなる様に動作する負帰還回路を構成する。

ノードＮ２とＮ３は検知抵抗Ｒｓ１の一端に接続される。検知抵抗Ｒｓ１の他端は電源電圧ＶＢが印加される電源端子２０に接続される。検知抵抗Ｒｓ１は、例えば数ｍΩ～数百ｍΩの抵抗値に設定される。ノードＮ４は、検知抵抗Ｒｓ２の一端に接続される。検知抵抗Ｒｓ２の他端は電源端子２０に接続される。検知抵抗Ｒｓ２は、検知抵抗Ｒｓ１のＫ倍の抵抗値に設定される。

すなわち、検知抵抗Ｒｓ１に生じる電圧降下と検知抵抗Ｒｓ２に生じる電圧降下が等しくなる様に、差動増幅器Ａ１とトランジスタＳＰ１によって構成される負帰還回路は動作する。従って、検知抵抗Ｒｓ１の抵抗値に対して検知抵抗Ｒｓ２の抵抗値をＫ倍にした場合には、検知抵抗Ｒｓ１には負荷電流ＩＬが流れ、検知抵抗Ｒｓ２には電流ＩＬ／Ｋが流れる。

検知抵抗Ｒｓ２を流れる電流は、トランジスタＳＰ１を介してノードＮ５から出力され、モニタ抵抗Ｒｍ１の一端に供給される。モニタ抵抗Ｒｍ１の他端は接地される。モニタ抵抗Ｒｍ１を流れる電流は、検知抵抗Ｒｓ２を流れる電流にほぼ等しい。従って、ノードＮ５の電圧を検出することによりモニタ抵抗Ｒｍ１に生じた電圧降下を検出することが出来る為、負荷電流ＩＬを検出することが出来る。

ノードＮ５の電圧は、制御回路１１に供給される。制御回路１１は、トランジスタＭＰ１、ＭＰ２のオン／オフを制御する。トランジスタＭＰ１、ＭＰ２をオンすることで、負荷３０に負荷電流ＩＬが供給される。例えば、ノードＮ５の電圧が所定のしきい値を越えて上昇した場合に、制御回路１１は、トランジスタＭＰ１、ＭＰ２をオフする制御を行う。係る制御により、負荷３０を過電流状態から保護することが出来る。

第１の実施形態によれば、半導体集積回路装置１０のノードＮ２と電源端子２０、及び、ノードＮ４と電源端子２０との間に夫々、検知抵抗Ｒｓ１とＲｓ２を接続する。検知抵抗Ｒｓ２を検知抵抗Ｒｓ１のＫ倍の抵抗値に設定することで、負荷電流ＩＬの１／Ｋ倍の電流を検出する電流検出回路を構成することが出来る。差動増幅器Ａ１とトランジスタＳＰ１は、ノードＮ３とノードＮ４との電圧が等しくなる様に負帰還動作を行う。ノードＮ３、Ｎ４の電圧は、検知抵抗Ｒｓ１とＲｓ２に依存する。従って、公差が±数％の高精度の検知抵抗Ｒｓ１を接続することで、高精度の電流検出回路を提供することが出来る。尚、半導体集積回路装置１０のユーザに対して、推奨する抵抗素子（検知抵抗Ｒｓ１，Ｒｓ２）を標準仕様として提供することで、ユーザが半導体集積回路装置１０を用いて高精度の電流検出回路を構成する際に使用する抵抗素子の選択が容易になる為、ユーザの便宜を図ることが出来る。また、検知抵抗Ｒｓ２には、電流ＩＬ／Ｋが流れる。従って、検知抵抗Ｒｓ２の抵抗値が高くなっても、検知抵抗Ｒｓ２における消費電力は電流値の抑制が２乗で寄与する為、消費電力の増加を大幅に抑制することが出来る。

（第２の実施形態）
図２は、第２の実施形態の電流検出回路の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。図２の電流検出回路は、ノードＮ２を電源端子２０に接続する接続手段Ｒｐ１を有する。接続手段Ｒｐ１は、例えば、プリント配線基板（図示せず）において、トランジスタＭＰ１のソースを電源端子２０に接続する配線やボンディングワイヤである。接続手段Ｒｐ１は、例えば配線による抵抗値を有し、本実施形態においては便宜的に、抵抗値Ｒｐ１を有する抵抗として示す。尚、接続手段Ｒｐ１は、所定の抵抗値を有する抵抗素子を含めて構成しても良い。

ノードＮ３は、検知抵抗Ｒｓ３の一端に接続される。検知抵抗Ｒｓ３の他端は、電源端子２０に接続される。検知抵抗Ｒｓ３は、接続手段Ｒｐ１のＫ倍の抵抗値に設定される。ノードＮ４は、検知抵抗Ｒｓ４の一端に接続される。検知抵抗Ｒｓ４の他端は電源端子２０に接続される。検知抵抗Ｒｓ４は、同様に、接続手段Ｒｐ１のＫ倍の抵抗値に設定される。

トランジスタＭＰ１とＭＰ２の電流比は、Ｋ：１に設定される。従って、接続手段Ｒｐ１には、電流ＩＬ・Ｋ／（Ｋ＋１）が流れ、検知抵抗Ｒｓ３には、電流ＩＬ／（Ｋ＋１）が流れる。これにより、接続手段Ｒｐ１と検知抵抗Ｒｓ３における電圧降下が等しくなる為、トランジスタＭＰ１、ＭＰ２のソース・ドレイン間電圧とゲート・ソース間電圧が夫々等しくなる。その為、負荷電流ＩＬをトランジスタＭＰ１とＭＰ２に精度良く分流することが出来る。

差動増幅器Ａ１とトランジスタＳＰ１により負帰還回路が構成される。負帰還回路は、ノードＮ３とノードＮ４の電圧が等しくなる様に動作する。従って、検知抵抗Ｒｓ３と検知抵抗Ｒｓ４の抵抗値を同じにした場合には、検知抵抗Ｒｓ４には検知抵抗Ｒｓ３に流れる電流と同じ値の電流、すなわち、電流ＩＬ／（Ｋ＋１）が流れる。モニタ抵抗Ｒｍ１を流れる電流は、検知抵抗Ｒｓ４を流れる電流にほぼ等しい。この為、ノードＮ５の電圧を検出することにより、負荷電流ＩＬの１／（Ｋ＋１）倍の電流を検知することが出来る。

本実施形態によれば、検知抵抗Ｒｓ３に流れる電流は、負荷電流ＩＬの１／（Ｋ＋１）倍に抑制される。例えばＫの値を１００００に設定すると、負荷電流ＩＬの約１／１００００倍の電流が検知抵抗Ｒｓ３に流れる。接続手段Ｒｐ１は、例えば配線の抵抗であり、数ｍΩ～数十ｍΩである。従って、Ｋの値を１００００とした場合には、検知抵抗Ｒｓ３としては、数十Ω～数百Ω程度の抵抗素子を用いることが出来る。検知抵抗Ｒｓ４についても同様である。抵抗値が高く精度の低い抵抗素子は、比較的に低廉である。従って、検知抵抗Ｒｓ３、Ｒｓ４として比較的に低廉な抵抗素子を用いることができる為、コストを抑制することが出来る。

検知抵抗Ｒｓ３、Ｒｓ４の抵抗値が高くなっても、検知抵抗Ｒｓ３、Ｒｓ４における消費電力は電流値の抑制が２乗で寄与する為、消費電力の増加を大幅に抑制することが出来る。また、半導体集積回路装置１０は、図１の半導体集積回路装置１０と同じ構成である。従って、半導体集積回路装置１０は、抵抗素子等の接続を替えることにより所望の電流検出回路を構成できるため、量産によるボリュームディスカウントが可能となる。

（第３の実施形態）
図３は、第３の実施形態の電流検出回路の構成を示す図である。図３の電流検出回路は、負荷３０が半導体集積回路装置１０に対して高電位側に接続される場合の構成を示す。

半導体集積回路装置１０は、ＮＭＯＳトランジスタＭＮ１及びＭＮ２を有する。トランジスタＭＮ１は、ノードＮ１とＮ２の間にソース・ドレイン路が接続される。トランジスタＭＮ２は、ノードＮ１とノードＮ３との間にソース・ドレイン路が接続される。トランジスタＭＮ１とＭＮ２が出力する出力電流の比（ドレイン電流の比）は、Ｋ：１に設定される。出力電流の比は、トランジスタＭＮ１とＭＮ２のサイズ比をＫ：１とすることで設定できる。例えば、Ｋの値は、１００００に設定される。

半導体集積回路装置１０は、差動増幅器Ａ１とＮＭＯＳトランジスタＳＮ１を有する。差動増幅器Ａ１は、非反転入力端（＋）がノードＮ３に接続され、反転入力端（－）がノードＮ４に接続される。トランジスタＳＮ１のソース・ドレイン路は、ノードＮ４とＮ５の間に接続される。差動増幅器Ａ１は、ノードＮ３とＮ４の間の電圧差を増幅し、トランジスタＳＮ１に供給する。差動増幅器Ａ１の出力は、トランジスタＳＮ１の導通状態を制御する。差動増幅器Ａ１とトランジスタＳＮ１は、ノードＮ３とノードＮ４の電圧が等しくなる様に動作する負帰還回路を構成する。

ノードＮ２は検知抵抗Ｒｓ１の一端に接続される。検知抵抗Ｒｓ１の他端は接地される。検知抵抗Ｒｓ１の抵抗値は、例えば数ｍΩ～数百ｍΩに設定される。ノードＮ４は検知抵抗Ｒｓ２の一端に接続される。検知抵抗Ｒｓ２の他端は接地される。検知抵抗Ｒｓ２は、検知抵抗Ｒｓ１のＫ倍の抵抗値に設定される。

検知抵抗Ｒｓ１と検知抵抗Ｒｓ２とに生じる電圧降下が等しくなる様に、差動増幅器Ａ１とトランジスタＳＮ１によって構成される負帰還回路は動作する。従って、検知抵抗Ｒｓ１に対して検知抵抗Ｒｓ２をＫ倍の抵抗値にした場合には、検知抵抗Ｒｓ１には負荷電流ＩＬが流れ、検知抵抗Ｒｓ２には電流ＩＬ／Ｋが流れる。

ノードＮ５はモニタ抵抗Ｒｍ１の一端に接続される。モニタ抵抗Ｒｍ１の他端は、電圧ＶＲが印加される電源端子２２に接続される。電圧ＶＲは、例えば、電源電圧ＶＢより低い電圧値に設定される。電源電圧ＶＢは、負荷３０が例えばモータの場合、４０Ｖ程度の高電圧に設定される。電圧ＶＲは、差動増幅器Ａ１を動作させるのに必要な５Ｖ程度の低電圧とし、消費電力を抑制する構成とすることが出来る。

トランジスタＳＮ１がオンすると、検知抵抗Ｒｓ２を流れる電流にほぼ等しい電流がモニタ抵抗Ｒｍ１に供給される。検知抵抗Ｒｓ２に流れる電流は負荷電流ＩＬに比例している為、ノードＮ５の電圧を検出することによりモニタ抵抗Ｒｍ１に生じた電圧降下を検出することが出来る。すなわち、ノードＮ５の電圧をモニタすることで、負荷電流ＩＬを検出することが出来る。

ノードＮ５の電圧は、制御回路１１に供給される。制御回路１１は、トランジスタＭＮ１、ＭＮ２のオン／オフを制御する。トランジスタＭＮ１、ＭＮ２をオンすることで、負荷３０に負荷電流ＩＬが供給される。例えば、ノードＮ５の電圧が所定のしきい値を越えて下降した場合に、制御回路１１は、トランジスタＭＮ１、ＭＮ２をオフする制御を行う。係る制御により、負荷３０を過電流状態から保護することが出来る。

第３の実施形態によれば、半導体集積回路装置１０のノードＮ２と接地端子、及びノードＮ４と接地端子との間に夫々、検知抵抗Ｒｓ１とＲｓ２を接続する。検知抵抗Ｒｓ２の抵抗値を検知抵抗Ｒｓ１のＫ倍の抵抗値に設定することで、負荷電流ＩＬの１／Ｋ倍の電流を検出する電流検出回路を構成することが出来る。半導体集積回路装置１０に集積される差動増幅器Ａ１とトランジスタＳＮ１は、ノードＮ３の電圧とノードＮ４の電圧が等しくなる様に負帰還動作を行う。ノードＮ３の電圧とノードＮ４の電圧は、検知抵抗Ｒｓ１とＲｓ２に依存する。従って、高精度の電流検知が必要な場合に、公差が±数％の高精度の検知抵抗Ｒｓ１を接続することで高精度の電流検出回路を提供することが出来る。尚、半導体集積回路装置１０のユーザに対して、推奨する抵抗素子（検知抵抗Ｒｓ１，Ｒｓ２）を標準仕様として提供することで、ユーザが半導体集積回路装置１０を用いて高精度の電流検出回路を構成する際に使用する抵抗素子の選択が容易になる為、ユーザの便宜を図ることが出来る。また、検知抵抗Ｒｓ２には、電流ＩＬ／Ｋが流れる。従って、検知抵抗Ｒｓ２の抵抗値が高くなっても、検知抵抗Ｒｓ２における消費電力は電流値の抑制が２乗で寄与する為、消費電力の増加を大幅に抑制することが出来る。

（第４の実施形態）
図４は、第４の実施形態の電流検出回路の構成を示す図である。図４の電流検出回路は、ノードＮ２を接地端子に接続する接続手段Ｒｐ１を有する。接続手段Ｒｐ１は、例えば、プリント配線基板（図示せず）において、トランジスタＭＮ１のソースを接地する配線である。接続手段Ｒｐ１は便宜的に、抵抗値Ｒｐ１を有する抵抗として示す。

ノードＮ３は、検知抵抗Ｒｓ３の一端に接続され、検知抵抗Ｒｓ３の他端は接地される。検知抵抗Ｒｓ３の抵抗値は、接続手段Ｒｐ１のＫ倍の抵抗値に設定される。ノードＮ４は、検知抵抗Ｒｓ４の一端に接続され、検知抵抗Ｒｓ４の他端は接地される。検知抵抗Ｒｓ４の抵抗値は、接続手段Ｒｐ１のＫ倍の抵抗値に設定される。

トランジスタＭＮ１とＭＮ２の電流比は、Ｋ：１に設定される。従って、接続手段Ｒｐ１には、電流ＩＬ・Ｋ／（Ｋ＋１）が流れ、検知抵抗Ｒｓ３には、電流ＩＬ／（Ｋ＋１）が流れる。これにより、接続手段Ｒｐ１と検知抵抗Ｒｓ３における電圧降下が等しくなる為、トランジスタＭＮ１、ＭＮ２のソース・ドレイン間電圧とゲート・ソース間電圧が夫々等しくなる。その為、負荷電流ＩＬをトランジスタＭＮ１とＭＮ２に精度良く分流することが出来る。

差動増幅器Ａ１とトランジスタＳＮ１により負帰還回路が構成される。負帰還回路は、ノードＮ３とノードＮ４の電圧が等しくなる様に動作する。従って、検知抵抗Ｒｓ３の抵抗値と検知抵抗Ｒｓ４の抵抗値を同じにした場合には、検知抵抗Ｒｓ４には検知抵抗Ｒｓ３に流れる電流と同じ値の電流、すなわち、電流ＩＬ／（Ｋ＋１）が流れる。モニタ抵抗Ｒｍ１を流れる電流は、検知抵抗Ｒｓ４を流れる電流にほぼ等しい。この為、ノードＮ５の電圧を検出することにより、負荷電流ＩＬの１／（Ｋ＋１）倍の電流を検知することが出来る。

本実施形態によれば、ノードＮ３に接続される検知抵抗Ｒｓ３に流れる電流は、負荷電流ＩＬの１／（Ｋ＋１）倍の値に抑制される。例えばＫの値を１００００に設定すると、負荷電流ＩＬの約１／１００００倍の電流が検知抵抗Ｒｓ３に流れる。接続手段Ｒｐ１は、例えば配線の抵抗であり、数ｍΩ～数十ｍΩである。従って、Ｋの値を１００００とした場合には、検知抵抗Ｒｓ３としては、数十Ω～数百Ω程度の抵抗素子を用いることが出来る。検知抵抗Ｒｓ４についても同様である。抵抗値が高く精度の低い抵抗素子は、比較的に低廉である。従って、検知抵抗Ｒｓ３、Ｒｓ４として比較的に低廉な抵抗素子を用いることができる為、コストを抑制することが出来る。

検知抵抗Ｒｓ３、Ｒｓ４の抵抗値が高くなっても、検知抵抗Ｒｓ３、Ｒｓ４における消費電力は電流値の抑制が２乗の係数で寄与する為、消費電力の増加を抑制することが出来る。また、半導体集積回路装置１０は、図３の半導体集積回路装置１０と同じ構成である。従って、半導体集積回路装置１０は、抵抗素子等の接続を替えることにより所望の電流検出回路を構成できるため、量産によるボリュームディスカウントが可能となる。

トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２として、高耐圧のスイッチング素子であるＧａＮトランジスタ、ＳｉＣトランジスタ、あるいはＩＧＢＴを用いることが出来る。ＧａＮトランジスタ、ＳｉＣトランジスタを用いた場合には、主電流路であるソース・ドレイン路がＧａＮ、あるいは、ＳｉＣで構成される。また、ＩＧＢＴを用いた場合には、エミッタ・コレクタ路が主電流路を構成する。高耐圧のスイッチング素子は、負荷３０を駆動する為に高電圧の電源が用いられる場合に好適する。尚、高耐圧のスイッチング素子は、例えば、個別の半導体チップとして形成され、差動増幅器Ａ１が形成された半導体チップ（図示せず）と所定の配線で接続して、共通のプリント配線基板に半導体集積回路装置１０として一体的に形成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０半導体集積回路装置、１１制御回路、Ｎ１～Ｎ５ノード、Ａ１差動増幅器、Ｒｓ１～Ｒｓ４検知抵抗、Ｒｍ１モニタ抵抗、ＭＰ１及びＭＰ２ＰＭＯＳトランジスタ、ＭＮ１及びＭＮ２ＮＭＯＳトランジスタ。

Claims

第１のノードと第２のノードとの間に主電流路が接続され、第１の出力電流を出力する第１のスイッチング素子と、
前記第１のノードと第３のノードとの間に主電流路が接続され、前記第１の出力電流に対してＫ分の１倍（Ｋは１より大きい任意の正数）の第２の出力電流を出力する第２のスイッチング素子と、
第４のノードと第５のノードとの間に主電流路が接続される第３のスイッチング素子と、
前記第３のノードと前記第４のノードとの間に生じる電圧差を増幅した信号を出力して前記第３のスイッチング素子の導通状態を制御する差動増幅器と、
前記第５のノードの電圧に応答して前記第１及び第２のスイッチング素子のオン／オフを制御する制御回路と、
を具備し、
前記第２のノード及び前記第３のノードには、一端に第１の電圧が印加されるとともに、要求される任意の検出精度に対応する所定の精度を有する外付けの第１の抵抗の他端が接続可能であり、
前記第４のノードには、一端に前記第１の電圧が印加されるとともに、前記検出精度を有し、前記第１の抵抗のＫ倍の抵抗値に設定された外付けの第２の抵抗の他端が接続可能とされている、
ことを特徴とする半導体集積回路装置。
第１のノードと第２のノードとの間に主電流路が接続され、第１の出力電流を出力する第１のスイッチング素子と、前記第１のノードと第３のノードとの間に主電流路が接続され、前記第１の出力電流に対してＫ分の１倍（Ｋは１より大きい任意の正数）の第２の出力電流を出力する第２のスイッチング素子と、第４のノードと第５のノードとの間に主電流路が接続される第３のスイッチング素子と、前記第３のノードと前記第４のノードとの間に生じる電圧差を増幅した信号を出力して前記第３のスイッチング素子の導通状態を制御する差動増幅器と、前記第５のノードの電圧に応答して前記第１及び第２のスイッチング素子のオン／オフを制御する制御回路と、を有する半導体集積回路装置と、
前記半導体集積回路装置の前記第２のノード及び前記第３のノードには、一端に第１の電圧が印加され、要求される任意の検出精度に対応する所定の精度を有する外付けの第１の抵抗の他端が接続され、
前記第４のノードには、一端に前記第１の電圧が印加され、前記検出精度を有し、前記第１の抵抗のＫ倍の抵抗値に設定された外付けの第２の抵抗の他端が接続されている、
ことを特徴とする電流検出回路。
第１のノードと第２のノードとの間に主電流路が接続され、第１の出力電流を出力する第１のスイッチング素子と、前記第１のノードと第３のノードとの間に主電流路が接続され、前記第１の出力電流に対してＫ分の１倍（Ｋは１より大きい任意の正数）の第２の出力電流を出力する第２のスイッチング素子と、第４のノードと第５のノードとの間に主電流路が接続される第３のスイッチング素子と、前記第３のノードと前記第４のノードとの間に生じる電圧差を増幅した信号を出力して前記第３のスイッチング素子の導通状態を制御する差動増幅器と、前記第５のノードの電圧に応答して前記第１及び第２のスイッチング素子のオン／オフを制御する制御回路と、
を有する半導体集積回路装置と、
前記半導体集積回路装置の前記第２のノードを第１の電源端子に接続する接続手段と、
前記半導体集積回路装置の前記第３のノードに一端が接続され、他端に前記第１の電源端子の電圧が印加され、要求される任意の検出精度に対応する所定の精度を有する外付けの第３の抵抗と、
前記半導体集積回路装置の前記第４のノードに一端が接続され、他端に前記第１の電源端子の電圧が印加され、前記検出精度を有する外付けの第４の抵抗と、
を備え、
前記第３の抵抗と前記第４の抵抗は、同じ抵抗値に設定されることを特徴とする電流検出回路。
前記第３の抵抗と前記第４の抵抗は、前記接続手段のＫ倍の抵抗値に設定されることを特徴とする請求項３に記載の電流検出回路。
一端に前記第５のノードが接続され、他端に第２の電圧が印加される第５の抵抗と、
を具備することを特徴とする請求項２から４のいずれか一項に記載の電流検出回路。