JP2005295360A - 電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 - Google Patents
電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 Download PDFInfo
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Abstract
【課題】 同一チップ上に集積化するのに好適な構造を有する電流検出回路およびそれを
用いた半導体集積装置、レギュレータ装置を提供することを目的とする。
【解決手段】 ドレインとゲートが負荷電流が流れるＭＯＳトランジスタＭ１のドレイン
とゲートにそれぞれ接続されたＭＯＳトランジスタＭ２と、ドレインがＭＯＳトランジス
タＭ２のソースに接続され、ソースがＭＯＳトランジスタＭ１のソースに接続され、ゲー
トが所定の基準電源Ｖｒｅｇに接続されたＭＯＳトランジスタＭ３とを有している。
ＭＯＳトランジスタＭ１のドレインソース間電圧Ｖｄｓ１を抵抗比の揃ったＭＯＳトラン
ジスタＭ２、Ｍ３のオン抵抗Ｒｏｎ１、Ｒｏｎ２で分割した電圧により、ＭＯＳトランジ
スタＭ１に流れる電流Ｉｄｓ１を検出する。
【選択図】 図１
用いた半導体集積装置、レギュレータ装置を提供することを目的とする。
【解決手段】 ドレインとゲートが負荷電流が流れるＭＯＳトランジスタＭ１のドレイン
とゲートにそれぞれ接続されたＭＯＳトランジスタＭ２と、ドレインがＭＯＳトランジス
タＭ２のソースに接続され、ソースがＭＯＳトランジスタＭ１のソースに接続され、ゲー
トが所定の基準電源Ｖｒｅｇに接続されたＭＯＳトランジスタＭ３とを有している。
ＭＯＳトランジスタＭ１のドレインソース間電圧Ｖｄｓ１を抵抗比の揃ったＭＯＳトラン
ジスタＭ２、Ｍ３のオン抵抗Ｒｏｎ１、Ｒｏｎ２で分割した電圧により、ＭＯＳトランジ
スタＭ１に流れる電流Ｉｄｓ１を検出する。
【選択図】 図１
Description
本発明は、電流検出回路に係り、特に集積化するのに好適な構造を有する電流検出回路
およびそれを用いた半導体集積装置、レギュレータ装置に関する。
およびそれを用いた半導体集積装置、レギュレータ装置に関する。
レギュレータ装置では過電流による出力素子の破壊を防止するために、出力素子に流れ
る電流を検出し、この電流が基準値を越えた場合に、出力素子を強制的にオフさせている
。
る電流を検出し、この電流が基準値を越えた場合に、出力素子を強制的にオフさせている
。
従来、出力素子に流れる電流を検出するには、出力電流経路に数オームの電流検出抵抗
を直列に挿入し、電流を電圧に変換して検出していた。しかし、数Ａクラスの電流を検出
するには電流検出抵抗の消費電力が大きくなるので、出力電流経路に電流検出抵抗を直列
に挿入しない方式の電流検出回路が用いられている。
を直列に挿入し、電流を電圧に変換して検出していた。しかし、数Ａクラスの電流を検出
するには電流検出抵抗の消費電力が大きくなるので、出力電流経路に電流検出抵抗を直列
に挿入しない方式の電流検出回路が用いられている。
この電流検出回路について図を用いて説明する。図４は、この電流検出回路を用いたレ
ギュレータ装置の構成を示す図で、破線で囲まれた枠内が電流検出回路を示す回路図であ
る。
ギュレータ装置の構成を示す図で、破線で囲まれた枠内が電流検出回路を示す回路図であ
る。
図４に示すように、レギュレータ装置１００は、負荷電流が流れるＭＯＳトランジスタ
Ｍ１１と、ＭＯＳトランジスタＭ１１に並列に接続された電流検出回路１０１とを有して
いる。
Ｍ１１と、ＭＯＳトランジスタＭ１１に並列に接続された電流検出回路１０１とを有して
いる。
電流検出回路１０１は、ドレインＤ１２とゲートＧ１２が、ＭＯＳトランジスタＭ１１
のドレインＤ１１とゲートＧ１１にそれぞれ接続されたＭＯＳトランジスタＭ１２と、Ｍ
ＯＳトランジスタＭ１２のソースＳ１２に接続された電流検出抵抗Ｒｓ１とを有している
。
のドレインＤ１１とゲートＧ１１にそれぞれ接続されたＭＯＳトランジスタＭ１２と、Ｍ
ＯＳトランジスタＭ１２のソースＳ１２に接続された電流検出抵抗Ｒｓ１とを有している
。
更に、一方の入力が電流検出回路１０１の出力端Ｏｕｔに接続され、他方の入力が基準
電源Ｖｒｅｆ１に接続されたコンパレータ１０２と、コンパレータ１０２の出力によりＭ
ＯＳトランジスタＭ１１をオンオフする信号を出力する制御回路１０３と、制御回路１０
３からの制御信号によりＭＯＳトランジスタＭ１１を駆動する駆動回路１０４とを有して
いる。
電源Ｖｒｅｆ１に接続されたコンパレータ１０２と、コンパレータ１０２の出力によりＭ
ＯＳトランジスタＭ１１をオンオフする信号を出力する制御回路１０３と、制御回路１０
３からの制御信号によりＭＯＳトランジスタＭ１１を駆動する駆動回路１０４とを有して
いる。
駆動回路１０４は駆動信号によりＭＯＳトランジスタＭ１１をオンオフして、ＭＯＳト
ランジスタＭ１１のドレインＤ１１と電源Ｖｂ１との間に接続された負荷インダクタンス
Ｌ１に流れる電流を制御している。
ランジスタＭ１１のドレインＤ１１と電源Ｖｂ１との間に接続された負荷インダクタンス
Ｌ１に流れる電流を制御している。
電流検出抵抗Ｒｓ１の電圧降下ＶＲｓ１は、周知のように次式で表される。
ＶＲｓ１＝（Ｉｄ１１×Ｒｏｎ１１）×Ｒｓ１／（Ｒｏｎ１２＋Ｒｓ１） （１）
ここで、Ｉｄ１１はＭＯＳトランジスタＭ１１のドレイン電流、Ｒｏｎ１１、Ｒｏｎ１２
はＭＯＳトランジスタＭ１１、Ｍ１２のオン抵抗である。
ＶＲｓ１＝（Ｉｄ１１×Ｒｏｎ１１）×Ｒｓ１／（Ｒｏｎ１２＋Ｒｓ１） （１）
ここで、Ｉｄ１１はＭＯＳトランジスタＭ１１のドレイン電流、Ｒｏｎ１１、Ｒｏｎ１２
はＭＯＳトランジスタＭ１１、Ｍ１２のオン抵抗である。
通常、ＭＯＳトランジスタＭ１１、Ｍ１２は同一チップ上に形成され、オン抵抗Ｒｏｎ
１１、Ｒｏｎ１２はほぼゲートサイズ（ゲート幅Ｗとゲート長さＬの比 Ｗ／Ｌ）に従っ
た値が得られるので、Ｒｓ１を定めればＩｄ１１を求めることができる。
１１、Ｒｏｎ１２はほぼゲートサイズ（ゲート幅Ｗとゲート長さＬの比 Ｗ／Ｌ）に従っ
た値が得られるので、Ｒｓ１を定めればＩｄ１１を求めることができる。
また、出力電流路に電流検出抵抗を直列に挿入しない別の電流検出回路が知られている
（例えば、特許文献１参照。）。
（例えば、特許文献１参照。）。
特許文献１に開示された電流検出回路について図を用いて説明する。図５は、この電流
検出回路を使用したレギュレータ装置の構成を示す図で、破線で囲まれた枠内が電流検出
回路を示す回路図である。
検出回路を使用したレギュレータ装置の構成を示す図で、破線で囲まれた枠内が電流検出
回路を示す回路図である。
図５に示すように、レギュレータ装置２００は負荷電流が流れるＭＯＳトランジスタＭ
２１（文献では負荷ＭＯＳ）と、負荷電流を検出する電流検出回路２０１と、出力ＭＯＳ
制御回路２０２と、ＭＯＳ抵抗可変手段２０３と、負荷インダクタンスＬ２と、電流スイ
ッチＭ２３とを有している。
２１（文献では負荷ＭＯＳ）と、負荷電流を検出する電流検出回路２０１と、出力ＭＯＳ
制御回路２０２と、ＭＯＳ抵抗可変手段２０３と、負荷インダクタンスＬ２と、電流スイ
ッチＭ２３とを有している。
電流検出回路２０１は、負荷電流Ｉｄ２１の所定比率の微小電流が流れるＭＯＳトラン
ジスタＭ２２（文献では検出ＭＯＳ）と、一方の入力端がＭＯＳトランジスタＭ２１のソ
ースに接続され、他方の入力端がＭＯＳトランジスタＭ２２のソースに接続されＯＰアン
プ２０４と、コレクタＣがＭＯＳトランジスタＭ２２のソースＳ２２に接続され、ベース
ＢがＯＰアンプ２０４の出力端に接続されたバイポーラトランジスタＱ２と、バイポーラ
トランジスタＱ２のエミッタＥに接続された電流検出抵抗Ｒｓ２とを有している。
ジスタＭ２２（文献では検出ＭＯＳ）と、一方の入力端がＭＯＳトランジスタＭ２１のソ
ースに接続され、他方の入力端がＭＯＳトランジスタＭ２２のソースに接続されＯＰアン
プ２０４と、コレクタＣがＭＯＳトランジスタＭ２２のソースＳ２２に接続され、ベース
ＢがＯＰアンプ２０４の出力端に接続されたバイポーラトランジスタＱ２と、バイポーラ
トランジスタＱ２のエミッタＥに接続された電流検出抵抗Ｒｓ２とを有している。
ＯＰアンプ２０４はＭＯＳトランジスタＭ２１側の電圧降下を検出し、それと同電位に
なるようにＭＯＳトランジスタＭ２２側の電圧降下、即ちＭＯＳトランジスタＭ２２側の
検出電流Ｉｄ２２を制御している。この電流Ｉｄ２２を電流検出抵抗Ｒｓ２に供給するこ
とによって負荷電流Ｉｄ２１を検出している。
なるようにＭＯＳトランジスタＭ２２側の電圧降下、即ちＭＯＳトランジスタＭ２２側の
検出電流Ｉｄ２２を制御している。この電流Ｉｄ２２を電流検出抵抗Ｒｓ２に供給するこ
とによって負荷電流Ｉｄ２１を検出している。
出力ＭＯＳ制御回路２０２は、ＭＯＳトランジスタＭ２１、Ｍ２２に対して所定の負荷
抵抗値となるように一定のバイアス電圧を与え、また電流スイッチＭ２３のゲート電圧を
制御して負荷インダクタンスＬ２に流れる電流を制御している。
抵抗値となるように一定のバイアス電圧を与え、また電流スイッチＭ２３のゲート電圧を
制御して負荷インダクタンスＬ２に流れる電流を制御している。
ＭＯＳ抵抗可変手段２０３は、一方の入力がＭＯＳトランジスタＭ２１のソースに接続
され、他方の入力が基準電源Ｖｒｅｆ２に接続されＯＰアンプ２０５と、出力ＭＯＳ制御
回路２０２の出力またはＯＰアンプ２０５の出力のいずれかを１つ選択するスイッチ２０
６とを有している。
され、他方の入力が基準電源Ｖｒｅｆ２に接続されＯＰアンプ２０５と、出力ＭＯＳ制御
回路２０２の出力またはＯＰアンプ２０５の出力のいずれかを１つ選択するスイッチ２０
６とを有している。
ＯＰアンプ２０５は、ＭＯＳトランジスタＭ２１側の電圧降下が０．１Ｖ以内の場合に
、スイッチ２０６を介して、ゲートＧ２１、Ｇ２２の電位を低下させてＭＯＳトランジス
タのオン抵抗を適宜可変することで、ＯＰアンプ２０４のオフセットによる誤差を補正し
ている。
、スイッチ２０６を介して、ゲートＧ２１、Ｇ２２の電位を低下させてＭＯＳトランジス
タのオン抵抗を適宜可変することで、ＯＰアンプ２０４のオフセットによる誤差を補正し
ている。
然しながら、従来の電流検出回路１０１においては、電流検出抵抗Ｒｓ１は拡散抵抗素
子、またはポリシリコン抵抗素子等で構成されるので、ＭＯＳトランジスタＭ１１、Ｍ１
２とは製造工程が別になり、異なる製造プロセスで形成されていた。
子、またはポリシリコン抵抗素子等で構成されるので、ＭＯＳトランジスタＭ１１、Ｍ１
２とは製造工程が別になり、異なる製造プロセスで形成されていた。
オン抵抗Ｒｏｎ１１、Ｒｏｎ１２はゲートサイズ（Ｗ／Ｌ）に従った値が得られるが、
電流検出抵抗Ｒｓ１は製造ばらつきにより、オン抵抗Ｒｏｎ１１、Ｒｏｎ１２に対する比
が不揃いになる。
電流検出抵抗Ｒｓ１は製造ばらつきにより、オン抵抗Ｒｏｎ１１、Ｒｏｎ１２に対する比
が不揃いになる。
その結果、電流検出抵抗Ｒｓ１の電圧降下ＶＲｓ１がばらつき、設計通りの電流検出感
度が得られないという問題がある。
度が得られないという問題がある。
更に、オン抵抗Ｒｏｎ１１、Ｒｏｎ１２と電流検出抵抗Ｒｓ１の温度特性が異なるので
、温度により電流検出感度のずれが大きくなるという問題がある。
、温度により電流検出感度のずれが大きくなるという問題がある。
特許文献１に開示された電流検出回路２０１においても、同様に電流検出抵抗Ｒｓ２を
用いているので、電流検出感度のばらつきと温度による電流検出感度のずれが生じる問題
がある。また、部品点数が増加するという問題がある。
特開２００３−２８９０１号公報（２−４頁、図２、図５）
用いているので、電流検出感度のばらつきと温度による電流検出感度のずれが生じる問題
がある。また、部品点数が増加するという問題がある。
本発明は、同一チップ上に集積化するのに好適な構造を有する電流検出回路およびそれ
を用いた半導体集積装置、レギュレータ装置を提供する。
を用いた半導体集積装置、レギュレータ装置を提供する。
上記目的を達成するために、本発明の一態様の電流検出回路は、第１絶縁ゲート電界効
果トランジスタと、ドレインとゲートが前記第１絶縁ゲート電界効果トランジスタのドレ
インとゲートにそれぞれ接続された第２絶縁ゲート電界効果トランジスタと、ドレインが
前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ソースが前記第１絶縁ゲ
ート電界効果トランジスタのソースに接続され、ゲートが所定の基準電源に接続された第
３絶縁ゲート電界効果トランジスタとを具備し、前記第１絶縁ゲート電界効果トランジス
タのドレインソース間電圧を前記第２および第３絶縁ゲート電界効果トランジスタのオン
抵抗の比に応じて分割した電圧により、前記第１絶縁ゲート電界効果トランジスタに流れ
る電流を検出することを特徴としている。
果トランジスタと、ドレインとゲートが前記第１絶縁ゲート電界効果トランジスタのドレ
インとゲートにそれぞれ接続された第２絶縁ゲート電界効果トランジスタと、ドレインが
前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ソースが前記第１絶縁ゲ
ート電界効果トランジスタのソースに接続され、ゲートが所定の基準電源に接続された第
３絶縁ゲート電界効果トランジスタとを具備し、前記第１絶縁ゲート電界効果トランジス
タのドレインソース間電圧を前記第２および第３絶縁ゲート電界効果トランジスタのオン
抵抗の比に応じて分割した電圧により、前記第１絶縁ゲート電界効果トランジスタに流れ
る電流を検出することを特徴としている。
本発明によれば、電流検出抵抗を第３絶縁ゲート電界効果トランジスタのオン抵抗にし
たので、第２および第３絶縁ゲート電界効果トランジスタを同一チップ上に隣接して配置
し、同一工程で同一プロセスにより形成することができる。
たので、第２および第３絶縁ゲート電界効果トランジスタを同一チップ上に隣接して配置
し、同一工程で同一プロセスにより形成することができる。
これにより、第２および第３絶縁ゲート電界効果トランジスタのオン抵抗の比がゲート
サイズ（Ｗ／Ｌ）で決まる一定の値となるので、オン抵抗の絶対値に依存しない設計通り
の電流検出感度が得られる。
サイズ（Ｗ／Ｌ）で決まる一定の値となるので、オン抵抗の絶対値に依存しない設計通り
の電流検出感度が得られる。
更に、第２および第３絶縁ゲート電界効果トランジスタの温度係数が等しくなるので、
広い電流レンジで電流検出感度のずれが少なく、負荷電流を精度良く検出することができ
る。
広い電流レンジで電流検出感度のずれが少なく、負荷電流を精度良く検出することができ
る。
従って、製造ばらつきによる影響を受けない高精度な電流検出回路およびそれを用いた
半導体集積装置、レギュレータ装置を提供することができる。
半導体集積装置、レギュレータ装置を提供することができる。
以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の実施例１に係る電流検出回路を用いたレギュレータ装置の構成を示す回
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例は、スイッチ
ングレギュレータのローサイドスイッチ部の過電流保護回路に用いた場合の例である。
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例は、スイッチ
ングレギュレータのローサイドスイッチ部の過電流保護回路に用いた場合の例である。
図１に示すように、レギュレータ装置１０は負荷電流が流れるＭＯＳトランジスタＭ１
と、ＭＯＳトランジスタＭ１に並列に接続された電流検出回路１１とを有し、負荷インダ
クタンスＬ０がＭＯＳトランジスタＭ１のドレインＤ１と電源Ｖｂとの間に接続されてい
る。
と、ＭＯＳトランジスタＭ１に並列に接続された電流検出回路１１とを有し、負荷インダ
クタンスＬ０がＭＯＳトランジスタＭ１のドレインＤ１と電源Ｖｂとの間に接続されてい
る。
電流検出回路１１は、ドレインＤ２とゲートＧ２がＭＯＳトランジスタＭ１のドレイン
Ｄ１とゲートＧ１にそれぞれ接続されたＭＯＳトランジスタＭ２と、ドレインＤ３がＭＯ
ＳトランジスタＭ２のソースＳ２に接続され、ソースＳ３がＭＯＳトランジスタＭ１のソ
ースＳ１に接続され、ゲートＧ３が所定の基準電源Ｖｒｅｇに接続されたＭＯＳトランジ
スタＭ３とを有している。
Ｄ１とゲートＧ１にそれぞれ接続されたＭＯＳトランジスタＭ２と、ドレインＤ３がＭＯ
ＳトランジスタＭ２のソースＳ２に接続され、ソースＳ３がＭＯＳトランジスタＭ１のソ
ースＳ１に接続され、ゲートＧ３が所定の基準電源Ｖｒｅｇに接続されたＭＯＳトランジ
スタＭ３とを有している。
更に、一方の入力が電流検出回路１１の出力端Ｏｕｔに接続され、他方の入力が所定の
基準電源Ｖｒｅｆに接続されたコンパレータ１２と、コンパレータ１２の出力によりＭＯ
ＳトランジスタＭ１、Ｍ２を強制的にオフする信号を出力する制御回路１３と、制御回路
１３からの制御信号によりＭＯＳトランジスタＭ１、Ｍ２を駆動する駆動回路１４とを有
している。
基準電源Ｖｒｅｆに接続されたコンパレータ１２と、コンパレータ１２の出力によりＭＯ
ＳトランジスタＭ１、Ｍ２を強制的にオフする信号を出力する制御回路１３と、制御回路
１３からの制御信号によりＭＯＳトランジスタＭ１、Ｍ２を駆動する駆動回路１４とを有
している。
駆動回路１４は最終出力段に基準電源Ｖｒｅｇに接続されたインバータ１５を有し、制
御回路１３からの制御信号に応じてインバータ１５の出力端に共通接続されたＭＯＳトラ
ンジスタＭ１、Ｍ２のゲートＧ１、Ｇ２に基準電源Ｖｒｅｇにほぼ等しいゲート電圧を印
加する。
御回路１３からの制御信号に応じてインバータ１５の出力端に共通接続されたＭＯＳトラ
ンジスタＭ１、Ｍ２のゲートＧ１、Ｇ２に基準電源Ｖｒｅｇにほぼ等しいゲート電圧を印
加する。
ＭＯＳトランジスタＭ３は、ゲートＧ３が基準電源Ｖｒｅｇに接続されているので、常
時オンしている。
時オンしている。
出力端Ｏｕｔの電圧が基準電源Ｖｒｅｆの電圧を越えた場合に、コンパレータ１２が動
作し、ＭＯＳトランジスタＭ１、Ｍ２をオフにしてレギュレータ装置１０を過電流から保
護している。
作し、ＭＯＳトランジスタＭ１、Ｍ２をオフにしてレギュレータ装置１０を過電流から保
護している。
ＭＯＳトランジスタＭ２、Ｍ３は、同一チップ上に隣接して配置され、同一プロセスに
より同時に形成されたトランジスタで、例えば高耐圧のｎ型ＭＯＳトランジスタまたはｎ
型ＤＭＯＳ（Double Diffused MOS）トランジスタがワンチップに集積化されている。
より同時に形成されたトランジスタで、例えば高耐圧のｎ型ＭＯＳトランジスタまたはｎ
型ＤＭＯＳ（Double Diffused MOS）トランジスタがワンチップに集積化されている。
ＭＯＳトランジスタＭ２、Ｍ３のゲート長さＬ２、Ｌ３は等しく、そのゲート幅Ｗ２、
Ｗ３とゲート長さＬ２、Ｌ３の比は、ＭＯＳトランジスタＭ１のゲート幅Ｗ１とゲート長
さＬ１の比より十分大きく、例えば１０００：１に設定されている。
Ｗ３とゲート長さＬ２、Ｌ３の比は、ＭＯＳトランジスタＭ１のゲート幅Ｗ１とゲート長
さＬ１の比より十分大きく、例えば１０００：１に設定されている。
ＭＯＳトランジスタＭ３のドレインソース間電圧Ｖｄｓ３は、式（１）と同様に、次式
で表わされる。
Ｖｄｓ３＝（Ｉｄ１×Ｒｏｎ１）×Ｒｏｎ３／（Ｒｏｎ２＋Ｒｏｎ３） （２）
ここで、Ｉｄ１はＭＯＳトランジスタＭ１のドレイン電流、Ｒｏｎ１はＭＯＳトランジス
タＭ１のオン抵抗である。
で表わされる。
Ｖｄｓ３＝（Ｉｄ１×Ｒｏｎ１）×Ｒｏｎ３／（Ｒｏｎ２＋Ｒｏｎ３） （２）
ここで、Ｉｄ１はＭＯＳトランジスタＭ１のドレイン電流、Ｒｏｎ１はＭＯＳトランジス
タＭ１のオン抵抗である。
制御回路１３がオン信号を駆動回路１４に出力すると、インバータ１５は基準電源Ｖｒ
ｅｇと等しい電圧をゲートＧ１、Ｇ２に出力するので、ＭＯＳトランジスタＭ１、Ｍ２、
Ｍ３のゲートソース間電圧Ｖｇｓは全て等しくなる。
ｅｇと等しい電圧をゲートＧ１、Ｇ２に出力するので、ＭＯＳトランジスタＭ１、Ｍ２、
Ｍ３のゲートソース間電圧Ｖｇｓは全て等しくなる。
その結果、オン抵抗Ｒｏｎ２、Ｒｏｎ３はゲート長さＬ２、Ｌ３が等しいので、ゲート
幅Ｗ２、Ｗ３に従って揃った値が得られる。一方、オン抵抗Ｒｏｎ１はＭＯＳトランジス
タＭ１のゲートサイズ（Ｗ１／Ｌ１）に従った値が得られる。
幅Ｗ２、Ｗ３に従って揃った値が得られる。一方、オン抵抗Ｒｏｎ１はＭＯＳトランジス
タＭ１のゲートサイズ（Ｗ１／Ｌ１）に従った値が得られる。
従って、Ｒｏｎ１を事前に求めておくことにより、ＭＯＳトランジスタＭ１のドレイン
ソース間電圧Ｖｄｓ１をオン抵抗Ｒｏｎ２、Ｒｏｎ３の比に応じて分割した電圧によりド
レイン電流Ｉｄ１を検出することが可能である。
ソース間電圧Ｖｄｓ１をオン抵抗Ｒｏｎ２、Ｒｏｎ３の比に応じて分割した電圧によりド
レイン電流Ｉｄ１を検出することが可能である。
以上説明したように、本実施例の電流検出回路１１を有する半導体集積装置によれば、
電流検出抵抗をＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ３にしたので、ＭＯＳトランジ
スタＭ３とＭＯＳトランジスタＭ２を同一チップ上に隣接して配置し、同一工程で同一プ
ロセスにより形成することができる。
電流検出抵抗をＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ３にしたので、ＭＯＳトランジ
スタＭ３とＭＯＳトランジスタＭ２を同一チップ上に隣接して配置し、同一工程で同一プ
ロセスにより形成することができる。
これにより、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３のオン抵抗Ｒｏｎ２、
Ｒｏｎ３の比が、ゲート幅Ｗ２、Ｗ３で決まる一定の値となるので、オン抵抗の絶対値に
依存しない設計通りの電流検出感度が得られる。
Ｒｏｎ３の比が、ゲート幅Ｗ２、Ｗ３で決まる一定の値となるので、オン抵抗の絶対値に
依存しない設計通りの電流検出感度が得られる。
更に、ＭＯＳトランジスタＭ２、Ｍ３の温度係数が等しくなるので、広い電流レンジで
電流検出感度のずれが少なく、負荷電流を精度良く検出することができる。
電流検出感度のずれが少なく、負荷電流を精度良く検出することができる。
従って、製造ばらつきによる影響を受けない高精度な電流検出回路およびそれを用いた
半導体集積装置、レギュレータ装置を提供することができる。
半導体集積装置、レギュレータ装置を提供することができる。
また、電流検出用のＭＯＳトランジスタＭ２、Ｍ３は負荷電流が流れるＭＯＳトランジ
スタＭ１と分離して配置しても構わないので、レイアウトの自由度が増加する。
スタＭ１と分離して配置しても構わないので、レイアウトの自由度が増加する。
図２は本発明の実施例２に係る電流検出回路を用いたレギュレータ装置の構成を示す回
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例において、上
記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分
について説明する。
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例において、上
記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分
について説明する。
本実施例が実施例１と異なる点は、イネーブル信号によりＭＯＳトランジスタＭ３のオ
ンオフを制御するゲート電圧制御回路を設けたことにある。
ンオフを制御するゲート電圧制御回路を設けたことにある。
即ち、図２に示すように、レギュレータ装置２０の電流検出回路２１は基準電源Ｖｒｅ
ｇに接続されたゲート電圧制御回路２２を有している。ゲート電圧制御回路２２の入力端
にはイネーブル信号ＥＮＡが接続され、その出力端はＭＯＳトランジスタＭ３のゲートＧ
３に接続されている。
ｇに接続されたゲート電圧制御回路２２を有している。ゲート電圧制御回路２２の入力端
にはイネーブル信号ＥＮＡが接続され、その出力端はＭＯＳトランジスタＭ３のゲートＧ
３に接続されている。
ゲート電圧制御回路２２はイネーブル信号ＥＮＡを受け、イネーブル信号ＥＮＡが有効
の場合に、ＭＯＳトランジスタＭ３をオンにする基準電源Ｖｒｅｇに等しい電圧を出力す
る。一方、イネーブル信号ＥＮＡが無効の場合に、ＭＯＳトランジスタＭ３をオフにする
電圧を出力する。
の場合に、ＭＯＳトランジスタＭ３をオンにする基準電源Ｖｒｅｇに等しい電圧を出力す
る。一方、イネーブル信号ＥＮＡが無効の場合に、ＭＯＳトランジスタＭ３をオフにする
電圧を出力する。
これにより、ＭＯＳトランジスタＭ３がオンの場合にのみ、ドレイン電流Ｉｄ１を検出
することが可能であり、電流検出回路１１の消費電力が削減できる利点がある。
することが可能であり、電流検出回路１１の消費電力が削減できる利点がある。
以上説明したように、本実施例の電流検出回路２１では、ＭＯＳトランジスタＭ３を制
御するゲート電圧制御回路２２を設けたので、必要な場合にのみドレイン電流Ｉｄ１を検
出して、電流検出回路１１の消費電力を削減することができる。
御するゲート電圧制御回路２２を設けたので、必要な場合にのみドレイン電流Ｉｄ１を検
出して、電流検出回路１１の消費電力を削減することができる。
図３は本発明の実施例３に係る電流検出回路を用いたレギュレータ装置の構成を示す回
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例において、上
記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分
について説明する。
路図で、破線で囲まれた枠内が電流検出回路を示す回路図である。本実施例において、上
記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分
について説明する。
本実施例が実施例１と異なる点は、ＭＯＳトランジスタの極性を反対導電型にして、ス
イッチングレギュレータのハイサイドスイッチ部の過電流保護回路に用いたことにある。
イッチングレギュレータのハイサイドスイッチ部の過電流保護回路に用いたことにある。
即ち、図３に示すように、レギュレータ装置３０の電流検出回路３１はｐ型のＭＯＳト
ランジスタＭ４、Ｍ５、Ｍ６を有し、ＭＯＳトランジスタＭ４、Ｍ６のソースＳ４、Ｓ６
は電源Ｖｂに接続されている。
ランジスタＭ４、Ｍ５、Ｍ６を有し、ＭＯＳトランジスタＭ４、Ｍ６のソースＳ４、Ｓ６
は電源Ｖｂに接続されている。
以上説明したように、本実施例の電流検出回路３１では、ＭＯＳトランジスタＭ４、Ｍ
５、Ｍ６の導電型をｐ型としたので、ハイサイドの負荷電流を精度良く検出することがで
きる。
５、Ｍ６の導電型をｐ型としたので、ハイサイドの負荷電流を精度良く検出することがで
きる。
上述した実施例において、ＭＯＳトランジスタＭ２、Ｍ３が同一チップ上に形成された
場合について説明したが、本発明はこれに限定されるものではなく、式（３）より、オン
抵抗Ｒｏｎ２、Ｒｏｎ３の比が一定であれば、ＭＯＳトランジスタＭ２、Ｍ３は同じ特性
のトランジスタで無くても構わない。
場合について説明したが、本発明はこれに限定されるものではなく、式（３）より、オン
抵抗Ｒｏｎ２、Ｒｏｎ３の比が一定であれば、ＭＯＳトランジスタＭ２、Ｍ３は同じ特性
のトランジスタで無くても構わない。
例えば、トランジスタはＭＯＳトランジスタまたはＤＭＯＳトランジスタを用いる場合
について説明したが、耐圧に問題が無い範囲で、ＭＯＳトランジスタＭ２、Ｍ３、または
Ｍ５、Ｍ６には小信号用のＣＭＯＳトランジスタを使用しても構わない。小信号用のＣＭ
ＯＳトランジスタによれば、チップ面積を低減できる利点がある。
について説明したが、耐圧に問題が無い範囲で、ＭＯＳトランジスタＭ２、Ｍ３、または
Ｍ５、Ｍ６には小信号用のＣＭＯＳトランジスタを使用しても構わない。小信号用のＣＭ
ＯＳトランジスタによれば、チップ面積を低減できる利点がある。
更に、レギュレータ装置１１の高効率化のために、ＭＯＳトランジスタＭ１の消費電力
が低減するようにオン抵抗Ｒｏｎ1を低減した場合、ドレインソース間電圧Ｖｄｓ１も低
下するので、オン抵抗Ｒｏｎ２、Ｒｏｎ３の分割比を小さくすることにより所定の電流検
出感度を確保することが容易である。
が低減するようにオン抵抗Ｒｏｎ1を低減した場合、ドレインソース間電圧Ｖｄｓ１も低
下するので、オン抵抗Ｒｏｎ２、Ｒｏｎ３の分割比を小さくすることにより所定の電流検
出感度を確保することが容易である。
また、負荷としてインダクタンスを用いた場合について説明したが、負荷抵抗であって
も構わない。
も構わない。
１０、２０、３０ レギュレータ装置
１１、２１、３１ 電流検出回路
１２ コンパレータ
１３ 制御回路
１４ 駆動回路
１５ インバータ
２３ ゲート制御回路
ＥＮＡ イネーブル信号
Ｌ０ 負荷インダクタンス
Ｍ１、Ｍ２、Ｍ３ ｎ型ＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ６ ｐ型ＭＯＳトランジスタ
ＯＵＴ 出力端
Ｖｂ 電源
Ｖｒｅｆ、Ｖｒｅｇ 基準電圧
１１、２１、３１ 電流検出回路
１２ コンパレータ
１３ 制御回路
１４ 駆動回路
１５ インバータ
２３ ゲート制御回路
ＥＮＡ イネーブル信号
Ｌ０ 負荷インダクタンス
Ｍ１、Ｍ２、Ｍ３ ｎ型ＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ６ ｐ型ＭＯＳトランジスタ
ＯＵＴ 出力端
Ｖｂ 電源
Ｖｒｅｆ、Ｖｒｅｇ 基準電圧
Claims (5)
- ドレインとゲートが第１絶縁ゲート電界効果トランジスタのドレインとゲートにそれぞ
れ接続された第２絶縁ゲート電界効果トランジスタと、
ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ソースが前記
第１絶縁ゲート電界効果トランジスタのソースに接続され、ゲートが所定の基準電源に接
続された第３絶縁ゲート電界効果トランジスタと、
を具備し、
前記第１絶縁ゲート電界効果トランジスタのドレインソース間電圧を前記第２および第３
絶縁ゲート電界効果トランジスタのオン抵抗の比に応じて分割した電圧により、前記第１
絶縁ゲート電界効果トランジスタに流れる電流を検出することを特徴とする電流検出回路
。 - ドレインとゲートが第１絶縁ゲート電界効果トランジスタのドレインとゲートにそれぞ
れ接続された第２絶縁ゲート電界効果トランジスタと、
ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ソースが前記
第１絶縁ゲート電界効果トランジスタのソースに接続された第３絶縁ゲート電界効果トラ
ンジスタと、
イネーブル信号に応じて、所定の基準電圧を前記第３絶縁ゲート電界効果トランジスタの
ゲートに出力し、前記第３絶縁ゲート電界効果トランジスタをオンまたはオフする電圧制
御回路と、
を具備し、
前記イネーブル信号が有効の場合に、前記第１絶縁ゲート電界効果トランジスタに流れ
る電流を検出し、前記イネーブル信号が無効の場合に、前記第１絶縁ゲート電界効果トラ
ンジスタに流れる電流の検出をおこなわないようにしたことを特徴とする電流検出回路。 - 請求項１または請求項２記載の電流検出回路を有する半導体集積装置において、前記第
２および第３絶縁ゲート電界効果トランジスタが、同一チップ上に集積して形成されてい
ることを特徴とする半導体集積装置。 - 請求項１または請求項２記載の電流検出回路を有する半導体集積装置において、前記第
２絶縁ゲート電界効果トランジスタのゲート幅Ｗ２とゲート長Ｌ２の比（Ｗ２／Ｌ２）と
前記第３絶縁ゲート電界効果トランジスタのゲート幅Ｗ３とゲート長Ｌ３の比（Ｗ３／Ｌ
３）の比を変えて、前記第１絶縁ゲート電界効果トランジスタのドレインソース間電圧の
分割比を調整することを特徴とする半導体集積装置。 - 第１絶縁ゲート電界効果トランジスタと、
前記第１絶縁ゲート電界効果トランジスタに流れる電流を検出する請求項１乃至請求項４
のいずれか１項に記載の電流検出回路と、
前記電流検出回路の出力電圧を所定の第２基準電圧と比較し、その比較結果に応じた出力
を前記第１絶縁ゲート電界効果トランジスタに入力する帰還制御手段とを、
具備し、
前記電流検出回路の出力電圧が前記所定の第２基準電圧より大きい場合に、前記第１絶縁
ゲート電界効果トランジスタのドレイン電流を制限することを特徴とするレギュレータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004109752A JP2005295360A (ja) | 2004-04-02 | 2004-04-02 | 電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004109752A JP2005295360A (ja) | 2004-04-02 | 2004-04-02 | 電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005295360A true JP2005295360A (ja) | 2005-10-20 |
Family
ID=35327778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004109752A Pending JP2005295360A (ja) | 2004-04-02 | 2004-04-02 | 電流検出回路およびそれを用いた半導体集積装置、レギュレータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005295360A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042975A (ja) * | 2006-08-02 | 2008-02-21 | Rohm Co Ltd | モータ駆動回路およびそれを用いた電子機器 |
| JP2009238525A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 調光装置 |
| JP2010027709A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 半導体装置 |
| JP2013084992A (ja) * | 2013-01-21 | 2013-05-09 | Toshiba Corp | 半導体装置 |
| JP2013225561A (ja) * | 2012-04-20 | 2013-10-31 | Renesas Electronics Corp | 半導体装置及び制御システム |
| US11063582B2 (en) | 2019-08-27 | 2021-07-13 | Kabushiki Kaisha Toshiba | Current detection circuit |
| US11378598B2 (en) | 2020-03-05 | 2022-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and current detection circuit |
-
2004
- 2004-04-02 JP JP2004109752A patent/JP2005295360A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11063582B2 (en) | 2019-08-27 | 2021-07-13 | Kabushiki Kaisha Toshiba | Current detection circuit |
| US11569810B2 (en) | 2019-08-27 | 2023-01-31 | Kabushiki Kaisha Toshiba | Current detection circuit |
| US11838008B2 (en) | 2019-08-27 | 2023-12-05 | Kabushiki Kaisha Toshiba | Current detection circuit |
| US11378598B2 (en) | 2020-03-05 | 2022-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and current detection circuit |
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