JP2008283498A - 電流検出装置 - Google Patents

Abstract

【課題】負荷に対する電圧を制御するために電界効果トランジスタを使用した場合に、電界効果トランジスタのドレイン−ソース間のドレイン電流を高精度で検出する。
【解決手段】増幅アンプ１５の入力端子１５ａおよび１５ｂと、ワイドギャップ半導体ＨＦＥＴ１１のドレインおよびソースとの間に、それぞれスイッチング素子としてＦＥＴ１６および１７が設けられている。ワイドギャップ半導体のＨＦＥＴ１１がオンしたのち、一定時間経過後、ＦＥＴ１６および１７のゲートをオンし、増幅アンプ１５の入力端子間の電圧差で電流値を検出する。これにより、電流検出が必要な時のみスイッチング素子を制御して、ＨＦＥＴ１１ドレインおよびソースを増幅アンプへ接続することで、常時接続している場合と異なり、増幅アンプで発生する熱を抑制し、それに伴うオフセット電圧を抑制し、精度良く電流を検出できる。
【選択図】図１

Description

本発明は、負荷に対する電圧を制御するために電界効果トランジスタを使用した場合において、この電界効果トランジスタを流れる電流を検出するための電流検出装置に関し、特に、高パワーワイドギャップ半導体を用いたヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ：Heterojunction Field Effect Transistor）を使用した場合において、高精度で電流を検出することができる電流検出装置に関する。

ＤＣ／ＤＣコンバーター、ＬＥＤの駆動回路、モータ用駆動回路等のように、大きな電流出力を要求されるデバイスが増えてきている。これらの代表的なデバイスは、シリコンプロセスをベースにしたＩＧＢＴ、パワーＭＯＳ等であり、現在のパワートランジスタの主流である。近年、これらのトランジスタに対して、車載向けモータ用を中心に、更なる高パワー化と低オン抵抗化が求められている。

一方、そのような既存のシリコンプロセスをベースとした半導体とは別に、高耐圧で大電流を扱うことができ、また動作時のオン抵抗が低いワイドギャップ半導体が注目を集めている。ワイドギャップ半導体とは、ＳｉＣ、ＧａＮ、炭素ベースの半導体（主にダイヤモンド半導体、カーボンナノチューブ）等をベースとした半導体であって、バンドギャップエネルギーが、シリコン、ＧａＡｓ等に比べて大きく、バンドギャップエネルギーが２．５ｅＶ以上、特には好ましくは３．０ｅＶ以上のものを指す。なお、バンドギャップエネルギーは、Ｓｉをベースとした半導体では１．１ｅＶ以上、ＧａＡｓをベースとした半導体では１．４ｅＶ以上であるのに対して、ＧａＮをベースとしたワイドギャップ半導体では３．４ｅＶ以上、ＳｉＣ（４Ｈ）をベースとしたワイドギャップ半導体では３．２ｅＶ以上、ＳｉＣ（６Ｈ）をベースとしたワイドギャップ半導体では２．９ｅＶ以上である。

これらのワイドギャップ半導体をベースとしてトランジスタを構成することによって、低オン抵抗で動作する高パワーデバイスを実現することができる。また、このような高パワーデバイスは、バンドギャップが広いために、温度に対する安定性が良いことから、現在、主に、ＩＧＢＴ、パワーＭＯＳ等が使われている出力段回路の出力部に使用されており、さらには、ワイドギャップ半導体の持つ低オン抵抗による省エネルギー化、さらなる大電流、高耐圧が必要とされるモーター等の駆動回路の出力段への応用が進んでいる。このような大電流を要求する用途として、他には、ＬＥＤ駆動回路、照明用駆動回路等があり、多種多様である。

このような、大電流であって、しかも高耐圧を必要とされる用途の駆動回路では、何らかの原因で駆動回路のタイミングがずれると、過電流が流れるおそれがあり、駆動回路に過電流が流れると、駆動回路のみならず、駆動回路につながるモーターなどの負荷装置が破壊する等のおそれがある。例えば、負荷装置がモータである場合に、駆動回路における出力段回路の駆動タイミングがずれることによってモータロックが発生するおそれがあり、モータロックの発生によって、駆動回路における出力段回路に過電流が流れる。この過電流は、駆動回路のみならず、それにつながるモーター等の負荷装置までも破壊もしくは機能低下を引き起こすおそれがある。そのため、大電流であって、しかも高耐圧を必要とされる用途の駆動回路では、出力段回路の電流をモニタして、一定電流以上の過電流を検知した場合には、出力電流を遮断する検知手段が必要である。

従来、このような駆動回路の出力段回路における過電流を検知するための手段としては、主として、以下の３つに分類される。

（ｉ） センス抵抗
（ｉｉ） 電流トランス
（ｉｉｉ） ホール素子
ＩＧＢＴ、パワーＭＯＳ等を使用した出力段回路では、従来、センス抵抗を内蔵して過電流を検知する方法が広く使用されている。

センス抵抗を用いた過電流を検知する回路としては、例えば、特許３７４９１０９号（特許文献１）において開示されている。この特許文献１では、出力段のトランジスタの一部から微小電流を分流し、その微小電流を、出力段のトランジスタに直列接続されたセンス抵抗で電圧変換して、そのセンス抵抗間の電圧を測定することにより出力段トランジスタの電流を検出するように構成されている。

このように、従来のセンス抵抗を用いて過電流を検知する方法は、出力段回路としてワイドギャップ半導体を用いた場合においても適用することができる。しかしながら、出力段回路としてワイドギャップ半導体を用いた駆動回路では、従来のＩＧＢＴ等を使用した駆動回路よりも大電流および高電圧を扱うことによって現状以上に大電流化を進められており、このような状況において、センス抵抗によって微小電流を検出する方法では、更なる大電流化に伴い、センス抵抗で発生する熱によってセンス抵抗の抵抗値が変動するおそれがある。このようなセンス抵抗の抵抗値の変動を保障するためには、複雑な機能を設ける必要が生じ、駆動回路において、回路規模の増加、複雑な制御等が必要になる。

出力段回路としてワイドギャップ半導体を用いた駆動回路では、このようなセンス抵抗を利用した電流検出方式とは異なり、ワイドギャップ半導体にて構成されるＨＦＥＴのソース−ドレイン間の電圧降下の値に基づいて電流状態を検出することも提案されている。特開２００４−２０８１８５号公報（特許文献２）には、このような電流検出装置が開示されている。この電流検出装置の構成を図４に示す。

図４に示す電流検出装置では、負荷ＲＬ６と電源電圧ＶＢＢとの間に、負荷ＲＬ６に印加される電源電圧ＶＢＢを制御するための制御素子として、ワイドギャップ半導体をベースに形成された電界効果トランジスタ（ＦＥＴ）１が設けられている。この電界効果トランジスタ１は、ソースが電源電圧ＶＢＢに接続され、ドレインが負荷ＲＬ６に接続されている。電界効果トランジスタ１のゲートは、駆動部３から出力される所定の電圧によってオン・オフ制御されるようになっている。

電界効果トランジスタ１のソースとドレインとの間の電圧を検知するために、電界効果トランジスタ１のソースおよびドレインが、増幅アンプ５の入力端子にそれぞれ接続されている。増幅アンプ５の出力は、論理回路２に与えられている。

論理回路２は、増幅アンプ５から出力される制御信号を反転する論理否定回路２ａと、この論理否定回路２ａの出力が入力される論理積回路２ｂとを有している。論理積回路２ｂの入力端子には、制御回路４から出力される制御信号が、論理否定回路２ａからの出力とともに与えられている。

このような構成の電流検出装置では、制御回路４からのオン・オフの制御信号によって、駆動部３から所定の電圧が出力され、この所定の電圧が電界効果トランジスタ１のゲートに印加されると、電界効果トランジスタ１がオン状態になって、負荷ＲＬ６に電源電圧ＶＢＢが印加される。このような状態で、電界効果トランジスタ１のソース−ドレイン間の電圧が増幅アンプ５によって増幅されて論理回路２に与えられており、増幅アンプ５の出力が所定値よりも大きくなることによって、論理回路２に設けられた論理否定回路２ａの出力がローレベルになり、論理積回路２ｂの出力がローレベルになる。これにより、電界効果トランジスタ１がオフされる。

このような構成の電流検出装置では、電界効果トランジスタ１がワイドギャップ半導体を用いて構成されているために、電界効果トランジスタ１のオン抵抗が動作環境温度範囲内においてほぼ一定の値を示す。従って、電界効果トランジスタ１を流れる電流の増加に伴う電界効果トランジスタ１のオン抵抗の変動が小さく、電界効果トランジスタ１のソース−ドレイン間の電圧を検出して、予め求めておいたソース−ドレイン間のオン抵抗値で除算することによって、ワイドギャップ半導体を用いた電界効果トランジスタ１のソース−ドレイン間の電流の値を検出することができる。

なお、特開平３−１１２３１９号公報（特許文献３）にも、ワイドギャップ半導体を用いて構成されて電界効果トランジスタのソース−ドレイン間のオン抵抗を利用した電流検出装置について記載されている。
特許３７４９１０９号 特開２００４−２０８１８５号公報 特開平３−１１２３１９号公報

特許文献２に記載されているように、ワイドギャップ半導体を用いて構成されて電界効果トランジスタのソース−ドレイン間の電圧を用いて電流を検出する際に、電界効果トランジスタのドレイン側とソース側の電圧値を増幅アンプのそれぞれの入力端子に入力し、その差分を増幅アンプで増幅する構成では、電流値の検出精度を高めることができる。しかしながら、ワイドギャップ半導体を用いた電界効果トランジスタの電源電圧ＶＢＢは、用途にもよるが、通常、数十Ｖ〜１ｋＶ程度であり、電界効果トランジスタのソース端子およびドレイン端子には、この電源電圧ＶＢＢにほぼ等しい電圧または電源電圧ＶＢＢに近い電圧が印加されることもある。電流値検出用の増幅アンプの入力端子に、このような高電圧が印加されるおそれがあることから、増幅アンプには、何らかの高耐圧特性が要求される。

このように、特許文献２に記載された構成では、増幅アンプの入力端子に高電圧が印加されるために、増幅アンプに対して、高電圧に耐え、かつ、ワイドギャップ半導体を用いた電界効果トランジスタがオンしている時にソース−ドレイン間の電圧を精度良く検出するという機能が要求される。電界効果トランジスタのソース−ドレイン間の電圧を精度良く検出するためには、増幅アンプに入力される電圧のノイズを小さくし、また、増幅アンプ自身のオフセット電圧を低くする必要がある。

しかし、増幅アンプの入力端子には、接地電圧から電源電圧ＶＢＢまで変動する電圧が印加されるために、増幅アンプに入力される電圧の変動が大きく、それに伴って増幅アンプ内に流れる微小電流による発熱等により、増幅アンプのオフセット電圧が大きくなる。このように、増幅アンプの入力端子に印加される電圧の変動が大きい場合には、増幅アンプのオフセット補償が必要になる。

増幅アンプにオフセット補償を設ける場合には、現在の多用されているシリコンプロセスを用いた駆動回路では、回路規模が大きくなり、センス抵抗を用いて電流を検出する場合と同じように、複雑な温度保障回路が必要となる。そのため、出力段にワイドギャップ半導体によって構成された電界効果トランジスタを用いることによって、温度に対して一定のオン抵抗であるという特徴を有しているにもかかわらず、そのソース−ドレイン間の電圧を用いて電流を検出する回路が、高耐圧で温度変動の小さい特性を有することが要求されるとともに、微小電圧に対して高精度で電流を検出することが要求されることになる。これらの要望を満たすためには、回路規模を大きくする必要があり、しかも、複雑な回路構成にならざるを得ない。

本発明は、上記従来の課題を解決するものであり、その目的は、回路規模が大きくなるおそれがなく、また、複雑な回路構成とする必要もなく、高精度で電流を検出することができる電流検出装置を提供することにある。

上記課題を解決するために、本発明の電流検出装置は、負荷に印加される電圧を制御する電界効果トランジスタと、該電界効果トランジスタのドレイン−ソース間の電圧を増幅するための増幅アンプと、該増幅アンプの出力と、前記電界効果トランジスタのドレイン−ソース間のオン抵抗と、該電界効果トランジスタのドレイン−ソース電流が過電流と認められる電流値との積から求められた電圧値とを比較する比較手段と、該比較手段の比較結果に基づいて、前記電界効果トランジスタのオン・オフを制御する制御手段とを備えた電流検出装置であって、前記増幅アンプにおける高電圧が入力される入力端子に、スイッチング素子が設けられていることを特徴とする。

好ましくは、前記増幅アンプにおける低電圧が入力される入力端子にも、スイッチング素子が設けられていることを特徴とする。

好ましくは、前記電界効果トランジスタのオン抵抗は、動作環境範囲内においてほぼ一定の値を示すことを特徴とする。

好ましくは、前記電界効果トランジスタが、ワイドギャップ半導体をベースとして形成されたヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ）であることを特徴とする。

好ましくは、前記ワイドギャップ半導体は、バンドギャップエネルギーが２．５ｅＶ以上であることを特徴とする。

好ましくは、前記ワイドギャップ半導体は、ＧａＮ系半導体、ＳｉＣを用いた半導体、炭素を用いた半導体のいずれかであることを特徴とする。

好ましくは、前記スイッチング素子は電界効果トランジスタであることを特徴とする。

好ましくは、前記スイッチング素子である前記電界効果トランジスタは高耐圧ＦＥＴであることを特徴とする。

好ましくは、前記電界効果トランジスタのドレイン−ソース間の電圧に応じて、該電界効果トランジスタを流れる微小電流に基づく電圧を検出する電圧検出手段をさらに有することを特徴とする。

好ましくは、前記増幅アンプにおける低電圧が入力される入力端子にも、スイッチング素子が設けられており、前記各スイッチング素子である前記電界効果トランジスタのそれぞれは、同一基板上にシリコンプロセスで作成されていることを特徴とする。

好ましくは、前記各スイッチング素子である前記電界効果トランジスタのそれぞれは、Ｓｉ基板上に１チップ化されていることを特徴とする。

好ましくは、前記ワイドギャップ半導体と、該ワイドギャップ半導体以外の部分とが一体形成されたモジュールであることを特徴とする。

本発明の電流検出装置では、増幅アンプと、電界効果トランジスタ（ＦＥＴ）のドレインおよびソースの少なくとも高電圧側との間に、ＦＥＴ、ダイオード等のスイッチング素子が設けられている。電界効果トランジスタが導通したのち、一定時間経過後にスイッチング素子をオンさせて、増幅アンプの両入力端子に印加される電圧を検出する。このようにすることで、電流検出が必要な時のみスイッチング素子を制御して増幅アンプへ接続することで、常時接続している場合と異なり、増幅アンプで発生する熱を抑制し、それに伴うオフセット電圧を抑制することができ、精度良く電流を検知することができる。特に、ワイドギャップ半導体をベースとしたヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ）を使用する場合には、電流がある程度流れることによって、ＨＦＥＴ特性が非飽和領域動作になり、ＨＦＥＴのドレイン−ソース間の電圧が安定し、ドレイン−ソース間電圧も小さく、既存の増幅アンプでも精度良く電流を検出することができる。

本発明の電流検出装置では、負荷に印加される電圧を制御する電界効果トランジスタに対する電圧が安定した時点で、増幅アンプによって電界効果トランジスタに印加される電圧が増幅されるために、増幅アンプに高電圧が印加されることによる発熱が抑制され、電界効果トランジスタに流れる電流を高精度で検出することができる。特に、電界効果トランジスタとしてワイドギャップ半導体を用いたＨＦＥＴを使用することによって、さらに高精度で電界効果トランジスタに流れる電流を検出することができる。

以下、本発明の電流検出装置の実施形態を図に基づき説明する。

＜実施の形態１＞
図１は、本発明の電流検出装置の一例を示す回路図である。この電流検出装置は、ＤＣ／ＤＣコンバーター、ＬＥＤの駆動回路、モータ用駆動回路等において、負荷ＲＬ１０に供給される電流を検出するようになっており、負荷ＲＬ１０と電源電圧ＶＢＢとの間に、負荷ＲＬ１０に印加される電源電圧ＶＢＢを制御するための制御素子として、ワイドギャップ半導体をベースに形成された高耐圧のＨＦＥＴ（ヘテロジャンクション電界効果トランジスタ）１１が設けられている。このＨＦＥＴ１１は、ドレインが電源電圧ＶＢＢに接続され、ソースが負荷ＲＬ１０に接続されている。ＨＦＥＴ１１のゲートは、ゲート駆動回路１３の出力に接続されており、ゲート駆動回路１３から出力される所定の電圧によってＨＦＥＴ１１がオンされるようになっている。ＨＦＥＴ１１のワイドギャップ半導体は、バンドギャップエネルギーが２．５ｅＶ以上になっている。

この電流検出装置には、ＨＦＥＴ１１のドレインとソースとの間の電圧を検知するために、増幅アンプ１５が設けられている。増幅アンプ１５の一方の入力端子１５ａとＨＦＥＴ１１のドレインとの間に、スイッチング素子として高耐圧のＦＥＴ１６が設けられており、増幅アンプ１５の他方の入力端子１５ｂとＨＦＥＴ１１のソースとの間に、スイッチング素子として高耐圧のＦＥＴ１７が設けられている。高耐圧のＦＥＴ１６および１７のゲートは、それぞれ、制御回路１４から出力される制御信号によって制御されるようになっており、制御回路１４は、ワイドギャップ半導体をベースとしたＨＦＥＴ１１のゲートに所定の電圧が印加されてから所定時間が経過した後に、ＦＥＴ１６および１７のそれぞれのゲートに、所定の電圧をそれぞれ印加するようになっている。ＦＥＴ１６および１７のゲートに所定の電圧がそれぞれ印加されると、各ＦＥＴ１６および１７は、それぞれオン状態とされ、増幅アンプ１５の入力端子１５ａおよび１５ｂに、ＨＦＥＴ１１のドレイン側の電圧およびソース側の電圧がそれぞれ入力される。

ＦＥＴ１６および１７は、それぞれ、電源電圧ＶＢＢにほぼ等しい電圧、あるいは、電源電圧ＶＢＢに近い電圧が印加されるおそれがあるために、高耐圧に耐える必要がある。このために、これらのＦＥＴ１６および１７は、高耐圧ＦＥＴ構造、例えばＬＤＤＭＯＳ（Lateral Double Diffusion MOS）構造とすることが好ましい。ＬＤＤＭＯＳ構造は、高耐圧ＦＥＴとして広く知られている。

なお、ＦＥＴ１６およびＦＥＴ１７は、同一の基板上に同一プロセスで形成されていることが好ましく、さらには、電流検出装置を構成する他の素子と同一チップ内に配置されていることが望ましい。このような構成とすることによって、ＦＥＴ１６およびＦＥＴ１７に起因するオフセットを小さくすることができる。

増幅アンプ１５は、入力端子１５ａおよび１５ｂの間に入力されるＨＦＥＴ１１のドレイン−ソース間の電圧を増幅してコンパレーター１８の一方の入力端子１８ａに出力する。コンパレーター１８の他方の入力端子１８ｂには、予め設定された所定の設定電圧（ＶＲＥＦ）が入力されている。設定電圧（ＶＲＥＦ）は、ＨＦＥＴ１１のドレイン−ソース間を流れる電流が過電流とみなされる場合におけるドレイン−ソース間の電圧値に相当する電圧値に設定されている。この設定電圧は、ＨＦＥＴ１１のオン抵抗と、負荷ＲＬ１０において悪影響があると認められるＨＦＥＴ１１での過電流との積によって算出される。

コンパレーター１８は、増幅アンプ１５から出力される電圧（ＨＦＥＴ１１のドレイン−ソース間の電圧）が設定電圧（ＶＲＥＦ）よりも高くなっている場合には、ハイレベルの制御信号を論理回路１２に出力する。

論理回路１２は、コンパレーター１８から出力される制御信号を反転する論理否定回路１９と、この論理否定回路１９の出力が一方の入力端子２０ａに供給される論理積回路２０とを有している。論理積回路２０の他方の入力端子２０ｂには、制御回路１４から出力されるハイレベルの制御信号が入力されている。

制御回路１４は、負荷ＲＬ１０を動作させる場合には、論理積回路２０に対してハイレベルの制御信号を出力し、また、その制御信号が出力されてから予め設定された所定時間経過後に、ＦＥＴ１６および１７のゲートに対してハイレベルの制御信号をそれぞれ出力する。制御回路１４から論理積回路２０の入力端子２０ｂに対してハイレベルの制御信号が出力された時点では、ＦＥＴ１６および１７はそれぞれオフ状態であることから、増幅アンプ１５からの出力はローレベルになっており、従って、コンパレーター１８の出力もローレベルになっている。コンパレーター１８の出力がローレベルであることから、論理否定回路１９からはハイレベルの信号が論理積回路２０の他方の入力端子２０ａに入力される。これにより、論理積回路２０の出力はハイレベルとなり、ゲート駆動回路１３からは、所定の電圧が出力されて、その電圧がＨＦＥＴ１１のゲートに印加される。ＨＦＥＴ１１のゲートに所定の電圧が印加されると、ＨＦＥＴ１１はオン状態となり、負荷ＲＬ１０に対して電源電圧ＶＢＢが印加される。

これに対して、制御回路１４が論理積回路２０に対してローレベルの制御信号を出力することにより、あるいは、増幅アンプ１５から出力される電圧が設定電圧ＶＲＥＦよりも高くなりコンパレーター１８の出力がハイレベルになって論理否定回路１９からのローレベルの制御信号が出力されることにより、論理積回路２０の出力がローレベルになると、ゲート駆動回路１３からは所定の電圧が出力されず、ＨＦＥＴ１１はオフ状態になる。これにより、負荷ＲＬ１０に対する電源電圧ＶＢＢの印加が遮断されることになる。

このような構成の電流検出装置では、負荷ＲＬ１０に対して電源電圧ＶＢＢを印加するために、制御回路１４は、論理回路１２における論理積回路２０の一方の入力端子２０ｂに対してハイレベルの信号を出力する。この場合、制御回路１４は、スイッチング素子である高耐圧のＦＥＴ１６および１７をそれぞれ動作させるための制御信号を出力せず、従って、ＦＥＴ１６および１７はいずれもオフ状態になっていることから、増幅アンプ１８からはローレベルの信号が論理回路１２の論理否定回路１９に出力され、従って、論理否定回路１９からはハイレベルの信号が論理積回路２０の他方の入力端子２０ａに出力されている。その結果、論理積回路２０の各入力端子２０ａおよび２０ｂにハイレベルの信号が入力されることにより、論理積回路２０の出力はハイレベルになり、ゲート駆動回路１３にハイレベルの制御信号が出力される。ゲート駆動回路１３は、このハイレベルの制御信号によって、所定電圧の制御信号をＨＦＥＴ１１のゲートに出力する。これにより、ＨＦＥＴ１１がオン状態になり、電源電圧ＶＢＢが負荷ＲＬに印加される。

制御回路１４から論理回路１２にハイレベルの制御信号が出力されて所定時間が経過すると、制御回路１４は、高耐圧のＦＥＴ１６および１７のゲートに対してハイレベルの制御信号をそれぞれ出力する。これにより、ＦＥＴ１６および１７は、それぞれオン状態になり、ＨＦＥＴ１１におけるソースの電圧およびドレインの電圧が、増幅アンプ１５の各入力端子１５ａおよび１５ｂにそれぞれ入力される。増幅アンプ１５は、入力されるＨＦＥＴ１１のドレイン−ソース間の電圧を増幅して、コンパレーター１８の一方の入力端子１８ａに出力する。

コンパレーター１８の他方の入力端子１８ｂには設定電圧ＶＲＥＦが入力されており、コンパレーター１８は、増幅アンプ１５から出力されるＨＦＥＴ１１のドレイン−ソース間の電圧を設定電圧ＶＲＥＦと比較する。そして、ＨＦＥＴ１１のドレイン−ソース間の電圧が設定電圧ＶＲＥＦよりも低い場合には、ＨＦＥＴ１１のドレイン−ソース間の電流が過電流ではなく正常状態であることから、ローレベルの信号を論理回路１２の論理否定回路１９に出力する。論理否定回路１９は、入力されるローレベルの信号を反転して論理積回路２０に出力する。これにより、論理積回路２０の各入力端子２０ａおよび２０ｂにはハイレベルの制御信号が継続して入力されることになり、論理積回路２０からはハイレベルの制御信号がゲート駆動回路１３に出力され、ゲート駆動回路１３は、引き続き、所定の電圧を出力して、ＨＦＥＴ１１をオン状態に制御する。これにより、負荷回路１０には、電源電圧ＶＢＢが継続して印加される。

このようにして、負荷ＲＬ１０に電源電圧ＶＢＢが印加されている状態において、負荷回路１０に対して過電流が流れると、その過電流によって、ＨＦＥＴ１１のドレイン電圧およびソース電圧が変化する。これにより、ＦＥＴ１６および１７を介して増幅アンプ１５の各入力端子１５ａおよび１５ｂに入力されるＦＥＴ１１のドレイン−ソース電圧が増加する。そして、増幅アンプ１５から出力される電圧が、コンパレーター１８に入力される設定電圧ＶＲＥＦよりも高くなると、コンパレーター１８の出力がハイレベルとなり、論理回路１８における論理否定回路１９からの出力がローレベルになる。これにより、論理積回路２０の出力はローレベルとなり、ゲート駆動回路１３からの出力もローレベルとなってＨＦＥＴ１１がオフされる。これにより、負荷ＲＬ１０に対する電源電圧ＶＢＢの印加が遮断され、負荷ＲＬ１０に過電流が流れることが防止される。

このように、本発明の電流検出装置では、負荷ＲＬ１０に対する過電流として設定された設定電圧値ＶＲＥＦと、ＨＦＥＴ１１のドレイン−ソース電圧とを比較して、負荷ＲＬ１０に対する過電流が生じているかを検出し、その検出結果に基づいて負荷１０に印加される電圧を遮断するようになっているために、負荷ＲＬ１０が過電流によって破壊されたり、損傷するおそれがない。しかも、負荷ＲＬ１０に対する電源電圧ＶＢＢの印加を制御する制御素子としてワイドギャップ半導体をベースにしたＨＦＥＴ１１を用いることによって、負荷ＲＬ１０に対する過電流を、動作環境温度に影響されることなく、高精度で測定することができる。

ワイドギャップ半導体をベースにしたＨＦＥＴ１１のＶ_ＤＳ−Ｉ_ＤＳ特性を図２に示す。なお、Ｖ_ＤＳはＨＦＥＴ１１のドレイン−ソース電圧、Ｉ_ＤＳはＨＦＥＴ１１のドレイン−ソース電流、Ｖ_ＧはＨＦＥＴ１１のゲート電圧である。図２では、ゲート電圧Ｖ_Ｇ（Ｖ_Ｇ１＞Ｖ_Ｇ２＞Ｖ_Ｇ３＞Ｖ_Ｇ４）が小さい場合には、ＨＦＥＴ１１がオンした直後は、ソース−ドレイン電圧Ｖ_ＤＳが高圧側の飽和特性領域にある。ゲート電圧Ｖ_Ｇが大きくなるにつれて、ドレイン−ソース電流Ｉ_ＤＳが増加し、それに伴い、ドレイン−ソース電圧Ｖ_ＤＳの増加率は減少する。そして、非飽和領域（線形領域）ではオン抵抗も低く、また、この領域では、ドレイン−ソース電圧Ｖ_ＤＳの温度依存性が小さいことから、この非飽和領域（線形領域）の間のドレイン−ソース電圧Ｖ_ＤＳをモニタすることによって、ドレイン−ソース電圧Ｖ_ＤＳの微小な変動に対してドレイン−ソース電流Ｉ_ＤＳの大きな変動を検出することができ、従って、ドレイン−ソース電流Ｉ_ＤＳを高精度で測定することができる。

なお、ＨＦＥＴ１１に印加されるゲート電圧Ｖ_Ｇは、ゲート駆動回路１３から出力されるようになっており、ゲート駆動回路１３は、予め設定された所定のゲート電圧Ｖ_Ｇを出力する。コンパレーター１８の入力端子１８ｂに入力される設定電圧ＶＲＥＦは、ゲート駆動回路１３から出力されるゲート電圧Ｖ_Ｇと、図２の非飽和領域（線形領域）におけるＶ_ＤＳ−Ｉ_ＤＳ特性から得られるオン抵抗に基づいて設定される。

本発明の電流検出装置では、制御回路１４が、論理回路１２に対してハイレベルの制御信号を出力してから、所定時間が経過した時点で、ＦＥＴ１６および１７に対してハイレベルの制御信号を出力するようになっている。このような構成により、ＨＦＥＴ１１に電流が流れ始めた直後において、ＨＦＥＴ１１が飽和領域で高電圧（例えば数百Ｖ）になっていても、その高電圧が増幅アンプ１５に入力されることが防止される。その結果、増幅アンプ１５に高電圧が印加されるおそれがなく、従って、増幅アンプ１５における発熱が抑制されて、増幅アンプ１５内においてオフセット、ドリフト等が発生することが抑制される。これにより、ＨＦＥＴ１１のドレイン−ソース電圧を、さらに高精度で測定することができる。

また、制御回路１４は、ＨＦＥＴ１１がオンした状態で、ＦＥＴ１６および１７のゲートに対して同期したパルス信号を印加することによって、各ＦＥＴ１６および１７を、同期しながらパルス駆動させることも可能である。この場合には、ドレイン−ソース電圧を一定周期でサンプリングすることによって、ドレイン−ソース電流を一定周期でモニタすることができる。

このように、本発明の電流検出装置では、ＨＦＥＴ１１における過電流を高精度で検出することができ、過電流が流れていない状態においてＨＦＥＴ１１がオフされるという誤動作を確実に防止することができる。また、ＨＦＥＴ１１のゲートに所定電圧が印加されないオフ時には、スイッチング素子である各ＦＥＴ１６および１７もオフすることによって、増幅アンプ１５に高電圧が印加されることを確実に防止することができ、従って、増幅アンプ１５に高電圧が印加されることによる発熱を抑制することができる。これにより、増幅アンプ１５の出力が発熱によって経時的に変化すること等を確実に防止することができる。

なお、本実施形態では、増幅アンプ１５の入力端子１５ａおよび１５ｂに、スイッチング素子としてＦＥＴ１６およびＦＥＴ１７をそれぞれ接続する構成としたが、ＨＦＥＴ１１の低圧側であるソースに接続されたＦＥＴ１７を省略しても良い。これにより、回路構成を、より一層簡略化することができる。

また、負荷ＲＬ１０に対する電圧の印加を制御する電界効果トランジスタとしてＨＦＥＴ１１を使用する構成としたが、これに限らず、オン抵抗が動作環境範囲内においてほぼ一定の値を示すＦＥＴを使用するようにしてもよい。

さらには、電界効果トランジスタとしてＨＦＥＴ１１を使用する場合には、ＨＦＥＴ１１と、ＨＦＥＴ１１以外の構成要素とを一体化してモジュール化するように構成してもよい。

＜実施の形態２＞
図３に、本発明の他の実施形態の電流検出装置を示す。この電流検出装置の基本構造は図１に示す電流検出装置と同様になっている。図３に示す電流検出装置では、ＨＦＥＴ１１に流れる微小電流を検出するための端子１１ｂがＨＦＥＴ１１に設けられている。この端子１１ｂには、センス抵抗２１が直列接続されており、センス抵抗２１と接地電位との間にＦＥＴ２３が設けられている。ＦＥＴ２３のゲートには、制御回路１４から出力される制御信号が与えられる。センス抵抗２１の両側の各端子は、増幅アンプ２２の各入力端子にそれぞれ接続されており、この増幅アンプ２２によってセンス抵抗２１に印加される電圧が増幅して出力される。増幅アンプ２２の出力は、制御回路１４に与えられている。その他の構成は、図１に示す電流検出装置と同様である。

このような構成の電流検出装置では、ＨＦＥＴ１１のドレイン−ソース電圧が、図２に示す非飽和領域付近の低電圧の場合には、制御回路１４は、ＦＥＴ２３をオフ状態にする。これにより、図１に示す電流検出装置と同様に、ＨＦＥＴ１１のドレイン−ソース電圧が、コンパレーター１８に予め設定された設定電圧値ＶＲＥＦよりも高くなることによって、ＨＦＥＴ１１がオフ状態とされ、負荷ＲＬ１０に対して過電流が流れることを防止することができる。

これに対して、ＨＦＥＴ１１のドレイン−ソース電圧が高い場合には、制御回路１４は、ＦＥＴ２３をオン状態にして、増幅アンプ２２から出力されるセンス抵抗２１の電圧に基づいて、ＨＦＥＴ１１を制御する。すなわち、増幅アンプ２２から出力される電圧値が、予め設定された所定の電圧値よりも高くなった場合には、制御回路１４は、論理回路１２に対してローレベル信号を出力して、ＨＦＥＴ１１をオフ状態にする。

このように、ＨＦＥＴ１１のドレイン−ソース電圧が低く、ドレイン−ソース電圧の微小な変化に対してドレイン−ソース電流が大きく変化する場合には、増幅アンプ１５およびコンパレーター１８によって、ドレイン−ソース電圧の変化を高精度で検出しているために、図１に示す電流検出装置と同様に、負荷ＲＬ１０に対する過電流を高精度で検出することができ、負荷ＲＬ１０に過電流が流れることを確実に防止することができる。

これに対して、ＨＦＥＴ１１のドレイン−ソース電圧が高い場合には、センス抵抗２１の電圧値に基づいて制御しているために、ドレイン−ソース電圧の変化に対してドレイン−ソース電流の変動が小さく、センス抵抗２１の電圧値の変化に基づいて、負荷ＲＬ１０に過電流が流れることを確実に防止することができる。この場合には、センス抵抗２１には、ＨＦＥＴ１１のドレイン−ソース電圧が高い場合おける微小電流が流れるだけであるので、センス抵抗２１による発熱の影響がほとんどない。さらには、ＨＦＥＴ１１のドレイン−ソース電圧を、ＦＥＴ２３のオン・オフ制御によって、低い範囲から高い範囲にわたって常時検出することができるために、ＨＦＥＴ１１に突発的に過電流が流れるような場合にも、ＨＦＥＴ１１を確実にオフ状態とすることができる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明の電流検出装置は、負荷に対する電圧を制御するために電界効果トランジスタを使用した場合、特に、高パワーワイドギャップ半導体を用いたヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ：Heterojunction Field Effect Transistor）を使用した場合において、高精度で電流を検出することができる。

本発明の電流検出装置の一例を示す回路図である。 ワイドギャップ半導体をベースとしたＨＦＥＴのＶ_ＤＳ−Ｉ_ＤＳ特性を示すグラフである。 本発明の電流検出装置の他の例を示す回路図である。 従来の電流検出装置の一例を示す回路図である。

符号の説明

１ ＨＦＥＴ
２ 論理回路
３ 駆動部
４ 制御回路
５ 増幅器
６ 負荷
１０ 負荷
１１ ＨＦＥＴ
１２ 論理回路
１３ ゲート駆動回路
１４ 制御回路
１５ 増幅アンプ
１６ ＦＥＴ
１７ ＦＥＴ
１８ コンパレーター
１９ 論理否定回路
２０ 論理積回路
２１ センス抵抗
２２ 増幅器
２３ ＦＥＴ

Claims (12)

1. 負荷に印加される電圧を制御する電界効果トランジスタと、
   該電界効果トランジスタのドレイン−ソース間の電圧を増幅するための増幅アンプと、
   該増幅アンプの出力と、前記電界効果トランジスタのドレイン−ソース間のオン抵抗と、該電界効果トランジスタのドレイン−ソース電流が過電流と認められる電流値との積から求められた電圧値とを比較する比較手段と、
   該比較手段の比較結果に基づいて、前記電界効果トランジスタのオン・オフを制御する制御手段とを備えた電流検出装置であって、
   前記増幅アンプにおける高電圧が入力される入力端子に、スイッチング素子が設けられていることを特徴とする電流検出装置。
2. 前記増幅アンプにおける低電圧が入力される入力端子にも、スイッチング素子が設けられていることを特徴とする請求項１記載の電流検出装置。
3. 前記電界効果トランジスタのオン抵抗は、動作環境範囲内においてほぼ一定の値を示すことを特徴とする請求項１記載の電流検出装置。
4. 前記電界効果トランジスタが、ワイドギャップ半導体をベースとして形成されたヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ）であることを特徴とする請求項３記載の電流検出装置。
5. 前記ワイドギャップ半導体は、バンドギャップエネルギーが２．５ｅＶ以上であることを特徴とする請求項４記載の電流検出装置。
6. 前記ワイドギャップ半導体は、ＧａＮ系半導体、ＳｉＣを用いた半導体、炭素を用いた半導体のいずれかであることを特徴とする請求項５記載の電流検出装置。
7. 前記スイッチング素子は電界効果トランジスタであることを特徴とする請求項１記載の電流検出装置。
8. 前記スイッチング素子である前記電界効果トランジスタは高耐圧ＦＥＴであることを特徴とする請求項７記載の電流検出装置。
9. 前記電界効果トランジスタのドレイン−ソース間の電圧に応じて、該電界効果トランジスタを流れる微小電流に基づく電圧を検出する電圧検出手段をさらに有することを特徴とする請求項１記載の電流検出装置。
10. 前記増幅アンプにおける低電圧が入力される入力端子にも、スイッチング素子が設けられており、前記各スイッチング素子である前記電界効果トランジスタのそれぞれは、同一基板上にシリコンプロセスで作成されていることを特徴とする請求項１記載の電流検出装置。
11. 前記各スイッチング素子である前記電界効果トランジスタのそれぞれは、Ｓｉ基板上に１チップ化されていることを特徴とする請求項１０記載の電流検出装置。
12. 前記ワイドギャップ半導体と、該ワイドギャップ半導体以外の部分とが一体形成されたモジュールであることを特徴とする請求項３記載の電流検出装置。

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