JP2000509933A - 短絡検出器を有するパワーデバイス - Google Patents

Abstract

(57)【要約】 パワーデバイス回路は、給電線(1)と帰線(2)との間における負荷（ＬＤ）と直列のパワー半導体デバイス（ＭＰＷＲ）と、負荷（ＬＤ）が短絡しているかどうかを確かめる短絡検出器（Ｒ１，Ｒ２，---Ｒ１’，Ｒ２’，--ＣＰ）とを具えている。短絡検出器は、比較器（ＣＰ）を具えていることによってパワーデバイス（ＭＰＷＲ）と負荷（ＬＤ）との間の対帰線供給電圧（Ｖbg）の配分量を調べる。比較器（ＣＰ）はパワーデバイスと負荷との間の直列ノード(11)に結合される第１入力端子（＋）及び給電線と帰線（１と２）との間に結合されて、対帰線供給電圧（Ｖbg）の予定関数である電圧供給信号（Ｖbg’）を供給する回路手段（Ｒ１，Ｒ２，---Ｒ１’，Ｒ２’，---）からの第２入力端子（−）を有している。検出器（ＳＣ）は、直列ノード(11)における電圧（Ｖdl）を対帰線供給電圧（Ｖbg）の予定関数の電圧供給信号と比較することによって、短絡があるか、ないかを示す出力信号を供給する。好ましくは、ピンチ抵抗（Ｒ１，Ｒ２）又は電圧クランプ（ＺＤ）を回路手段（Ｒ１，Ｒ２，---Ｒ１’，Ｒ２’，---）と一緒に用いて、比較器（ＣＰ）に入力する対帰線供給電圧（Ｖbg）の予定関数の電圧が対帰線供給電圧（Ｖbg）の大きさで変化するようにする。このような手段により、低い対帰線供給電圧よりも高い対帰線供給電圧（Ｖbg）にて低い割合の対帰線供給電圧（Ｖbg）を入力させることができる。

Description

【発明の詳細な説明】 短絡検出器を有するパワーデバイス 本発明は短絡検出器を有するパワー半導体デバイスを具えている、例えば自動 車のスイッチングアプリケーションのパワーデバイス回路に関するものである。 パワー半導体デバイスは、例えば絶縁ゲート電界効果トランジスタ（以後“ＭＯ ＳＦＥＴ”と称する）、絶縁ゲートバイポーラトランジスタ（以後“ＩＧＢＴ” と称する）又はバイポーラトランジスタとすることができる。短絡検出器は、デ バイスの負荷が短絡しているかどうか、例えば、パワー半導体デバイスが作動さ せるランプ又はバルブが短絡状態になった場合に、対帰線供給電圧の大部分が直 接パワー半導体デバイスの両端間に直接かかるかどうかを確かめる働きをする。 短絡検出法として主として２通りの策が既に提案されており、これらの策はい ずれもパワー半導体デバイスＭＰＷＲをターン・オンさせた後しばらくして、例 えば１５０μｓのような時点に使用可能とする負荷電圧検出器を伴なうものであ る。こうした２通りの策を図７ａ及び図７ｂに示してあり、これらの図における 回路ブロックＳＣ’は短絡検出器を示している。 （ａ）Ｖbl(to)検出器（図７ａ） この方法では、バッテリの給電線１と負荷端子１１との間におけるパワーデバ イスＭＰＷＲ間の電圧降下Ｖblを基準回路ＲＥＦからの一定のしきい値電圧Ｖbl (to)と比較する。代表的な１２ボルトの自動車用システムではＶbl(to)を約６〜 １０ボルトに設定したりする。パワーデバイス間の電圧降下Ｖblが低く、Ｖbl(t o)以下のままである場合には、負荷Ｒ_Lは正常と見なせるが、電圧降下ＶblがＶb l(to)以上となる場合には、負荷Ｒ_Lは短絡していると見なせる。正常と短絡状態 との間の転換部を表わす負荷抵抗値は次式によって与えられる。 Ｒload＝（Ｖbg−Ｖbl(to)）／Ｉload ここに、Ｉloadは高−側パワーデバイスＭＰＷＲの出力電流であり、Ｖbgは給電 線１と帰線２との間の対接地バッテリ電圧である。 この方法には次のように問題がある。 （ｉ）「短絡」負荷抵抗値がバッテリ電圧Ｖbgとパワーデバイスの出力電流Ｉlo adとに強力に依存する関数となるのに対し、エンドユーザは短絡によって負荷抵 抗Ｒloadが一定値（例えば１０ｍオーム）になると考えがちである。 （ii）Ｖbg＜Ｖbl(to)となる低いバッテリ電圧の場合には「短絡」状態を検出で きない。従って、その診断機能部が不作動となり、過剰温度でシャットダウンす るような他の保護機能部に頼らざるを得ない。デバイスＭＰＷＲはかなりの時間 大量の電力を消費し続けて、システム全体又はモジュールに許容できない温度上 昇をまねくことになる。 （iii）この形態の最も簡単な検出器ＳＣはＶbl(to)の値を決定するのにアバラ ンシェダイオードを用いているが、これらのダイオードは初期のアバランシェ電 圧でかなりのプロセス変動を呈しがちで、しかも動作中に劣化してしまう。 このような検出回路は、しきい値電圧Ｖbl(to)を物理的に発生させる必要があ る。 （ｂ）Ｖbl(to)検出器（図７ｂ） この方法では、対接地線負荷電圧Ｖlg、即ち負荷Ｒ_L間に印加される電圧を一 定のしきい値電圧Ｖlg(to)と比較する。代表的な１２ボルトの自動車用システム は、Ｖlg(to)を約２〜６ボルトに設定したりする。負荷Ｒ_L間の電圧Ｖlgが上昇 しており、Ｖlg(to)以上のままである場合には、負荷は正常と見なされるが、負 荷Ｒ_L間の電圧ＶlgがＶlg(to)以下となる場合には、負荷Ｒ_Lは短絡していると見 なされる。正常と短絡状態との間の転換部を表わす負荷抵抗値は次式によって与 えられる。 Ｒload＝Ｖlg(to)／Ｉload この方法には次のような問題がある。 （ｉ）Ｖbg＜Ｖlg(to)となる低い対接地バッテリ電圧の場合に、負荷の実際の本 質に無関係に負荷が常に短絡状態にあると決められてしまう。従って、正規の動 作条件にとって有効なＶlg(to)の値が適切な低いバッテリ電圧の機能性を除外し がちである。 （ii）高いバッテリ電圧Ｖbgに対しては、負荷Ｒ_L間に数ボルトの電圧が発生す る場合に、短絡として検出しないで極めて高い電力消費をまねくことになる。こ の場合には、過剰温度によりシャットダウンするような他の保護機能部に頼らざ るを得ない。デバイスＭＰＷＲはかなりの時間にわたり大量の電力を消費し続け て、システム全体又はモジュールに許容できない温度上昇をまねくことになる。 （iii）この場合にも物理的な電圧しきい値を必要とする。 米国特許明細書ＵＳ−Ａ−４，９２９，８８４（本出願人の参照番号ＰＨＢ３ ３３６３）には、パワー半導体デバイス用の様々なモニタ及び／又は保護回路、 例えば温度検知回路及び短絡検出回路が開示されている。このＵＳ−Ａ−４，９ ２９，８８４の全内容を参考資料としてここに含めるものとする。特に、ＵＳ− Ａ−４，９２９，８８４には、負荷端子と接地端子との間に接続した２つの抵抗 から成る分圧器を具えている短絡検出回路が開示されている（ＵＳ−Ａ−４，９ ２９，８８４の図１１）。斯かる分圧器の出力は電流ミラーに供給され、且つ処 理されて、パワー半導体デバイスがオンしている際に斯かる出力が（負荷間の高 電圧の代わりに）低くなる場合にターンオフ信号をパワーデバイスに供給する。 ＵＳ−Ａ−４，９２９，８８４の短絡検出器は本願の図７ｂに示した前記第２の 方法の特別な形態のものである。この米国特許の図１１の回路におけるしきい値 電圧Ｖlg(to)はトランジスタＴ１１７のしきい値Ｖgsによって逓倍される分圧比 （ＲＤ２０＋ＲＤ２１）／ＲＤ２１によって物理的に決定される。Ｔ１１７のし きい値Ｖgsは電流ミラー４０２のミラー比、端子１１６及びＲＤ２３におけるＶ lowの値及び後続するＴ１１９〜Ｔ１２０のインバータのしきい値にも依存する 。従って、ＵＳ−Ａ−４，９２９，８８４の図１１の回路におけるしきい値電圧 Ｖlg(to)は、製造プロセスに依存する幾つかのファクタ、特にＴ１１７のＶgsの しきい値及びＲＤ２３の抵抗値によって左右される。 本発明の目的は、本願の図７ａ及び図７ｂを参照して説明したような以前の主 要な２通りの方法の欠点をなくすか、又は少なくともその大部分をなくす新規な 方法に基づく短絡検出器を有するパワー半導体デバイスを提供することにある。 本発明は、給電線と帰線との間における負荷と直列のパワー半導体デバイス及 び前記負荷が短絡しているかどうかを確かめる短絡検出器を具えており、回路の 作動中に給電線と帰線との間に対帰線供給電圧を供給するパワーデバイス回路に おいて、前記短絡検出器に比較器を設けることにより前記デバイスと前記負荷と の間の対帰線供給電圧の配分量を検査し、前記比較器が前記デバイスと前記負荷 との間の直列ノードに結合された第１入力端子及び前記給電線と前記帰線との間 に結合されて、前記対帰線供給電圧の予定関数である電圧供給信号を供給する回 路手段からの第２入力端子を有し、前記直列ノードにおける電圧を前記対帰線供 給電圧の予定関数と比較することによって、短絡があるか、ないかを示す出力信 号を前記比較器が供給するようにしたことを特徴とするパワーデバイス回路にあ る。 本発明は、短絡を検出するのに、パワーデバイスと負荷との間の対接地供給電 圧の配分量を検査するようにして、或る絶対的なしきい値比較電圧を発生する必 要性をなくすことにより、検出器の精度及び長期安定性を改善する新規な方法を 提供する。従って、図７ａ及び図７ｂの以前提案されたものとは異なり、独立し て物理的に決定する電圧と比較することがない。その代わり、本発明によれば、 直列ノードの電圧を印加電圧の予定関数の電圧と単に比較する。図７ａの回路と は異なり、本発明による回路は極めて低い供給電圧に対しても短絡負荷を指示す ることができる。図７ｂの回路とも異なり、本発明による回路は正規の負荷の場 合に、極めて低い供給電圧でも適切に作動させることができる。 本発明は特に、自動車のスイッチングアプリケーションにて生じ得るバッテリ 条件及び短絡のタイプに対処するのに有効である。従って、電圧供給はバッテリ 、例えば自動車回路における高圧給電線に結合される自動車用バッテリからとす ることができる。基準電位にある帰線は通常「接地」線と称されるが、これは実 際には、例えば自動車回路にて知られているように、大地電位に対するバイアス レベルとすることができる。以下の説明を簡単にするように、ここでは対帰線供 給電圧を“Ｖbg”と称し、パワー半導体デバイスと負荷との間の直列ノードにお ける電圧を“Ｖdl”と称する。 本発明による特に有利な好適例によれば、回路手段によって取り出されるＶbg の予定関数の電圧が、低い大きさのＶbgにおけるよりも高い大きさのＶbgにて低 い割合いのＶbgを比較器へ入力するように、Ｖbgの大きさに応じて変化するよう にする。こうして、Ｖdl用の可変検出しきい値をＶbgの関数となるようにする。 図７ｂの回路とは異なり、本発明による斯種の回路を有するパワーデバイス間の 最大許容電圧（従って、パワーデバイスにおける電力消費）は高いＶbgの値で急 激には上昇し続けないで、その代りに許容安全値にて平らになるようにすること ができる。電圧を制限又はクランプするのにピンチ抵抗及び／又ははツェナーダ イオードを用いることができる。比較器の入力を１個以上の抵抗分圧器から取り 出す場合には、電圧の制限／クランピングによって分圧比を変えて、Ｖbgのフル レンジの値、例えば５〜５０Ｖのバッテリ電圧全体にわたり、短絡を確実且つ安 全に検出し、短絡負荷から保護することができる。 本発明の他の好適例は、パワー半導体デバイスと、該デバイスの負荷が短絡し ているかどうかを確かめる検出器とを具えているパワーデバイス回路において、 短絡検出器が、ＶblをＶbgの予定関数と比較することによって、パワーデバイス と負荷との間のＶbgの配分量を検査し、比較器に入力されるＶbgの割合が低いＶ bgにおけるよりも高いＶbgにて低くなるようにする。 給電線と帰線との間に結合させた回路手段による電圧供給信号の供給に関して は、この電圧供給信号の大きさをＶbgの大きさよりも小さくするのが普通である 。従って、この大きさの電圧供給信号の方が、パワー半導体デバイス及び／又は その負荷から取り出される電圧信号との比較にとっては、Ｖbgを比較器の入力端 子へ供給するよりもコンパチブルである。下記に説明するように、既知の構成の 回路素子を適当に用いることによってＶbgの様々な関数を取り出すことができる 。 電圧供給信号をＶbgの或る予定した関数として提供する回路手段は給電線と帰 線との間に直列に結合した第１及び第２抵抗を有する抵抗分圧器で構成すること ができる。第１抵抗と第２抵抗との間の直列ノードは、Ｖbgの予定した少量電圧 分を供給すべく比較器の第２入力端子に結合させることができる。比較器の第１ 入力はパワーデバイスと負荷との直列ノードから直接取り出すことができる。こ れにより回路が極めて簡単となる。しかし、高いパーホーマンスを呈する回路を 設計するには、比較器の第１入力も抵抗分圧器から取り出すのがよい。従って、 例えば、電圧供給信号をＶbgの予定関数として取り出す回路手段を、２つの並列 アームを有する抵抗分圧ネットワークで構成し、第１アームがＶbgの予定少量電 圧分を供給する第１及び第２抵抗を具え、且つ第２アームが給電線とパワーデバ イス及び負荷間の直列ノードとの間に直列に結合させた第３及び第４抵抗を具え 、第３抵抗と第４抵抗との間の直列ノードを比較器の第１入力端子に結合させる ようにすることができる。 従って、本発明による短絡検出器は、抵抗値が電圧に応じて増加するピンチ抵 抗から成る抵抗分圧器及び／又は抵抗ネットワークで構成して、低い電圧値にお けるよりも高い電圧値にて低い電圧少量部が比較器に入力されるようにすること ができる。パワー半導体デバイスを、ＤＭＯＳ技法を用いて形成されるＭＯＳＦ ＥＴ又はＩＧＢＴとする場合には、これらのピンチ抵抗はトランジスタ本体への 軽ドープのドーピング段を用いて容易に形成することができる。各ピンチ抵抗は 反対導電形の領域とのｐｎ接合個所での空乏層及び／又は上に横たわるプレート の下側からの空乏層によって空乏化される一導電形の半導体抵抗領域で構成する ことができる。 短絡検出器は、例えば電流ミラー比較器の第１及び第２アームにおける電圧− 電流変換器で構成することができる。第１アームは給電線と帰線との間に結合さ せ、この第１アームに第１及び第２抵抗から成る抵抗分圧器を含めることができ る。第２アームは給電線とデバイス及び負荷の直列ノードとの間に結合させるこ とができる。電圧リミッタ、例えばツェナーダイオードを第１抵抗と第２抵抗と の間の直列ノードに結合させて、比較器へ入力するＶbgの予定関数を高いＶbgに てクランプ（又は制限）することができる。 短絡検出器は分圧器及び／又はネットワークを比較器と給電線及び／又は帰線 とに結合させるイネーブル分離スイッチを有しているこれらの分圧器及び／又は ネットワークで構成することができる。ネットワークを接続する給電線そのもの を切換自在とし、比較器に分離入力端子を持たせることもできる。 本発明による回路構成並びに（所望される場合の）追加の回路機能部及びそれ らのデバイス構成のものは、ＵＳ−Ａ−４，９２９，８８４及びＵＳ−Ａ−５， ５６３，７６０に記載されているような既知の集積回路技法及び／又はここに開 示したような新規な集積回デバイス構体の技法を用いることによってパワーデバ イスと一緒に集積化することができる。従って、両米国特許明細書ＵＳ−Ａ−４ ，９２９，８８４及びＵＳ−Ａ−５，５６３，７６０は斯種のパワー半導体デバ イスにとって有利な様々なモニタ及び／又は保護回路を開示している。ＵＳ−Ａ −５，５６３，７６０（本願人の参照番号PHB33667）の全内容をここに参照資料 として含めるものとする。 以下添附図面を参照して本発明を実施例につき説明するに、ここに： 図１は本発明によるパワーデバイス回路の一実施例のブロック図であり； 図２は図１の回路における短絡検出器にピンチ抵抗を含む一例の回路図であり ； 図３は対負荷供給電圧Ｖbl用の可変検出しきい値Ｖbl(to)の一例を図２の回路 に対する対接地供給電圧Ｖbgの関数としてプロットした特性図であり； 図４は図１の回路における短絡検出器にツェナ電圧クランプを含む他の例の回 路図であり； 図５は対負荷供給電圧Ｖbl用の可変検出しきい値Ｖbl(to)の一例を図４の回路 に対する対接地供給電圧Ｖbgの関数としてプロットした特性図であり； 図６ａ〜図６ｆは図１の回路の半導体構成部品（パワーデバイス及び短絡検出 器）を構成する半導体本体のうちの、種々の部分の断面図であって、図１の半導 体回路部品を既知のＤＭＯＳ法を用いて如何にしてパワーＭＯＳＦＥＴ又はＩＧ ＢＴと一緒に集積化し得るかを示している断面図であり； 図７ａ及び図７ｂは短絡検出用に既に提案されており、本発明によるものでは ない主要な２種類の回路の回路図である。 図面は図式的に示したものであって、実寸図示したものではないことに留意す べきである。図６ａ〜図６ｆのデバイス部分の相対寸法及び比率は図面をわかり 易くするために拡大又は縮小寸法にて示してある。 図１のパワーデバイス回路は給電線１と接地点との間に負荷Ｒ_Lと直列にパワ ー半導体デバイスＭＰＷＲを具えている。電力はバッテリＢ、例えば給電線１と 接地点との間に結合される自動車用回路における車両用バッテリから給電するこ とができる。回路における接地点は帰線２における基準電位（０Ｖ）とする。デ バイスＭＰＷＲ、例えばＭＯＳＦＥＴ又はＩＧＢＴは自動車回路におけるスイッ チとすることができる。負荷Ｒ_Lは、例えば自動車回路におけるランプとするこ とができる。図１の回路では、負荷Ｒ_LがデバイスＭＰＷＲの出力端子（負荷端 子ＬＴ）と帰線２との間に結合されている。従って、図１の回路のデバイスＭＰ ＷＲは所謂「高−側スイッチ」(“High-Side Switch”)ＨＳＳであり、これは負 荷Ｒ_Lの接地側（０Ｖ）と云うよりもむしろ、高電圧側（Ｖ_B）に位置している。 「対接地供給電圧」Ｖbg、「対負荷供給電圧」Ｖbl及び「対接地負荷電圧」Ｖlg とは、図１の回路に示した各接続点間の電圧のことである。 パワー半導体デバイスＭＰＷＲのスイッチング動作を制御するための半導体論 理制御回路ＬＣＣはパワーデバイスＭＰＷＲと一緒に集積化する。この制御回路 ＬＣＣは、図１における輪郭線ＨＳＳ内に含めて示してあるように、デバイスＭ ＰＷＲのデバイスパッケージ内に含める。ＨＳＳパッケージは、パワーデバイス ＭＰＷＲの主電極に結合させた給電端子ＢＴ及び負荷端子ＬＴと回路ＬＣＣによ ってパワーデバイスＭＰＷＲの制御電極に結合させた入力端子ＩＴと、接地端子 ＧＴと、パワーデバイスＭＰＷＲの動作状態を示す（オプションの）状態端子Ｓ Ｔとを有している既知の５−端子タイプのものとする。 制御回路ＬＣＣは、例えばＵＳ−Ａ−４，９２９，８８４に開示されている有 利な方法でデバイスＭＰＷＲと一緒にモノリシックに集積化することができる。 この場合には、制御回路ＬＣＣの低電圧半導体部品をＨＳＳ内にて発生されると 共に、給電線１に結合させた高圧給電端子ＢＴの電圧に対して調整される低電圧 の供給電圧Ｖlowにより作動させることができる。 制御回路ＬＣＣは、本発明による短絡検出器ＳＣ並びに、例えば温度検知用の 既知のモニタ及び保護回路を含んでいる。短絡検出器ＳＣは、負荷が短絡してい るか、否か、例えばデバイスＭＰＷＲによって作動させた負荷Ｒ_Lが短絡状態と なった場合に、例えば対接地供給電圧Ｖbgの大部分が直接パワー半導体デバイス ＭＰＷＲ間にかかるかどうかを確かめる。検出器ＳＣの出力信号ｓｃは制御回路 ＬＣＣにより既知の方法にて用いられて、デバイスＭＰＷＲの動作を制御し、且 つ状態端子ＳＴに適当な状態信号を与える。検出器ＳＣは、制御回路ＬＣＣの入 力端子ＩＴ及び内部ノードにおける信号から制御回路ＬＣＣにて既知の方法で論 理的に取り出されるイネーブル信号ｅｎｂによって使用可能状態にすることがで きる。 本発明によれば、図１の短絡検出器ＳＣがデバイスＭＰＷＲと負荷Ｒ_Lとの間 のＶbgの配分量を、給電線１と帰線２との間に結合されて、電圧供給信号をＶbg の予定した関数として取り出す回路手段（Ｒ１，Ｒ２，---，Ｒ１’，Ｒ２’--- -図２及び図４参照）と、デバイスＭＰＷＲと負荷Ｒ_Lとの間の直列ノード１１に 接合される第１入力端子（＋）及び回路手段（Ｒ１，Ｒ２，---，Ｒ１’，Ｒ２ ’----）に結合される第２入力端子（−）を有する比較器（ＣＰ，図２及び図４ 参照）とによって調べるようにする。このようにして、給電線１と負荷Ｒ_Lとの 間の電圧ＶblをＶbgの予定関数と比較して、短絡があるかないかを示す出力信号ｓｃ を発生させるようにする。この短絡検出回路は、ターン・オン後しばらくし て、スイッチＨＳＳが所定の負荷Ｒ_Lを駆動すべく制御していたかどうか、又は 負荷Ｒ_Lを「短絡負荷」として見なすべきかどうかを決める新規な方法である。 後者の場合には、パワーデバイスＭＰＷＲを迅速にターン・オフさせて熱応力を 低減させたり、及び／又は診断信号を発生させて、アプリケーションモジュール 及び／又はエンドユーザに警告したりすることができる。 図２の特定実施例に示した回路手段は、２つの並列アームにピンチ抵抗Ｒ１， Ｒ２，Ｒ３，Ｒ４を有している整合させた抵抗分圧器の回路網を具えている。第 １アームは、給電線１と帰線２との間に直列に結合されて、Ｖbgの所望な予定少 量電圧分を供給する第１及び第２抵抗Ｒ１及びＲ２を具えている。第２アームは 給電線１とデバイスＭＰＷＲ及び負荷Ｒ_Lの直列ノード１１との間に直列に結合 された第３及び第４抵抗Ｒ３及びＲ４を具えている。抵抗Ｒ３とＲ４との間の直 列ノード１２は比較器ＣＰの第１入力端子（＋）に結合されるのに対し、比較器 ＣＰの第２入力端子（−）は抵抗Ｒ１とＲ２との間の直列ノード１３に結合され ている。抵抗Ｒ１〜Ｒ４は、低い値のＶbgにおけるよりも高い値のＶbgにて低い 割合のＶbgを比較器ＣＰへ入力して、Ｖblに対する可変検出しきい値Ｖbl(to)を Ｖbgの関数として供給するように、電圧に応じて増大する抵抗値を有するピンチ 抵抗とする。 この短絡検出に対する新規の検出法はアバランシェダイオードの如き、絶対的 なしきい値の必要性をなくし、従って検出器の精度及び長期安定性が改善される 。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は、かなりのＪ−Ｆｅｔピンチオフを呈すべく設 計し、これにより分圧比を変えて、例えば５〜５０ボルトのようなバッテリ電圧 のフルレンジがかかる短絡負荷を確実に且つ安全に検出して、短絡負荷からの保 護をすることができる。 回路はＶbgの関数である可変検出しきい値Ｖbl(to)、即ちＶbl(to)＝ｆ（Ｖbg ）を有効に発生する。これは本発明の図２の実施例の必須事項である。例えば、 低いＶbgでは実効しきい値Ｖbl(to)をＶbgの２／３に設定することができるが、 高いＶbgでは、実効しきい値Ｖbl(to)を、例えばＶbgの２／５に増やすに過ぎな い。図２のピンチ−抵抗ネットワークで達成し得るこのタイプの特性の一例を図 ３に示してある。 先の提案の図７ａのものとは異なり、本発明による図２のタイプの回路でのパ ワーデバイスＭＰＷＲ間に許容される最大電圧Ｖbl（及びこのデバイスでの電力 消費）は、図７ｂの回路とは異なり、高いＶbgの値にて急激には上昇し続けない で、その代わりに、許容最大電圧が許容安全値にて平らになるようにする。本発 明による図２のタイプの回路では、印加電圧の簡単な関数を代わりに用いるため 、図７ａ及び図７ｂの先の提案とは異なり、独立した物理的に決められる電圧と 比較することがない。 図２に示した好適回路の実施例では、Ｒ３及びＲ４が、Ｖblを一般的な精度の （例えば、ＣＭＯＳ）比較器で比較するのに好適なレベルにまで下げる分圧器を 形成し、Ｒ１及びＲ２もＶbgに対して同様な分圧器を形成し得るようにする。Ｒ ３／（Ｒ３＋Ｒ４）に対するＲ１／（Ｒ１＋Ｒ２）の比が図３におけるＶbgの関 数に対するＶbl(to)の初期勾配を決定する。 Ｒ１〜Ｒ４の抵抗本体は、反対導電形のバルク領域１００ｂ（Ｎ_-）内に形成 されて、バッテリに接続されるバルク領域１００ｂ（Ｎ_-）に対してかなりのＪ −Ｆｅｔピンチオフを与える比較的導電率の低い抵抗領域２５（Ｐ）を有するバ ルクデバイスとして形成することができる（図６ｄ参照）。これらの抵抗には、 給電線１に接続されて抵抗領域２５に別のＭＯＳ空乏効果をもたらす頂部プレー ト５０（例えば、ポリシリコン製）を設けることもできる。しかし、この頂部プ レート５０は、特性を直線的なものとしなければならない場合には最大の負荷抵 抗端子に接続することもできる。 アイソレーションＭＯＳＴのＭ１〜Ｍ４は、ＨＳＳのパワーデバイスがターン ・オフする場合に、電流が抵抗Ｒ１〜Ｒ４に流れるのを阻止して、このオフ状態 ではバッテリから極めて僅かな漏れ電流しか引き出されないようにする。ＨＳＳ のパワーデバイスがターン・オンした後には、ＭＯＳＴのＭ１〜Ｍ４がそれらの ゲート電極のイネーブル信号ｅｎｂの印加によりターン・オンする。好適実施例 では、Ｍ１及びＭ２が抵抗ネットワークＲ１，Ｒ２，Ｒ３，Ｒ４をバッテリから 隔離すると共に、Ｍ３及びＭ４が分圧器のタップを比較器ＣＰから隔離する。 上述したようなＶbgの関数に対するＶbl(to)を用いることにより次のような利 点が得られる。低いバッテリ電圧での機能性及び短絡検出を維持するも、バッテ リ電圧Ｖbgが増えた場合に、許容電力消費量は左程大きくは増えない。このよう にするピンチオフ抵抗法によれば、どんな場合であろうと、即ちバッテリ電圧Ｖ bgが低い値でも、優れた精度を呈し、またＶbgの高い値での許容電圧消費量の増 加も抑えられる。 殆ど全ての実際の事態に対して、短絡負荷を検出して、ＨＳＳのパワーデバイ スを迅速にターン・オフさせて、このパワーデバイスや、モジュールや、配線の 加熱を最小にする・ 他の検出器と同じように、検出器ＳＣは、ＨＳＳを適切にターン・オンさせて 、負荷を駆動させるのに充分な時間をとれるようにターン・オン開始後しばらく の間不作動とすべきである。この図２の回路の例では、比較器ＣＰそのものの出 力を、イネーブル信号ｅｎｂがまだアクティブでない遅延期間中強制的に不作動 のままとすることができる。このための遅延回路及びロジックは既知のものとす ることができる。 本発明による図２のタイプの回路はもっと簡単な形態の回路に変形することも できる。この簡単な回路でも、Ｖbgの予定した関数の電圧を比較器の一方の入力 （−）として与えるために抵抗分圧器（例えば、抵抗Ｒ１及びＲ２）を有してい る。しかし、この簡単な変形例では、比較器の他方の入力（＋）をパワー半導体 デバイスＭＰＷＲと、その負荷Ｒ_Lとの直列ノード１１から直接取出す電圧とし 、即ちＲ４を０オームとする。図２のこの変形例では、Ｒ３及びＭ２を省いたり 、比較器ＣＰの入力端子（＋）及び（−）におけるＭ３及びＭ４を省いたりする こともできる。 検出しきい値Ｖbl(to)をＶbgの関数とするコンセプトは図３に示したようなピ ンチオフスタイルの曲線に限定されるものではない。様々な回路構成で、例えば 平滑曲線の代わりに１つ以上の急激な、又はステップ状の遷移部を有する直線又 は曲線とし得る様々な他の関数を用いることができる。従って、例えば、図５に 示すような直線的なカット・オフ関数を用いたり、又は例えば次式によって表さ れるような直線のオフセット関数を用いたりすることができる。 Ｖbl(to)＝ｍ・Ｖbg＋ｃ ここに、ｍは線形勾配であり、ｃはオフセットである。 図２の短絡検出器ＳＣ及びその単純化した変形例は共に、比較器ＣＰへの入力 であるＶbgの予定少量電圧分が、高いＶbgにおけるよりも低いＶbgにて高くなっ て、図３に示した可変検出しきいＶbl(to)となるように、電圧で増大する抵抗値 を有する抵抗（Ｒ１，Ｒ２等）を用いる。図４は同様な効果を呈するも、非ピン チ抵抗Ｒ１’〜Ｒ３’を有する別の短絡検出回路の構成を示す。この図４の回路 は給電線１と接地線２との間の分圧抵抗Ｒ１’，Ｒ２’と、比較器ＣＰを形成す るＭＯＳＴのＭ１３及びＭ１４から成る電流ミラーとを有している。ＭＯＳＴの Ｍ１３及びＭ１４から成る電流ミラーはUS-A-4,929,884の図１１の回路のトラン ジスタＴ１１６及びＴ１１８の電流ミラーの構成に多少似ているが、本発明によ るこの図４の回路では、検出しきい値Ｖbl(to)がＶbgの強力な関数となるように する。従って、図４の回路では、Ｒ１’及びＲ２’を給電線１と接地線２との間 に（Ｍ１３及びイネーブルＭＯＳＴ Ｍ１を介して）結合させ、且つＭ１４をイ ネーブルＭＯＳＴ Ｍ２及び抵抗Ｒ３’を介してパワーデバイスＭＰＷＲと負荷 Ｒ_Lとの直列ノード１１に結合させる。この図４の回路における抵抗Ｒ’，Ｒ２ ’，Ｒ３’は電流ミラー比較器ＣＰの２つの並列アームにおける電圧−電流変換 器として作動する。Ｒ１’及びＲ３’の抵抗値はＲとするが、Ｒ２’の抵抗値は Ｒ／２とする。一連のツェナーダイオードＺＤの形態の電圧クランプ回路をイネ ーブルＭＯＳＴ Ｍ５を介して給電線１と、Ｒ１’及びＲ２’の直列ノードとの 間に結合させる。従って、図４における比較器ＣＰへの入力である対接地供給電 圧（Ｖbg）の予定少量電圧分は、例えば図５に示すように高いＶbgにてクランプ される。 図６ａ〜図６ｆは、図１，図２及び図４の回路に使用し得る回路部品をＵＳ− Ａ−４，９２９，８８４における方法と似た方法で既知のＤＭＯＳ技法を用いる ことによりパワーＭＯＳＦＥＴ又はＩＧＢＴデバイスＭＰＷＲと一緒に如何にし て集積化し得るかを（半導体本体１００の種々の部分の断面によって）示したも のである。 慣例のＤＭＯＳ技法を用いてｎチャネルエンハンスメント−モードタイプのパ ワーＭＯＳＦＥＴ又はＩＧＢＴデバイスを形成する特定例を示してある。この場 合の半導体本体１００は比較的低濃度にドープしたｎ形のシリコンエピタキシャ ル層１００ｂ（Ｎ_-）を具えており、このエピタキシャル層はＭＯＳＦＥＴ又は ＩＧＢＴデバイスのドレインドリフト領域を形成し、且つエピタキシャル層１０ ０ｂは比較的高濃度にドープしたｎ形（ＭＯＳＦＥＴの場合）又はｐ形（ＩＧＢ Ｔの場合）の単結晶シリコン基板１００ａの上に設けられている。デバイスＭＰ ＷＲの１つのソースセルを図６ａに示してある。 ソースセルは既知のタイプのものであり、これは半導体本体領域１００ｂの一 方の主表面に隣接して、強度にドープしたｎ形（Ｎ₊）ソース領域１７を包含し ているｐ形のトランジスタ本体領域１４を具えている。領域１７と１００ｂとの 間の領域１４の軽ドープ（Ｐ）部分１４ｂにおけるパワーＭＯＳＦＥＴ又はＩＧ ＢＴデバイスの絶縁ゲート１８の下側には導通チャネルがある。ゲート１８はド ープした多結晶シリコン層（ＰＳ）とすることができる。図示のように、セルの ｐ形トランジスタ本体領域１４は寄生バイポーラ作用をなくすためにパワーデバ イスのソース／カソード電極Ｓに対して短くしてある中央の強ドープ（Ｐ＋）補 足領域１４ａも有している。ソース／カソード電極Ｓ及びゲート電極Ｇ（図示せ ず）は、絶縁層３０の頂部に設けられ、適当な接点孔を経てＮ＋ソース領域１７ 及び絶縁ゲート１８にそれぞれ接触させるメタライゼーションｍによって形成す る。ドレイン／アノード電極Ｄは半導体本体１００の他方の主表面上に設ける。 図６ｂはエンハンスモードのｐチャネルＭＯＳＴ、例えばＤＭＯＳ技法を用い て製造し得えるような図２のＭＯＳＴ Ｍ１，Ｍ２，Ｍ３等に対する可能な構成 例を示す。ＭＯＳＴはｐ導電形のソース及びドレイン領域４０及び４１（Ｐ＋接 点領域を有するＰ）を有し、これらのソース及びドレイン領域は、パワートラン ジスタ本体部分１４ａ及び１４ｂに対する軽ドープ（Ｐ）及び強ドープ（Ｐ＋） の双方のｐ形ドーピング段にてＮ_-領域１００ｂの箇所をドーピングすることに より形成する。ポリシリコンＰＳ製のゲートはパワートランジスタのゲート１８ と同じ製造工程にて形成する。メタライゼーションパターンｍの部分はこのｐチ ャネルＭＯＳＴのソース、ゲート及びドレインコネクタを形成する。 図６ｃはエンハンスメントモードのｎチャネルＭＯＳＴ，例えば斯かるＤＭＯ Ｓ技法を用いて製造し得るようなＭＯＳＴに対する可能な構成例を示す。一般に 、ｎチャネル及びｐチャネルの双方のＭＯＳＴは図２の比較器内に用いることが できる。ｎチャネルＭＯＳＴはパワートランジスタ本体部分１４ｂに対する軽ド ープｐ形ドーピング段でＮ_-領域１００ｂの箇所に形成したｐ形領域Ｐ内に形成 する。このｐ形領域Ｐ内には、追加の軽ドープ（Ｎ）のｎ形ドーピング段と、パ ワートランジスタのソース領域１７に対する強ドープ（Ｎ＋）のｎ形ドーピング 段との双方のドーピング工程によってｎ形ソース及びドレイン領域（Ｎ＋接点領 域を有するＮ）を形成する。このｎチャネルＭＯＳＴのポリシリコンＰＳ製のゲ ートはパワートランジスタのゲート１８と同じ製造工程にて形成する。 図６ｄは斯かるＤＯＭＳ技法を用いて製造し得るような、図２のピンチ抵抗Ｒ １，Ｒ２等に対する可能な構成例を示す。このピンチ抵抗領域２５（Ｐ）は、パ ワートランジスタ本体部分１４ｂに対する軽ドープのｐ形ドーピング段にてＮ_- 領域１００ｂの箇所をドーピングすることにより形成する。このピンチ抵抗は、 強ドープのパワートランジスタ本体部分１４ａと同じ製造工程にて形成され、且 つ金属接続部ｍに接触させる接点領域Ｐ＋を有している。ピンチ抵抗は領域１０ ０ｂと一緒に給電線１に接続する頂部プレート５０も有している。このプレート ５０は、パワートランジスタＭＰＷＲのゲート誘電体上のパワートランジスタの ゲート１８と同じ製造工程で抵抗領域２５の上の誘電体膜上のドープしたポリシ リコン（ＰＳ）によって形成する。従って、半導体抵抗領域２５はＭＯＳゲート 効果（プレート５０の下側の半導体表面からの空乏層）によって上から並びにＪ −ＦＥＴ効果（領域１００ｂとのｐ−ｎ接合箇所の空乏層）によって下から空乏 化することができる。プレート５０は領域２５と１００ｂとの間のｐ−ｎの接合 の表面終端部の上方にフィールドプレートとして延在させることもできる。 図６ｅは斯かるＤＭＯＳ技法を用いて製造し得るような、図４のＲ１’，Ｒ２ ’の如き非ピンチ抵抗用の可能な構成例を示す。このような特例例の非ピンチ抵 抗はピンチ抵抗と同じデバイス構造をしており、同じ製造工程にて形成するが、 プレート５０の接続回路が相違している。従って、この特定例における抵抗領域 ２５’（Ｐ）はＮ_-領域１００ｂの箇所をパワートランジスタの本体部分１４ｂ に対する軽ドープのｐ形ドーピング段にてドーピングすることによって形成し、 且つ接点領域Ｐ＋は強度にドープするパワートランジスタ本体部分１４ａと同じ 製造工程にて形成すると共に、これらの接点領域に金属接続部ｍを接触させる。 頂部プレート５０はパワートランジスタＭＰＷＲのゲート誘電体上のパワートラ ンジスタのゲート１８と同じ製造工程にて抵抗領域２５’上の誘電体被膜上のド ープしたポリシリコン（ＰＳ）によって形成する。この非ピンチ抵抗のプレート ５０は、その金属接続部ｍによってこの抵抗の負側の接点に接続する静電スクリ ーンとして作用する。しかし、抵抗領域２５’には領域１００ｂとのｐ−ｎ接合 からの空乏化を最小とするために高めのドーピング濃度を用いることができる。 従って、抵抗領域２５’はＮ_-領域の箇所をパワートランジスタ本体部分１４ａ に対する強ドープのｐ形（Ｐ＋）・ドーピング段にてドーピングすることにより 形成することができる。静電スクリーンとして作用する頂部プレート５０は、こ のＰ＋抵抗領域２５’の上に含めることもできる。さらに、本体１００内にドー プした抵抗領域２５’の代わりに、非ピンチ抵抗Ｒ１’，Ｒ２’等を本体１００ 上の絶縁層の上に薄膜多結晶シリコン抵抗として既知の方法にて形成することも できる。 図６ｆは、制御回路ＬＣＣにおける例えば温度センサの一部を形成するために 斯かるＤＭＯＳ技法を用いて製造し得るようなｎ−ｐ−ｎバイポーラトランジス タＴ用の可能な構成例を示す。Ｎ_-領域１００ｂの箇所はＮ＋接点領域と共にト ランジスタのコレクタ領域を形成する。Ｎ_-領域１００ｂのこの箇所にはパワー トランジスタの本体部分１４ａに対する強ドープ（Ｐ＋）のｐ形ドーピング段に てベース領域Ｂを形成する。このｐ形領域Ｐ＋内に、パワートランジスタのソー ス領域１７に対する強ドープ（Ｎ＋）のｎ形ドーピング段でのドーピングによっ てｎ形エミッタ領域Ｅを形成する。 図６ａは本体１００の主表面に沿って誘起されるチャネル及びゲート１８に対 するプレーナ式のセル構造を示しているが、ＭＯＳＦＥＴ及びＩＧＢＴ用には所 謂「トレンチーゲート」構造の様々な既知の形態のものを用い、絶縁ゲート１８ を領域１００ｂ内の隣接するセル間における半導体本体１００の主表面のトレン チ内に位置させることができる。この場合には、チャネル（トランジスタ本体の 領域１４ｂ内に誘起させる）がトレンチの側壁に沿って垂直方向に延在する。図 １，図２および図４の短絡検出回路を図６ａに示したようなプレーナ構造又は例 えばトレンチ−ゲート構造のパワー半導体デバイスＭＰＷＲと一緒に集積化する ことができることは明らかである。 本発明によるパワーデバイス回路は多数の変更を加え得ることは明らかである 。例えば、図２及び図４の回路の回路要素及びそれらの接続を変更することによ って、しきい値電圧Ｖlg(to)に対する変形関数を得ることができる。図２の回路 のＲ１及びＲ３を非ピンチ抵抗とし、Ｒ２及びＲ４をピンチ抵抗のままとするこ ともできる。Ｒ１−Ｒ４の全てを非ピンチ抵抗とし、ツェナーダイオードＺＤ（ 又はツェナーダイオードのチェーンが、他の形態の電圧リミッタ）をＲ１の両端 間（又は、Ｒ１を分圧抵抗とする場合には、Ｒ１の一部）及び／又は図２の比較 器ＣＰの（−）入力端子に結合させることもできる。図４の回路では、Ｒ２’を ピンチ抵抗とし、Ｒ１’及びＲ３’を非ピンチ抵抗のままとすることができる。 図５の頂部平坦なカット−オフ特性の代わりに、頂部が傾斜又は湾曲するように 回路を機能させることもできる。 図２に示す直列ノード１１（パワーデバイスＭＰＷＲとその負荷Ｒ_Lとの接続 点）は回路素子Ｒ４によって比較器の入力端子に結合されているが、この直列ノ ード１１は前述したように比較器の入力端子に直接結合させることもでき、即ち Ｒ４を省くことができる。本発明による他の回路構成では、比較器へ直列ノード １１における電圧の或る予定した関数の電圧を供給する中間回路手段によって直 列ノード１１を比較器の入力端子に結合させることもできる。このような中間手 段はノード１１における電圧を逓倍する増幅器か、ノード１１の電圧を分圧する 減衰器で構成することができ、ノード１１における電圧の大きさには正又は負の オフセットを与えることもできる。 これらの例を高側スイッチＨＳＳについて説明したが、同じ短絡検出原理は、 パワーデバイスＭＰＷＲを負荷Ｒ_Lの接地側に位置させる低−側スイッチ（ＬＳ Ｓ）にも使用することができる。ＨＳＳの場合には、しきい値電圧をＶbl(to)＝ ｆ（Ｖbg）の代わりにＶlg(to)＝ｆ（Ｖbg）として決定して、パワーデバイスＭ ＰＷＲ間のＶblの代わりに負荷Ｒ_L間の電圧Ｖlgを検出することによって同様な 結果を得ることができる。ＬＳＳの場合も同様な方法で負荷Ｒ_L間の電圧Ｖlg又 はパワーデバイスＭＰＷＲ間の電圧Ｖblをモニタすることができる。 本発明は要するに、上述した及び／又は図面にて例証した新規な特徴を１つ以 上有する特に、パワーデバイス回路及び／又は短絡検出器を提供する。上述した 及び例証した新規な特徴を１つ以上有する特に、パワーデバイス回路及び／又は 短絡検出器を提供する。上述した及び／又は例証した特徴のいずれかを有してい る短絡検出器は上述した及び／又は例認した特徴のいずれかを有しているパワー 半導体デバイスと一緒に集積化することができる。 本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ること は当業者に明らかである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ 【要約の続き】 て、比較器（ＣＰ）に入力する対帰線供給電圧（Ｖbg） の予定関数の電圧が対帰線供給電圧（Ｖbg）の大きさで 変化するようにする。このような手段により、低い対帰 線供給電圧よりも高い対帰線供給電圧（Ｖbg）にて低い 割合の対帰線供給電圧（Ｖbg）を入力させることができ る。

Claims (1)

1. 【特許請求の範囲】 １．給電線と帰線との間における負荷と直列のパワー半導体デバイス及び前記負 荷が短絡しているかどうかを確かめる短絡検出器を具えており、回路の作動中 に給電線と帰線との間に対帰線供給電圧を供給するパワーデバイス回路におい て、前記短絡検出器に比較器を設けることにより前記デバイスと前記負荷との 間の対帰線供給電圧の配分量を検査し、前記比較器が前記デバイスと前記負荷 との間の直列ノードに結合された第１入力端子及び前記給電線と前記帰線との 間に結合されて、前記対帰線供給電圧の予定関数である電圧供給信号を供給す る回路手段からの第２入力端子を有し、前記直列ノードにおける電圧を前記対 帰線供給電圧の予定関数と比較することによって、短絡があるか、ないかを示 す出力信号を前記比較器が供給するようにしたことを特徴とするパワーデバイ ス回路。 ２．前記回路手段によって取り出される対帰線供給電圧の予定関数の電圧が、低 い値の対帰線供給電圧におけるよりも高い値の対帰線供給電圧にて低い割合の 対帰線供給電圧を前記比較器へ入力するように、対帰線供給電圧の大きさに応 じて変化するようにしたことを特徴とする請求の範囲１に記載のパワーデバイ ス回路。 ３．前記回路手段が、前記給電線と前記帰線との間に直列に結合された第１及び 第２抵抗を有する抵抗分圧器を具え、前記第１抵抗と第２抵抗との間の直列ノ ードを前記比較器の第２入力端子に結合させて、前記対帰線供給電圧の予定少 量電圧分を前記比較器の第２入力端子へ供給するようにしたことを特徴とする 請求の範囲２に記載のパワーデバイス回路。 ４．前記比較器の第１入力を前記デバイスと前記負荷との直列ノードから直接取 り出すようにしたことを特徴とする請求の範囲３に記載のパワーデバイス回路 。 ５．前記回路手段が２つの並列アームを有する抵抗分圧器を具え、第１アームが 前記対帰線供給電圧の予定少量電圧分を供給すべく第１及び第２抵抗を具え、 且つ第２アームが前記給電線と前記デバイス及び負荷の直列ノードとの間に直 列に結合された第３及び第４抵抗を具え、該第３抵抗と第４抵抗との間の直列 ノードを前記比較器の第１入力端子に結合させたことを特徴とする請求の範囲 ３に記載のパワーデバイス回路。 ６．前記抵抗を、抵抗値が電圧に応じて増大するピンチ抵抗として、低い電圧値 におけるよりも高い電圧値にて低い割合の電圧が比較器へ入力されるようにし たことを特徴とする請求の範囲３〜５のいずれか一項に記載のパワーデバイス 回路。 ７．前記各ピンチ抵抗が、上に横たわるプレートの下側からの空乏層と、反対導 電形の領域とのｐ−ｎ接合個所における空乏層とによって空乏化される一導電 形の半導体抵抗領域を具えていることを特徴とする請求の範囲６に記載のパワ ーデバイス回路。 ８．前記短絡検出器が、電流ミラー比較器の第１及び第２並列アームに電圧−電 流変換器を具え、前記第１アームを前記給電線と帰線との間に結合させると共 に、該第１アームに第１及び第２抵抗から成る抵抗分圧器を含め、前記第２ア ームを前記給電線と前記デバイス及び負荷の直列ノードとの間に結合させ、且 つ前記第１抵抗と第２抵抗との間の直列ノードに電圧リミッタを結合させて、 前記比較器に入力する前記対帰線供給電圧の予定関数の電圧を高い対帰線供給 電圧にて制限するようにしたことを特徴とする請求の範囲２に記載のパワーデ バイス回路。 ９．前記短絡検出器を前記パワー半導体デバイスと一緒に半導体本体に集積化し たことを特徴とする請求の範囲１に記載のパワーデバイス回路。