JP3679297B2 - 電力供給系 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、車両搭載のバッテリから車両の各部に電力を供給する車両用電力供給系等に好適な電力供給系に係わる。特に電源線の異常電流を検出し、必要に応じて遮断出来る半導体能動ヒューズを有した電力供給系に関する。
【０００２】
【従来の技術】
図１５は、自動車においてバッテリからの電源を選択的に各負荷に供給して、負荷への電力供給を温度センサ内蔵トランジスタＱＦにより制御する場合の過電流制御回路を有した従来の電源線である。図１５に示す従来の過電流制御回路は、出力電圧ＶＢを供給する電源１０１からの電源線がシャント抵抗ＲＳの一端に接続され、その他端に温度センサ内蔵トランジスタＱＦのドレイン端子Ｄが接続されている。更に、温度センサ内蔵トランジスタＱＦのソース端子Ｓには、負荷１０２が接続されている。ここで、負荷１０２としては、自動車のヘッドライトやパワーウィンドウの駆動モータ等々該当する。図１５に示す電源線に用いられている過電流制御回路は、更に、シャント抵抗ＲＳを流れる電流を検出して、温度センサ内蔵トランジスタＱＦの駆動を制御するドライバ７０１と、ドライバ７０１でモニタした電流値に基づいて温度センサ内蔵トランジスタＱＦの駆動信号をオン／オフ制御するＡ／Ｄ変換器７０２及びマイコン（ＣＰＵ）７０３とを備えている。温度センサ内蔵トランジスタＱＦは、トランジスタＱＦの接合温度が規定以上の温度まで上昇した場合には、この温度上昇を内蔵する温度センサが検知し、所定のゲート遮断回路によってトランジスタＱＦのゲート電位を”Ｌ”レベルにし、強制的にトランジスタＱＦをターンオフする過熱遮断機能を備えている。
【０００３】
図１５において、ＺＤ１は温度センサ内蔵トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデバイスＱＭの真のゲートＴＧに過電圧が印加されようとした場合にこれをバイパスさせるツェナーダイオードである。ドライバ７０１は、電流モニタ回路としての差動増幅器７１１，７１３と、電流制限回路としての差動増幅器７１２と、チャージポンプ回路７１５と、マイコン７０３からのオン／オフ制御信号及び電流制限回路からの過電流判定結果に基づき、内部抵抗ＲＧを介して温度センサ内蔵トランジスタＱＦの真のゲートＴＧを駆動する駆動回路７１４を備えて構成されている。シャント抵抗ＲＳの電圧降下に基づき差動増幅器７１２を介して、電流が判定値（上限）を超えたとして過電流が検出された場合には、駆動回路７１４によって温度センサ内蔵トランジスタＱＦをオフ動作とし、その後電流が低下して判定値（下限）を下回ったら温度センサ内蔵トランジスタＱＦをオン動作させる。一方、マイコン７０３は、電流モニタ回路（差動増幅器７１１，７１３）を介して電流を常時モニタしており、正常値を上回る異常電流が流れていれば、温度センサ内蔵トランジスタＱＦの駆動信号をオフすることにより温度センサ内蔵トランジスタＱＦをターンオフする。なお、マイコン７０３からオフ制御の駆動信号が出力される前に、温度センサ内蔵トランジスタＱＦの温度が規定値を超えていれば、温度センサからの信号により、所定の過熱遮断機能が動作し、温度センサ内蔵トランジスタＱＦはターンオフする。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の過電流制御回路を有した電源線にあっては、電流検出を行うために電力の供給経路に直列接続されるシャント抵抗ＲＳを必要とした構成であり、近年の負荷の大電流化により、シャント抵抗の熱損失が無視出来ないため電源線の導通損失が大きいという問題があった。特に大電流を流す電源線においては、過電流制御回路部に冷却装置を設ける必要があった。
【０００５】
又、上述の過熱遮断機能や過電流制御回路を有した電源線は、負荷１０２や電源線にほぼ完全な短絡状態が発生して大電流が流れる場合には機能するが、ある程度の短絡抵抗を持つ不完全短絡などのレアショートを発生して小さい短絡電流が電源線に流れた場合には機能しない欠点があった。このため、電源線を流れる電流をモニタ回路を介してマイコン７０３により異常電流を検出し、これにより温度センサ内蔵トランジスタＱＦをオフ制御するしかなく、このような異常電流に対するマイコン制御による応答性が悪いという事情もあった。
【０００６】
又、シャント抵抗ＲＳやＡ／Ｄ変換器７０２、マイコン７０３等が必要であるため、大きな実装スペースが必要であり、又これらの比較的高価な物品により装置コストが高くなってしまうという問題点もある。
【０００７】
本発明の目的は、上記従来の問題点や事情を解決することにあり、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが発生した場合においても高速応答出来、信頼性及び安全性を高めた電力供給系を提供することにある。
【０００８】
本発明の他の目的は、複数本の中間配線を用いて、その内の一部に短絡箇所が発生すれば、直ちにその中間配線を切り離し、他の中間配線や負荷への影響を回避出来る電力供給系を提供することにある。
【０００９】
本発明の更に他の目的は、一部に断線等の故障が発生しても他の中間配線でカバー出来、信頼性及び安全性を高めるのが容易な電力供給系を提供することにある。
【００１０】
本発明の更に他の目的は、安価且つ簡単に電源を２系統確保することの出来る電力供給系を提供することである。
【００１１】
本発明の更に他の目的は、電源線を流れる異常電流の検出を行うためのシャント抵抗を不要として、導通損失の低く、高効率な電力供給系を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ｍ本（ｍ≧２）の分岐を有する第１配線と、この第１配線のそれぞれの分岐に接続されるｍ個の第１半導体能動ヒューズと、ｍ個の第１半導体能動ヒューズのそれぞれに、それぞれの一端を接続したｍ本の中間配線と、ｍ本の中間配線の他端に、それぞれ接続されるｍ個の第２半導体能動ヒューズと、このｍ個の第２半導体能動ヒューズに、それぞれｍ本の分岐が接続される第２配線とから構成される電力供給系であることである。
【００１３】
ここで、ｍ個の第１半導体能動ヒューズのそれぞれは、第１主半導体素子、第１基準半導体素子、第１比較器及び第１駆動回路とを少なくとも具備する。第１主半導体素子は、第１配線に接続された第１主電極、第１主電極に対向した第２主電極、第１及び第２主電極を流れる主電流を制御する第１制御電極とを有する。更に、第１主半導体素子の第１主電極にカソード領域を、第２主電極にアノード領域が接続された第１寄生ダイオードが、第１主半導体素子中に内在する。又、第１基準半導体素子は、第１主電極、第１制御電極にそれぞれ接続された第３主電極、第２制御電極と、第４主電極とを有する。そして、第１比較器は、第２及び第４主電極間の電圧を比較する。
【００１４】
一方、ｍ個の第２半導体能動ヒューズのそれぞれは、第２主半導体素子、第２基準半導体素子、第２比較器及び第２駆動回路とを少なくとも具備する。第２主半導体素子は、中間配線の他端に接続される第５主電極、第５主電極に対向した第６主電極、第５及び第６主電極を流れる主電流を制御する第３制御電極とを有し、第５主電極にアノード領域を、第６主電極にカソード領域が接続された第２寄生ダイオードを内在する。第２基準半導体素子は、第７主電極、第８主電極及び第４制御電極とを有する。ここで、第８主電極及び第４制御電極は、第６主電極及び第３制御電極にそれぞれ接続されている。そして、第２比較器は、第５及び第７主電極間の電圧を比較する。
【００１５】
そして、ｍ個の第１主半導体素子の第１主電極は、第１配線のそれぞれの分岐に接続される。ｍ個の第１半導体能動ヒューズのそれぞれの第２主電極には、ｍ本の中間配線がそれぞれ接続される。又、第２主半導体素子の第５主電極は、中間配線の他端に接続される。そして、ｍ個の第２半導体能動ヒューズの第６主電極に、第２配線のｍ本の分岐が、それぞれ接続される。
【００１６】
本発明の電源線に用いる第１半導体能動ヒューズは、第１比較器により、第１主半導体素子と第１基準半導体素子の電圧、即ち、第２及び第４主電極間の電圧を比較し、第１駆動回路は、第１比較器の出力を用いて、異常電流発生時には第１主半導体素子をオン／オフ制御して電流振動を生成する。そして、この電流振動の回数を数える、若しく電流振動による半導体チップの温度上昇を検知等の手法により、第１主半導体素子を遮断する。同様に、第２半導体能動ヒューズは、第２比較器により、第２主半導体素子と第２基準半導体素子の電圧、即ち、第５及び第７主電極間の電圧を比較する。第２駆動回路は、第２比較器の出力を用いて、異常電流発生時には第２主半導体素子をオン／オフ制御して電流振動を生成する。そして、この電流振動を利用して、第２主半導体素子を遮断する。
【００１７】
第１及び第２主半導体素子（半導体パワーデバイス）としては、例えば、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳ静電誘導型トランジスタ（ＳＩＴ）が使用可能である。又、エミッタスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合型デバイスや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他の絶縁ゲート型パワーデバイスが使用可能である。更に、常にゲートを逆バイアスで使うのであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴやＳＩサイリスタ等も使用可能である。そして、この主半導体素子（半導体パワーデバイス）は、逆導通型が好ましい。逆導通型半導体パワーデバイスであれば、この逆導通型半導体パワーデバイスに構造的に内在する寄生ｐｎ接合ダイオードを、第２半導体能動ヒューズ中を流れる順方向の電流通路として利用出来るからである。第１及び第２基準半導体素子は、第１及び第２主半導体素子と同一のユニット素子を有し、そのユニット素子数が少ない半導体素子を用いれば良い。
【００１８】
第１主半導体素子の第１及び第２主電極は、それぞれ第１主半導体素子を構成するパワーデバイスの第１及び第２主電極領域に接続されている。「第１主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又はコレクタ領域のいずれか一方、パワーＭＯＳトランジスタやパワーＭＯＳＳＩＴ等のＩＧＴ（パワーＩＧＴ）においてはソース領域又はドレイン領域のいずれか一方を意味する。「第２主電極領域」とは、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方、パワーＩＧＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方を意味する。即ち、第１主電極領域が、エミッタ領域であれば、第２主電極領域はコレクタ領域であり、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域である。又、「第１制御電極」とはＩＧＢＴ及びパワーＩＧＴのゲート電極を意味することは勿論である。第１主半導体素子ＱＡ１と同様な電流電圧特性を有する第１基準半導体素子ＱＢ１についても、同様に「第３及び第４主電極」及び「第２制御電極」が定義される。
【００１９】
一方、第２主半導体素子及び第２基準半導体素子は、第１主半導体素子及び第１基準半導体素子の上下を逆さに回路接続をしている点が異なるが、同様に定義される。即ち、第２主半導体素子の第５、第６主電極及び第３制御電極は、それぞれ、第１主半導体素子の第２、第１主電極及び第１制御電極に対応する。又、第２基準半導体素子の第７、第８主電極及び第４制御電極は、それぞれ、第１基準半導体素子の第４、第３主電極及び第２制御電極に対応する。
【００２０】
本発明の電力供給系は、複数本（ｍ本）の中間配線を並列配置して構成されているので、その内の一部に接地等の故障が発生し、それに伴う異常電流が流れた場合に、故障の発生した中間配線の両端の第１及び第２半導体能動ヒューズが、直ちにその中間配線を切り離す。このため、他の正常な中間配線に故障の影響が及ぶのを回避出来る。このとき、正常な中間配線の数が減るので、電力供給系全体の電流供給容量（最大供給可能電流値）は、減ることとなる。しかし、負荷電流が故障発生後の最大供給可能電流値以内であれば、故障発生前と同じように負荷に電力を供給出来る。これは電力供給系に重複性（redundancy）をもたらすことになり、これにより、電力供給系の信頼を大幅に高めることが出来る。
【００２１】
一方、負荷に供給する最大電流値をＩｍａｘとし、中間配線には電流が均等に流れると仮定すると、中間配線１本当たりの最大電流値はＩｍａｘ／ｍとなる。故障判定電流値を、例えば最大電流値の２倍に設定すると、配線１本からなる電力供給系の場合、故障判定電流値は、２×Ｉｍａｘとなるが、ｍ本の中間配線を並列配置した電力供給系の場合、故障判定電流値は、２×Ｉｍａｘ／ｍとなる。即ち、故障判定電流値を１／ｍに設定出来るので、短絡接地等の異常状態を精度良く判定出来る。なお、前述したように、第２半導体能動ヒューズの電流通路として、構造的に内在する寄生ｐｎ接合ダイオードを利用している。この寄生素子は、大面積に形成されているので、オン抵抗が低い。従って、２つの半導体能動ヒューズを対向接続しても、全体としての導通損失は大きくならない。しかも、寄生素子（寄生ｐｎ接合ダイオード）を利用することにより、過電流制御回路部の構成部品数を減らし、装置全体を小型化出来る利点を有する。
【００２２】
【発明の実施の形態】
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。先ず、本発明の実施の形態の説明をする前に、本発明の電源線に用いる半導体能動ヒューズの代表的な構造及びその基本的な動作について説明する。
【００２３】
（電源線の基本構造と半導体能動ヒューズ）
本発明の電力供給系は、図１０に示すように、第１配線Ｗｉと、この第１配線Ｗｉに接続される複数の（ｍ個の）第１半導体能動ヒューズ２０１，２０３，・・・・・と、この第１半導体能動ヒューズ２０１，２０３，・・・・・に一端を接続したｍ本の中間配線Ｗ１，Ｗ２，・・・・・と、この中間配線Ｗ１，Ｗ２，・・・・・の他端に接続されるｍ個の第２半導体能動ヒューズ２０２，２０４，・・・・・と、第２半導体能動ヒューズ２０２，２０４，・・・・・に接続される第２配線Ｗｏとからなる構成を基本としている。そこで先ず第１半導体能動ヒューズ２０１、２０３及び第２半導体能動ヒューズ２０２，２０４について、図１及び２を用いて説明する。
【００２４】
第１半導体能動ヒューズ２０１、２０３は、図１に示すように、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第１比較器ＣＭＰ１及び第１駆動回路１１１とを少なくとも具備する。図１においては、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１は、ｎＭＯＳトランジスタである。第１主半導体素子ＱＡ１は、第１配線Ｗｉに接続された第１主電極（ドレイン電極）Ｄ１、第１主電極Ｄ１に対向した第２主電極（ソース電極）ＳＡ１、第１及び第２主電極を流れる主電流を制御する第１制御電極ＧＡ１とを有する。第１主電極Ｄ１は、第１配線Ｗｉを介して、電源１０１に接続される。更に、第１主半導体素子ＱＡ１の第１主電極Ｄ１にカソード領域を、第２主電極ＳＡ１にアノード領域が接続された第１寄生ダイオードＤｐが、第１主半導体素子ＱＡ１中に内在する。又、第１基準半導体素子ＱＢ１は、第１主電極Ｄ１、第１制御電極ＧＡ１にそれぞれ接続された第３主電極（ドレイン電極）Ｄ１、第２制御電極ＧＢ１と、第４主電極（ソース電極）ＳＢ１とを有する。そして、第１比較器ＣＭＰ１は、第２主電極ＳＡ１及び第４主電極ＳＢ１間の電圧を比較する。第１比較器ＣＭＰ１及び第１駆動回路１１１は、この第１主半導体素子ＱＡ１の異常電流を検知して、異常電流発生時には第１主半導体素子ＱＡ１をオン／オフ制御して電流振動を生成する制御回路を構成している。即ち、第１半導体能動ヒューズ２０１、２０３は、第１主半導体素子（パワーデバイス）ＱＡ１と、この主半導体素子ＱＡ１を制御する制御回路とは、同一基板上に集積化されたパワーＩＣの構成である。基板としてセラミック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等を用いたハイブリッドＩＣの形態でも良いが、より好ましくは、同一半導体チップ１１０上にモノリシックに集積化したパワーＩＣとすれば良い。
【００２５】
本発明の第１半導体能動ヒューズ２０１，２０３は、更に、図１に示すように、抵抗Ｒ１、Ｒ２，Ｒ５，Ｒ８、ＲＧ，ツェナーダイオードＺＤ１、ダイオードＤ１等を有している。駆動回路１１１には、コレクタ側が電位ＶＰに接続されたソーストランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続されたシンクトランジスタＱ６とを直列接続して備え、所定の切換え信号に基づき、ソーストランジスタＱ５及びシンクトランジスタＱ６をオン・オフ制御して、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１の制御電極にこれらを駆動制御する信号を出力する。図１に示すバイポーラトランジスタ（ＢＪＴ）の代わりにＭＯＳトランジスタで駆動回路１１１を構成しても良い。例えば、ＣＭＯＳで、駆動回路１１１を構成することも可能である。ＭＯＳトランジスタで駆動回路１１１を構成すれば、簡単なＭＯＳトランジスタの製造プロセスで本発明のパワーＩＣ（半導体能動ヒューズ）を製造することが可能となる。又、ＢＪＴで駆動回路１１１を構成すれば、ＢＩＭＯＳ製造プロセスで本発明のパワーＩＣを製造することが出来る。電源１０１の出力電圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電圧ＶＰは、例えばＶＢ＋１０Ｖである。
【００２６】
更に、第１基準半導体素子ＱＢ１の第２主電極（ソース電極）には基準抵抗Ｒｒが接続されている。なお、基準抵抗Ｒｒは必ずしもモノリシックに集積化されている必要はなく、本発明の半導体能動ヒューズの外部抵抗として、外部端子を介して接続しても良い。基準抵抗Ｒｒの抵抗値は、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比に応じて選定すれば良い。第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１＝１：１０００とした場合は、負荷１０２の過負荷状態の抵抗値の１０００倍の値となるように設定しておけば良い。この基準抵抗Ｒｒの設定により、第１主半導体素子ＱＡ１に異常動作の過負荷電流が流れたときと同じドレイン−ソース間電圧ＶＤＳを第１基準半導体素子ＱＢ１に発生させることが出来る。
【００２７】
第１主半導体素子ＱＡ１の第１主電極（ドレイン電極）と第２主電極（ソース電極）間には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。この抵抗Ｒ１と抵抗Ｒ２との接続点と第１主半導体素子ＱＡ１の第２主電極（ソース電極）間には、端子ＴＲを介して、外部抵抗として可変抵抗ＲＶが外部端子を介して接続されている。可変抵抗ＲＶの抵抗値を変えることにより抵抗Ｒ２の抵抗値を等価的に可変設定出来る。これにより、１種類の半導体チップ１１０で複数の仕様をカバーすることが可能となる。
【００２８】
図１に示す比較器ＣＭＰ１の“＋”入力端子には、第１主半導体素子ＱＡ１の主電極間電圧（ドレインＤ１−ソースＳ間電圧）ＶＤＳを抵抗Ｒ１と抵抗Ｒ２及び可変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧が抵抗Ｒ５を介して供給されている。又、比較器ＣＭＰ１の“−”入力端子には、第１基準半導体素子ＱＢ１のソース電圧ＶＳＢが供給されている。“＋”入力端子の信号レベルＶ＋＞“−”入力端子の信号レベルＶ−のとき、比較器ＣＭＰ１の出力は“Ｈ”レベルとなり、駆動回路１１１は、ゲート電極に電圧を供給する。逆の場合は、比較器ＣＭＰ１の出力は“Ｌ”レベルとなり、駆動回路１１１は、ゲート駆動をオフする。なお、後述のように、比較器ＣＭＰ１は一定のヒステリシス特性を持っている。
【００２９】
この結果、異常電流発生時には第１主半導体素子ＱＡ１をオン／オフ制御して電流振動を生成する。そして、この電流振動を利用して、第１主半導体素子ＱＡ１が遮断される。
【００３０】
一方、第２半導体能動ヒューズ２０２，２０４は、第１半導体能動ヒューズ２０１、２０３と基本的に同一の構造で、上下関係が逆である。即ち、図２に示すように、第２半導体能動ヒューズ２０２，２０４は、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２、第２比較器ＣＭＰ１及び第２駆動回路１１１とを少なくとも具備する。図２において、第２主半導体素子ＱＡ２及び第２基準半導体素子ＱＢ２は、第１半導体能動ヒューズ２０１、２０３と同じｎＭＯＳトランジスタである。しかし、ｎＭＯＳトランジスタのソース・ドレイン電極が反対である。即ち、第２半導体能動ヒューズ２０２，２０４は、中間配線Ｗ１，Ｗ２，…の他端には、第５主電極（ソース電極）ＳＡ２が接続されている。そして、第５主電極ＳＡ２に対向した第６主電極（ドレイン電極）Ｄ２、第５及び第６主電極を流れる主電流を制御する第３制御電極ＧＡ２とを有し、第５主電極ＳＡ２にアノード領域を、第６主電極Ｄ２にカソード領域が接続された第２寄生ダイオードＤｐを内在する。この結果、第１半導体能動ヒューズ２０１、２０３とは、第２寄生ダイオードＤｐの極性が反対である。第２基準半導体素子ＱＢ２は、第７主電極（ソース電極）ＳＢ２、第８主電極（ドレイン電極）Ｄ２及び第４制御電極ＧＢ２とを有する。そして、第８主電極Ｄ２及び第４制御電極ＧＢ２は、それぞれ、第６主電極Ｄ２及び第３制御電極ＧＡ２に接続されている。そして、第２比較器ＣＭＰ１は、第５及び第７主電極間の電圧を比較する。２比較器ＣＭＰ１及び第２駆動回路１１１は、この第２主半導体素子ＱＡ２の異常電流を検知して、異常電流発生時には第２主半導体素子ＱＡ２をオン／オフ制御して電流振動を生成する制御回路を構成している。そして、この電流振動を利用して、第２主半導体素子ＱＡ２が遮断される。第２主半導体素子（パワーデバイス）ＱＡ２と、この主半導体素子（パワーデバイス）ＱＡ２を制御する制御回路も、同一基板上に集積化されたパワーＩＣの構成である。
【００３１】
図３は、第１主半導体素子ＱＡ１の具体的構造の一例として、ＤＭＯＳ構造のｎＭＯＳトランジスタのユニット素子の一部を示す断面図である。第２主半導体素子ＱＡ２も、デバイス構造としては同じである。実際には、このユニット素子を、半導体チップ上に複数個（例えば、ユニット素子数Ｎ１＝１０００個）並列配置することにより、所望の定格電流容量を実現している。図３に示すｎＭＯＳトランジスタＱＡ１，ＱＡ２は、ドレイン領域となるｎ＋領域９０８の上に、エピタキシャル成長したドリフト領域となるｎ−領域９０７を配置し、このドリフト領域９０７の表面に、見かけ上２つのｐボディ領域９０６を島状に対向して配置している。図３において、断面図として、見かけ上２つのｐボディ領域９０６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐボディ領域９０６を構成してかまわない。ｐボディ領域９０６の表面には、ソース領域となるｎ＋領域９０５が形成されている。ソース領域となるｎ＋領域９０５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐボディ領域９０６の上部及びｐボディ領域９０６に挟まれたドリフト領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極９０３が配置されている。ゲート電極９０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐボディ領域９０６とソース領域９０５を短絡するように、ソース電極９０１が配置されている。ドレイン領域９０８の裏面には、ドレイン電極９０９が形成されている。図３に示すＤＭＯＳ構造は、ｐボディ領域９０６とｎ＋ドレイン領域９０８との間に、ｐｎ接合構造の寄生ダイオードＤｐを内在している。従って、ＤＭＯＳが動作するバイアス条件とは逆にして、ドレイン電極９０９を負、ソース電極９０１を正とするバイアス条件とすれば、この寄生ダイオードＤｐが導通し、いわゆる逆導通が生じる。本発明においては、この寄生ダイオードＤｐを積極的に電流経路として用いる。これらの寄生ダイオードＤｐは、図３から明らかなように、半導体チップの底面全面に、大面積に形成されているので、オン抵抗が低く、全体としての導通損失は大きくならない。
【００３２】
図４は、図１に示した第１半導体能動ヒューズ２０１、２０３の回路構成をモノリシックに集積化する場合の一例を示す断面図である。第２半導体能動ヒューズ２０２，２０４の場合も、回路的に逆さまに接続されているだけであり、構造は全く同一である。従って、重複を避けるため、以下の説明では、本発明の第１半導体能動ヒューズ２０１，２０３に着目して説明するが、第２半導体能動ヒューズ２０２，２０４の場合も、全く同様である。
【００３３】
図４に示すように、本発明の第１半導体能動ヒューズ２０１，２０３は、第１主半導体素子ＱＡ１，ＱＡ２を制御する制御回路側の下部のみにＳＯＩ酸化膜（埋め込み絶縁膜）８１１，８２１を設け、部分的にＳＯＩ構造を構成している。そして、この部分的なＳＯＩ構造を利用した絶縁分離構造で、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１を制御する制御回路の各素子を分離している。一方、主なるスイッチング動作をする第１主半導体素子ＱＡ１側には、ＳＯＩ構造は構成せず、半導体チップの表面から裏面に電子が流れる縦型のパワーデバイスの構造を達成している。上述したように、第１主半導体素子ＱＡ１は、Ｎ１個のユニット素子を並列配置しており、同一のユニット素子をＮ２＝１個のみ有する第１基準半導体素子ＱＢ１も、同様に、縦型のデバイス構造であり、こちらにもＳＯＩ酸化膜はない。即ち、第１主半導体素子ＱＡ１は、既に、図３を用いて説明したように、半導体チップの底面全面に形成されたｎ＋ドレイン領域９０８の上に、ｎ−ドリフト領域９０７を配置して形成されている（第１主半導体素子ＱＡ１の構造は、図３の説明と重複するので、ここでの説明を省略する。）。
【００３４】
図４においては、半導体チップの底面全面に形成されたｎ＋ドレイン領域９０８、及びｎ−ドリフト領域９０７を共通として、第１基準半導体素子ＱＢ１が形成されている。即ち、第１基準半導体素子ＱＢ１は、ｎ−ドリフト領域９０７の表面に、ｐボディ領域８０６が島状に配置して構成されている。ｐボディ領域８０６の表面には、ソース領域となるｎ＋領域８２５が形成されている。ｐボディ領域８０６の上部及びｐボディ領域８０６に挟まれたドリフト領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極８０３が配置されている。ゲート電極８０３は、第１主半導体素子ＱＡ１のゲート電極９０３と連続している。ゲート電極８０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐボディ領域８０６とソース領域８２５を短絡するように、ソース電極９１３が配置されている。ソース電極９１３は図１に示すように、半導体チップの表面に設けられたポリシリコンからなる基準抵抗Ｒｒに接続されている。ドレイン領域９０８の裏面の全面には、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１に共通のドレイン電極９０９が形成されている。
【００３５】
第１主半導体素子ＱＡ１と第１基準半導体素子ＱＢ１の間には、図４に示すように素子分離領域が形成されている。素子分離領域は、ｐボディ領域８０６、９０６を貫通するまで深く形成されたトレンチを用いて形成されている。即ち、このトレンチの側壁に形成されたトレンチ側壁絶縁膜８０１と、更にトレンチ側壁絶縁膜８０１に挟まれた半絶縁性ポリシリコン（ＳＩＰＯＳ）８０２から構成されている。同様に、制御回路側においては、ＳＯＩ酸化膜（埋め込み絶縁膜）８１１，８２１を貫通するまで深く形成されたトレンチを用いて、素子分離領域が形成されている。
【００３６】
制御回路側には、ｐウェル８２２に形成されたｎＭＯＳトランジスタ及びｎ＋埋め込みコレクタ領域８１２の上部に形成されたｎｐｎ型バイポーラトランジスタを模式的に示した。即ち、ＳＯＩ酸化膜８１２の上部にｐウェル８２２が形成され、このｐウェル８２２中に、ｎ＋ソース領域８２３，ｎ＋ドレイン領域８２４が形成されている。そして、ｎ＋ソース領域８２３及びｎ＋ドレイン領域８２４に挟まれたｐウェル８２２上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極８２７が配置されている。ｎ＋ソース領域８２３及びｎ＋ドレイン領域８２４には、層間絶縁膜９０２中に開口されたコンタクトホールを介して、それぞれ、ソース電極９１５，ドレイン電極９１４が接続されている。一方、ＳＯＩ酸化膜８１１の上部にｎ＋埋め込みコレクタ領域８１２が形成され、このｎ＋埋め込みコレクタ領域８１２の上部に、ｎ−ドリフト領域８１３が形成され、ｎ−ドリフト領域８１３の表面にｐベース領域８１４が形成されている。ｐベース領域８１４中には、ｎ＋エミッタ領域８１５が、ｎ−ドリフト領域８１３の表面のｐベース領域８１４とは離間した位置には、ｎ＋コレクタコンタクト領域８１６が形成されている。ｎ＋エミッタ領域８１５、ｐベース領域８１４及びｎ＋コレクタコンタクト領域８１６には、層間絶縁膜９０２中に開口されたコンタクトホールを介して、それぞれ、エミッタ電極９１８、ベース電極９１７及びコレクタ電極９１６が接続されている。
【００３７】
そして、エミッタ電極９１８、ベース電極９１７、コレクタ電極９１６、ソース電極９１５，ドレイン電極９１４、ソース電極９１３及びソース電極９０１の上には、パッシベーション膜９１２が堆積されている。そして、パッシベーション膜９１２を貫通して、ソース電極９０１に到達するバイア・ホールが設けられている。バイア・ホール中にはスタブ金属９１０が埋め込まれている。スタブ金属９１０を介して、パッシベーション膜９１２の上に全面に形成された外部接続用ソース電極９１１とソース電極９０１とが電気的に接続されている。この結果、図４においては、半導体チップの底面全面にはドレイン電極９０９が、半導体チップの表面全面には外部接続用ソース電極９１１が形成されている。
【００３８】
このドレイン電極９０９を、図５（ａ）に示すように、半田３０４を用いてプラグ端子３１１に半田付けされ、ケーブルコネクタ（プラグ）が構成される。更に、半田３０３を用いて外部接続用ソース電極９１１は、リード３１４のインナーリードに半田付けされている。プラグ端子３１１の半導体チップ１１０側、半導体チップ１１０，リード３１４のインナーリードは、周知のトランスファモールド方法によって樹脂封止体３１５により封止されている。樹脂封止体３１５の外部に露出した部分が、リード３１４のアウターリードとなる。プラグ端子３１１及びリード３１４は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅とステンレスの複合材料等を用いることが可能である。更に、これらの金属にニッケル（Ｎｉ）メッキや金（Ａｕ）メッキ等を施したものなどから構成しても良い。そして、図５（ａ）に示すように、電源線を構成する中心導体３０１とリード３１４のアウターリードとは、半田３０５を用いて電気的に接続される。中心導体３０１は絶縁体３０２により被覆されている。プラグ端子３１１は絶縁体３１２を介して、樹脂封止体３１５を収納する金属ケース３１３に接続されている。
【００３９】
プラグ端子３１１は、図５（ｂ）に示したジャック端子３２３に差し込まれる。ジャック端子３２３は、半田３０６を用いて、電源線を構成する中心導体３０１と電気的に接続される。ジャックの金属ケース３２１は、絶縁体３２２により、ジャック端子３２３から絶縁されている。図５（ａ）及び（ｂ）に示すようなケーブルコネクタを用いることにより、図１に示すパワーＩＣは、電源線を介して、出力電圧ＶＢを供給する電源１０１に、入力端子ＴＤ１，ＴＤ２としてのドレイン電極９０９が接続される。同様に、電源線を介して、出力端子ＴＳ１，ＴＳ２としての外部接続用ソース電極９１１が負荷１０２に接続される。
【００４０】
図１に示すように、第１主半導体素子ＱＡ１のゲート電極ＧＡ１は、半導体チップ１１０の温度上昇を検知し、所定の温度以上になった場合は、導通状態を遮断する過熱遮断回路１２０に接続されている。同様に、図２に示すように、第２主半導体素子ＱＡ２のゲート電極ＧＡ２には、過熱遮断回路１２０が接続されている。過熱遮断回路１２０としては、例えば、図６に示した回路構成を用いれば良い。以下の説明では、第１主半導体素子ＱＡ１に着目して説明するが、第２主半導体素子ＱＡ２の場合も、全く同様である。
【００４１】
即ち、この過熱遮断回路１２０は、第１主半導体素子ＱＡ１のゲート電極に接続された過熱遮断用ＭＯＳトランジスタＱＳと、この過熱遮断用ＭＯＳトランジスタＱＳのゲート電極に信号を入力するラッチ回路１２２と、ラッチ回路１２２の状態を制御する温度センサ１２１等から構成されている。つまり、半導体チップ１１０の表面温度が規定以上の温度まで上昇したことが温度センサ１２１によって検出された場合には、温度センサ１２１からの検出情報により、ラッチ回路１２２の状態が遷移し、この状態がラッチ回路１２２に保持される。この結果、過熱遮断用ＭＯＳトランジスタＱＳがオン動作となり、第１主半導体素子ＱＡ１の真のゲートＴＧと第２主電極（ソース電極）ＳＡ１間を短絡し、第１主半導体素子ＱＡ１を強制的にオフ制御する。
【００４２】
ここで、温度センサ１２１はポリシリコン等で構成した４個のダイオードが直列接続されてなり、温度センサ１２１は第１主半導体素子ＱＡ１の近傍に集積化されている。第１主半導体素子ＱＡ１の接合温度が上昇するにつれて、半導体チップの表面温度が上昇し、温度センサ１２１の４個のダイオードの順方向降下電圧が次第に低下する。そして、４個のダイオードの順方向降下電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲート電位が“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトランジスタＱ５１がオン状態からターンオフする。これにより、ｎＭＯＳトランジスタＱ５４のゲート電位が、第１主半導体素子ＱＡ１のゲート制御端子Ｇの電位にプルアップされ、ｎＭＯＳトランジスタＱ５４がターンオンする。このため、ｎＭＯＳトランジスタＱ５３がターンオフし、ｎＭＯＳトランジスタＱ５２がオフ状態からターンオンして、ラッチ回路１２２に“１”がラッチされることとなる。このとき、ラッチ回路１２２の出力が“Ｈ”レベルとなって、過熱遮断用素子ＱＳがオフ状態からターンオンする。この結果、第１主半導体素子ＱＡ１の真のゲートＴＧと第２主電極（ソース電極）ＳＡ１間が短絡されて、第１主半導体素子ＱＡ１がオン状態からターンオフして、過熱遮断されることとなる。なお、電流振動の振動の回数を計測する方式を採用すれば、過熱遮断回路１２０は必須ではない。
【００４３】
第１主半導体素子ＱＡ１は、例えば、複数個のユニットセル（単位セル）が並列接続されたマルチ・チャネル構造のパワーデバイスを採用すれば良い。そして、この第１主半導体素子ＱＡ１に並列接続されるように、第１基準半導体素子としてのＭＯＳトランジスタＱＢ１が、第１主半導体素子ＱＡ１に隣接する位置に配置されている。第１基準半導体素子（基準ＭＯＳトランジスタ）ＱＢ１が、第１主半導体素子（主ＭＯＳトランジスタ）ＱＡ１と同一プロセスで、隣接位置に配置されているので、温度ドリフトやロット間の不均一性の影響による互いの電気的特性のバラツキを除去（削減）できる。第１基準半導体素子ＱＢ１の電流容量が第１主半導体素子ＱＡ１の電流容量よりも小さくなるように、それぞれのＭＯＳトランジスタを構成する並列接続のユニットセル数を調整している。例えば、第１基準半導体素子ＱＢ１のユニットセル数Ｎ２＝１に対して、第１主半導体素子ＱＡ１のユニットセル数をＮ１＝１０００となるように構成することにより、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１＝１：１０００としている。又、温度センサ１２１は、第１基準半導体素子ＱＢ１及び第１主半導体素子ＱＡ１の上部に形成された層間絶縁膜の上部に堆積されたポリシリコン薄膜等で構成した複数個のダイオードが直列接続により構成され、温度センサ１２１を第１主半導体素子ＱＡ１のチャネル領域の近傍の位置に集積化している。
【００４４】
図８は、本発明の電源線に用いるパワーＩＣに用いる第１主半導体素子ＱＡ１に着目した、概念的な等価回路図である。第１主半導体素子ＱＡ１の等価回路を、等価電流源ｇｍ・ｖｉ、ドレイン抵抗ｒｄ、ゲート・ソース間容量ＣＧＳ、ゲート・ドレイン間容量ＣＧＤ及びドレイン・ソース間容量ＣＤＳを用いて簡略化して示している。ここで、ｇｍは、第１主半導体素子ＱＡ１の伝達コンダクタンスである。この第１主半導体素子ＱＡ１の等価回路を使用した場合、電源１０１から負荷１０２への電力供給経路は、図８に示すような回路として表される。負荷１０２には電力供給経路の配線インダクタンスＬ０と配線抵抗Ｒ０とが含まれる。
【００４５】
図７には、このような電力供給経路の一部を成す第１主半導体素子ＱＡ１のドレイン−ソース間電圧ＶＤＳのオフ状態からオン状態へ遷移する際の立ち下がり電圧特性を、負荷１０２若しくは第１主半導体素子ＱＡ１と負荷１０２間の配線が短絡の場合、基準負荷（通常動作）の場合、負荷１０２が抵抗１ＫΩの場合について示す過渡応答カーブである。立ち下がり特性は、本発明の実施の形態に係る電力供給経路全体のインピーダンス、例えば、電源線が持つ配線インダクタンス、配線抵抗に応じた過渡応答をする。
【００４６】
先ず、図７の負荷１０２の抵抗が１ＫΩのときのドレイン−ソース間電圧ＶＤＳの変化について、次のように考察出来る。つまり、この測定で用いた第１主半導体素子ＱＡ１の特性により、例えば、ドレイン電流ＩＤ＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ＫΩのとき）において、真のゲート−ソース間電圧ＶＴＧＳは、ほぼしきい値電圧Ｖth＝１．６Ｖと仮定する。そして、図１の駆動回路１１１による第１主半導体素子ＱＡ１の真のゲートＴＧへの充電は継続されるから、このまま行くと真のゲート−ソース間電圧ＶＴＧＳは上昇して行ってしまう。しかし、ドレイン−ソース間電圧ＶＤＳが低下して、真のゲート−ドレイン間の容量値ＣＧＤを増大させるので、真のゲート−ソース間電圧ＶＴＧＳに達する電荷を吸収する。即ち、ドレイン−ソース間電圧ＶＤＳは真のゲート−ソース間電圧ＶＴＧＳに達した電荷が電位上昇を生じさせないだけの容量を発生させ、真のゲート−ソース間電圧ＶＴＧＳは約１．６Ｖ（＝Ｖth）に維持される。つまり、第１主半導体素子ＱＡ１がオン状態に遷移した後の各経過時点で、駆動回路１１１によってゲートＧに送られる充電電荷を吸収し、真のゲートＴＧの電圧ＶＴＧＳを一定に保つようなドレイン−ソース間電圧ＶＤＳとなる。
【００４７】
ここで、負荷抵抗が１ＫΩより小さい負荷Ｒに対応するドレイン−ソース間電圧ＶＤＳの図７の負荷抵抗＝１ＫΩの時の曲線からの差をΔＶＤＳとする。そして、その時点ｔにおける負荷Ｒに対応した真のゲート−ソース間電圧をＶＴＧＳＲとする。即ち、
ＱGD＝ΔＶDS×ＣGD＋（ＶTGSR−Ｖth）×ＣGS ・・・・・（１）
分の電荷に相当する電圧を、真のゲート−ソース間電圧ＶＴＧＳＲから引き去れば、真のゲート−ソース間電圧ＶＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになることを意味する。換言すれば、真のゲート−ソース間電圧ＶＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの電荷ＱＧＤ分に相当した電圧だけ電位が上昇していることを意味する。このことを式で示せば次式となる。
【００４８】
即ち、ΔＶＤＳは（ＶＴＧＳＲ−Ｖth）に比例する。なお、ドレイン電流ＩＤがゼロの時は真のゲートを充電する回路及びミラー容量だけでドレイン−ソース間電圧ＶＤＳの曲線は決まるが、ドレイン電流ＩＤが流れると、回路全体のインダクタンスＬＣにより逆起電力が発生し、負荷抵抗が増大したのと同じ効果を与える。従って、ドレイン電流ＩＤが変化しているときは、インダクタンス等価抵抗が発生し、デッドショートのように、負荷の純抵抗値が非常に小さくなっても、負荷の等価インピーダンスは、回路全体のインダクタンスＬＣで決まる一定値以下には下がらない。このため、ドレイン電流ＩＤの立ち上り勾配は一定値に収れんし、真のゲート−ソース間電圧ＶＴＧＳの曲線も収れんすることとなる。
【００４９】
本発明の半導体装置（パワーＩＣ）の第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１０００）としてカレントミラー回路を構成する場合は、第１主半導体素子ＱＡ１のソース電圧ＶＳＡと第１基準半導体素子ＱＢ１のソース電圧ＶＳＢが一致するとき、（主半導体素子のドレイン電流ＩＤＱＡ）＝１０００×（基準半導体素子のドレイン電流ＩＤＱＢ）となる。従って、第１主半導体素子ＱＡ１のドレイン電流としてＩＤＱＡ＝５Ａ、第１基準半導体素子ＱＢ１のドレイン電流としてＩＤＱＢ＝５ｍＡがそれぞれ流れているときは、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１のそれぞれのドレイン−ソース間電圧ＶＤＳは一致し、従って、真のゲート−ソース間電圧ＶＴＧＳも一致する。即ち、ＶＤＳＡ＝ＶＤＳＢ、ＶＴＧＳＡ＝ＶＴＧＳＢとなる。ここで、ＶＤＳＡ，ＶＤＳＢはそれぞれ第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１のドレイン−ソース間電圧であり、ＶＴＧＳＡ，ＶＴＧＳＢはそれぞれ第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１の真のゲート−ソース間電圧である。
【００５０】
従って、第１基準半導体素子ＱＢ１が完全にオン状態に遷移しているときは、基準抵抗Ｒｒの両端にほぼ電源電圧ＶＢが印加されると近似出来る。このため、第１主半導体素子ＱＡ１に接続する５Ａの負荷に等価な第１基準半導体素子ＱＢ１の負荷として、基準抵抗Ｒｒの抵抗値は、Ｒｒ＝１２Ｖ／５ｍＡ＝２．４ＫΩとして決定される。
【００５１】
次に、ＭＯＳトランジスタのドレイン飽和領域（５極管特性領域）における本発明の電源線に用いる半導体装置（パワーＩＣ）の動作について説明する。第１主半導体素子ＱＡ１がオン状態に遷移すると、ドレイン電流ＩＤＱＡは回路抵抗で決まる最終負荷電流値を目指して立ち上がって行く。又、第１主半導体素子ＱＡ１の真のゲート−ソース間電圧ＶＴＧＳＡは、ドレイン電流ＩＤＱＡで決まる値を取り、ドレイン−ソース間電圧ＶＤＳＡの低下によるコンデンサ容量ＣＧＤのミラー効果でブレーキをかけられながら、これも立ち上がって行く。更に、第１基準半導体素子ＱＢ１は、第１主半導体素子ＱＡ１の決めるゲート電圧に従って、基準抵抗Ｒｒを負荷抵抗とするソースフォロアとして動作する。
【００５２】
又、第１主半導体素子ＱＡ１の真のゲート−ソース間電圧ＶＴＧＳＡは、ドレイン電流ＩＤＱＡの増加に応じて大きくなって行く。
【００５３】
ＶDSA＝ＶTGSA＋ＶTGD ・・・・・（５）
ＶDSB＝ＶTGSB＋ＶTGD ・・・・・（６）
の関係があるから、
となる。但し、ｇｍは第１主半導体素子ＱＡ１の伝達コンダクタンス、ｎ＝Ｎ１／Ｎ２は第１主半導体素子ＱＡ１と第１基準半導体素子ＱＢ１とのチャネル幅の比である。従って、ドレイン−ソース間電圧の差ＶＤＳＡ−ＶＤＳＢを検出することにより、ドレイン電流の差（ＩＤＱＡ−ｎ×ＩＤＱＢ）を得ることが出来る。
【００５４】
第１基準半導体素子ＱＢ１のドレイン−ソース間電圧ＶＤＳＢは、比較器ＣＭＰ１の“−”入力端子に入力される。又、第１主半導体素子ＱＡ１のドレイン−ソース間電圧ＶＤＳＡはＲ１と抵抗Ｒ２で分圧した値Ｖ＋が、抵抗Ｒ５を介して、比較器ＣＭＰ１の“＋”入力端子に入力される。即ち、
Ｖ+＝ＶDSA×Ｒ１／（Ｒ１＋Ｒ２） ・・・・・（８）
が比較器ＣＭＰ１の“＋”入力端子に入力されることになる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜Ｒとなって、Ｖ＋＜ＶＤＳＢとなり、第１主半導体素子ＱＡ１は、オン状態を維持する。ここで、Ｒは負荷抵抗の値である。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒとなり、更に、Ｖ＋＞ＶＤＳＢとなると、３極管特性領域で、第１主半導体素子ＱＡ１がターン・オフする。第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１のそれぞれのソース電位をＶＳＡ、ＶＳＢとすると、第１主半導体素子ＱＡ１がオフ後、ソース電位ＶＳＡ、ＶＳＢは、ＧＮＤに向かって低下して行くので、ＶＤＳＡ，ＶＤＳＢとも増加する。ソース電位ＶＳＡ、ＶＳＢが、ＧＮＤ電位に至る前に、Ｖ＋＜ＶＤＳＢの条件が成立して、再び第１主半導体素子ＱＡ１がターン・オンする。第１主半導体素子ＱＡ１は、オン状態に遷移した直後は、５極管特性領域（ピンチオフ領域）にあり、その後３極管特性領域に向かってオン状態を続けて行き、Ｖ＋＞ＶＤＳＢになるとターンオフする。これが、オン／オフ動作の１サイクルである。一旦ターンオフすると、オフ状態を維持し、逆に、一旦ターンオンすると、オン状態を維持するのは、負荷回路のインダクタンスによる。負荷回路のインダクタンスは、電流が変化するときは、抵抗と等価な働きをする。電流が減少しているときは、インダクタンス等価抵抗の符号はマイナスとなって、負荷側抵抗を減少させる。一方、電流が増加するときは、インダクタンス等価抵抗の符号がプラスとなって、負荷側抵抗を増大させる。このために、第１主半導体素子ＱＡ１が、一旦ターンオフすると、オフ状態を維持し、ターンオンすると、オン状態を維持することになる。第１基準半導体素子ＱＢ１側は、基準抵抗Ｒｒが負荷抵抗Ｒよりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタンス効果は無視出来るほど小さい。このため、第１基準半導体素子ＱＢ１側は、純抵抗回路として動作すると考えて良い。
【００５５】
なお、比較器ＣＭＰ１では、ダイオードＤ１と抵抗Ｒ５でヒステリシスが形成されている。第１主半導体素子ＱＡ１がオフ状態に遷移したとき、駆動回路１１１のシンクトランジスタによりゲート電位は接地され、ダイオードＤ１のカソード側電位は、ＶＳＡ−０．７Ｖ（ツェナーダイオードＺＤ１の順方向電圧）になるので、ダイオードＤ１が導通する。この結果、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋は、駆動回路１１１がオン制御しているときの上述の（８）式の値より大きくなる。従って、オフ状態に遷移する直前より小さい、特定のドレイン−ソース間電圧の差ＶＤＳＡ−ＶＤＳＢまで第１主半導体素子ＱＡ１はオフ状態を維持するが、その後、更にＶＤＳＡが大きくなることにより、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋が、ＶＤＳＢより小さくなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベルに変化する。従って、第１主半導体素子ＱＡ１は再びオン状態に遷移させられることとなる。なお、ヒステリシス特性の付け方にはいろいろな方法があるが、これはその一例である。
【００５６】
第１主半導体素子ＱＡ１がオフ状態に遷移するときのドレイン−ソース間電圧ＶＤＳＡをしきい値ＶＤＳＡｔｈとすると、次式が成立する。つまり、
ＶDSAth−ＶDSB＝Ｒ２／Ｒ１×ＶDSB ・・・・・（９）
となる。（９）式は、過電流判定値を示し、３極管特性領域（オーミック特性領域）及び５極管特性領域（ドレイン飽和領域）において成立する。
【００５７】
次に、３極管特性領域における動作について説明する。電源線が正常な状態で、第１主半導体素子ＱＡ１がオン状態に遷移すると、第１主半導体素子ＱＡ１は連続的にオン状態を維持することとなる。このため、真のゲート−ソース間電圧ＶＴＧＳＡ、ＶＴＧＳＢがピンチオフ電圧に達した後は、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１は、３極管特性領域で動作する。本発明の電源線に用いる半導体装置においては、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比を１：ｎとしてカレントミラー回路を構成しているので、第１基準半導体素子ＱＢ１のオン抵抗ＲＤＳ（ＯＮ）Ｂは、第１主半導体素子ＱＡ１のオン抵抗ＲＤＳ（ＯＮ）Ａのｎ倍である（ＲＤＳ（ＯＮ）Ｂ＝ｎ・ＲＤＳ（ＯＮ）Ａ）。一方、第１基準半導体素子ＱＢ１のソース電位と第１主半導体素子ＱＡ１のソース電位とが等しければ、第１基準半導体素子ＱＢ１のドレイン電流ＩＤＱＢは、第１主半導体素子ＱＡ１のドレイン電流ＩＤＱＡの１／ｎ倍である（ＩＤＱＢ＝（１／ｎ）・ＩＤＱＡ）。５Ａクラスの半導体素子の代表的なオン抵抗ＲＤＳ（ＯＮ）を参考にすれば、例えば、第１主半導体素子ＱＡ１のオン抵抗ＲＤＳ（ＯＮ）Ａを、ゲート−ソース間電圧ＶＧＳ＝１０Ｖのとき、ＲＤＳ（ＯＮ）Ａ＝３０ｍΩであると仮定出来る。ｎ＝Ｎ１／Ｎ２＝１０００とし、電源電圧ＶＢ＝１２Ｖ、基準抵抗Ｒｒ＝２．４ＫΩとすれば、
となる。
【００５８】
又、負荷に異常が発生して、ドレイン電流ＩＤＱＡが増加すると（１２）式の値が大きくなり、過電流判定値を超えると第１主半導体素子ＱＡ１をオフ状態に遷移させる。この場合、ピンチオフ点を経由して、上記の５極管特性領域での動作状態を経て、オフ状態へ遷移する。そして、図１に示したダイオードＤ１と抵抗Ｒ５とによるヒステリシスにより、一定時間経過後に、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋がＶＤＳＢより小さくなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベルに変化して、第１主半導体素子ＱＡ１を再びオン状態に遷移させることとなる。こうして、第１主半導体素子ＱＡ１はオン状態及びオフ状態への遷移を繰り返して、最終的に、過熱遮断回路１２０が動作し、過熱遮断に至る。なお、過熱遮断に至る前に、電源線が正常に復帰すれば（間欠的短絡故障の例）、第１主半導体素子ＱＡ１は連続的にオン状態を維持するようになる。
【００５９】
図９（ａ）は本発明の電源線に用いる半導体装置（パワーＩＣ）のドレイン電流ＩＤを、図９（ｂ）は、対応するドレイン−ソース間電圧ＶＤＳをそれぞれ示す。図中、▲１▼は過負荷の場合、▲２▼は通常動作の場合である。過負荷状態が発生している場合（図中▲１▼）には、上述のように第１主半導体素子ＱＡ１のオン／オフ制御を繰り返しを行って、ドレイン電流ＩＤを大きく変動させ、第１主半導体素子ＱＡ１の周期的な発熱作用によって、第１主半導体素子ＱＡ１の過熱遮断を速めている。
【００６０】
以上の説明では、第１半導体能動ヒューズ２０１，２０３若しくは、第１主半導体素子ＱＡ１に着目して説明したが、第２半導体能動ヒューズ２０２，２０４及び第２主半導体素子ＱＡ２の場合も、基本的に同様であることは容易に理解出来るであろう。以上の説明をふまえて、次に、図面を参照して、本発明の実施の形態としての電力供給系を説明する。
【００６１】
（第１の実施の形態）
図１０は本発明の第１の実施の形態に係る電力供給系の構成を示す模式的なブロック図である。図１０に示すように、本発明の第１の実施の形態に係る電力供給系は、順方向に並列配置された２個の第１半導体能動ヒューズ２０１，２０３（以下において、「第１能動ヒューズ２０１，２０３」と略記する。）と、この２個の第１能動ヒューズ２０１，２０３のそれぞれの入力端子ＴＤに接続された第１配線Ｗｉと、２個の第１能動ヒューズ２０１，２０３のそれぞれの出力端子ＴＳに、それぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端子ＴＳを接続され、逆方向に並列配置された２個の第２半導体能動ヒューズ２０２，２０４（以下において、「第２能動ヒューズ２０２，２０４」と略記する。）と、２個の第２能動ヒューズ２０２，２０４のそれぞれの入力端子ＴＤに接続された第２配線Ｗｏとから少なくとも構成されている。ここで、「第１能動ヒューズ２０１，２０３」は、図１に示したような回路構成であり、「第２能動ヒューズ２０２，２０４」は、図２に示したような回路構成のパワーＩＣである。更に、図１０に示すように、第１配線Ｗｉには正電位の主電源１０１が接続され、第２配線Ｗｏには負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、半導体能動ヒューズ２０７，２０８，２０９（以下において、「能動ヒューズ２０７，２０８，２０９」と略記する。）を介して接続されている。「主電源」とは主電源の意であり、車両においては、エンジンルームに配置されたバッテリ等が該当する。
【００６２】
本発明の第１の実施の形態に係る電力供給系は、図１０に示すように、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２から構成されているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の中間配線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の活線（中間配線）でカバー出来る。このため、活線となる電源線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。
【００６３】
本発明の第１の実施の形態に係る電力供給系は、負荷Ｌ１，Ｌ２，Ｌ３に供給する最大電流値をＩｍａｘとし、中間配線Ｗ１，Ｗ２には電流が均等に流れると仮定すると、中間配線Ｗ１，Ｗ２の１本当たりの最大電流値はＩｍａｘ／２となる。故障判定電流値を、例えば最大電流値の２倍に設定すると、配線１本からなる電力供給系の場合、故障判定電流値は、２×Ｉｍａｘである。一方、２本の中間配線Ｗ１，Ｗ２を並列配置した電力供給系の場合、故障判定電流値は、２×Ｉｍａｘ／２となる。即ち、故障判定電流値を１／２に設定出来るので、短絡接地等の異常状態を精度良く判定出来る。そして、中間配線Ｗ１，Ｗ２，・・・・がｍ本であれば、故障判定電流値は、２×Ｉｍａｘ／ｍとなり、故障判定電流値を１／ｍに設定出来る。
【００６４】
本発明の第１の実施の形態に係る電力供給系には、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、本発明の第１の実施の形態に係る電力供給系の過電流の検出・制御にマイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００６５】
図１１は、本発明の第１の実施の形態の変形例に係る電力供給系の構成を示す模式的なブロック図である。図１０と異なり、第１配線Ｗｉに、負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，２２９を介して接続されている。
【００６６】
一方、第２配線Ｗｏには負電位の主電源１１２が接続される。他は、図１０と同様である。従って、図１１に示す構成においても、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２を有しているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の中間配線や負荷への影響を回避出来る。このため、活線となる電源線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。図１１に示す構成においても、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、マイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来、電力供給系の系全体としてのコストを大幅に削減可能である。
【００６７】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る電力供給系の構成を示す模式的な系統図である。図１２に示すように、本発明の第２の実施の形態に係る電力供給系は、順方向に並列配置された２個の第１能動ヒューズ２０１，２０３と、この２個の第１能動ヒューズ２０１，２０３のそれぞれの入力端子ＴＤに接続された第１配線Ｗｉと、２個の第１能動ヒューズ２０１，２０３のそれぞれの出力端子ＴＳに、それぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端子ＴＳを接続され、逆方向に並列配置された２個の第２能動ヒューズ２０２，２０４と、２個の第２能動ヒューズ２０２，２０４のそれぞれの入力端子ＴＤに接続された第２配線Ｗｏと、第１配線Ｗｉに入力端子ＴＤを接続した第１の補助半導体能動ヒューズ２０５（以下において、「第１の補助ヒューズ２０５」という。）と、この第１の補助ヒューズ２０５の出力端子ＴＳに接続した補助配線Ｗ３と、補助配線Ｗ３の他端に出力端子ＴＳを接続した第２の補助半導体能動ヒューズ２０６（以下において、「第２の補助ヒューズ２０６」という。）とから構成されている。
【００６８】
ここで、第１の補助ヒューズ２０５は、図１に示した構成のパワーＩＣであり、第２の補助ヒューズ２０６は、図２に示した構成のパワーＩＣである。即ち、第１の補助ヒューズ２０５は、第３主半導体素子ＱＡ１、第３基準半導体素子ＱＢ１，第３比較器ＣＭＰ１及び第３駆動回路１１１等を有する。そして、第３主半導体素子ＱＡ１は、第１配線Ｗｉに接続された第９主電極（ドレイン電極）Ｄ１、第９主電極Ｄ１に対向した第１０主電極（ソース電極）ＳＡ１、第９及び第１０主電極を流れる主電流を制御する第５制御電極ＧＡ１とを有する。更に、第３主半導体素子ＱＡ１は、第９主電極Ｄ１にカソード領域を、第１０主電極ＳＡ１にアノード領域が接続される第３寄生ダイオードＤｐを内在する。第３基準半導体素子ＱＢ１は、第９主電極Ｄ１、第５制御電極ＧＡ１にそれぞれ接続された第１１主電極（ドレイン電極）Ｄ１、第６制御電極ＧＢ１と、第１２主電極（ソース電極）ＳＢ１とを有する。第３比較器ＣＭＰ１は、第１０主電極ＳＡ１及び第１２主電極ＳＢ１間の電圧を比較する。第３駆動回路１１１は、第３比較器ＣＭＰ１の出力に応じて、第５制御電極ＧＡ１に印加する信号を生成する。
【００６９】
一方、第２の補助ヒューズ２０６は、図２に示したように、第４主半導体素子ＱＡ２、第４基準半導体素子ＱＢ２，第４比較器ＣＭＰ１及び第４駆動回路１１１等から構成されている。第４主半導体素子ＱＡ２は、補助配線Ｗ３の他端に接続されるに第１３主電極（ソース電極）ＳＡ２、第１３主電極ＳＡ２に対向した第１４主電極（ドレイン電極）Ｄ２、第１３及び第１４主電極を流れる主電流を制御する第７制御電極ＧＡ２とを有し、第１３主電極ＳＡ２にアノード領域を、第１４主電極Ｄ２にカソード領域が接続される第４寄生ダイオードＤｐを内在する。第４基準半導体素子ＱＢ２は，第１５主電極（ソース電極）ＳＢ２、第１６主電極（ドレイン電極）Ｄ２及び第８制御電極ＧＢ２を有する。第１６主電極Ｄ２及び第８制御電極ＧＢ２は、それぞれ、第１４主電極Ｄ２及び第７制御電極ＧＡに接続されている。第４比較器ＣＭＰ１は、第１３主電極ＳＡ２と第１５主電極ＳＢ２間の電圧を比較し、この第４比較器ＣＭＰ１の出力に応じて、第４駆動回路１１１は、第７制御電極ＧＡ２に印加する信号を生成する。
【００７０】
このように、「能動ヒューズ２０１〜２１０」は、それぞれ、図１若しくは２に示した構成のパワーＩＣである。そして、本発明の第２の実施の形態に係る電力供給系は、図１２に示すように、第１配線Ｗｉには正電位の主電源１０１が接続され、第２の補助ヒューズ２０６の入力端子ＴＤには接続した正電位の補助電源１０３が接続され、第２配線Ｗｏには負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２０７，２０８，２０９を介して接続されている。「主電源」とは、車両においては、エンジンルームに配置されたバッテリ等が該当する。そして、「補助電源」とは、車両においては、トランクルームに配置された補助バッテリ等が該当する。
【００７１】
本発明の「能動ヒューズ」の第１乃至第４主半導体素子ＱＡ１，ＱＡ２は、図３に示したような寄生ｐｎ接合ダイオードＤｐが内在しているので、ＤＭＯＳが動作するバイアス条件とは逆にして、ドレイン電極９０９を負、ソース電極９０１を正とするバイアス条件とすればこの寄生ｐｎ接合ダイオードＤｐが導通する。本発明の第２の実施の形態に係る電力供給系においては、図１２に示すように、この寄生ｐｎ接合ダイオードＤｐを積極的に第２能動ヒューズ２０２，２０４及び第１の補助ヒューズ２０６の電流経路として用いている。この寄生ｐｎ接合ダイオードＤｐは、図３から明らかなように、ＤＭＯＳの底面全面に、大面積に形成されているので、オン抵抗が低い。従って、図１２に示すように２つの能動ヒューズを対向接続（逆直列接続）しても、全体としての導通損失は大きくならない。
【００７２】
本発明の第２の実施の形態に係る電力供給系は、図１２に示すように、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２から構成されているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の活線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の活線（中間配線）でカバー出来る。このため、活線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。更に、主電源系の電源線が遮断されても、補助電源系の電源線を利用して、負荷を駆動出来る。
【００７３】
本発明の第２の実施の形態に係る電力供給系には、第１の実施の形態と同様に、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、本発明の第２の実施の形態に係る電力供給系の過電流の検出・制御にマイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００７４】
図１３は、本発明の第２の実施の形態の変形例に係る電力供給系の構成を示す模式的なブロック図である。図１２と異なり、第１配線Ｗｉに、負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，２２９を介して接続されている。そして、第２配線Ｗｏには、第１の補助ヒューズ２０５の端子ＴＤが接続されている。この第１の補助ヒューズ２０５の出力端子ＴＳには、補助配線Ｗ３が接続され、補助配線Ｗ３の他端には、第２の補助ヒューズ２０６の出力端子ＴＳが接続されている。そして、第２の補助ヒューズ２０６の入力端子ＴＤには、負電位の主電源１１３が接続されている。図１２と同様に、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２を有しているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の活線や負荷への影響を回避出来る。更に、主電源系の電源線が遮断されても、補助電源系の電源線を利用して、負荷を駆動出来る。そして、図１２と同様に、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、マイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００７５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部を成す論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７６】
例えば、本発明の「半導体能動ヒューズ」に集積化する第１及び第２主半導体素子子としては、図３及び図４に示したＤＭＯＳ構造以外にも、例えば、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳＳＩＴが使用可能である。又、ＥＳＴ、ＭＣＴ等のＭＯＳ複合型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが使用可能である。更に、常にゲートを逆バイアスで使うのであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴやＳＩサイリスタ等も使用可能である。この第１及び第２主半導体素子はｎチャネル型でもｐチャネル型でもかまわない。即ち、本発明の第１半導体能動ヒューズ２０１，２０３は、ｎチャネル型及びｐチャネル型の両方が存在する。ｐチャネル型の第１半導体能動ヒューズ２０１，２０３においては、図１の表示と極性が逆になり、ドレイン電極Ｄに接続される端子ＴＤが出力端子となり、ソース電極Ｓに接続される端子ＴＳが入力端子となる。
【００７７】
但し、第２半導体能動ヒューズの電流通路として、半導体能動ヒューズの寄生素子（構造的に内在する寄生ｐｎ接合ダイオード）を利用するのが好ましいので、逆導通型の半導体パワーデバイスが好ましい。逆導通型の半導体パワーデバイスでない場合は、専用のダイオードを別途集積化すれば良い。
【００７８】
図１４は、図１に示した第１主半導体素子ＱＡ１の他の具体的構造として、コレクタショート型のＩＧＢＴのユニット素子の一部を示す断面図である。実際には、このユニット素子は、半導体チップ上に複数個並列配置され、大電流化を実現している。図１４に示すコレクタショート型ＩＧＢＴは、コレクタ電極９２９の上部にコレクタ領域となるｐ＋領域９２８とｎ＋ショート領域９３７，９３８，・・・・・が隣接して、交互に配置し、コレクタショート構造を形成している。ｐ＋領域９２８とｎ＋ショート領域９３７，９３８，・・・・・との繰り返しのピッチは電子の拡散長を考慮して決めればよい。従って、図１４では、１個のｐ＋領域９２８と２個のｎ＋ショート領域９３７，９３８がユニット素子の断面図上に配置された場合が例示されているが、２個以上のｐ＋領域９２８，・・・・・と３個以上のｎ＋ショート領域９３７，９３８，・・・・・が、ユニット素子に繰り返し配置されていてもかまわない。これら複数のｐ＋領域９２８、ｎ＋ショート領域９３７，９３８，・・・・・はストライプ状若しくは格子状、蜂の巣状等に配置可能である。格子状の場合は、ｐ＋領域９２８をｎ＋ショート領域９３７，９３８，・・・・・が取り囲む配置でも、それぞれのｎ＋ショート領域９３７，９３８，・・・・・を複数のｐ＋領域９２８、・・・・・が取り囲む形態でも良い。
【００７９】
このコレクタ領域９２８とｎ＋ショート領域９３７，９３８，・・・・・の上に、ドリフト領域となるｎ−領域９０７を配置し、このドリフト領域９０７の表面に２つのｐベース領域９２６を島状に対向して配置している。図３と同様に、図１４においても、断面図として、見かけ上２つのｐベース領域９２６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐベース領域９２６を構成してかまわない。それぞれのｐベース領域９２６の表面には、エミッタ領域となるｎ＋領域９２５が形成されている。エミッタ領域となるｎ＋領域９２５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐベース領域９２６の上部及びｐベース領域９２６に挟まれたドリフト領域領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部にゲート電極９０３が配置されている。ゲート電極９０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐベース領域９２６とエミッタ領域９２５を短絡するようにエミッタ電極９２１が配置されている。ＩＧＢＴにおいては、ターンオン時にコレクタ領域前面のドリフト領域９０７に電子が蓄積され、この蓄積された電子がｐ＋コレクタ領域９２８からの正孔（ホール）の注入を促進し、ドリフト領域９０７には電子と正孔の２種類のキャリアが存在して、電導度変調を生じる。従って、ドリフト領域９０７を厚くしても、オン抵抗は低く出来るので、高耐圧、低オン抵抗のデバイスとして用いられている。しかし、周知のように、ＩＧＢＴにおいては、ターンオフ時にコレクタ領域前面のドリフト領域９０７に蓄積された電子が再結合により消滅するまで、テール電流が流れ続け、高速のターンオフを妨げている。図１４に示すコレクタショート型構造を採用することにより、ＩＧＢＴのコレクタ領域前面のドリフト領域９０７に蓄積された電子は、ｎ＋ショート領域９３７，９３８，・・・・・を介して引き抜くことが出来るようになるので、ターンオフ時のテール電流を抑制し、高速動作が可能となる。
【００８０】
このようなコレクタショート型ＩＧＢＴにおいては、図３に示したＤＭＯＳと同様に、ｐベース領域９２６とｎ−ドリフト領域９０７との間に、ｐｎ接合構造の寄生ダイオードＤｐが内在している。従って、コレクタショート型ＩＧＢＴが動作するバイアス条件とは逆バイアスにして、コレクタ電極９２９を負、エミッタ電極９２１を正とするバイアス条件とすればこの寄生ダイオードＤｐが導通し、いわゆる逆導通が生じる。これらの寄生ダイオードＤｐを積極的に電流経路として用いることにより、高電圧を高速に遮断出来る。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態や実施例等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な請求項記載に係る発明特定事項によってのみ定められるものである。
【００８２】
【発明の効果】
本発明によれば、複数本（ｎ本）の個別配線を用いているので、その内の一部に短絡箇所が発生すれば、直ちにその個別配線を切り離し、他の個別配線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の個別配線でカバー出来るので、電力供給系の信頼性及び安全性を高めるのが容易である。
【００８３】
本発明によれば、故障判定電流値を１／ｍに設定出来るので、短絡接地等の異常状態を精度良く判定出来る。
【００８４】
本発明によれば、電源を２系統確保する構造も、安価且つ簡単に実現出来るので、電源供給の信頼性を更に高めることが可能となる。
【００８５】
本発明によれば、電力供給系を流れる異常電流の検出を行うためのシャント抵抗を不要として、導通損失の低い電力供給系を提供することが出来る。
【００８６】
本発明によれば、不完全短絡などのレアショートが発生した場合においても高速遮断が出来、信頼性及び安全性を高めた電力供給系を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の電力供給系に用いる第１半導体能動ヒューズの回路構成図である。
【図２】本発明の電力供給系に用いる第２半導体能動ヒューズの回路構成図である。
【図３】本発明の能動ヒューズに用いるＤＭＯＳのユニットセルの一部の模式断面図である。
【図４】本発明の能動ヒューズとしてのパワーＩＣの構造の一部を示す模式断面図である。
【図５】図５（ａ）は、図４に示したパワーＩＣを搭載したケーブルコネクタ（プラグ）の模式断面図で、図５（ｂ）は、図５（ａ）に示したプラグに接続されるジャックの模式断面図である。
【図６】パワーＩＣに搭載され、半導体チップの温度上昇を検知して、主半導体素子を遮断する過熱遮断回路の回路構成図である。
【図７】本発明の電力供給系に用いる能動ヒューズの動作原理を説明する説明図であり、ターン・オン時のドレイン−ソース間電圧の立ち下がり特性の説明図である。
【図８】本発明の電力供給系に用いる能動ヒューズの主半導体素子に着目した概念的等価回路図である。
【図９】図９（ａ）は、本発明の電力供給系に用いる能動ヒューズにおける主半導体素子のドレイン電流の過渡応答特性を示す説明図で、図９（ｂ）は、図９（ａ）に対応するドレイン−ソース間電圧の過渡応答特性を示す説明図である。
【図１０】本発明の第１の実施例に係る電力供給系の構成を示す模式的なブロック図である。
【図１１】本発明の第１の実施例の変形例に係る電力供給系の構成を示す模式的なブロック図である。
【図１２】本発明の第２の実施例に係る電力供給系の構成を示す模式的な系統図である。
【図１３】本発明の第２の実施例の変形例に係る電力供給系の構成を示す模式的なブロック図である。
【図１４】本発明の能動ヒューズに用いるコレクタショート型のＩＧＢＴのユニットセルの一部を示す断面図である。
【図１５】従来の過電流制御回路の回路構成図である。
【符号の説明】
１０１、１１２ 電源（主電源）
１０２ 負荷
１０３、１１３ 補助電源
１０６ 過熱遮断促進回路
１１０ 半導体チップ
１１１ 駆動回路
１２０ 過熱遮断回路
１２１ 温度センサ
１２２ ラッチ回路
２０１〜２１０，２２０，２２７，２２８，２２９ 半導体能動ヒューズ
３０１ 中心導体
３０２，３１２，３２２ 絶縁体
３０３〜３０６ 半田
３１１ プラグ端子
３１３，３２１ 金属ケース
３１４ リード
３１５ 樹脂封止体
３２３ ジャック端子
８０１ トレンチ側壁絶縁膜
８０２ 半絶縁性ポリシリコン（ＳＩＰＯＳ）
８１１，８２１ ＳＯＩ酸化膜（埋め込み絶縁膜）
８１２ 埋め込みコレクタ領域
８２２ ｐウェル
９０１，９１３，９１５ ソース電極
９０２ 層間絶縁膜
８０３，８２７，９０３ ゲート電極
９０４ ゲート絶縁膜
８２３，８２５，９０５ ソース領域
８０６，９０６ ｐボディ領域
８１３，９０７ ドリフト領域
８２４，９０８ ドレイン領域
９０９，９１４ ドレイン電極
９１０ スタブ金属
９１１ 外部接続用ソース電極
９１２ 、パッシベーション膜
９１７ ベース電極
９２１，９１８ エミッタ電極
８１５，９２５ エミッタ領域
８１４，９２６ ｐベース領域
９２８ コレクタ領域
９２９，９１６ コレクタ電極
９３８ ｎ＋ショート領域
ＣＭＰ１ 比較器
Ｄ１ ダイオード
ＱＡ，主半導体素子（第１の半導体素子）
ＲＧ 内部抵抗
Ｒ１，Ｒ２，Ｒ５，Ｒ８、Ｒ１０ 抵抗
ＴＤ 入力端子
ＴＳ 出力端子
ＺＤ１ ツェナーダイオード
【発明の属する技術分野】
本発明は、車両搭載のバッテリから車両の各部に電力を供給する車両用電力供給系等に好適な電力供給系に係わる。特に電源線の異常電流を検出し、必要に応じて遮断出来る半導体能動ヒューズを有した電力供給系に関する。
【０００２】
【従来の技術】
図１５は、自動車においてバッテリからの電源を選択的に各負荷に供給して、負荷への電力供給を温度センサ内蔵トランジスタＱＦにより制御する場合の過電流制御回路を有した従来の電源線である。図１５に示す従来の過電流制御回路は、出力電圧ＶＢを供給する電源１０１からの電源線がシャント抵抗ＲＳの一端に接続され、その他端に温度センサ内蔵トランジスタＱＦのドレイン端子Ｄが接続されている。更に、温度センサ内蔵トランジスタＱＦのソース端子Ｓには、負荷１０２が接続されている。ここで、負荷１０２としては、自動車のヘッドライトやパワーウィンドウの駆動モータ等々該当する。図１５に示す電源線に用いられている過電流制御回路は、更に、シャント抵抗ＲＳを流れる電流を検出して、温度センサ内蔵トランジスタＱＦの駆動を制御するドライバ７０１と、ドライバ７０１でモニタした電流値に基づいて温度センサ内蔵トランジスタＱＦの駆動信号をオン／オフ制御するＡ／Ｄ変換器７０２及びマイコン（ＣＰＵ）７０３とを備えている。温度センサ内蔵トランジスタＱＦは、トランジスタＱＦの接合温度が規定以上の温度まで上昇した場合には、この温度上昇を内蔵する温度センサが検知し、所定のゲート遮断回路によってトランジスタＱＦのゲート電位を”Ｌ”レベルにし、強制的にトランジスタＱＦをターンオフする過熱遮断機能を備えている。
【０００３】
図１５において、ＺＤ１は温度センサ内蔵トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデバイスＱＭの真のゲートＴＧに過電圧が印加されようとした場合にこれをバイパスさせるツェナーダイオードである。ドライバ７０１は、電流モニタ回路としての差動増幅器７１１，７１３と、電流制限回路としての差動増幅器７１２と、チャージポンプ回路７１５と、マイコン７０３からのオン／オフ制御信号及び電流制限回路からの過電流判定結果に基づき、内部抵抗ＲＧを介して温度センサ内蔵トランジスタＱＦの真のゲートＴＧを駆動する駆動回路７１４を備えて構成されている。シャント抵抗ＲＳの電圧降下に基づき差動増幅器７１２を介して、電流が判定値（上限）を超えたとして過電流が検出された場合には、駆動回路７１４によって温度センサ内蔵トランジスタＱＦをオフ動作とし、その後電流が低下して判定値（下限）を下回ったら温度センサ内蔵トランジスタＱＦをオン動作させる。一方、マイコン７０３は、電流モニタ回路（差動増幅器７１１，７１３）を介して電流を常時モニタしており、正常値を上回る異常電流が流れていれば、温度センサ内蔵トランジスタＱＦの駆動信号をオフすることにより温度センサ内蔵トランジスタＱＦをターンオフする。なお、マイコン７０３からオフ制御の駆動信号が出力される前に、温度センサ内蔵トランジスタＱＦの温度が規定値を超えていれば、温度センサからの信号により、所定の過熱遮断機能が動作し、温度センサ内蔵トランジスタＱＦはターンオフする。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の過電流制御回路を有した電源線にあっては、電流検出を行うために電力の供給経路に直列接続されるシャント抵抗ＲＳを必要とした構成であり、近年の負荷の大電流化により、シャント抵抗の熱損失が無視出来ないため電源線の導通損失が大きいという問題があった。特に大電流を流す電源線においては、過電流制御回路部に冷却装置を設ける必要があった。
【０００５】
又、上述の過熱遮断機能や過電流制御回路を有した電源線は、負荷１０２や電源線にほぼ完全な短絡状態が発生して大電流が流れる場合には機能するが、ある程度の短絡抵抗を持つ不完全短絡などのレアショートを発生して小さい短絡電流が電源線に流れた場合には機能しない欠点があった。このため、電源線を流れる電流をモニタ回路を介してマイコン７０３により異常電流を検出し、これにより温度センサ内蔵トランジスタＱＦをオフ制御するしかなく、このような異常電流に対するマイコン制御による応答性が悪いという事情もあった。
【０００６】
又、シャント抵抗ＲＳやＡ／Ｄ変換器７０２、マイコン７０３等が必要であるため、大きな実装スペースが必要であり、又これらの比較的高価な物品により装置コストが高くなってしまうという問題点もある。
【０００７】
本発明の目的は、上記従来の問題点や事情を解決することにあり、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが発生した場合においても高速応答出来、信頼性及び安全性を高めた電力供給系を提供することにある。
【０００８】
本発明の他の目的は、複数本の中間配線を用いて、その内の一部に短絡箇所が発生すれば、直ちにその中間配線を切り離し、他の中間配線や負荷への影響を回避出来る電力供給系を提供することにある。
【０００９】
本発明の更に他の目的は、一部に断線等の故障が発生しても他の中間配線でカバー出来、信頼性及び安全性を高めるのが容易な電力供給系を提供することにある。
【００１０】
本発明の更に他の目的は、安価且つ簡単に電源を２系統確保することの出来る電力供給系を提供することである。
【００１１】
本発明の更に他の目的は、電源線を流れる異常電流の検出を行うためのシャント抵抗を不要として、導通損失の低く、高効率な電力供給系を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ｍ本（ｍ≧２）の分岐を有する第１配線と、この第１配線のそれぞれの分岐に接続されるｍ個の第１半導体能動ヒューズと、ｍ個の第１半導体能動ヒューズのそれぞれに、それぞれの一端を接続したｍ本の中間配線と、ｍ本の中間配線の他端に、それぞれ接続されるｍ個の第２半導体能動ヒューズと、このｍ個の第２半導体能動ヒューズに、それぞれｍ本の分岐が接続される第２配線とから構成される電力供給系であることである。
【００１３】
ここで、ｍ個の第１半導体能動ヒューズのそれぞれは、第１主半導体素子、第１基準半導体素子、第１比較器及び第１駆動回路とを少なくとも具備する。第１主半導体素子は、第１配線に接続された第１主電極、第１主電極に対向した第２主電極、第１及び第２主電極を流れる主電流を制御する第１制御電極とを有する。更に、第１主半導体素子の第１主電極にカソード領域を、第２主電極にアノード領域が接続された第１寄生ダイオードが、第１主半導体素子中に内在する。又、第１基準半導体素子は、第１主電極、第１制御電極にそれぞれ接続された第３主電極、第２制御電極と、第４主電極とを有する。そして、第１比較器は、第２及び第４主電極間の電圧を比較する。
【００１４】
一方、ｍ個の第２半導体能動ヒューズのそれぞれは、第２主半導体素子、第２基準半導体素子、第２比較器及び第２駆動回路とを少なくとも具備する。第２主半導体素子は、中間配線の他端に接続される第５主電極、第５主電極に対向した第６主電極、第５及び第６主電極を流れる主電流を制御する第３制御電極とを有し、第５主電極にアノード領域を、第６主電極にカソード領域が接続された第２寄生ダイオードを内在する。第２基準半導体素子は、第７主電極、第８主電極及び第４制御電極とを有する。ここで、第８主電極及び第４制御電極は、第６主電極及び第３制御電極にそれぞれ接続されている。そして、第２比較器は、第５及び第７主電極間の電圧を比較する。
【００１５】
そして、ｍ個の第１主半導体素子の第１主電極は、第１配線のそれぞれの分岐に接続される。ｍ個の第１半導体能動ヒューズのそれぞれの第２主電極には、ｍ本の中間配線がそれぞれ接続される。又、第２主半導体素子の第５主電極は、中間配線の他端に接続される。そして、ｍ個の第２半導体能動ヒューズの第６主電極に、第２配線のｍ本の分岐が、それぞれ接続される。
【００１６】
本発明の電源線に用いる第１半導体能動ヒューズは、第１比較器により、第１主半導体素子と第１基準半導体素子の電圧、即ち、第２及び第４主電極間の電圧を比較し、第１駆動回路は、第１比較器の出力を用いて、異常電流発生時には第１主半導体素子をオン／オフ制御して電流振動を生成する。そして、この電流振動の回数を数える、若しく電流振動による半導体チップの温度上昇を検知等の手法により、第１主半導体素子を遮断する。同様に、第２半導体能動ヒューズは、第２比較器により、第２主半導体素子と第２基準半導体素子の電圧、即ち、第５及び第７主電極間の電圧を比較する。第２駆動回路は、第２比較器の出力を用いて、異常電流発生時には第２主半導体素子をオン／オフ制御して電流振動を生成する。そして、この電流振動を利用して、第２主半導体素子を遮断する。
【００１７】
第１及び第２主半導体素子（半導体パワーデバイス）としては、例えば、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳ静電誘導型トランジスタ（ＳＩＴ）が使用可能である。又、エミッタスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合型デバイスや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他の絶縁ゲート型パワーデバイスが使用可能である。更に、常にゲートを逆バイアスで使うのであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴやＳＩサイリスタ等も使用可能である。そして、この主半導体素子（半導体パワーデバイス）は、逆導通型が好ましい。逆導通型半導体パワーデバイスであれば、この逆導通型半導体パワーデバイスに構造的に内在する寄生ｐｎ接合ダイオードを、第２半導体能動ヒューズ中を流れる順方向の電流通路として利用出来るからである。第１及び第２基準半導体素子は、第１及び第２主半導体素子と同一のユニット素子を有し、そのユニット素子数が少ない半導体素子を用いれば良い。
【００１８】
第１主半導体素子の第１及び第２主電極は、それぞれ第１主半導体素子を構成するパワーデバイスの第１及び第２主電極領域に接続されている。「第１主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又はコレクタ領域のいずれか一方、パワーＭＯＳトランジスタやパワーＭＯＳＳＩＴ等のＩＧＴ（パワーＩＧＴ）においてはソース領域又はドレイン領域のいずれか一方を意味する。「第２主電極領域」とは、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方、パワーＩＧＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方を意味する。即ち、第１主電極領域が、エミッタ領域であれば、第２主電極領域はコレクタ領域であり、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域である。又、「第１制御電極」とはＩＧＢＴ及びパワーＩＧＴのゲート電極を意味することは勿論である。第１主半導体素子ＱＡ１と同様な電流電圧特性を有する第１基準半導体素子ＱＢ１についても、同様に「第３及び第４主電極」及び「第２制御電極」が定義される。
【００１９】
一方、第２主半導体素子及び第２基準半導体素子は、第１主半導体素子及び第１基準半導体素子の上下を逆さに回路接続をしている点が異なるが、同様に定義される。即ち、第２主半導体素子の第５、第６主電極及び第３制御電極は、それぞれ、第１主半導体素子の第２、第１主電極及び第１制御電極に対応する。又、第２基準半導体素子の第７、第８主電極及び第４制御電極は、それぞれ、第１基準半導体素子の第４、第３主電極及び第２制御電極に対応する。
【００２０】
本発明の電力供給系は、複数本（ｍ本）の中間配線を並列配置して構成されているので、その内の一部に接地等の故障が発生し、それに伴う異常電流が流れた場合に、故障の発生した中間配線の両端の第１及び第２半導体能動ヒューズが、直ちにその中間配線を切り離す。このため、他の正常な中間配線に故障の影響が及ぶのを回避出来る。このとき、正常な中間配線の数が減るので、電力供給系全体の電流供給容量（最大供給可能電流値）は、減ることとなる。しかし、負荷電流が故障発生後の最大供給可能電流値以内であれば、故障発生前と同じように負荷に電力を供給出来る。これは電力供給系に重複性（redundancy）をもたらすことになり、これにより、電力供給系の信頼を大幅に高めることが出来る。
【００２１】
一方、負荷に供給する最大電流値をＩｍａｘとし、中間配線には電流が均等に流れると仮定すると、中間配線１本当たりの最大電流値はＩｍａｘ／ｍとなる。故障判定電流値を、例えば最大電流値の２倍に設定すると、配線１本からなる電力供給系の場合、故障判定電流値は、２×Ｉｍａｘとなるが、ｍ本の中間配線を並列配置した電力供給系の場合、故障判定電流値は、２×Ｉｍａｘ／ｍとなる。即ち、故障判定電流値を１／ｍに設定出来るので、短絡接地等の異常状態を精度良く判定出来る。なお、前述したように、第２半導体能動ヒューズの電流通路として、構造的に内在する寄生ｐｎ接合ダイオードを利用している。この寄生素子は、大面積に形成されているので、オン抵抗が低い。従って、２つの半導体能動ヒューズを対向接続しても、全体としての導通損失は大きくならない。しかも、寄生素子（寄生ｐｎ接合ダイオード）を利用することにより、過電流制御回路部の構成部品数を減らし、装置全体を小型化出来る利点を有する。
【００２２】
【発明の実施の形態】
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。先ず、本発明の実施の形態の説明をする前に、本発明の電源線に用いる半導体能動ヒューズの代表的な構造及びその基本的な動作について説明する。
【００２３】
（電源線の基本構造と半導体能動ヒューズ）
本発明の電力供給系は、図１０に示すように、第１配線Ｗｉと、この第１配線Ｗｉに接続される複数の（ｍ個の）第１半導体能動ヒューズ２０１，２０３，・・・・・と、この第１半導体能動ヒューズ２０１，２０３，・・・・・に一端を接続したｍ本の中間配線Ｗ１，Ｗ２，・・・・・と、この中間配線Ｗ１，Ｗ２，・・・・・の他端に接続されるｍ個の第２半導体能動ヒューズ２０２，２０４，・・・・・と、第２半導体能動ヒューズ２０２，２０４，・・・・・に接続される第２配線Ｗｏとからなる構成を基本としている。そこで先ず第１半導体能動ヒューズ２０１、２０３及び第２半導体能動ヒューズ２０２，２０４について、図１及び２を用いて説明する。
【００２４】
第１半導体能動ヒューズ２０１、２０３は、図１に示すように、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第１比較器ＣＭＰ１及び第１駆動回路１１１とを少なくとも具備する。図１においては、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１は、ｎＭＯＳトランジスタである。第１主半導体素子ＱＡ１は、第１配線Ｗｉに接続された第１主電極（ドレイン電極）Ｄ１、第１主電極Ｄ１に対向した第２主電極（ソース電極）ＳＡ１、第１及び第２主電極を流れる主電流を制御する第１制御電極ＧＡ１とを有する。第１主電極Ｄ１は、第１配線Ｗｉを介して、電源１０１に接続される。更に、第１主半導体素子ＱＡ１の第１主電極Ｄ１にカソード領域を、第２主電極ＳＡ１にアノード領域が接続された第１寄生ダイオードＤｐが、第１主半導体素子ＱＡ１中に内在する。又、第１基準半導体素子ＱＢ１は、第１主電極Ｄ１、第１制御電極ＧＡ１にそれぞれ接続された第３主電極（ドレイン電極）Ｄ１、第２制御電極ＧＢ１と、第４主電極（ソース電極）ＳＢ１とを有する。そして、第１比較器ＣＭＰ１は、第２主電極ＳＡ１及び第４主電極ＳＢ１間の電圧を比較する。第１比較器ＣＭＰ１及び第１駆動回路１１１は、この第１主半導体素子ＱＡ１の異常電流を検知して、異常電流発生時には第１主半導体素子ＱＡ１をオン／オフ制御して電流振動を生成する制御回路を構成している。即ち、第１半導体能動ヒューズ２０１、２０３は、第１主半導体素子（パワーデバイス）ＱＡ１と、この主半導体素子ＱＡ１を制御する制御回路とは、同一基板上に集積化されたパワーＩＣの構成である。基板としてセラミック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等を用いたハイブリッドＩＣの形態でも良いが、より好ましくは、同一半導体チップ１１０上にモノリシックに集積化したパワーＩＣとすれば良い。
【００２５】
本発明の第１半導体能動ヒューズ２０１，２０３は、更に、図１に示すように、抵抗Ｒ１、Ｒ２，Ｒ５，Ｒ８、ＲＧ，ツェナーダイオードＺＤ１、ダイオードＤ１等を有している。駆動回路１１１には、コレクタ側が電位ＶＰに接続されたソーストランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続されたシンクトランジスタＱ６とを直列接続して備え、所定の切換え信号に基づき、ソーストランジスタＱ５及びシンクトランジスタＱ６をオン・オフ制御して、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１の制御電極にこれらを駆動制御する信号を出力する。図１に示すバイポーラトランジスタ（ＢＪＴ）の代わりにＭＯＳトランジスタで駆動回路１１１を構成しても良い。例えば、ＣＭＯＳで、駆動回路１１１を構成することも可能である。ＭＯＳトランジスタで駆動回路１１１を構成すれば、簡単なＭＯＳトランジスタの製造プロセスで本発明のパワーＩＣ（半導体能動ヒューズ）を製造することが可能となる。又、ＢＪＴで駆動回路１１１を構成すれば、ＢＩＭＯＳ製造プロセスで本発明のパワーＩＣを製造することが出来る。電源１０１の出力電圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電圧ＶＰは、例えばＶＢ＋１０Ｖである。
【００２６】
更に、第１基準半導体素子ＱＢ１の第２主電極（ソース電極）には基準抵抗Ｒｒが接続されている。なお、基準抵抗Ｒｒは必ずしもモノリシックに集積化されている必要はなく、本発明の半導体能動ヒューズの外部抵抗として、外部端子を介して接続しても良い。基準抵抗Ｒｒの抵抗値は、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比に応じて選定すれば良い。第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１＝１：１０００とした場合は、負荷１０２の過負荷状態の抵抗値の１０００倍の値となるように設定しておけば良い。この基準抵抗Ｒｒの設定により、第１主半導体素子ＱＡ１に異常動作の過負荷電流が流れたときと同じドレイン−ソース間電圧ＶＤＳを第１基準半導体素子ＱＢ１に発生させることが出来る。
【００２７】
第１主半導体素子ＱＡ１の第１主電極（ドレイン電極）と第２主電極（ソース電極）間には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。この抵抗Ｒ１と抵抗Ｒ２との接続点と第１主半導体素子ＱＡ１の第２主電極（ソース電極）間には、端子ＴＲを介して、外部抵抗として可変抵抗ＲＶが外部端子を介して接続されている。可変抵抗ＲＶの抵抗値を変えることにより抵抗Ｒ２の抵抗値を等価的に可変設定出来る。これにより、１種類の半導体チップ１１０で複数の仕様をカバーすることが可能となる。
【００２８】
図１に示す比較器ＣＭＰ１の“＋”入力端子には、第１主半導体素子ＱＡ１の主電極間電圧（ドレインＤ１−ソースＳ間電圧）ＶＤＳを抵抗Ｒ１と抵抗Ｒ２及び可変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧が抵抗Ｒ５を介して供給されている。又、比較器ＣＭＰ１の“−”入力端子には、第１基準半導体素子ＱＢ１のソース電圧ＶＳＢが供給されている。“＋”入力端子の信号レベルＶ＋＞“−”入力端子の信号レベルＶ−のとき、比較器ＣＭＰ１の出力は“Ｈ”レベルとなり、駆動回路１１１は、ゲート電極に電圧を供給する。逆の場合は、比較器ＣＭＰ１の出力は“Ｌ”レベルとなり、駆動回路１１１は、ゲート駆動をオフする。なお、後述のように、比較器ＣＭＰ１は一定のヒステリシス特性を持っている。
【００２９】
この結果、異常電流発生時には第１主半導体素子ＱＡ１をオン／オフ制御して電流振動を生成する。そして、この電流振動を利用して、第１主半導体素子ＱＡ１が遮断される。
【００３０】
一方、第２半導体能動ヒューズ２０２，２０４は、第１半導体能動ヒューズ２０１、２０３と基本的に同一の構造で、上下関係が逆である。即ち、図２に示すように、第２半導体能動ヒューズ２０２，２０４は、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２、第２比較器ＣＭＰ１及び第２駆動回路１１１とを少なくとも具備する。図２において、第２主半導体素子ＱＡ２及び第２基準半導体素子ＱＢ２は、第１半導体能動ヒューズ２０１、２０３と同じｎＭＯＳトランジスタである。しかし、ｎＭＯＳトランジスタのソース・ドレイン電極が反対である。即ち、第２半導体能動ヒューズ２０２，２０４は、中間配線Ｗ１，Ｗ２，…の他端には、第５主電極（ソース電極）ＳＡ２が接続されている。そして、第５主電極ＳＡ２に対向した第６主電極（ドレイン電極）Ｄ２、第５及び第６主電極を流れる主電流を制御する第３制御電極ＧＡ２とを有し、第５主電極ＳＡ２にアノード領域を、第６主電極Ｄ２にカソード領域が接続された第２寄生ダイオードＤｐを内在する。この結果、第１半導体能動ヒューズ２０１、２０３とは、第２寄生ダイオードＤｐの極性が反対である。第２基準半導体素子ＱＢ２は、第７主電極（ソース電極）ＳＢ２、第８主電極（ドレイン電極）Ｄ２及び第４制御電極ＧＢ２とを有する。そして、第８主電極Ｄ２及び第４制御電極ＧＢ２は、それぞれ、第６主電極Ｄ２及び第３制御電極ＧＡ２に接続されている。そして、第２比較器ＣＭＰ１は、第５及び第７主電極間の電圧を比較する。２比較器ＣＭＰ１及び第２駆動回路１１１は、この第２主半導体素子ＱＡ２の異常電流を検知して、異常電流発生時には第２主半導体素子ＱＡ２をオン／オフ制御して電流振動を生成する制御回路を構成している。そして、この電流振動を利用して、第２主半導体素子ＱＡ２が遮断される。第２主半導体素子（パワーデバイス）ＱＡ２と、この主半導体素子（パワーデバイス）ＱＡ２を制御する制御回路も、同一基板上に集積化されたパワーＩＣの構成である。
【００３１】
図３は、第１主半導体素子ＱＡ１の具体的構造の一例として、ＤＭＯＳ構造のｎＭＯＳトランジスタのユニット素子の一部を示す断面図である。第２主半導体素子ＱＡ２も、デバイス構造としては同じである。実際には、このユニット素子を、半導体チップ上に複数個（例えば、ユニット素子数Ｎ１＝１０００個）並列配置することにより、所望の定格電流容量を実現している。図３に示すｎＭＯＳトランジスタＱＡ１，ＱＡ２は、ドレイン領域となるｎ＋領域９０８の上に、エピタキシャル成長したドリフト領域となるｎ−領域９０７を配置し、このドリフト領域９０７の表面に、見かけ上２つのｐボディ領域９０６を島状に対向して配置している。図３において、断面図として、見かけ上２つのｐボディ領域９０６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐボディ領域９０６を構成してかまわない。ｐボディ領域９０６の表面には、ソース領域となるｎ＋領域９０５が形成されている。ソース領域となるｎ＋領域９０５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐボディ領域９０６の上部及びｐボディ領域９０６に挟まれたドリフト領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極９０３が配置されている。ゲート電極９０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐボディ領域９０６とソース領域９０５を短絡するように、ソース電極９０１が配置されている。ドレイン領域９０８の裏面には、ドレイン電極９０９が形成されている。図３に示すＤＭＯＳ構造は、ｐボディ領域９０６とｎ＋ドレイン領域９０８との間に、ｐｎ接合構造の寄生ダイオードＤｐを内在している。従って、ＤＭＯＳが動作するバイアス条件とは逆にして、ドレイン電極９０９を負、ソース電極９０１を正とするバイアス条件とすれば、この寄生ダイオードＤｐが導通し、いわゆる逆導通が生じる。本発明においては、この寄生ダイオードＤｐを積極的に電流経路として用いる。これらの寄生ダイオードＤｐは、図３から明らかなように、半導体チップの底面全面に、大面積に形成されているので、オン抵抗が低く、全体としての導通損失は大きくならない。
【００３２】
図４は、図１に示した第１半導体能動ヒューズ２０１、２０３の回路構成をモノリシックに集積化する場合の一例を示す断面図である。第２半導体能動ヒューズ２０２，２０４の場合も、回路的に逆さまに接続されているだけであり、構造は全く同一である。従って、重複を避けるため、以下の説明では、本発明の第１半導体能動ヒューズ２０１，２０３に着目して説明するが、第２半導体能動ヒューズ２０２，２０４の場合も、全く同様である。
【００３３】
図４に示すように、本発明の第１半導体能動ヒューズ２０１，２０３は、第１主半導体素子ＱＡ１，ＱＡ２を制御する制御回路側の下部のみにＳＯＩ酸化膜（埋め込み絶縁膜）８１１，８２１を設け、部分的にＳＯＩ構造を構成している。そして、この部分的なＳＯＩ構造を利用した絶縁分離構造で、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１を制御する制御回路の各素子を分離している。一方、主なるスイッチング動作をする第１主半導体素子ＱＡ１側には、ＳＯＩ構造は構成せず、半導体チップの表面から裏面に電子が流れる縦型のパワーデバイスの構造を達成している。上述したように、第１主半導体素子ＱＡ１は、Ｎ１個のユニット素子を並列配置しており、同一のユニット素子をＮ２＝１個のみ有する第１基準半導体素子ＱＢ１も、同様に、縦型のデバイス構造であり、こちらにもＳＯＩ酸化膜はない。即ち、第１主半導体素子ＱＡ１は、既に、図３を用いて説明したように、半導体チップの底面全面に形成されたｎ＋ドレイン領域９０８の上に、ｎ−ドリフト領域９０７を配置して形成されている（第１主半導体素子ＱＡ１の構造は、図３の説明と重複するので、ここでの説明を省略する。）。
【００３４】
図４においては、半導体チップの底面全面に形成されたｎ＋ドレイン領域９０８、及びｎ−ドリフト領域９０７を共通として、第１基準半導体素子ＱＢ１が形成されている。即ち、第１基準半導体素子ＱＢ１は、ｎ−ドリフト領域９０７の表面に、ｐボディ領域８０６が島状に配置して構成されている。ｐボディ領域８０６の表面には、ソース領域となるｎ＋領域８２５が形成されている。ｐボディ領域８０６の上部及びｐボディ領域８０６に挟まれたドリフト領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極８０３が配置されている。ゲート電極８０３は、第１主半導体素子ＱＡ１のゲート電極９０３と連続している。ゲート電極８０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐボディ領域８０６とソース領域８２５を短絡するように、ソース電極９１３が配置されている。ソース電極９１３は図１に示すように、半導体チップの表面に設けられたポリシリコンからなる基準抵抗Ｒｒに接続されている。ドレイン領域９０８の裏面の全面には、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１に共通のドレイン電極９０９が形成されている。
【００３５】
第１主半導体素子ＱＡ１と第１基準半導体素子ＱＢ１の間には、図４に示すように素子分離領域が形成されている。素子分離領域は、ｐボディ領域８０６、９０６を貫通するまで深く形成されたトレンチを用いて形成されている。即ち、このトレンチの側壁に形成されたトレンチ側壁絶縁膜８０１と、更にトレンチ側壁絶縁膜８０１に挟まれた半絶縁性ポリシリコン（ＳＩＰＯＳ）８０２から構成されている。同様に、制御回路側においては、ＳＯＩ酸化膜（埋め込み絶縁膜）８１１，８２１を貫通するまで深く形成されたトレンチを用いて、素子分離領域が形成されている。
【００３６】
制御回路側には、ｐウェル８２２に形成されたｎＭＯＳトランジスタ及びｎ＋埋め込みコレクタ領域８１２の上部に形成されたｎｐｎ型バイポーラトランジスタを模式的に示した。即ち、ＳＯＩ酸化膜８１２の上部にｐウェル８２２が形成され、このｐウェル８２２中に、ｎ＋ソース領域８２３，ｎ＋ドレイン領域８２４が形成されている。そして、ｎ＋ソース領域８２３及びｎ＋ドレイン領域８２４に挟まれたｐウェル８２２上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部に、ゲート電極８２７が配置されている。ｎ＋ソース領域８２３及びｎ＋ドレイン領域８２４には、層間絶縁膜９０２中に開口されたコンタクトホールを介して、それぞれ、ソース電極９１５，ドレイン電極９１４が接続されている。一方、ＳＯＩ酸化膜８１１の上部にｎ＋埋め込みコレクタ領域８１２が形成され、このｎ＋埋め込みコレクタ領域８１２の上部に、ｎ−ドリフト領域８１３が形成され、ｎ−ドリフト領域８１３の表面にｐベース領域８１４が形成されている。ｐベース領域８１４中には、ｎ＋エミッタ領域８１５が、ｎ−ドリフト領域８１３の表面のｐベース領域８１４とは離間した位置には、ｎ＋コレクタコンタクト領域８１６が形成されている。ｎ＋エミッタ領域８１５、ｐベース領域８１４及びｎ＋コレクタコンタクト領域８１６には、層間絶縁膜９０２中に開口されたコンタクトホールを介して、それぞれ、エミッタ電極９１８、ベース電極９１７及びコレクタ電極９１６が接続されている。
【００３７】
そして、エミッタ電極９１８、ベース電極９１７、コレクタ電極９１６、ソース電極９１５，ドレイン電極９１４、ソース電極９１３及びソース電極９０１の上には、パッシベーション膜９１２が堆積されている。そして、パッシベーション膜９１２を貫通して、ソース電極９０１に到達するバイア・ホールが設けられている。バイア・ホール中にはスタブ金属９１０が埋め込まれている。スタブ金属９１０を介して、パッシベーション膜９１２の上に全面に形成された外部接続用ソース電極９１１とソース電極９０１とが電気的に接続されている。この結果、図４においては、半導体チップの底面全面にはドレイン電極９０９が、半導体チップの表面全面には外部接続用ソース電極９１１が形成されている。
【００３８】
このドレイン電極９０９を、図５（ａ）に示すように、半田３０４を用いてプラグ端子３１１に半田付けされ、ケーブルコネクタ（プラグ）が構成される。更に、半田３０３を用いて外部接続用ソース電極９１１は、リード３１４のインナーリードに半田付けされている。プラグ端子３１１の半導体チップ１１０側、半導体チップ１１０，リード３１４のインナーリードは、周知のトランスファモールド方法によって樹脂封止体３１５により封止されている。樹脂封止体３１５の外部に露出した部分が、リード３１４のアウターリードとなる。プラグ端子３１１及びリード３１４は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅とステンレスの複合材料等を用いることが可能である。更に、これらの金属にニッケル（Ｎｉ）メッキや金（Ａｕ）メッキ等を施したものなどから構成しても良い。そして、図５（ａ）に示すように、電源線を構成する中心導体３０１とリード３１４のアウターリードとは、半田３０５を用いて電気的に接続される。中心導体３０１は絶縁体３０２により被覆されている。プラグ端子３１１は絶縁体３１２を介して、樹脂封止体３１５を収納する金属ケース３１３に接続されている。
【００３９】
プラグ端子３１１は、図５（ｂ）に示したジャック端子３２３に差し込まれる。ジャック端子３２３は、半田３０６を用いて、電源線を構成する中心導体３０１と電気的に接続される。ジャックの金属ケース３２１は、絶縁体３２２により、ジャック端子３２３から絶縁されている。図５（ａ）及び（ｂ）に示すようなケーブルコネクタを用いることにより、図１に示すパワーＩＣは、電源線を介して、出力電圧ＶＢを供給する電源１０１に、入力端子ＴＤ１，ＴＤ２としてのドレイン電極９０９が接続される。同様に、電源線を介して、出力端子ＴＳ１，ＴＳ２としての外部接続用ソース電極９１１が負荷１０２に接続される。
【００４０】
図１に示すように、第１主半導体素子ＱＡ１のゲート電極ＧＡ１は、半導体チップ１１０の温度上昇を検知し、所定の温度以上になった場合は、導通状態を遮断する過熱遮断回路１２０に接続されている。同様に、図２に示すように、第２主半導体素子ＱＡ２のゲート電極ＧＡ２には、過熱遮断回路１２０が接続されている。過熱遮断回路１２０としては、例えば、図６に示した回路構成を用いれば良い。以下の説明では、第１主半導体素子ＱＡ１に着目して説明するが、第２主半導体素子ＱＡ２の場合も、全く同様である。
【００４１】
即ち、この過熱遮断回路１２０は、第１主半導体素子ＱＡ１のゲート電極に接続された過熱遮断用ＭＯＳトランジスタＱＳと、この過熱遮断用ＭＯＳトランジスタＱＳのゲート電極に信号を入力するラッチ回路１２２と、ラッチ回路１２２の状態を制御する温度センサ１２１等から構成されている。つまり、半導体チップ１１０の表面温度が規定以上の温度まで上昇したことが温度センサ１２１によって検出された場合には、温度センサ１２１からの検出情報により、ラッチ回路１２２の状態が遷移し、この状態がラッチ回路１２２に保持される。この結果、過熱遮断用ＭＯＳトランジスタＱＳがオン動作となり、第１主半導体素子ＱＡ１の真のゲートＴＧと第２主電極（ソース電極）ＳＡ１間を短絡し、第１主半導体素子ＱＡ１を強制的にオフ制御する。
【００４２】
ここで、温度センサ１２１はポリシリコン等で構成した４個のダイオードが直列接続されてなり、温度センサ１２１は第１主半導体素子ＱＡ１の近傍に集積化されている。第１主半導体素子ＱＡ１の接合温度が上昇するにつれて、半導体チップの表面温度が上昇し、温度センサ１２１の４個のダイオードの順方向降下電圧が次第に低下する。そして、４個のダイオードの順方向降下電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲート電位が“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトランジスタＱ５１がオン状態からターンオフする。これにより、ｎＭＯＳトランジスタＱ５４のゲート電位が、第１主半導体素子ＱＡ１のゲート制御端子Ｇの電位にプルアップされ、ｎＭＯＳトランジスタＱ５４がターンオンする。このため、ｎＭＯＳトランジスタＱ５３がターンオフし、ｎＭＯＳトランジスタＱ５２がオフ状態からターンオンして、ラッチ回路１２２に“１”がラッチされることとなる。このとき、ラッチ回路１２２の出力が“Ｈ”レベルとなって、過熱遮断用素子ＱＳがオフ状態からターンオンする。この結果、第１主半導体素子ＱＡ１の真のゲートＴＧと第２主電極（ソース電極）ＳＡ１間が短絡されて、第１主半導体素子ＱＡ１がオン状態からターンオフして、過熱遮断されることとなる。なお、電流振動の振動の回数を計測する方式を採用すれば、過熱遮断回路１２０は必須ではない。
【００４３】
第１主半導体素子ＱＡ１は、例えば、複数個のユニットセル（単位セル）が並列接続されたマルチ・チャネル構造のパワーデバイスを採用すれば良い。そして、この第１主半導体素子ＱＡ１に並列接続されるように、第１基準半導体素子としてのＭＯＳトランジスタＱＢ１が、第１主半導体素子ＱＡ１に隣接する位置に配置されている。第１基準半導体素子（基準ＭＯＳトランジスタ）ＱＢ１が、第１主半導体素子（主ＭＯＳトランジスタ）ＱＡ１と同一プロセスで、隣接位置に配置されているので、温度ドリフトやロット間の不均一性の影響による互いの電気的特性のバラツキを除去（削減）できる。第１基準半導体素子ＱＢ１の電流容量が第１主半導体素子ＱＡ１の電流容量よりも小さくなるように、それぞれのＭＯＳトランジスタを構成する並列接続のユニットセル数を調整している。例えば、第１基準半導体素子ＱＢ１のユニットセル数Ｎ２＝１に対して、第１主半導体素子ＱＡ１のユニットセル数をＮ１＝１０００となるように構成することにより、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１＝１：１０００としている。又、温度センサ１２１は、第１基準半導体素子ＱＢ１及び第１主半導体素子ＱＡ１の上部に形成された層間絶縁膜の上部に堆積されたポリシリコン薄膜等で構成した複数個のダイオードが直列接続により構成され、温度センサ１２１を第１主半導体素子ＱＡ１のチャネル領域の近傍の位置に集積化している。
【００４４】
図８は、本発明の電源線に用いるパワーＩＣに用いる第１主半導体素子ＱＡ１に着目した、概念的な等価回路図である。第１主半導体素子ＱＡ１の等価回路を、等価電流源ｇｍ・ｖｉ、ドレイン抵抗ｒｄ、ゲート・ソース間容量ＣＧＳ、ゲート・ドレイン間容量ＣＧＤ及びドレイン・ソース間容量ＣＤＳを用いて簡略化して示している。ここで、ｇｍは、第１主半導体素子ＱＡ１の伝達コンダクタンスである。この第１主半導体素子ＱＡ１の等価回路を使用した場合、電源１０１から負荷１０２への電力供給経路は、図８に示すような回路として表される。負荷１０２には電力供給経路の配線インダクタンスＬ０と配線抵抗Ｒ０とが含まれる。
【００４５】
図７には、このような電力供給経路の一部を成す第１主半導体素子ＱＡ１のドレイン−ソース間電圧ＶＤＳのオフ状態からオン状態へ遷移する際の立ち下がり電圧特性を、負荷１０２若しくは第１主半導体素子ＱＡ１と負荷１０２間の配線が短絡の場合、基準負荷（通常動作）の場合、負荷１０２が抵抗１ＫΩの場合について示す過渡応答カーブである。立ち下がり特性は、本発明の実施の形態に係る電力供給経路全体のインピーダンス、例えば、電源線が持つ配線インダクタンス、配線抵抗に応じた過渡応答をする。
【００４６】
先ず、図７の負荷１０２の抵抗が１ＫΩのときのドレイン−ソース間電圧ＶＤＳの変化について、次のように考察出来る。つまり、この測定で用いた第１主半導体素子ＱＡ１の特性により、例えば、ドレイン電流ＩＤ＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ＫΩのとき）において、真のゲート−ソース間電圧ＶＴＧＳは、ほぼしきい値電圧Ｖth＝１．６Ｖと仮定する。そして、図１の駆動回路１１１による第１主半導体素子ＱＡ１の真のゲートＴＧへの充電は継続されるから、このまま行くと真のゲート−ソース間電圧ＶＴＧＳは上昇して行ってしまう。しかし、ドレイン−ソース間電圧ＶＤＳが低下して、真のゲート−ドレイン間の容量値ＣＧＤを増大させるので、真のゲート−ソース間電圧ＶＴＧＳに達する電荷を吸収する。即ち、ドレイン−ソース間電圧ＶＤＳは真のゲート−ソース間電圧ＶＴＧＳに達した電荷が電位上昇を生じさせないだけの容量を発生させ、真のゲート−ソース間電圧ＶＴＧＳは約１．６Ｖ（＝Ｖth）に維持される。つまり、第１主半導体素子ＱＡ１がオン状態に遷移した後の各経過時点で、駆動回路１１１によってゲートＧに送られる充電電荷を吸収し、真のゲートＴＧの電圧ＶＴＧＳを一定に保つようなドレイン−ソース間電圧ＶＤＳとなる。
【００４７】
ここで、負荷抵抗が１ＫΩより小さい負荷Ｒに対応するドレイン−ソース間電圧ＶＤＳの図７の負荷抵抗＝１ＫΩの時の曲線からの差をΔＶＤＳとする。そして、その時点ｔにおける負荷Ｒに対応した真のゲート−ソース間電圧をＶＴＧＳＲとする。即ち、
ＱGD＝ΔＶDS×ＣGD＋（ＶTGSR−Ｖth）×ＣGS ・・・・・（１）
分の電荷に相当する電圧を、真のゲート−ソース間電圧ＶＴＧＳＲから引き去れば、真のゲート−ソース間電圧ＶＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになることを意味する。換言すれば、真のゲート−ソース間電圧ＶＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの電荷ＱＧＤ分に相当した電圧だけ電位が上昇していることを意味する。このことを式で示せば次式となる。
【００４８】
【００４９】
本発明の半導体装置（パワーＩＣ）の第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１０００）としてカレントミラー回路を構成する場合は、第１主半導体素子ＱＡ１のソース電圧ＶＳＡと第１基準半導体素子ＱＢ１のソース電圧ＶＳＢが一致するとき、（主半導体素子のドレイン電流ＩＤＱＡ）＝１０００×（基準半導体素子のドレイン電流ＩＤＱＢ）となる。従って、第１主半導体素子ＱＡ１のドレイン電流としてＩＤＱＡ＝５Ａ、第１基準半導体素子ＱＢ１のドレイン電流としてＩＤＱＢ＝５ｍＡがそれぞれ流れているときは、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１のそれぞれのドレイン−ソース間電圧ＶＤＳは一致し、従って、真のゲート−ソース間電圧ＶＴＧＳも一致する。即ち、ＶＤＳＡ＝ＶＤＳＢ、ＶＴＧＳＡ＝ＶＴＧＳＢとなる。ここで、ＶＤＳＡ，ＶＤＳＢはそれぞれ第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１のドレイン−ソース間電圧であり、ＶＴＧＳＡ，ＶＴＧＳＢはそれぞれ第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１の真のゲート−ソース間電圧である。
【００５０】
従って、第１基準半導体素子ＱＢ１が完全にオン状態に遷移しているときは、基準抵抗Ｒｒの両端にほぼ電源電圧ＶＢが印加されると近似出来る。このため、第１主半導体素子ＱＡ１に接続する５Ａの負荷に等価な第１基準半導体素子ＱＢ１の負荷として、基準抵抗Ｒｒの抵抗値は、Ｒｒ＝１２Ｖ／５ｍＡ＝２．４ＫΩとして決定される。
【００５１】
次に、ＭＯＳトランジスタのドレイン飽和領域（５極管特性領域）における本発明の電源線に用いる半導体装置（パワーＩＣ）の動作について説明する。第１主半導体素子ＱＡ１がオン状態に遷移すると、ドレイン電流ＩＤＱＡは回路抵抗で決まる最終負荷電流値を目指して立ち上がって行く。又、第１主半導体素子ＱＡ１の真のゲート−ソース間電圧ＶＴＧＳＡは、ドレイン電流ＩＤＱＡで決まる値を取り、ドレイン−ソース間電圧ＶＤＳＡの低下によるコンデンサ容量ＣＧＤのミラー効果でブレーキをかけられながら、これも立ち上がって行く。更に、第１基準半導体素子ＱＢ１は、第１主半導体素子ＱＡ１の決めるゲート電圧に従って、基準抵抗Ｒｒを負荷抵抗とするソースフォロアとして動作する。
【００５２】
又、第１主半導体素子ＱＡ１の真のゲート−ソース間電圧ＶＴＧＳＡは、ドレイン電流ＩＤＱＡの増加に応じて大きくなって行く。
【００５３】
ＶDSA＝ＶTGSA＋ＶTGD ・・・・・（５）
ＶDSB＝ＶTGSB＋ＶTGD ・・・・・（６）
の関係があるから、
【００５４】
第１基準半導体素子ＱＢ１のドレイン−ソース間電圧ＶＤＳＢは、比較器ＣＭＰ１の“−”入力端子に入力される。又、第１主半導体素子ＱＡ１のドレイン−ソース間電圧ＶＤＳＡはＲ１と抵抗Ｒ２で分圧した値Ｖ＋が、抵抗Ｒ５を介して、比較器ＣＭＰ１の“＋”入力端子に入力される。即ち、
Ｖ+＝ＶDSA×Ｒ１／（Ｒ１＋Ｒ２） ・・・・・（８）
が比較器ＣＭＰ１の“＋”入力端子に入力されることになる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜Ｒとなって、Ｖ＋＜ＶＤＳＢとなり、第１主半導体素子ＱＡ１は、オン状態を維持する。ここで、Ｒは負荷抵抗の値である。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒとなり、更に、Ｖ＋＞ＶＤＳＢとなると、３極管特性領域で、第１主半導体素子ＱＡ１がターン・オフする。第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１のそれぞれのソース電位をＶＳＡ、ＶＳＢとすると、第１主半導体素子ＱＡ１がオフ後、ソース電位ＶＳＡ、ＶＳＢは、ＧＮＤに向かって低下して行くので、ＶＤＳＡ，ＶＤＳＢとも増加する。ソース電位ＶＳＡ、ＶＳＢが、ＧＮＤ電位に至る前に、Ｖ＋＜ＶＤＳＢの条件が成立して、再び第１主半導体素子ＱＡ１がターン・オンする。第１主半導体素子ＱＡ１は、オン状態に遷移した直後は、５極管特性領域（ピンチオフ領域）にあり、その後３極管特性領域に向かってオン状態を続けて行き、Ｖ＋＞ＶＤＳＢになるとターンオフする。これが、オン／オフ動作の１サイクルである。一旦ターンオフすると、オフ状態を維持し、逆に、一旦ターンオンすると、オン状態を維持するのは、負荷回路のインダクタンスによる。負荷回路のインダクタンスは、電流が変化するときは、抵抗と等価な働きをする。電流が減少しているときは、インダクタンス等価抵抗の符号はマイナスとなって、負荷側抵抗を減少させる。一方、電流が増加するときは、インダクタンス等価抵抗の符号がプラスとなって、負荷側抵抗を増大させる。このために、第１主半導体素子ＱＡ１が、一旦ターンオフすると、オフ状態を維持し、ターンオンすると、オン状態を維持することになる。第１基準半導体素子ＱＢ１側は、基準抵抗Ｒｒが負荷抵抗Ｒよりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタンス効果は無視出来るほど小さい。このため、第１基準半導体素子ＱＢ１側は、純抵抗回路として動作すると考えて良い。
【００５５】
なお、比較器ＣＭＰ１では、ダイオードＤ１と抵抗Ｒ５でヒステリシスが形成されている。第１主半導体素子ＱＡ１がオフ状態に遷移したとき、駆動回路１１１のシンクトランジスタによりゲート電位は接地され、ダイオードＤ１のカソード側電位は、ＶＳＡ−０．７Ｖ（ツェナーダイオードＺＤ１の順方向電圧）になるので、ダイオードＤ１が導通する。この結果、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋は、駆動回路１１１がオン制御しているときの上述の（８）式の値より大きくなる。従って、オフ状態に遷移する直前より小さい、特定のドレイン−ソース間電圧の差ＶＤＳＡ−ＶＤＳＢまで第１主半導体素子ＱＡ１はオフ状態を維持するが、その後、更にＶＤＳＡが大きくなることにより、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋が、ＶＤＳＢより小さくなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベルに変化する。従って、第１主半導体素子ＱＡ１は再びオン状態に遷移させられることとなる。なお、ヒステリシス特性の付け方にはいろいろな方法があるが、これはその一例である。
【００５６】
第１主半導体素子ＱＡ１がオフ状態に遷移するときのドレイン−ソース間電圧ＶＤＳＡをしきい値ＶＤＳＡｔｈとすると、次式が成立する。つまり、
ＶDSAth−ＶDSB＝Ｒ２／Ｒ１×ＶDSB ・・・・・（９）
となる。（９）式は、過電流判定値を示し、３極管特性領域（オーミック特性領域）及び５極管特性領域（ドレイン飽和領域）において成立する。
【００５７】
次に、３極管特性領域における動作について説明する。電源線が正常な状態で、第１主半導体素子ＱＡ１がオン状態に遷移すると、第１主半導体素子ＱＡ１は連続的にオン状態を維持することとなる。このため、真のゲート−ソース間電圧ＶＴＧＳＡ、ＶＴＧＳＢがピンチオフ電圧に達した後は、第１主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１は、３極管特性領域で動作する。本発明の電源線に用いる半導体装置においては、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャネル幅Ｗの比を１：ｎとしてカレントミラー回路を構成しているので、第１基準半導体素子ＱＢ１のオン抵抗ＲＤＳ（ＯＮ）Ｂは、第１主半導体素子ＱＡ１のオン抵抗ＲＤＳ（ＯＮ）Ａのｎ倍である（ＲＤＳ（ＯＮ）Ｂ＝ｎ・ＲＤＳ（ＯＮ）Ａ）。一方、第１基準半導体素子ＱＢ１のソース電位と第１主半導体素子ＱＡ１のソース電位とが等しければ、第１基準半導体素子ＱＢ１のドレイン電流ＩＤＱＢは、第１主半導体素子ＱＡ１のドレイン電流ＩＤＱＡの１／ｎ倍である（ＩＤＱＢ＝（１／ｎ）・ＩＤＱＡ）。５Ａクラスの半導体素子の代表的なオン抵抗ＲＤＳ（ＯＮ）を参考にすれば、例えば、第１主半導体素子ＱＡ１のオン抵抗ＲＤＳ（ＯＮ）Ａを、ゲート−ソース間電圧ＶＧＳ＝１０Ｖのとき、ＲＤＳ（ＯＮ）Ａ＝３０ｍΩであると仮定出来る。ｎ＝Ｎ１／Ｎ２＝１０００とし、電源電圧ＶＢ＝１２Ｖ、基準抵抗Ｒｒ＝２．４ＫΩとすれば、
【００５８】
又、負荷に異常が発生して、ドレイン電流ＩＤＱＡが増加すると（１２）式の値が大きくなり、過電流判定値を超えると第１主半導体素子ＱＡ１をオフ状態に遷移させる。この場合、ピンチオフ点を経由して、上記の５極管特性領域での動作状態を経て、オフ状態へ遷移する。そして、図１に示したダイオードＤ１と抵抗Ｒ５とによるヒステリシスにより、一定時間経過後に、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ＋がＶＤＳＢより小さくなり、比較器ＣＭＰ１の出力は“Ｌ”レベルから“Ｈ”レベルに変化して、第１主半導体素子ＱＡ１を再びオン状態に遷移させることとなる。こうして、第１主半導体素子ＱＡ１はオン状態及びオフ状態への遷移を繰り返して、最終的に、過熱遮断回路１２０が動作し、過熱遮断に至る。なお、過熱遮断に至る前に、電源線が正常に復帰すれば（間欠的短絡故障の例）、第１主半導体素子ＱＡ１は連続的にオン状態を維持するようになる。
【００５９】
図９（ａ）は本発明の電源線に用いる半導体装置（パワーＩＣ）のドレイン電流ＩＤを、図９（ｂ）は、対応するドレイン−ソース間電圧ＶＤＳをそれぞれ示す。図中、▲１▼は過負荷の場合、▲２▼は通常動作の場合である。過負荷状態が発生している場合（図中▲１▼）には、上述のように第１主半導体素子ＱＡ１のオン／オフ制御を繰り返しを行って、ドレイン電流ＩＤを大きく変動させ、第１主半導体素子ＱＡ１の周期的な発熱作用によって、第１主半導体素子ＱＡ１の過熱遮断を速めている。
【００６０】
以上の説明では、第１半導体能動ヒューズ２０１，２０３若しくは、第１主半導体素子ＱＡ１に着目して説明したが、第２半導体能動ヒューズ２０２，２０４及び第２主半導体素子ＱＡ２の場合も、基本的に同様であることは容易に理解出来るであろう。以上の説明をふまえて、次に、図面を参照して、本発明の実施の形態としての電力供給系を説明する。
【００６１】
（第１の実施の形態）
図１０は本発明の第１の実施の形態に係る電力供給系の構成を示す模式的なブロック図である。図１０に示すように、本発明の第１の実施の形態に係る電力供給系は、順方向に並列配置された２個の第１半導体能動ヒューズ２０１，２０３（以下において、「第１能動ヒューズ２０１，２０３」と略記する。）と、この２個の第１能動ヒューズ２０１，２０３のそれぞれの入力端子ＴＤに接続された第１配線Ｗｉと、２個の第１能動ヒューズ２０１，２０３のそれぞれの出力端子ＴＳに、それぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端子ＴＳを接続され、逆方向に並列配置された２個の第２半導体能動ヒューズ２０２，２０４（以下において、「第２能動ヒューズ２０２，２０４」と略記する。）と、２個の第２能動ヒューズ２０２，２０４のそれぞれの入力端子ＴＤに接続された第２配線Ｗｏとから少なくとも構成されている。ここで、「第１能動ヒューズ２０１，２０３」は、図１に示したような回路構成であり、「第２能動ヒューズ２０２，２０４」は、図２に示したような回路構成のパワーＩＣである。更に、図１０に示すように、第１配線Ｗｉには正電位の主電源１０１が接続され、第２配線Ｗｏには負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、半導体能動ヒューズ２０７，２０８，２０９（以下において、「能動ヒューズ２０７，２０８，２０９」と略記する。）を介して接続されている。「主電源」とは主電源の意であり、車両においては、エンジンルームに配置されたバッテリ等が該当する。
【００６２】
本発明の第１の実施の形態に係る電力供給系は、図１０に示すように、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２から構成されているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の中間配線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の活線（中間配線）でカバー出来る。このため、活線となる電源線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。
【００６３】
本発明の第１の実施の形態に係る電力供給系は、負荷Ｌ１，Ｌ２，Ｌ３に供給する最大電流値をＩｍａｘとし、中間配線Ｗ１，Ｗ２には電流が均等に流れると仮定すると、中間配線Ｗ１，Ｗ２の１本当たりの最大電流値はＩｍａｘ／２となる。故障判定電流値を、例えば最大電流値の２倍に設定すると、配線１本からなる電力供給系の場合、故障判定電流値は、２×Ｉｍａｘである。一方、２本の中間配線Ｗ１，Ｗ２を並列配置した電力供給系の場合、故障判定電流値は、２×Ｉｍａｘ／２となる。即ち、故障判定電流値を１／２に設定出来るので、短絡接地等の異常状態を精度良く判定出来る。そして、中間配線Ｗ１，Ｗ２，・・・・がｍ本であれば、故障判定電流値は、２×Ｉｍａｘ／ｍとなり、故障判定電流値を１／ｍに設定出来る。
【００６４】
本発明の第１の実施の形態に係る電力供給系には、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、本発明の第１の実施の形態に係る電力供給系の過電流の検出・制御にマイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００６５】
図１１は、本発明の第１の実施の形態の変形例に係る電力供給系の構成を示す模式的なブロック図である。図１０と異なり、第１配線Ｗｉに、負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，２２９を介して接続されている。
【００６６】
一方、第２配線Ｗｏには負電位の主電源１１２が接続される。他は、図１０と同様である。従って、図１１に示す構成においても、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２を有しているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の中間配線や負荷への影響を回避出来る。このため、活線となる電源線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。図１１に示す構成においても、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、マイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来、電力供給系の系全体としてのコストを大幅に削減可能である。
【００６７】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る電力供給系の構成を示す模式的な系統図である。図１２に示すように、本発明の第２の実施の形態に係る電力供給系は、順方向に並列配置された２個の第１能動ヒューズ２０１，２０３と、この２個の第１能動ヒューズ２０１，２０３のそれぞれの入力端子ＴＤに接続された第１配線Ｗｉと、２個の第１能動ヒューズ２０１，２０３のそれぞれの出力端子ＴＳに、それぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端子ＴＳを接続され、逆方向に並列配置された２個の第２能動ヒューズ２０２，２０４と、２個の第２能動ヒューズ２０２，２０４のそれぞれの入力端子ＴＤに接続された第２配線Ｗｏと、第１配線Ｗｉに入力端子ＴＤを接続した第１の補助半導体能動ヒューズ２０５（以下において、「第１の補助ヒューズ２０５」という。）と、この第１の補助ヒューズ２０５の出力端子ＴＳに接続した補助配線Ｗ３と、補助配線Ｗ３の他端に出力端子ＴＳを接続した第２の補助半導体能動ヒューズ２０６（以下において、「第２の補助ヒューズ２０６」という。）とから構成されている。
【００６８】
ここで、第１の補助ヒューズ２０５は、図１に示した構成のパワーＩＣであり、第２の補助ヒューズ２０６は、図２に示した構成のパワーＩＣである。即ち、第１の補助ヒューズ２０５は、第３主半導体素子ＱＡ１、第３基準半導体素子ＱＢ１，第３比較器ＣＭＰ１及び第３駆動回路１１１等を有する。そして、第３主半導体素子ＱＡ１は、第１配線Ｗｉに接続された第９主電極（ドレイン電極）Ｄ１、第９主電極Ｄ１に対向した第１０主電極（ソース電極）ＳＡ１、第９及び第１０主電極を流れる主電流を制御する第５制御電極ＧＡ１とを有する。更に、第３主半導体素子ＱＡ１は、第９主電極Ｄ１にカソード領域を、第１０主電極ＳＡ１にアノード領域が接続される第３寄生ダイオードＤｐを内在する。第３基準半導体素子ＱＢ１は、第９主電極Ｄ１、第５制御電極ＧＡ１にそれぞれ接続された第１１主電極（ドレイン電極）Ｄ１、第６制御電極ＧＢ１と、第１２主電極（ソース電極）ＳＢ１とを有する。第３比較器ＣＭＰ１は、第１０主電極ＳＡ１及び第１２主電極ＳＢ１間の電圧を比較する。第３駆動回路１１１は、第３比較器ＣＭＰ１の出力に応じて、第５制御電極ＧＡ１に印加する信号を生成する。
【００６９】
一方、第２の補助ヒューズ２０６は、図２に示したように、第４主半導体素子ＱＡ２、第４基準半導体素子ＱＢ２，第４比較器ＣＭＰ１及び第４駆動回路１１１等から構成されている。第４主半導体素子ＱＡ２は、補助配線Ｗ３の他端に接続されるに第１３主電極（ソース電極）ＳＡ２、第１３主電極ＳＡ２に対向した第１４主電極（ドレイン電極）Ｄ２、第１３及び第１４主電極を流れる主電流を制御する第７制御電極ＧＡ２とを有し、第１３主電極ＳＡ２にアノード領域を、第１４主電極Ｄ２にカソード領域が接続される第４寄生ダイオードＤｐを内在する。第４基準半導体素子ＱＢ２は，第１５主電極（ソース電極）ＳＢ２、第１６主電極（ドレイン電極）Ｄ２及び第８制御電極ＧＢ２を有する。第１６主電極Ｄ２及び第８制御電極ＧＢ２は、それぞれ、第１４主電極Ｄ２及び第７制御電極ＧＡに接続されている。第４比較器ＣＭＰ１は、第１３主電極ＳＡ２と第１５主電極ＳＢ２間の電圧を比較し、この第４比較器ＣＭＰ１の出力に応じて、第４駆動回路１１１は、第７制御電極ＧＡ２に印加する信号を生成する。
【００７０】
このように、「能動ヒューズ２０１〜２１０」は、それぞれ、図１若しくは２に示した構成のパワーＩＣである。そして、本発明の第２の実施の形態に係る電力供給系は、図１２に示すように、第１配線Ｗｉには正電位の主電源１０１が接続され、第２の補助ヒューズ２０６の入力端子ＴＤには接続した正電位の補助電源１０３が接続され、第２配線Ｗｏには負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２０７，２０８，２０９を介して接続されている。「主電源」とは、車両においては、エンジンルームに配置されたバッテリ等が該当する。そして、「補助電源」とは、車両においては、トランクルームに配置された補助バッテリ等が該当する。
【００７１】
本発明の「能動ヒューズ」の第１乃至第４主半導体素子ＱＡ１，ＱＡ２は、図３に示したような寄生ｐｎ接合ダイオードＤｐが内在しているので、ＤＭＯＳが動作するバイアス条件とは逆にして、ドレイン電極９０９を負、ソース電極９０１を正とするバイアス条件とすればこの寄生ｐｎ接合ダイオードＤｐが導通する。本発明の第２の実施の形態に係る電力供給系においては、図１２に示すように、この寄生ｐｎ接合ダイオードＤｐを積極的に第２能動ヒューズ２０２，２０４及び第１の補助ヒューズ２０６の電流経路として用いている。この寄生ｐｎ接合ダイオードＤｐは、図３から明らかなように、ＤＭＯＳの底面全面に、大面積に形成されているので、オン抵抗が低い。従って、図１２に示すように２つの能動ヒューズを対向接続（逆直列接続）しても、全体としての導通損失は大きくならない。
【００７２】
本発明の第２の実施の形態に係る電力供給系は、図１２に示すように、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２から構成されているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の活線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の活線（中間配線）でカバー出来る。このため、活線Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易であるという利点を有する。更に、主電源系の電源線が遮断されても、補助電源系の電源線を利用して、負荷を駆動出来る。
【００７３】
本発明の第２の実施の形態に係る電力供給系には、第１の実施の形態と同様に、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、本発明の第２の実施の形態に係る電力供給系の過電流の検出・制御にマイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００７４】
図１３は、本発明の第２の実施の形態の変形例に係る電力供給系の構成を示す模式的なブロック図である。図１２と異なり、第１配線Ｗｉに、負荷Ｌ１，Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，２２９を介して接続されている。そして、第２配線Ｗｏには、第１の補助ヒューズ２０５の端子ＴＤが接続されている。この第１の補助ヒューズ２０５の出力端子ＴＳには、補助配線Ｗ３が接続され、補助配線Ｗ３の他端には、第２の補助ヒューズ２０６の出力端子ＴＳが接続されている。そして、第２の補助ヒューズ２０６の入力端子ＴＤには、負電位の主電源１１３が接続されている。図１２と同様に、複数本（２本）の活線となる中間配線Ｗ１，Ｗ２を有しているので、その内の一部の活線に短絡箇所が発生すれば、直ちにその活線を切り離し、他の活線や負荷への影響を回避出来る。更に、主電源系の電源線が遮断されても、補助電源系の電源線を利用して、負荷を駆動出来る。そして、図１２と同様に、過電流検出を行うために電源線に直列接続されるシャント抵抗は不要であり、系全体としての熱損失や導通損失を低く出来る。又、完全短絡による過電流のみならず、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが負荷側に発生した場合の異常電流をも、簡単に且つ高速に検出可能である。更に、マイコンは不要であるため、過電流検出・制御部の実装スペースを縮小出来るとともに、電力供給系の系全体としてのコストを大幅に削減可能である。
【００７５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部を成す論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７６】
例えば、本発明の「半導体能動ヒューズ」に集積化する第１及び第２主半導体素子子としては、図３及び図４に示したＤＭＯＳ構造以外にも、例えば、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳＳＩＴが使用可能である。又、ＥＳＴ、ＭＣＴ等のＭＯＳ複合型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが使用可能である。更に、常にゲートを逆バイアスで使うのであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴやＳＩサイリスタ等も使用可能である。この第１及び第２主半導体素子はｎチャネル型でもｐチャネル型でもかまわない。即ち、本発明の第１半導体能動ヒューズ２０１，２０３は、ｎチャネル型及びｐチャネル型の両方が存在する。ｐチャネル型の第１半導体能動ヒューズ２０１，２０３においては、図１の表示と極性が逆になり、ドレイン電極Ｄに接続される端子ＴＤが出力端子となり、ソース電極Ｓに接続される端子ＴＳが入力端子となる。
【００７７】
但し、第２半導体能動ヒューズの電流通路として、半導体能動ヒューズの寄生素子（構造的に内在する寄生ｐｎ接合ダイオード）を利用するのが好ましいので、逆導通型の半導体パワーデバイスが好ましい。逆導通型の半導体パワーデバイスでない場合は、専用のダイオードを別途集積化すれば良い。
【００７８】
図１４は、図１に示した第１主半導体素子ＱＡ１の他の具体的構造として、コレクタショート型のＩＧＢＴのユニット素子の一部を示す断面図である。実際には、このユニット素子は、半導体チップ上に複数個並列配置され、大電流化を実現している。図１４に示すコレクタショート型ＩＧＢＴは、コレクタ電極９２９の上部にコレクタ領域となるｐ＋領域９２８とｎ＋ショート領域９３７，９３８，・・・・・が隣接して、交互に配置し、コレクタショート構造を形成している。ｐ＋領域９２８とｎ＋ショート領域９３７，９３８，・・・・・との繰り返しのピッチは電子の拡散長を考慮して決めればよい。従って、図１４では、１個のｐ＋領域９２８と２個のｎ＋ショート領域９３７，９３８がユニット素子の断面図上に配置された場合が例示されているが、２個以上のｐ＋領域９２８，・・・・・と３個以上のｎ＋ショート領域９３７，９３８，・・・・・が、ユニット素子に繰り返し配置されていてもかまわない。これら複数のｐ＋領域９２８、ｎ＋ショート領域９３７，９３８，・・・・・はストライプ状若しくは格子状、蜂の巣状等に配置可能である。格子状の場合は、ｐ＋領域９２８をｎ＋ショート領域９３７，９３８，・・・・・が取り囲む配置でも、それぞれのｎ＋ショート領域９３７，９３８，・・・・・を複数のｐ＋領域９２８、・・・・・が取り囲む形態でも良い。
【００７９】
このコレクタ領域９２８とｎ＋ショート領域９３７，９３８，・・・・・の上に、ドリフト領域となるｎ−領域９０７を配置し、このドリフト領域９０７の表面に２つのｐベース領域９２６を島状に対向して配置している。図３と同様に、図１４においても、断面図として、見かけ上２つのｐベース領域９２６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐベース領域９２６を構成してかまわない。それぞれのｐベース領域９２６の表面には、エミッタ領域となるｎ＋領域９２５が形成されている。エミッタ領域となるｎ＋領域９２５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐベース領域９２６の上部及びｐベース領域９２６に挟まれたドリフト領域領域９０７の上部にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜９０４の上部にゲート電極９０３が配置されている。ゲート電極９０３の上部には層間絶縁膜９０２が配置され、この層間絶縁膜９０２中に開口されたコンタクトホールを介して、ｐベース領域９２６とエミッタ領域９２５を短絡するようにエミッタ電極９２１が配置されている。ＩＧＢＴにおいては、ターンオン時にコレクタ領域前面のドリフト領域９０７に電子が蓄積され、この蓄積された電子がｐ＋コレクタ領域９２８からの正孔（ホール）の注入を促進し、ドリフト領域９０７には電子と正孔の２種類のキャリアが存在して、電導度変調を生じる。従って、ドリフト領域９０７を厚くしても、オン抵抗は低く出来るので、高耐圧、低オン抵抗のデバイスとして用いられている。しかし、周知のように、ＩＧＢＴにおいては、ターンオフ時にコレクタ領域前面のドリフト領域９０７に蓄積された電子が再結合により消滅するまで、テール電流が流れ続け、高速のターンオフを妨げている。図１４に示すコレクタショート型構造を採用することにより、ＩＧＢＴのコレクタ領域前面のドリフト領域９０７に蓄積された電子は、ｎ＋ショート領域９３７，９３８，・・・・・を介して引き抜くことが出来るようになるので、ターンオフ時のテール電流を抑制し、高速動作が可能となる。
【００８０】
このようなコレクタショート型ＩＧＢＴにおいては、図３に示したＤＭＯＳと同様に、ｐベース領域９２６とｎ−ドリフト領域９０７との間に、ｐｎ接合構造の寄生ダイオードＤｐが内在している。従って、コレクタショート型ＩＧＢＴが動作するバイアス条件とは逆バイアスにして、コレクタ電極９２９を負、エミッタ電極９２１を正とするバイアス条件とすればこの寄生ダイオードＤｐが導通し、いわゆる逆導通が生じる。これらの寄生ダイオードＤｐを積極的に電流経路として用いることにより、高電圧を高速に遮断出来る。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態や実施例等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な請求項記載に係る発明特定事項によってのみ定められるものである。
【００８２】
【発明の効果】
本発明によれば、複数本（ｎ本）の個別配線を用いているので、その内の一部に短絡箇所が発生すれば、直ちにその個別配線を切り離し、他の個別配線や負荷への影響を回避出来る。又、一部に断線等の故障が発生しても他の個別配線でカバー出来るので、電力供給系の信頼性及び安全性を高めるのが容易である。
【００８３】
本発明によれば、故障判定電流値を１／ｍに設定出来るので、短絡接地等の異常状態を精度良く判定出来る。
【００８４】
本発明によれば、電源を２系統確保する構造も、安価且つ簡単に実現出来るので、電源供給の信頼性を更に高めることが可能となる。
【００８５】
本発明によれば、電力供給系を流れる異常電流の検出を行うためのシャント抵抗を不要として、導通損失の低い電力供給系を提供することが出来る。
【００８６】
本発明によれば、不完全短絡などのレアショートが発生した場合においても高速遮断が出来、信頼性及び安全性を高めた電力供給系を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の電力供給系に用いる第１半導体能動ヒューズの回路構成図である。
【図２】本発明の電力供給系に用いる第２半導体能動ヒューズの回路構成図である。
【図３】本発明の能動ヒューズに用いるＤＭＯＳのユニットセルの一部の模式断面図である。
【図４】本発明の能動ヒューズとしてのパワーＩＣの構造の一部を示す模式断面図である。
【図５】図５（ａ）は、図４に示したパワーＩＣを搭載したケーブルコネクタ（プラグ）の模式断面図で、図５（ｂ）は、図５（ａ）に示したプラグに接続されるジャックの模式断面図である。
【図６】パワーＩＣに搭載され、半導体チップの温度上昇を検知して、主半導体素子を遮断する過熱遮断回路の回路構成図である。
【図７】本発明の電力供給系に用いる能動ヒューズの動作原理を説明する説明図であり、ターン・オン時のドレイン−ソース間電圧の立ち下がり特性の説明図である。
【図８】本発明の電力供給系に用いる能動ヒューズの主半導体素子に着目した概念的等価回路図である。
【図９】図９（ａ）は、本発明の電力供給系に用いる能動ヒューズにおける主半導体素子のドレイン電流の過渡応答特性を示す説明図で、図９（ｂ）は、図９（ａ）に対応するドレイン−ソース間電圧の過渡応答特性を示す説明図である。
【図１０】本発明の第１の実施例に係る電力供給系の構成を示す模式的なブロック図である。
【図１１】本発明の第１の実施例の変形例に係る電力供給系の構成を示す模式的なブロック図である。
【図１２】本発明の第２の実施例に係る電力供給系の構成を示す模式的な系統図である。
【図１３】本発明の第２の実施例の変形例に係る電力供給系の構成を示す模式的なブロック図である。
【図１４】本発明の能動ヒューズに用いるコレクタショート型のＩＧＢＴのユニットセルの一部を示す断面図である。
【図１５】従来の過電流制御回路の回路構成図である。
【符号の説明】
１０１、１１２ 電源（主電源）
１０２ 負荷
１０３、１１３ 補助電源
１０６ 過熱遮断促進回路
１１０ 半導体チップ
１１１ 駆動回路
１２０ 過熱遮断回路
１２１ 温度センサ
１２２ ラッチ回路
２０１〜２１０，２２０，２２７，２２８，２２９ 半導体能動ヒューズ
３０１ 中心導体
３０２，３１２，３２２ 絶縁体
３０３〜３０６ 半田
３１１ プラグ端子
３１３，３２１ 金属ケース
３１４ リード
３１５ 樹脂封止体
３２３ ジャック端子
８０１ トレンチ側壁絶縁膜
８０２ 半絶縁性ポリシリコン（ＳＩＰＯＳ）
８１１，８２１ ＳＯＩ酸化膜（埋め込み絶縁膜）
８１２ 埋め込みコレクタ領域
８２２ ｐウェル
９０１，９１３，９１５ ソース電極
９０２ 層間絶縁膜
８０３，８２７，９０３ ゲート電極
９０４ ゲート絶縁膜
８２３，８２５，９０５ ソース領域
８０６，９０６ ｐボディ領域
８１３，９０７ ドリフト領域
８２４，９０８ ドレイン領域
９０９，９１４ ドレイン電極
９１０ スタブ金属
９１１ 外部接続用ソース電極
９１２ 、パッシベーション膜
９１７ ベース電極
９２１，９１８ エミッタ電極
８１５，９２５ エミッタ領域
８１４，９２６ ｐベース領域
９２８ コレクタ領域
９２９，９１６ コレクタ電極
９３８ ｎ＋ショート領域
ＣＭＰ１ 比較器
Ｄ１ ダイオード
ＱＡ，主半導体素子（第１の半導体素子）
ＲＧ 内部抵抗
Ｒ１，Ｒ２，Ｒ５，Ｒ８、Ｒ１０ 抵抗
ＴＤ 入力端子
ＴＳ 出力端子
ＺＤ１ ツェナーダイオード
Claims (5)
- ｍ本（ｍ≧２）の分岐を有する第１配線と、
前記第１配線のそれぞれの分岐に接続されるｍ個の第１半導体能動ヒューズと、 前記ｍ個の第１半導体能動ヒューズのそれぞれに一端を接続したｍ本の中間配線と、
前記ｍ本の中間配線の他端に、それぞれ接続されるｍ個の第２半導体能動ヒューズと、
前記ｍ個の第２半導体能動ヒューズのそれぞれにｍ本の分岐が接続される第２配線とからなり、
前記ｍ個の第１半導体能動ヒューズは、それぞれ、
前記第１配線のそれぞれの分岐に接続される第１主電極、前記第１主電極に対向した第２主電極、前記第１及び第２主電極を流れる主電流を制御する第１制御電極とを有し、前記第１主電極にカソード領域を、前記第２主電極にアノード領域が接続される第１寄生ダイオードを内在する第１主半導体素子と、
前記第１主電極、第１制御電極にそれぞれ接続された第３主電極、第２制御電極と、第４主電極とを有する第１基準半導体素子と、
前記第２及び第４主電極間に入力端子を接続した第１比較器と、
前記第１比較器の出力に応じて、前記第１制御電極に印加する信号を生成する第１駆動回路
とを少なくとも具備し、前記ｍ個の第２半導体能動ヒューズは、それぞれ、
前記中間配線の他端に接続される第５主電極、前記第５主電極に対向した第６主電極、前記第５及び第６主電極を流れる主電流を制御する第３制御電極とを有し、前記第５主電極にアノード領域を、前記第６主電極にカソード領域が接続される第２寄生ダイオードを内在する第２主半導体素子と、
第７主電極、前記第６主電極及び前記第３制御電極にそれぞれ接続された第８主電極及び第４制御電極とを有する第２基準半導体素子と、
前記第５及び第７主電極間に入力端子を接続した第２比較器と
前記第２比較器の出力に応じて、前記第３制御電極に印加する信号を 生成する第２駆動回路
とを少なくとも具備することを特徴とする電力供給系。 - 前記第１配線には正電位の主電源が接続され、前記第２配線には負荷が接続されていることを特徴とする請求項１記載の電力供給系。
- 前記第１配線には負荷が接続され、前記第２配線には負電位の主電源が接続されていることを特徴とする請求項１記載の電力供給系。
- 前記第１配線に接続された第１補助半導体能動ヒューズと、
前記第１補助半導体能動ヒューズに一端を接続した補助配線と、
前記補助配線の他端に接続される第２補助半導体能動ヒューズと、
前記第２補助半導体能動ヒューズに接続される正電位の補助電源とを更に有し、前記第１補助半導体能動ヒューズは、
前記第１配線に接続される第９主電極、前記第９主電極に対向した第１０主電極、前記第９及び第１０主電極を流れる主電流を制御する第５制御電極とを有し、前記第９主電極にカソード領域を、前記第１０主電極にアノード領域が接続される第３寄生ダイオードを内在する第３主半導体素子と，
前記第９主電極、第５制御電極にそれぞれ接続された第１１主電極、第６制御電極と、第１２主電極とを有する第３基準半導体素子と、
前記第１０及び第１２主電極間に入力端子を接続した第３比較器と、
前記第３比較器の出力に応じて、前記第５制御電極に印加する信号を生成する第３駆動回路
とを少なくとも具備し、前記第２補助半導体能動ヒューズは、
前記補助配線の他端に接続されるに第１３主電極、前記第１３主電極に対向した第１４主電極、前記第１３及び第１４主電極を流れる主電流を制御する第７制御電極とを有し、前記第１３主電極にアノード領域を、前記第１４主電極にカソード領域が接続される第４寄生ダイオードを内在する第４主半導体素子と、
第１５主電極、前記第１４主電極及び第７制御電極にそれぞれ接続された第１６主電極及び第８制御電極とを有する第４基準半導体素子と、
前記第１３及び第１５主電極間に入力端子を接続した第４比較器と、
前記第４比較器の出力に応じて、前記第７制御電極に印加する信号を生成する第４駆動回路
とを少なくとも具備することを特徴とする請求項１又は２記載の電力供給系。 - 前記第２配線に接続された第１補助半導体能動ヒューズと、
前記第１補助半導体能動ヒューズに一端を接続した補助配線と、
前記補助配線の他端に接続される第２補助半導体能動ヒューズと、
前記第２補助半導体能動ヒューズに接続される負電位の補助電源とを更に有し、前記第１補助半導体能動ヒューズは、
前記第２配線に接続される第９主電極、前記第９主電極に対向した第１０主電極、前記第９及び第１０主電極を流れる主電流を制御する第５制御電極とを有し、前記第９主電極にカソード領域を、前記第１０主電極にアノード領域が接続される第３寄生ダイオードを内在する第３主半導体素子と，
前記第９主電極、第５制御電極にそれぞれ接続された第１１主電極、第６制御電極と、第１２主電極とを有する第３基準半導体素子と、
前記第１０及び第１２主電極間に入力端子を接続した第３比較器と、
前記第３比較器の出力に応じて、前記第５制御電極に印加する信号を生成する第３駆動回路とを少なくとも具備し、前記第２補助半導体能動ヒューズは、
前記補助配線の他端に接続されるに第１３主電極、前記第１３主電極に対向した第１４主電極、前記第１３及び第１４主電極を流れる主電流を制御する第７制御電極とを有し、前記第１３主電極にアノード領域を、前記第１４主電極にカソード領域が接続される第４寄生ダイオードを内在する第４主半導体素子と、
第１５主電極、前記第１４主電極及び前記第７制御電極にそれぞれ接続された第１６主電極及び第８制御電極とを有する第４基準半導体素子と、
前記第１３及び第１５主電極間に入力端子を接続した第４比較器と、
前記第４比較器の出力に応じて、前記第７制御電極に印加する信号を生成する第４駆動回路
とを少なくとも具備することを特徴とする請求項１又は３記載の電力供給系。
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