JP2000299927A

JP2000299927A - 電力供給系

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Publication number: JP2000299927A
Application number: JP2000035798A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-14
Filing date: 2000-02-14
Publication date: 2000-10-24
Anticipated expiration: 2020-02-14
Also published as: JP3679297B2

Abstract

(57)【要約】【課題】信頼性の高い電力供給系を提供する。【解決手段】順方向に並列配置された２個の第１半導
体能動ヒューズ２０１，２０３と、この２個の第１半導
体能動ヒューズ２０１，２０３のそれぞれの入力端子Ｔ
Ｄに接続された第１配線Ｗ_ｉと、２個の第１半導体能動
ヒューズ２０１，２０３のそれぞれの出力端子Ｔ_Ｓに、
それぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２
と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端
子Ｔ_Ｓを接続され、逆方向に並列配置された２個の第２
半導体能動ヒューズ２０２，２０４と、２個の第２半導
体能動ヒューズ２０２，２０４のそれぞれの入力端子Ｔ
Ｄに接続された第２配線Ｗｏとから少なくとも構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、車両搭載のバッテ
リから車両の各部に電力を供給する車両用電力供給系等
に好適な電力供給系に係わる。特に電源線の異常電流を
検出し、必要に応じて遮断出来る半導体能動ヒューズを
有した電力供給系に関する。

【０００２】

【従来の技術】図１５は、自動車においてバッテリから
の電源を選択的に各負荷に供給して、負荷への電力供給
を温度センサ内蔵トランジスタＱＦにより制御する場合
の過電流制御回路を有した従来の電源線である。図１５
に示す従来の過電流制御回路は、出力電圧ＶＢを供給す
る電源１０１からの電源線がシャント抵抗ＲＳの一端に
接続され、その他端に温度センサ内蔵トランジスタＱＦ
のドレイン端子Ｄが接続されている。更に、温度センサ
内蔵トランジスタＱＦのソース端子Ｓには、負荷１０２
が接続されている。ここで、負荷１０２としては、自動
車のヘッドライトやパワーウィンドウの駆動モータ等々
該当する。図１５に示す電源線に用いられている過電流
制御回路は、更に、シャント抵抗ＲＳを流れる電流を検
出して、温度センサ内蔵トランジスタＱＦの駆動を制御
するドライバ７０１と、ドライバ７０１でモニタした電
流値に基づいて温度センサ内蔵トランジスタＱＦの駆動
信号をオン／オフ制御するＡ／Ｄ変換器７０２及びマイ
コン（ＣＰＵ）７０３とを備えている。温度センサ内蔵
トランジスタＱＦは、トランジスタＱＦの接合温度が規
定以上の温度まで上昇した場合には、この温度上昇を内
蔵する温度センサが検知し、所定のゲート遮断回路によ
ってトランジスタＱＦのゲート電位を”Ｌ”レベルに
し、強制的にトランジスタＱＦをターンオフする過熱遮
断機能を備えている。

【０００３】図１５において、ＺＤ１は温度センサ内蔵
トランジスタＱＦのゲート端子Ｇとソース端子Ｓ間を１
２Ｖに保って、パワーデバイスＱＭの真のゲートＴＧに
過電圧が印加されようとした場合にこれをバイパスさせ
るツェナーダイオードである。ドライバ７０１は、電流
モニタ回路としての差動増幅器７１１，７１３と、電流
制限回路としての差動増幅器７１２と、チャージポンプ
回路７１５と、マイコン７０３からのオン／オフ制御信
号及び電流制限回路からの過電流判定結果に基づき、内
部抵抗ＲＧを介して温度センサ内蔵トランジスタＱＦの
真のゲートＴＧを駆動する駆動回路７１４を備えて構成
されている。シャント抵抗ＲＳの電圧降下に基づき差動
増幅器７１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路７１４に
よって温度センサ内蔵トランジスタＱＦをオフ動作と
し、その後電流が低下して判定値（下限）を下回ったら
温度センサ内蔵トランジスタＱＦをオン動作させる。一
方、マイコン７０３は、電流モニタ回路（差動増幅器７
１１，７１３）を介して電流を常時モニタしており、正
常値を上回る異常電流が流れていれば、温度センサ内蔵
トランジスタＱＦの駆動信号をオフすることにより温度
センサ内蔵トランジスタＱＦをターンオフする。なお、
マイコン７０３からオフ制御の駆動信号が出力される前
に、温度センサ内蔵トランジスタＱＦの温度が規定値を
超えていれば、温度センサからの信号により、所定の過
熱遮断機能が動作し、温度センサ内蔵トランジスタＱＦ
はターンオフする。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
過電流制御回路を有した電源線にあっては、電流検出を
行うために電力の供給経路に直列接続されるシャント抵
抗ＲＳを必要とした構成であり、近年の負荷の大電流化
により、シャント抵抗の熱損失が無視出来ないため電源
線の導通損失が大きいという問題があった。特に大電流
を流す電源線においては、過電流制御回路部に冷却装置
を設ける必要があった。

【０００５】又、上述の過熱遮断機能や過電流制御回路
を有した電源線は、負荷１０２や電源線にほぼ完全な短
絡状態が発生して大電流が流れる場合には機能するが、
ある程度の短絡抵抗を持つ不完全短絡などのレアショー
トを発生して小さい短絡電流が電源線に流れた場合には
機能しない欠点があった。このため、電源線を流れる電
流をモニタ回路を介してマイコン７０３により異常電流
を検出し、これにより温度センサ内蔵トランジスタＱＦ
をオフ制御するしかなく、このような異常電流に対する
マイコン制御による応答性が悪いという事情もあった。

【０００６】又、シャント抵抗ＲＳやＡ／Ｄ変換器７０
２、マイコン７０３等が必要であるため、大きな実装ス
ペースが必要であり、又これらの比較的高価な物品によ
り装置コストが高くなってしまうという問題点もある。

【０００７】本発明の目的は、上記従来の問題点や事情
を解決することにあり、ある程度の短絡抵抗を持つ不完
全短絡などのレアショートが発生した場合においても高
速応答出来、信頼性及び安全性を高めた電力供給系を提
供することにある。

【０００８】本発明の他の目的は、複数本の中間配線を
用いて、その内の一部に短絡箇所が発生すれば、直ちに
その中間配線を切り離し、他の中間配線や負荷への影響
を回避出来る電力供給系を提供することにある。

【０００９】本発明の更に他の目的は、一部に断線等の
故障が発生しても他の中間配線でカバー出来、信頼性及
び安全性を高めるのが容易な電力供給系を提供すること
にある。

【００１０】本発明の更に他の目的は、安価且つ簡単に
電源を２系統確保することの出来る電力供給系を提供す
ることである。

【００１１】本発明の更に他の目的は、電源線を流れる
異常電流の検出を行うためのシャント抵抗を不要とし
て、導通損失の低く、高効率な電力供給系を提供するこ
とである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ｍ本（ｍ≧２）の分岐を有する第１配線
と、この第１配線のそれぞれの分岐に接続されるｍ個の
第１半導体能動ヒューズと、ｍ個の第１半導体能動ヒュ
ーズのそれぞれに、それぞれの一端を接続したｍ本の中
間配線と、ｍ本の中間配線の他端に、それぞれ接続され
るｍ個の第２半導体能動ヒューズと、このｍ個の第２半
導体能動ヒューズに、それぞれｍ本の分岐が接続される
第２配線とから構成される電力供給系であることであ
る。

【００１３】ここで、ｍ個の第１半導体能動ヒューズの
それぞれは、第１主半導体素子、第１基準半導体素子、
第１比較器及び第１駆動回路とを少なくとも具備する。
第１主半導体素子は、第１配線に接続された第１主電
極、第１主電極に対向した第２主電極、第１及び第２主
電極を流れる主電流を制御する第１制御電極とを有す
る。更に、第１主半導体素子の第１主電極にカソード領
域を、第２主電極にアノード領域が接続された第１寄生
ダイオードが、第１主半導体素子中に内在する。又、第
１基準半導体素子は、第１主電極、第１制御電極にそれ
ぞれ接続された第３主電極、第２制御電極と、第４主電
極とを有する。そして、第１比較器は、第２及び第４主
電極間の電圧を比較する。

【００１４】一方、ｍ個の第２半導体能動ヒューズのそ
れぞれは、第２主半導体素子、第２基準半導体素子、第
２比較器及び第２駆動回路とを少なくとも具備する。第
２主半導体素子は、中間配線の他端に接続される第５主
電極、第５主電極に対向した第６主電極、第５及び第６
主電極を流れる主電流を制御する第３制御電極とを有
し、第５主電極にアノード領域を、第６主電極にカソー
ド領域が接続された第２寄生ダイオードを内在する。第
２基準半導体素子は、第７主電極、第８主電極及び第４
制御電極とを有する。ここで、第８主電極及び第４制御
電極は、第６主電極及び第３制御電極にそれぞれ接続さ
れている。そして、第２比較器は、第５及び第７主電極
間の電圧を比較する。

【００１５】そして、ｍ個の第１主半導体素子の第１主
電極は、第１配線のそれぞれの分岐に接続される。ｍ個
の第１半導体能動ヒューズのそれぞれの第２主電極に
は、ｍ本の中間配線がそれぞれ接続される。又、第２主
半導体素子の第５主電極は、中間配線の他端に接続され
る。そして、ｍ個の第２半導体能動ヒューズの第６主電
極に、第２配線のｍ本の分岐が、それぞれ接続される。

【００１６】本発明の電源線に用いる第１半導体能動ヒ
ューズは、第１比較器により、第１主半導体素子と第１
基準半導体素子の電圧、即ち、第２及び第４主電極間の
電圧を比較し、第１駆動回路は、第１比較器の出力を用
いて、異常電流発生時には第１主半導体素子をオン／オ
フ制御して電流振動を生成する。そして、この電流振動
の回数を数える、若しく電流振動による半導体チップの
温度上昇を検知等の手法により、第１主半導体素子を遮
断する。同様に、第２半導体能動ヒューズは、第２比較
器により、第２主半導体素子と第２基準半導体素子の電
圧、即ち、第５及び第７主電極間の電圧を比較する。第
２駆動回路は、第２比較器の出力を用いて、異常電流発
生時には第２主半導体素子をオン／オフ制御して電流振
動を生成する。そして、この電流振動を利用して、第２
主半導体素子を遮断する。

【００１７】第１及び第２主半導体素子（半導体パワー
デバイス）としては、例えば、ＤＭＯＳ構造、ＶＭＯＳ
構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタ
やこれらと類似な構造のＭＯＳ静電誘導型トランジスタ
（ＳＩＴ）が使用可能である。又、エミッタスイッチド
・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスや絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）等の他の絶縁ゲート型パワ
ーデバイスが使用可能である。更に、常にゲートを逆バ
イアスで使うのであれば、接合型ＭＯＳトランジスタ、
接合型ＳＩＴやＳＩサイリスタ等も使用可能である。そ
して、この主半導体素子（半導体パワーデバイス）は、
逆導通型が好ましい。逆導通型半導体パワーデバイスで
あれば、この逆導通型半導体パワーデバイスに構造的に
内在する寄生ｐｎ接合ダイオードを、第２半導体能動ヒ
ューズ中を流れる順方向の電流通路として利用出来るか
らである。第１及び第２基準半導体素子は、第１及び第
２主半導体素子と同一のユニット素子を有し、そのユニ
ット素子数が少ない半導体素子を用いれば良い。

【００１８】第１主半導体素子の第１及び第２主電極
は、それぞれ第１主半導体素子を構成するパワーデバイ
スの第１及び第２主電極領域に接続されている。「第１
主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又は
コレクタ領域のいずれか一方、パワーＭＯＳトランジス
タやパワーＭＯＳＳＩＴ等のＩＧＴ（パワーＩＧＴ）に
おいてはソース領域又はドレイン領域のいずれか一方を
意味する。「第２主電極領域」とは、ＩＧＢＴにおいて
は上記第１主電極領域とはならないエミッタ領域又はコ
レクタ領域のいずれか一方、パワーＩＧＴにおいては上
記第１主電極領域とはならないソース領域又はドレイン
領域のいずれか一方を意味する。即ち、第１主電極領域
が、エミッタ領域であれば、第２主電極領域はコレクタ
領域であり、第１主電極領域がソース領域であれば、第
２主電極領域はドレイン領域である。又、「第１制御電
極」とはＩＧＢＴ及びパワーＩＧＴのゲート電極を意味
することは勿論である。第１主半導体素子ＱＡ１と同様
な電流電圧特性を有する第１基準半導体素子ＱＢ１につ
いても、同様に「第３及び第４主電極」及び「第２制御
電極」が定義される。

【００１９】一方、第２主半導体素子及び第２基準半導
体素子は、第１主半導体素子及び第１基準半導体素子の
上下を逆さに回路接続をしている点が異なるが、同様に
定義される。即ち、第２主半導体素子の第５、第６主電
極及び第３制御電極は、それぞれ、第１主半導体素子の
第２、第１主電極及び第１制御電極に対応する。又、第
２基準半導体素子の第７、第８主電極及び第４制御電極
は、それぞれ、第１基準半導体素子の第４、第３主電極
及び第２制御電極に対応する。

【００２０】本発明の電力供給系は、複数本（ｍ本）の
中間配線を並列配置して構成されているので、その内の
一部に接地等の故障が発生し、それに伴う異常電流が流
れた場合に、故障の発生した中間配線の両端の第１及び
第２半導体能動ヒューズが、直ちにその中間配線を切り
離す。このため、他の正常な中間配線に故障の影響が及
ぶのを回避出来る。このとき、正常な中間配線の数が減
るので、電力供給系全体の電流供給容量（最大供給可能
電流値）は、減ることとなる。しかし、負荷電流が故障
発生後の最大供給可能電流値以内であれば、故障発生前
と同じように負荷に電力を供給出来る。これは電力供給
系に重複性（redundancy）をもたらすことになり、これ
により、電力供給系の信頼を大幅に高めることが出来
る。

【００２１】一方、負荷に供給する最大電流値をＩ
_ｍａｘとし、中間配線には電流が均等に流れると仮定す
ると、中間配線１本当たりの最大電流値はＩ_ｍａｘ／ｍ
となる。故障判定電流値を、例えば最大電流値の２倍に
設定すると、配線１本からなる電力供給系の場合、故障
判定電流値は、２×Ｉ_ｍａｘとなるが、ｍ本の中間配線
を並列配置した電力供給系の場合、故障判定電流値は、
２×Ｉ_ｍａｘ／ｍとなる。即ち、故障判定電流値を１／
ｍに設定出来るので、短絡接地等の異常状態を精度良く
判定出来る。なお、前述したように、第２半導体能動ヒ
ューズの電流通路として、構造的に内在する寄生ｐｎ接
合ダイオードを利用している。この寄生素子は、大面積
に形成されているので、オン抵抗が低い。従って、２つ
の半導体能動ヒューズを対向接続しても、全体としての
導通損失は大きくならない。しかも、寄生素子（寄生ｐ
ｎ接合ダイオード）を利用することにより、過電流制御
回路部の構成部品数を減らし、装置全体を小型化出来る
利点を有する。

【００２２】

【発明の実施の形態】以下の図面の記載において、同一
又は類似の部分には同一又は類似の符号を付している。
但し、図面は模式的なものであり、厚みと平面寸法との
関係、各層の厚みの比率等は現実のものとは異なること
に留意すべきである。従って、具体的な厚みや寸法は以
下の説明を参酌して判断すべきものである。又図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることは勿論である。先ず、本発明の実施の形
態の説明をする前に、本発明の電源線に用いる半導体能
動ヒューズの代表的な構造及びその基本的な動作につい
て説明する。

【００２３】（電源線の基本構造と半導体能動ヒュー
ズ）本発明の電力供給系は、図１０に示すように、第１
配線Ｗ_ｉと、この第１配線Ｗ_ｉに接続される複数の（ｍ
個の）第１半導体能動ヒューズ２０１，２０３，・・・
・・と、この第１半導体能動ヒューズ２０１，２０３，
・・・・・に一端を接続したｍ本の中間配線Ｗ１，Ｗ
２，・・・・・と、この中間配線Ｗ１，Ｗ２，・・・・
・の他端に接続されるｍ個の第２半導体能動ヒューズ２
０２，２０４，・・・・・と、第２半導体能動ヒューズ
２０２，２０４，・・・・・に接続される第２配線Ｗ_ｏ
とからなる構成を基本としている。そこで先ず第１半導
体能動ヒューズ２０１、２０３及び第２半導体能動ヒュ
ーズ２０２，２０４について、図１及び２を用いて説明
する。

【００２４】第１半導体能動ヒューズ２０１、２０３
は、図１に示すように、第１主半導体素子ＱＡ１、第１
基準半導体素子ＱＢ１、第１比較器ＣＭＰ１及び第１駆
動回路１１１とを少なくとも具備する。図１において
は、第１主半導体素子ＱＡ１及び第１基準半導体素子Ｑ
Ｂ１は、ｎＭＯＳトランジスタである。第１主半導体素
子ＱＡ１は、第１配線Ｗ_ｉに接続された第１主電極（ド
レイン電極）Ｄ１、第１主電極Ｄ１に対向した第２主電
極（ソース電極）ＳＡ１、第１及び第２主電極を流れる
主電流を制御する第１制御電極ＧＡ１とを有する。第１
主電極Ｄ１は、第１配線Ｗ_ｉを介して、電源１０１に接
続される。更に、第１主半導体素子ＱＡ１の第１主電極
Ｄ１にカソード領域を、第２主電極ＳＡ１にアノード領
域が接続された第１寄生ダイオードＤ_ｐが、第１主半導
体素子ＱＡ１中に内在する。又、第１基準半導体素子Ｑ
Ｂ１は、第１主電極Ｄ１、第１制御電極ＧＡ１にそれぞ
れ接続された第３主電極（ドレイン電極）Ｄ１、第２制
御電極ＧＢ１と、第４主電極（ソース電極）ＳＢ１とを
有する。そして、第１比較器ＣＭＰ１は、第２主電極Ｓ
Ａ１及び第４主電極ＳＢ１間の電圧を比較する。第１比
較器ＣＭＰ１及び第１駆動回路１１１は、この第１主半
導体素子ＱＡ１の異常電流を検知して、異常電流発生時
には第１主半導体素子ＱＡ１をオン／オフ制御して電流
振動を生成する制御回路を構成している。即ち、第１半
導体能動ヒューズ２０１、２０３は、第１主半導体素子
（パワーデバイス）ＱＡ１と、この主半導体素子ＱＡ１
を制御する制御回路とは、同一基板上に集積化されたパ
ワーＩＣの構成である。基板としてセラミック、ガラス
エポキシ等の絶縁性基板や絶縁金属基板等を用いたハイ
ブリッドＩＣの形態でも良いが、より好ましくは、同一
半導体チップ１１０上にモノリシックに集積化したパワ
ーＩＣとすれば良い。

【００２５】本発明の第１半導体能動ヒューズ２０１，
２０３は、更に、図１に示すように、抵抗Ｒ１、Ｒ２，
Ｒ５，Ｒ８、ＲＧ，ツェナーダイオードＺＤ１、ダイオ
ードＤ１等を有している。駆動回路１１１には、コレク
タ側が電位ＶＰに接続されたソーストランジスタＱ５
と、エミッタ側が接地電位（ＧＮＤ）に接続されたシン
クトランジスタＱ６とを直列接続して備え、所定の切換
え信号に基づき、ソーストランジスタＱ５及びシンクト
ランジスタＱ６をオン・オフ制御して、第１主半導体素
子ＱＡ１及び第１基準半導体素子ＱＢ１の制御電極にこ
れらを駆動制御する信号を出力する。図１に示すバイポ
ーラトランジスタ（ＢＪＴ）の代わりにＭＯＳトランジ
スタで駆動回路１１１を構成しても良い。例えば、ＣＭ
ＯＳで、駆動回路１１１を構成することも可能である。
ＭＯＳトランジスタで駆動回路１１１を構成すれば、簡
単なＭＯＳトランジスタの製造プロセスで本発明のパワ
ーＩＣ（半導体能動ヒューズ）を製造することが可能と
なる。又、ＢＪＴで駆動回路１１１を構成すれば、ＢＩ
ＭＯＳ製造プロセスで本発明のパワーＩＣを製造するこ
とが出来る。電源１０１の出力電圧ＶＢは、例えば１２
Ｖで、チャージポンプの出力電圧ＶＰは、例えばＶＢ＋
１０Ｖである。

【００２６】更に、第１基準半導体素子ＱＢ１の第２主
電極（ソース電極）には基準抵抗Ｒｒが接続されてい
る。なお、基準抵抗Ｒｒは必ずしもモノリシックに集積
化されている必要はなく、本発明の半導体能動ヒューズ
の外部抵抗として、外部端子を介して接続しても良い。
基準抵抗Ｒｒの抵抗値は、第１基準半導体素子ＱＢ１と
第１主半導体素子ＱＡ１のチャネル幅Ｗの比に応じて選
定すれば良い。第１基準半導体素子ＱＢ１と第１主半導
体素子ＱＡ１のチャネル幅Ｗの比をＮ２：Ｎ１＝１：１
０００とした場合は、負荷１０２の過負荷状態の抵抗値
の１０００倍の値となるように設定しておけば良い。こ
の基準抵抗Ｒｒの設定により、第１主半導体素子ＱＡ１
に異常動作の過負荷電流が流れたときと同じドレイン−
ソース間電圧Ｖ_ＤＳを第１基準半導体素子ＱＢ１に発生
させることが出来る。

【００２７】第１主半導体素子ＱＡ１の第１主電極（ド
レイン電極）と第２主電極（ソース電極）間には抵抗Ｒ
１と抵抗Ｒ２との直列回路が接続されている。この抵抗
Ｒ１と抵抗Ｒ２との接続点と第１主半導体素子ＱＡ１の
第２主電極（ソース電極）間には、端子Ｔ_Ｒを介して、
外部抵抗として可変抵抗ＲＶが外部端子を介して接続さ
れている。可変抵抗ＲＶの抵抗値を変えることにより抵
抗Ｒ２の抵抗値を等価的に可変設定出来る。これによ
り、１種類の半導体チップ１１０で複数の仕様をカバー
することが可能となる。

【００２８】図１に示す比較器ＣＭＰ１の“＋”入力端
子には、第１主半導体素子ＱＡ１の主電極間電圧（ドレ
インＤ１−ソースＳ間電圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ
２及び可変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧
した電圧が抵抗Ｒ５を介して供給されている。又、比較
器ＣＭＰ１の“−”入力端子には、第１基準半導体素子
ＱＢ１のソース電圧Ｖ_ＳＢが供給されている。“＋”入
力端子の信号レベルＶ _＋＞“−”入力端子の信号レベル
Ｖ₋のとき、比較器ＣＭＰ１の出力は“Ｈ”レベルとな
り、駆動回路１１１は、ゲート電極に電圧を供給する。
逆の場合は、比較器ＣＭＰ１の出力は“Ｌ”レベルとな
り、駆動回路１１１は、ゲート駆動をオフする。なお、
後述のように、比較器ＣＭＰ１は一定のヒステリシス特
性を持っている。

【００２９】この結果、異常電流発生時には第１主半導
体素子ＱＡ１をオン／オフ制御して電流振動を生成す
る。そして、この電流振動を利用して、第１主半導体素
子ＱＡ１が遮断される。

【００３０】一方、第２半導体能動ヒューズ２０２，２
０４は、第１半導体能動ヒューズ２０１、２０３と基本
的に同一の構造で、上下関係が逆である。即ち、図２に
示すように、第２半導体能動ヒューズ２０２，２０４
は、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ
２、第２比較器ＣＭＰ１及び第２駆動回路１１１とを少
なくとも具備する。図２において、第２主半導体素子Ｑ
Ａ２及び第２基準半導体素子ＱＢ２は、第１半導体能動
ヒューズ２０１、２０３と同じｎＭＯＳトランジスタで
ある。しかし、ｎＭＯＳトランジスタのソース・ドレイ
ン電極が反対である。即ち、第２半導体能動ヒューズ２
０２，２０４は、中間配線Ｗ１，Ｗ２，…の他端には、
第５主電極（ソース電極）ＳＡ２が接続されている。そ
して、第５主電極ＳＡ２に対向した第６主電極（ドレイ
ン電極）Ｄ２、第５及び第６主電極を流れる主電流を制
御する第３制御電極ＧＡ２とを有し、第５主電極ＳＡ２
にアノード領域を、第６主電極Ｄ２にカソード領域が接
続された第２寄生ダイオードＤ_ｐを内在する。この結
果、第１半導体能動ヒューズ２０１、２０３とは、第２
寄生ダイオードＤ_ｐの極性が反対である。第２基準半導
体素子ＱＢ２は、第７主電極（ソース電極）ＳＢ２、第
８主電極（ドレイン電極）Ｄ２及び第４制御電極ＧＢ２
とを有する。そして、第８主電極Ｄ２及び第４制御電極
ＧＢ２は、それぞれ、第６主電極Ｄ２及び第３制御電極
ＧＡ２に接続されている。そして、第２比較器ＣＭＰ１
は、第５及び第７主電極間の電圧を比較する。２比較器
ＣＭＰ１及び第２駆動回路１１１は、この第２主半導体
素子ＱＡ２の異常電流を検知して、異常電流発生時には
第２主半導体素子ＱＡ２をオン／オフ制御して電流振動
を生成する制御回路を構成している。そして、この電流
振動を利用して、第２主半導体素子ＱＡ２が遮断され
る。第２主半導体素子（パワーデバイス）ＱＡ２と、こ
の主半導体素子（パワーデバイス）ＱＡ２を制御する制
御回路も、同一基板上に集積化されたパワーＩＣの構成
である。

【００３１】図３は、第１主半導体素子ＱＡ１の具体的
構造の一例として、ＤＭＯＳ構造のｎＭＯＳトランジス
タのユニット素子の一部を示す断面図である。第２主半
導体素子ＱＡ２も、デバイス構造としては同じである。
実際には、このユニット素子を、半導体チップ上に複数
個（例えば、ユニット素子数Ｎ１＝１０００個）並列配
置することにより、所望の定格電流容量を実現してい
る。図３に示すｎＭＯＳトランジスタＱＡ１，ＱＡ２
は、ドレイン領域となるｎ^＋領域９０８の上に、エピタ
キシャル成長したドリフト領域となるｎ⁻領域９０７を
配置し、このドリフト領域９０７の表面に、見かけ上２
つのｐボディ領域９０６を島状に対向して配置してい
る。図３において、断面図として、見かけ上２つのｐボ
ディ領域９０６が示されているが、紙面の奥で連続して
いてかまわない。即ち、平面パターン上は、円形若しく
は矩形のリング形状（ドーナツ型）で、連続したｐボデ
ィ領域９０６を構成してかまわない。ｐボディ領域９０
６の表面には、ソース領域となるｎ^＋領域９０５が形成
されている。ソース領域となるｎ^＋領域９０５も、円形
若しくは矩形のリング形状（ドーナツ型）で、連続した
拡散領域として構成してかまわない。ｐボディ領域９０
６の上部及びｐボディ領域９０６に挟まれたドリフト領
域９０７の上部にはゲート絶縁膜９０４が配置され、更
にゲート絶縁膜９０４の上部に、ゲート電極９０３が配
置されている。ゲート電極９０３の上部には層間絶縁膜
９０２が配置され、この層間絶縁膜９０２中に開口され
たコンタクトホールを介して、ｐボディ領域９０６とソ
ース領域９０５を短絡するように、ソース電極９０１が
配置されている。ドレイン領域９０８の裏面には、ドレ
イン電極９０９が形成されている。図３に示すＤＭＯＳ
構造は、ｐボディ領域９０６とｎ^＋ドレイン領域９０８
との間に、ｐｎ接合構造の寄生ダイオードＤ_ｐを内在し
ている。従って、ＤＭＯＳが動作するバイアス条件とは
逆にして、ドレイン電極９０９を負、ソース電極９０１
を正とするバイアス条件とすれば、この寄生ダイオード
Ｄ_ｐが導通し、いわゆる逆導通が生じる。本発明におい
ては、この寄生ダイオードＤ_ｐを積極的に電流経路とし
て用いる。これらの寄生ダイオードＤ_ｐは、図３から明
らかなように、半導体チップの底面全面に、大面積に形
成されているので、オン抵抗が低く、全体としての導通
損失は大きくならない。

【００３２】図４は、図１に示した第１半導体能動ヒュ
ーズ２０１、２０３の回路構成をモノリシックに集積化
する場合の一例を示す断面図である。第２半導体能動ヒ
ューズ２０２，２０４の場合も、回路的に逆さまに接続
されているだけであり、構造は全く同一である。従っ
て、重複を避けるため、以下の説明では、本発明の第１
半導体能動ヒューズ２０１，２０３に着目して説明する
が、第２半導体能動ヒューズ２０２，２０４の場合も、
全く同様である。

【００３３】図４に示すように、本発明の第１半導体能
動ヒューズ２０１，２０３は、第１主半導体素子ＱＡ
１，ＱＡ２を制御する制御回路側の下部のみにＳＯＩ酸
化膜（埋め込み絶縁膜）８１１，８２１を設け、部分的
にＳＯＩ構造を構成している。そして、この部分的なＳ
ＯＩ構造を利用した絶縁分離構造で、第１主半導体素子
ＱＡ１及び第１基準半導体素子ＱＢ１を制御する制御回
路の各素子を分離している。一方、主なるスイッチング
動作をする第１主半導体素子ＱＡ１側には、ＳＯＩ構造
は構成せず、半導体チップの表面から裏面に電子が流れ
る縦型のパワーデバイスの構造を達成している。上述し
たように、第１主半導体素子ＱＡ１は、Ｎ１個のユニッ
ト素子を並列配置しており、同一のユニット素子をＮ２
＝１個のみ有する第１基準半導体素子ＱＢ１も、同様
に、縦型のデバイス構造であり、こちらにもＳＯＩ酸化
膜はない。即ち、第１主半導体素子ＱＡ１は、既に、図
３を用いて説明したように、半導体チップの底面全面に
形成されたｎ^＋ドレイン領域９０８の上に、ｎ⁻ドリフ
ト領域９０７を配置して形成されている（第１主半導体
素子ＱＡ１の構造は、図３の説明と重複するので、ここ
での説明を省略する。）。

【００３４】図４においては、半導体チップの底面全面
に形成されたｎ^＋ドレイン領域９０８、及びｎ⁻ドリフ
ト領域９０７を共通として、第１基準半導体素子ＱＢ１
が形成されている。即ち、第１基準半導体素子ＱＢ１
は、ｎ⁻ドリフト領域９０７の表面に、ｐボディ領域８
０６が島状に配置して構成されている。ｐボディ領域８
０６の表面には、ソース領域となるｎ^＋領域８２５が形
成されている。ｐボディ領域８０６の上部及びｐボディ
領域８０６に挟まれたドリフト領域９０７の上部にはゲ
ート絶縁膜９０４が配置され、更にゲート絶縁膜９０４
の上部に、ゲート電極８０３が配置されている。ゲート
電極８０３は、第１主半導体素子ＱＡ１のゲート電極９
０３と連続している。ゲート電極８０３の上部には層間
絶縁膜９０２が配置され、この層間絶縁膜９０２中に開
口されたコンタクトホールを介して、ｐボディ領域８０
６とソース領域８２５を短絡するように、ソース電極９
１３が配置されている。ソース電極９１３は図１に示す
ように、半導体チップの表面に設けられたポリシリコン
からなる基準抵抗Ｒｒに接続されている。ドレイン領域
９０８の裏面の全面には、第１主半導体素子ＱＡ１及び
第１基準半導体素子ＱＢ１に共通のドレイン電極９０９
が形成されている。

【００３５】第１主半導体素子ＱＡ１と第１基準半導体
素子ＱＢ１の間には、図４に示すように素子分離領域が
形成されている。素子分離領域は、ｐボディ領域８０
６、９０６を貫通するまで深く形成されたトレンチを用
いて形成されている。即ち、このトレンチの側壁に形成
されたトレンチ側壁絶縁膜８０１と、更にトレンチ側壁
絶縁膜８０１に挟まれた半絶縁性ポリシリコン（ＳＩＰ
ＯＳ）８０２から構成されている。同様に、制御回路側
においては、ＳＯＩ酸化膜（埋め込み絶縁膜）８１１，
８２１を貫通するまで深く形成されたトレンチを用い
て、素子分離領域が形成されている。

【００３６】制御回路側には、ｐウェル８２２に形成さ
れたｎＭＯＳトランジスタ及びｎ^＋埋め込みコレクタ領
域８１２の上部に形成されたｎｐｎ型バイポーラトラン
ジスタを模式的に示した。即ち、ＳＯＩ酸化膜８１２の
上部にｐウェル８２２が形成され、このｐウェル８２２
中に、ｎ^＋ソース領域８２３，ｎ^＋ドレイン領域８２４
が形成されている。そして、ｎ^＋ソース領域８２３及び
ｎ^＋ドレイン領域８２４に挟まれたｐウェル８２２上部
にはゲート絶縁膜９０４が配置され、更にゲート絶縁膜
９０４の上部に、ゲート電極８２７が配置されている。
ｎ^＋ソース領域８２３及びｎ^＋ドレイン領域８２４に
は、層間絶縁膜９０２中に開口されたコンタクトホール
を介して、それぞれ、ソース電極９１５，ドレイン電極
９１４が接続されている。一方、ＳＯＩ酸化膜８１１の
上部にｎ^＋埋め込みコレクタ領域８１２が形成され、こ
のｎ^＋埋め込みコレクタ領域８１２の上部に、ｎ⁻ドリ
フト領域８１３が形成され、ｎ⁻ドリフト領域８１３の
表面にｐベース領域８１４が形成されている。ｐベース
領域８１４中には、ｎ^＋エミッタ領域８１５が、ｎ⁻ド
リフト領域８１３の表面のｐベース領域８１４とは離間
した位置には、ｎ^＋コレクタコンタクト領域８１６が形
成されている。ｎ^＋エミッタ領域８１５、ｐベース領域
８１４及びｎ^＋コレクタコンタクト領域８１６には、層
間絶縁膜９０２中に開口されたコンタクトホールを介し
て、それぞれ、エミッタ電極９１８、ベース電極９１７
及びコレクタ電極９１６が接続されている。

【００３７】そして、エミッタ電極９１８、ベース電極
９１７、コレクタ電極９１６、ソース電極９１５，ドレ
イン電極９１４、ソース電極９１３及びソース電極９０
１の上には、パッシベーション膜９１２が堆積されてい
る。そして、パッシベーション膜９１２を貫通して、ソ
ース電極９０１に到達するバイア・ホールが設けられて
いる。バイア・ホール中にはスタブ金属９１０が埋め込
まれている。スタブ金属９１０を介して、パッシベーシ
ョン膜９１２の上に全面に形成された外部接続用ソース
電極９１１とソース電極９０１とが電気的に接続されて
いる。この結果、図４においては、半導体チップの底面
全面にはドレイン電極９０９が、半導体チップの表面全
面には外部接続用ソース電極９１１が形成されている。

【００３８】このドレイン電極９０９を、図５（ａ）に
示すように、半田３０４を用いてプラグ端子３１１に半
田付けされ、ケーブルコネクタ（プラグ）が構成され
る。更に、半田３０３を用いて外部接続用ソース電極９
１１は、リード３１４のインナーリードに半田付けされ
ている。プラグ端子３１１の半導体チップ１１０側、半
導体チップ１１０，リード３１４のインナーリードは、
周知のトランスファモールド方法によって樹脂封止体３
１５により封止されている。樹脂封止体３１５の外部に
露出した部分が、リード３１４のアウターリードとな
る。プラグ端子３１１及びリード３１４は、例えばアル
ミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃ
ｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−
Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは
銅とステンレスの複合材料等を用いることが可能であ
る。更に、これらの金属にニッケル（Ｎｉ）メッキや金
（Ａｕ）メッキ等を施したものなどから構成しても良
い。そして、図５（ａ）に示すように、電源線を構成す
る中心導体３０１とリード３１４のアウターリードと
は、半田３０５を用いて電気的に接続される。中心導体
３０１は絶縁体３０２により被覆されている。プラグ端
子３１１は絶縁体３１２を介して、樹脂封止体３１５を
収納する金属ケース３１３に接続されている。

【００３９】プラグ端子３１１は、図５（ｂ）に示した
ジャック端子３２３に差し込まれる。ジャック端子３２
３は、半田３０６を用いて、電源線を構成する中心導体
３０１と電気的に接続される。ジャックの金属ケース３
２１は、絶縁体３２２により、ジャック端子３２３から
絶縁されている。図５（ａ）及び（ｂ）に示すようなケ
ーブルコネクタを用いることにより、図１に示すパワー
ＩＣは、電源線を介して、出力電圧ＶＢを供給する電源
１０１に、入力端子Ｔ_Ｄ１，Ｔ_Ｄ２としてのドレイン電
極９０９が接続される。同様に、電源線を介して、出力
端子Ｔ_Ｓ１，Ｔ _Ｓ２としての外部接続用ソース電極９１
１が負荷１０２に接続される。

【００４０】図１に示すように、第１主半導体素子ＱＡ
１のゲート電極ＧＡ１は、半導体チップ１１０の温度上
昇を検知し、所定の温度以上になった場合は、導通状態
を遮断する過熱遮断回路１２０に接続されている。同様
に、図２に示すように、第２主半導体素子ＱＡ２のゲー
ト電極ＧＡ２には、過熱遮断回路１２０が接続されてい
る。過熱遮断回路１２０としては、例えば、図６に示し
た回路構成を用いれば良い。以下の説明では、第１主半
導体素子ＱＡ１に着目して説明するが、第２主半導体素
子ＱＡ２の場合も、全く同様である。

【００４１】即ち、この過熱遮断回路１２０は、第１主
半導体素子ＱＡ１のゲート電極に接続された過熱遮断用
ＭＯＳトランジスタＱＳと、この過熱遮断用ＭＯＳトラ
ンジスタＱＳのゲート電極に信号を入力するラッチ回路
１２２と、ラッチ回路１２２の状態を制御する温度セン
サ１２１等から構成されている。つまり、半導体チップ
１１０の表面温度が規定以上の温度まで上昇したことが
温度センサ１２１によって検出された場合には、温度セ
ンサ１２１からの検出情報により、ラッチ回路１２２の
状態が遷移し、この状態がラッチ回路１２２に保持され
る。この結果、過熱遮断用ＭＯＳトランジスタＱＳがオ
ン動作となり、第１主半導体素子ＱＡ１の真のゲートＴ
Ｇと第２主電極（ソース電極）ＳＡ１間を短絡し、第１
主半導体素子ＱＡ１を強制的にオフ制御する。

【００４２】ここで、温度センサ１２１はポリシリコン
等で構成した４個のダイオードが直列接続されてなり、
温度センサ１２１は第１主半導体素子ＱＡ１の近傍に集
積化されている。第１主半導体素子ＱＡ１の接合温度が
上昇するにつれて、半導体チップの表面温度が上昇し、
温度センサ１２１の４個のダイオードの順方向降下電圧
が次第に低下する。そして、４個のダイオードの順方向
降下電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲー
ト電位が“Ｌ”レベルとされる電位まで下がると、ｎＭ
ＯＳトランジスタＱ５１がオン状態からターンオフす
る。これにより、ｎＭＯＳトランジスタＱ５４のゲート
電位が、第１主半導体素子ＱＡ１のゲート制御端子Ｇの
電位にプルアップされ、ｎＭＯＳトランジスタＱ５４が
ターンオンする。このため、ｎＭＯＳトランジスタＱ５
３がターンオフし、ｎＭＯＳトランジスタＱ５２がオフ
状態からターンオンして、ラッチ回路１２２に“１”が
ラッチされることとなる。このとき、ラッチ回路１２２
の出力が“Ｈ”レベルとなって、過熱遮断用素子ＱＳが
オフ状態からターンオンする。この結果、第１主半導体
素子ＱＡ１の真のゲートＴＧと第２主電極（ソース電
極）ＳＡ１間が短絡されて、第１主半導体素子ＱＡ１が
オン状態からターンオフして、過熱遮断されることとな
る。なお、電流振動の振動の回数を計測する方式を採用
すれば、過熱遮断回路１２０は必須ではない。

【００４３】第１主半導体素子ＱＡ１は、例えば、複数
個のユニットセル（単位セル）が並列接続されたマルチ
・チャネル構造のパワーデバイスを採用すれば良い。そ
して、この第１主半導体素子ＱＡ１に並列接続されるよ
うに、第１基準半導体素子としてのＭＯＳトランジスタ
ＱＢ１が、第１主半導体素子ＱＡ１に隣接する位置に配
置されている。第１基準半導体素子（基準ＭＯＳトラン
ジスタ）ＱＢ１が、第１主半導体素子（主ＭＯＳトラン
ジスタ）ＱＡ１と同一プロセスで、隣接位置に配置され
ているので、温度ドリフトやロット間の不均一性の影響
による互いの電気的特性のバラツキを除去（削減）でき
る。第１基準半導体素子ＱＢ１の電流容量が第１主半導
体素子ＱＡ１の電流容量よりも小さくなるように、それ
ぞれのＭＯＳトランジスタを構成する並列接続のユニッ
トセル数を調整している。例えば、第１基準半導体素子
ＱＢ１のユニットセル数Ｎ２＝１に対して、第１主半導
体素子ＱＡ１のユニットセル数をＮ１＝１０００となる
ように構成することにより、第１基準半導体素子ＱＢ１
と第１主半導体素子ＱＡ１のチャネル幅Ｗの比をＮ２：
Ｎ１＝１：１０００としている。又、温度センサ１２１
は、第１基準半導体素子ＱＢ１及び第１主半導体素子Ｑ
Ａ１の上部に形成された層間絶縁膜の上部に堆積された
ポリシリコン薄膜等で構成した複数個のダイオードが直
列接続により構成され、温度センサ１２１を第１主半導
体素子ＱＡ１のチャネル領域の近傍の位置に集積化して
いる。

【００４４】図８は、本発明の電源線に用いるパワーＩ
Ｃに用いる第１主半導体素子ＱＡ１に着目した、概念的
な等価回路図である。第１主半導体素子ＱＡ１の等価回
路を、等価電流源ｇ_ｍ・ｖ_ｉ、ドレイン抵抗ｒｄ、ゲー
ト・ソース間容量Ｃ_ＧＳ、ゲート・ドレイン間容量Ｃ
_ＧＤ及びドレイン・ソース間容量Ｃ_ＤＳを用いて簡略化
して示している。ここで、ｇ_ｍは、第１主半導体素子Ｑ
Ａ１の伝達コンダクタンスである。この第１主半導体素
子ＱＡ１の等価回路を使用した場合、電源１０１から負
荷１０２への電力供給経路は、図８に示すような回路と
して表される。負荷１０２には電力供給経路の配線イン
ダクタンスＬ０と配線抵抗Ｒ０とが含まれる。

【００４５】図７には、このような電力供給経路の一部
を成す第１主半導体素子ＱＡ１のドレイン−ソース間電
圧Ｖ_ＤＳのオフ状態からオン状態へ遷移する際の立ち下
がり電圧特性を、負荷１０２若しくは第１主半導体素子
ＱＡ１と負荷１０２間の配線が短絡の場合、基準負荷
（通常動作）の場合、負荷１０２が抵抗１ＫΩの場合に
ついて示す過渡応答カーブである。立ち下がり特性は、
本発明の実施の形態に係る電力供給経路全体のインピー
ダンス、例えば、電源線が持つ配線インダクタンス、配
線抵抗に応じた過渡応答をする。

【００４６】先ず、図７の負荷１０２の抵抗が１ＫΩの
ときのドレイン−ソース間電圧Ｖ_Ｄ _Ｓの変化について、
次のように考察出来る。つまり、この測定で用いた第１
主半導体素子ＱＡ１の特性により、例えば、ドレイン電
流Ｉ_Ｄ＝１２ｍＡ（電源電圧１２Ｖ、負荷抵抗１ＫΩの
とき）において、真のゲート−ソース間電圧Ｖ
_ＴＧＳは、ほぼしきい値電圧Ｖth＝１．６Ｖと仮定す
る。そして、図１の駆動回路１１１による第１主半導体
素子ＱＡ１の真のゲートＴＧへの充電は継続されるか
ら、このまま行くと真のゲート−ソース間電圧Ｖ_ＴＧＳ
は上昇して行ってしまう。しかし、ドレイン−ソース間
電圧Ｖ_ＤＳが低下して、真のゲート−ドレイン間の容量
値Ｃ_ＧＤを増大させるので、真のゲート−ソース間電圧
Ｖ_ＴＧＳに達する電荷を吸収する。即ち、ドレイン−ソ
ース間電圧Ｖ_ＤＳは真のゲート−ソース間電圧Ｖ_ＴＧＳ
に達した電荷が電位上昇を生じさせないだけの容量を発
生させ、真のゲート−ソース間電圧Ｖ_ＴＧＳは約１．６
Ｖ（＝Ｖth）に維持される。つまり、第１主半導体素子
ＱＡ１がオン状態に遷移した後の各経過時点で、駆動回
路１１１によってゲートＧに送られる充電電荷を吸収
し、真のゲートＴＧの電圧Ｖ_ＴＧＳを一定に保つような
ドレイン−ソース間電圧Ｖ_ＤＳとなる。

【００４７】ここで、負荷抵抗が１ＫΩより小さい負荷
Ｒに対応するドレイン−ソース間電圧Ｖ_ＤＳの図７の負
荷抵抗＝１ＫΩの時の曲線からの差をΔＶ_ＤＳとする。
そして、その時点ｔにおける負荷Ｒに対応した真のゲー
ト−ソース間電圧をＶ_ＴＧＳ _Ｒとする。即ち、Ｑ_GD＝ΔＶ_DS×Ｃ_GD＋（Ｖ_TGSR−Ｖth）×Ｃ_GS・・・・・（１）分の電荷に相当する電圧を、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲから引き去れば、真のゲート−ソース間電圧
Ｖ_ＴＧＳＲは、ほぼしきい値電圧Ｖth＝１．６Ｖになる
ことを意味する。換言すれば、真のゲート−ソース間電
圧Ｖ_ＴＧＳＲは、しきい値電圧Ｖth＝１．６Ｖからこの
電荷Ｑ_ＧＤ分に相当した電圧だけ電位が上昇しているこ
とを意味する。このことを式で示せば次式となる。

【００４８】（Ｖ_TGSR−Ｖth）×Ｃ_GS＋（（Ｖ_TGSR−Ｖth）−ΔＶ_DS）×Ｃ_GD ＝（ΔＶ_DS−（Ｖ_TGSR−Ｖth））×Ｃ_GD・・・・・（２）Ｖ_TGSR−Ｖth＝ΔＶ_DS×２Ｃ_GD／（Ｃ_GS＋２Ｃ_GD）・・・・・（３） ∴ΔＶ_DS＝（Ｖ_TGSR−Ｖth)・((Ｃ_GS／２Ｃ_GD）＋１）・・・・・（４）即ち、ΔＶ_ＤＳは（Ｖ_ＴＧＳＲ−Ｖth）に比例する。な
お、ドレイン電流Ｉ_Ｄがゼロの時は真のゲートを充電す
る回路及びミラー容量だけでドレイン−ソース間電圧Ｖ
_ＤＳの曲線は決まるが、ドレイン電流Ｉ_Ｄが流れると、
回路全体のインダクタンスＬ_Ｃにより逆起電力が発生
し、負荷抵抗が増大したのと同じ効果を与える。従っ
て、ドレイン電流Ｉ_Ｄが変化しているときは、インダク
タンス等価抵抗が発生し、デッドショートのように、負
荷の純抵抗値が非常に小さくなっても、負荷の等価イン
ピーダンスは、回路全体のインダクタンスＬ_Ｃで決まる
一定値以下には下がらない。このため、ドレイン電流Ｉ
_Ｄの立ち上り勾配は一定値に収れんし、真のゲート−ソ
ース間電圧Ｖ_ＴＧＳの曲線も収れんすることとなる。

【００４９】本発明の半導体装置（パワーＩＣ）の第１
基準半導体素子ＱＢ１と第１主半導体素子ＱＡ１のチャ
ネル幅Ｗの比をＮ２：Ｎ１（ｎ＝Ｎ１／Ｎ２＝１００
０）としてカレントミラー回路を構成する場合は、第１
主半導体素子ＱＡ１のソース電圧Ｖ_ＳＡと第１基準半導
体素子ＱＢ１のソース電圧Ｖ_ＳＢが一致するとき、（主
半導体素子のドレイン電流Ｉ_ＤＱＡ）＝１０００×（基
準半導体素子のドレイン電流Ｉ_ＤＱＢ）となる。従っ
て、第１主半導体素子ＱＡ１のドレイン電流としてＩ
_ＤＱＡ＝５Ａ、第１基準半導体素子ＱＢ１のドレイン電
流としてＩ_ＤＱＢ＝５ｍＡがそれぞれ流れているとき
は、第１主半導体素子ＱＡ１及び第１基準半導体素子Ｑ
Ｂ１のそれぞれのドレイン−ソース間電圧Ｖ_ＤＳは一致
し、従って、真のゲート−ソース間電圧Ｖ_ＴＧＳも一致
する。即ち、Ｖ_ＤＳＡ＝Ｖ_ＤＳＢ、Ｖ_ＴＧ _ＳＡ＝Ｖ
_ＴＧＳＢとなる。ここで、Ｖ_ＤＳＡ，Ｖ_ＤＳＢはそれぞ
れ第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１
のドレイン−ソース間電圧であり、Ｖ_Ｔ _ＧＳＡ，Ｖ
_ＴＧＳＢはそれぞれ第１主半導体素子ＱＡ１，第１基準
半導体素子ＱＢ１の真のゲート−ソース間電圧である。

【００５０】従って、第１基準半導体素子ＱＢ１が完全
にオン状態に遷移しているときは、基準抵抗Ｒｒの両端
にほぼ電源電圧ＶＢが印加されると近似出来る。このた
め、第１主半導体素子ＱＡ１に接続する５Ａの負荷に等
価な第１基準半導体素子ＱＢ１の負荷として、基準抵抗
Ｒｒの抵抗値は、Ｒｒ＝１２Ｖ／５ｍＡ＝２．４ＫΩと
して決定される。

【００５１】次に、ＭＯＳトランジスタのドレイン飽和
領域（５極管特性領域）における本発明の電源線に用い
る半導体装置（パワーＩＣ）の動作について説明する。
第１主半導体素子ＱＡ１がオン状態に遷移すると、ドレ
イン電流Ｉ_ＤＱＡは回路抵抗で決まる最終負荷電流値を
目指して立ち上がって行く。又、第１主半導体素子ＱＡ
１の真のゲート−ソース間電圧Ｖ_ＴＧＳＡは、ドレイン
電流Ｉ_ＤＱＡで決まる値を取り、ドレイン−ソース間電
圧Ｖ_ＤＳＡの低下によるコンデンサ容量Ｃ_ＧＤのミラー
効果でブレーキをかけられながら、これも立ち上がって
行く。更に、第１基準半導体素子ＱＢ１は、第１主半導
体素子ＱＡ１の決めるゲート電圧に従って、基準抵抗Ｒ
ｒを負荷抵抗とするソースフォロアとして動作する。

【００５２】又、第１主半導体素子ＱＡ１の真のゲート
−ソース間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡの
増加に応じて大きくなって行く。

【００５３】Ｖ_DSA＝Ｖ_TGSA＋Ｖ_TGD ・・・・・（５）Ｖ_DSB＝Ｖ_TGSB＋Ｖ_TGD ・・・・・（６）の関係があるから、Ｖ_DSA−Ｖ_DSB＝Ｖ_TGSA−Ｖ_TGSB ＝（Ｉ_DQA−ｎ×Ｉ_DQB）／ｇ_m ・・・・・（７）となる。但し、ｇ_ｍは第１主半導体素子ＱＡ１の伝達コ
ンダクタンス、ｎ＝Ｎ１／Ｎ２は第１主半導体素子ＱＡ
１と第１基準半導体素子ＱＢ１とのチャネル幅の比であ
る。従って、ドレイン−ソース間電圧の差Ｖ_ＤＳＡ−Ｖ
_ＤＳＢを検出することにより、ドレイン電流の差（Ｉ
_ＤＱＡ−ｎ×Ｉ_ＤＱＢ）を得ることが出来る。

【００５４】第１基準半導体素子ＱＢ１のドレイン−ソ
ース間電圧Ｖ_ＤＳＢは、比較器ＣＭＰ１の“−”入力端
子に入力される。又、第１主半導体素子ＱＡ１のドレイ
ン−ソース間電圧Ｖ_ＤＳＡはＲ１と抵抗Ｒ２で分圧した
値Ｖ_＋が、抵抗Ｒ５を介して、比較器ＣＭＰ１の“＋”
入力端子に入力される。即ち、Ｖ₊＝Ｖ_DSA×Ｒ１／（Ｒ１＋Ｒ２）・・・・・（８）が比較器ＣＭＰ１の“＋”入力端子に入力されることに
なる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）＜Ｒと
なって、Ｖ_＋＜Ｖ_ＤＳＢとなり、第１主半導体素子ＱＡ
１は、オン状態を維持する。ここで、Ｒは負荷抵抗の値
である。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒと
なり、更に、Ｖ_＋＞Ｖ_ＤＳＢとなると、３極管特性領域
で、第１主半導体素子ＱＡ１がターン・オフする。第１
主半導体素子ＱＡ１及び第１基準半導体素子ＱＢ１のそ
れぞれのソース電位をＶ_ＳＡ、Ｖ_Ｓ _Ｂとすると、第１主
半導体素子ＱＡ１がオフ後、ソース電位Ｖ_ＳＡ、Ｖ_ＳＢ
は、ＧＮＤに向かって低下して行くので、Ｖ_ＤＳＡ，Ｖ
_ＤＳＢとも増加する。ソース電位Ｖ_ＳＡ、Ｖ_ＳＢが、Ｇ
ＮＤ電位に至る前に、Ｖ_＋＜Ｖ_ＤＳＢの条件が成立し
て、再び第１主半導体素子ＱＡ１がターン・オンする。
第１主半導体素子ＱＡ１は、オン状態に遷移した直後
は、５極管特性領域（ピンチオフ領域）にあり、その後
３極管特性領域に向かってオン状態を続けて行き、Ｖ_＋
＞Ｖ_ＤＳＢになるとターンオフする。これが、オン／オ
フ動作の１サイクルである。一旦ターンオフすると、オ
フ状態を維持し、逆に、一旦ターンオンすると、オン状
態を維持するのは、負荷回路のインダクタンスによる。
負荷回路のインダクタンスは、電流が変化するときは、
抵抗と等価な働きをする。電流が減少しているときは、
インダクタンス等価抵抗の符号はマイナスとなって、負
荷側抵抗を減少させる。一方、電流が増加するときは、
インダクタンス等価抵抗の符号がプラスとなって、負荷
側抵抗を増大させる。このために、第１主半導体素子Ｑ
Ａ１が、一旦ターンオフすると、オフ状態を維持し、タ
ーンオンすると、オン状態を維持することになる。第１
基準半導体素子ＱＢ１側は、基準抵抗Ｒｒが負荷抵抗Ｒ
よりｎ＝Ｎ１／Ｎ２倍大きいので、インダクタンス効果
は無視出来るほど小さい。このため、第１基準半導体素
子ＱＢ１側は、純抵抗回路として動作すると考えて良
い。

【００５５】なお、比較器ＣＭＰ１では、ダイオードＤ
１と抵抗Ｒ５でヒステリシスが形成されている。第１主
半導体素子ＱＡ１がオフ状態に遷移したとき、駆動回路
１１１のシンクトランジスタによりゲート電位は接地さ
れ、ダイオードＤ１のカソード側電位は、Ｖ_ＳＡ−０．
７Ｖ（ツェナーダイオードＺＤ１の順方向電圧）になる
ので、ダイオードＤ１が導通する。この結果、抵抗Ｒ１
→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、比較
器ＣＭＰ１の“＋”入力端子の信号レベルＶ_＋は、駆動
回路１１１がオン制御しているときの上述の（８）式の
値より大きくなる。従って、オフ状態に遷移する直前よ
り小さい、特定のドレイン−ソース間電圧の差Ｖ_ＤＳＡ
−Ｖ_ＤＳＢまで第１主半導体素子ＱＡ１はオフ状態を維
持するが、その後、更にＶ_ＤＳＡが大きくなることによ
り、比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ_＋
が、Ｖ_ＤＳＢより小さくなり、比較器ＣＭＰ１の出力は
“Ｌ”レベルから“Ｈ”レベルに変化する。従って、第
１主半導体素子ＱＡ１は再びオン状態に遷移させられる
こととなる。なお、ヒステリシス特性の付け方にはいろ
いろな方法があるが、これはその一例である。

【００５６】第１主半導体素子ＱＡ１がオフ状態に遷移
するときのドレイン−ソース間電圧Ｖ_ＤＳＡをしきい値
Ｖ_{ＤＳＡｔｈ}とすると、次式が成立する。つまり、Ｖ_DSAth−Ｖ_DSB＝Ｒ２／Ｒ１×Ｖ_DSB ・・・・・（９）となる。（９）式は、過電流判定値を示し、３極管特性
領域（オーミック特性領域）及び５極管特性領域（ドレ
イン飽和領域）において成立する。

【００５７】次に、３極管特性領域における動作につい
て説明する。電源線が正常な状態で、第１主半導体素子
ＱＡ１がオン状態に遷移すると、第１主半導体素子ＱＡ
１は連続的にオン状態を維持することとなる。このた
め、真のゲート−ソース間電圧Ｖ_ＴＧＳＡ、Ｖ_ＴＧＳＢ
がピンチオフ電圧に達した後は、第１主半導体素子ＱＡ
１及び第１基準半導体素子ＱＢ１は、３極管特性領域で
動作する。本発明の電源線に用いる半導体装置において
は、第１基準半導体素子ＱＢ１と第１主半導体素子ＱＡ
１のチャネル幅Ｗの比を１：ｎとしてカレントミラー回
路を構成しているので、第１基準半導体素子ＱＢ１のオ
ン抵抗Ｒ_{ＤＳ（ＯＮ）Ｂ}は、第１主半導体素子ＱＡ１の
オン抵抗Ｒ_{ＤＳ（ＯＮ）Ａ}のｎ倍である（Ｒ
_{ＤＳ（ＯＮ）Ｂ}＝ｎ・Ｒ_{ＤＳ（ＯＮ）Ａ}）。一方、第１
基準半導体素子ＱＢ１のソース電位と第１主半導体素子
ＱＡ１のソース電位とが等しければ、第１基準半導体素
子ＱＢ１のドレイン電流Ｉ_ＤＱＢは、第１主半導体素子
ＱＡ１のドレイン電流Ｉ_ＤＱＡの１／ｎ倍である（Ｉ
_ＤＱＢ＝（１／ｎ）・Ｉ_ＤＱＡ）。５Ａクラスの半導体
素子の代表的なオン抵抗Ｒ_{ＤＳ（ＯＮ）}を参考にすれ
ば、例えば、第１主半導体素子ＱＡ１のオン抵抗Ｒ
_{ＤＳ（ＯＮ）Ａ}を、ゲート−ソース間電圧Ｖ_ＧＳ＝１０
Ｖのとき、Ｒ_{ＤＳ（ＯＮ）Ａ}＝３０ｍΩであると仮定出
来る。ｎ＝Ｎ１／Ｎ２＝１０００とし、電源電圧ＶＢ＝
１２Ｖ、基準抵抗Ｒｒ＝２．４ＫΩとすれば、Ｖ_DSB＝Ｉ_DQB×（ｎ・Ｒ_DS(ON)A）＝５［ｍＡ］×３０［Ω］＝０．１５［Ｖ］・・・・・（１０）Ｖ_DSA＝Ｉ_DQA×３０［ｍΩ］・・・・・（１１）Ｖ_DSA−Ｖ_DSB＝３０［ｍΩ］×（Ｉ_DQA−５［Ａ］）・・・・・（１２）となる。

【００５８】又、負荷に異常が発生して、ドレイン電流
Ｉ_ＤＱＡが増加すると（１２）式の値が大きくなり、過
電流判定値を超えると第１主半導体素子ＱＡ１をオフ状
態に遷移させる。この場合、ピンチオフ点を経由して、
上記の５極管特性領域での動作状態を経て、オフ状態へ
遷移する。そして、図１に示したダイオードＤ１と抵抗
Ｒ５とによるヒステリシスにより、一定時間経過後に、
比較器ＣＭＰ１の“＋”入力端子の信号レベルＶ_＋がＶ
_ＤＳＢより小さくなり、比較器ＣＭＰ１の出力は“Ｌ”
レベルから“Ｈ”レベルに変化して、第１主半導体素子
ＱＡ１を再びオン状態に遷移させることとなる。こうし
て、第１主半導体素子ＱＡ１はオン状態及びオフ状態へ
の遷移を繰り返して、最終的に、過熱遮断回路１２０が
動作し、過熱遮断に至る。なお、過熱遮断に至る前に、
電源線が正常に復帰すれば（間欠的短絡故障の例）、第
１主半導体素子ＱＡ１は連続的にオン状態を維持するよ
うになる。

【００５９】図９（ａ）は本発明の電源線に用いる半導
体装置（パワーＩＣ）のドレイン電流Ｉ_Ｄを、図９
（ｂ）は、対応するドレイン−ソース間電圧Ｖ_ＤＳをそ
れぞれ示す。図中、は過負荷の場合、は通常動作の
場合である。過負荷状態が発生している場合（図中）
には、上述のように第１主半導体素子ＱＡ１のオン／オ
フ制御を繰り返しを行って、ドレイン電流Ｉ_Ｄを大きく
変動させ、第１主半導体素子ＱＡ１の周期的な発熱作用
によって、第１主半導体素子ＱＡ１の過熱遮断を速めて
いる。

【００６０】以上の説明では、第１半導体能動ヒューズ
２０１，２０３若しくは、第１主半導体素子ＱＡ１に着
目して説明したが、第２半導体能動ヒューズ２０２，２
０４及び第２主半導体素子ＱＡ２の場合も、基本的に同
様であることは容易に理解出来るであろう。以上の説明
をふまえて、次に、図面を参照して、本発明の実施の形
態としての電力供給系を説明する。

【００６１】（第１の実施の形態）図１０は本発明の第
１の実施の形態に係る電力供給系の構成を示す模式的な
ブロック図である。図１０に示すように、本発明の第１
の実施の形態に係る電力供給系は、順方向に並列配置さ
れた２個の第１半導体能動ヒューズ２０１，２０３（以
下において、「第１能動ヒューズ２０１，２０３」と略
記する。）と、この２個の第１能動ヒューズ２０１，２
０３のそれぞれの入力端子ＴＤに接続された第１配線Ｗ
_ｉと、２個の第１能動ヒューズ２０１，２０３のそれぞ
れの出力端子Ｔ_Ｓに、それぞれの一端が接続された２本
の中間配線Ｗ１，Ｗ２と、２本の中間配線Ｗ１，Ｗ２の
他端にそれぞれ出力端子Ｔ_Ｓを接続され、逆方向に並列
配置された２個の第２半導体能動ヒューズ２０２，２０
４（以下において、「第２能動ヒューズ２０２，２０
４」と略記する。）と、２個の第２能動ヒューズ２０
２，２０４のそれぞれの入力端子ＴＤに接続された第２
配線Ｗ_ｏとから少なくとも構成されている。ここで、
「第１能動ヒューズ２０１，２０３」は、図１に示した
ような回路構成であり、「第２能動ヒューズ２０２，２
０４」は、図２に示したような回路構成のパワーＩＣで
ある。更に、図１０に示すように、第１配線Ｗ_ｉには正
電位の主電源１０１が接続され、第２配線Ｗ_ｏには負荷
Ｌ１，Ｌ２，Ｌ３がそれぞれ、半導体能動ヒューズ２０
７，２０８，２０９（以下において、「能動ヒューズ２
０７，２０８，２０９」と略記する。）を介して接続さ
れている。「主電源」とは主電源の意であり、車両にお
いては、エンジンルームに配置されたバッテリ等が該当
する。

【００６２】本発明の第１の実施の形態に係る電力供給
系は、図１０に示すように、複数本（２本）の活線とな
る中間配線Ｗ１，Ｗ２から構成されているので、その内
の一部の活線に短絡箇所が発生すれば、直ちにその活線
を切り離し、他の中間配線や負荷への影響を回避出来
る。又、一部に断線等の故障が発生しても他の活線（中
間配線）でカバー出来る。このため、活線となる電源線
Ｗ１，Ｗ２の信頼性及び安全性を高めるのが容易である
という利点を有する。

【００６３】本発明の第１の実施の形態に係る電力供給
系は、負荷Ｌ１，Ｌ２，Ｌ３に供給する最大電流値をＩ
_ｍａｘとし、中間配線Ｗ１，Ｗ２には電流が均等に流れ
ると仮定すると、中間配線Ｗ１，Ｗ２の１本当たりの最
大電流値はＩ_ｍａｘ／２となる。故障判定電流値を、例
えば最大電流値の２倍に設定すると、配線１本からなる
電力供給系の場合、故障判定電流値は、２×Ｉ_ｍａｘで
ある。一方、２本の中間配線Ｗ１，Ｗ２を並列配置した
電力供給系の場合、故障判定電流値は、２×Ｉ _ｍａｘ／
２となる。即ち、故障判定電流値を１／２に設定出来る
ので、短絡接地等の異常状態を精度良く判定出来る。そ
して、中間配線Ｗ１，Ｗ２，・・・・がｍ本であれば、
故障判定電流値は、２×Ｉ_ｍａｘ／ｍとなり、故障判定
電流値を１／ｍに設定出来る。

【００６４】本発明の第１の実施の形態に係る電力供給
系には、過電流検出を行うために電源線に直列接続され
るシャント抵抗は不要であり、系全体としての熱損失や
導通損失を低く出来る。又、完全短絡による過電流のみ
ならず、ある程度の短絡抵抗を持つ不完全短絡などのレ
アショートが負荷側に発生した場合の異常電流をも、簡
単に且つ高速に検出可能である。更に、本発明の第１の
実施の形態に係る電力供給系の過電流の検出・制御にマ
イコンは不要であるため、過電流検出・制御部の実装ス
ペースを縮小出来るとともに、電力供給系の系全体とし
てのコストを大幅に削減可能である。

【００６５】図１１は、本発明の第１の実施の形態の変
形例に係る電力供給系の構成を示す模式的なブロック図
である。図１０と異なり、第１配線Ｗ_ｉに、負荷Ｌ１，
Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，
２２９を介して接続されている。

【００６６】一方、第２配線Ｗ_ｏには負電位の主電源１
１２が接続される。他は、図１０と同様である。従っ
て、図１１に示す構成においても、複数本（２本）の活
線となる中間配線Ｗ１，Ｗ２を有しているので、その内
の一部の活線に短絡箇所が発生すれば、直ちにその活線
を切り離し、他の中間配線や負荷への影響を回避出来
る。このため、活線となる電源線Ｗ１，Ｗ２の信頼性及
び安全性を高めるのが容易であるという利点を有する。
図１１に示す構成においても、過電流検出を行うために
電源線に直列接続されるシャント抵抗は不要であり、系
全体としての熱損失や導通損失を低く出来る。又、完全
短絡による過電流のみならず、ある程度の短絡抵抗を持
つ不完全短絡などのレアショートが負荷側に発生した場
合の異常電流をも、簡単に且つ高速に検出可能である。
更に、マイコンは不要であるため、過電流検出・制御部
の実装スペースを縮小出来、電力供給系の系全体として
のコストを大幅に削減可能である。

【００６７】（第２の実施の形態）図１２は、本発明の
第２の実施の形態に係る電力供給系の構成を示す模式的
な系統図である。図１２に示すように、本発明の第２の
実施の形態に係る電力供給系は、順方向に並列配置され
た２個の第１能動ヒューズ２０１，２０３と、この２個
の第１能動ヒューズ２０１，２０３のそれぞれの入力端
子ＴＤに接続された第１配線Ｗ_ｉと、２個の第１能動ヒ
ューズ２０１，２０３のそれぞれの出力端子Ｔ_Ｓに、そ
れぞれの一端が接続された２本の中間配線Ｗ１，Ｗ２
と、２本の中間配線Ｗ１，Ｗ２の他端にそれぞれ出力端
子Ｔ_Ｓを接続され、逆方向に並列配置された２個の第２
能動ヒューズ２０２，２０４と、２個の第２能動ヒュー
ズ２０２，２０４のそれぞれの入力端子ＴＤに接続され
た第２配線Ｗ_ｏと、第１配線Ｗ_ｉに入力端子ＴＤを接続
した第１の補助半導体能動ヒューズ２０５（以下におい
て、「第１の補助ヒューズ２０５」という。）と、この
第１の補助ヒューズ２０５の出力端子Ｔ_Ｓに接続した補
助配線Ｗ_３と、補助配線Ｗ_３の他端に出力端子Ｔ_Ｓを接
続した第２の補助半導体能動ヒューズ２０６（以下にお
いて、「第２の補助ヒューズ２０６」という。）とから
構成されている。

【００６８】ここで、第１の補助ヒューズ２０５は、図
１に示した構成のパワーＩＣであり、第２の補助ヒュー
ズ２０６は、図２に示した構成のパワーＩＣである。即
ち、第１の補助ヒューズ２０５は、第３主半導体素子Ｑ
Ａ１、第３基準半導体素子ＱＢ１，第３比較器ＣＭＰ１
及び第３駆動回路１１１等を有する。そして、第３主半
導体素子ＱＡ１は、第１配線Ｗ_ｉに接続された第９主電
極（ドレイン電極）Ｄ１、第９主電極Ｄ１に対向した第
１０主電極（ソース電極）ＳＡ１、第９及び第１０主電
極を流れる主電流を制御する第５制御電極ＧＡ１とを有
する。更に、第３主半導体素子ＱＡ１は、第９主電極Ｄ
１にカソード領域を、第１０主電極ＳＡ１にアノード領
域が接続される第３寄生ダイオードＤ_ｐを内在する。第
３基準半導体素子ＱＢ１は、第９主電極Ｄ１、第５制御
電極ＧＡ１にそれぞれ接続された第１１主電極（ドレイ
ン電極）Ｄ１、第６制御電極ＧＢ１と、第１２主電極
（ソース電極）ＳＢ１とを有する。第３比較器ＣＭＰ１
は、第１０主電極ＳＡ１及び第１２主電極ＳＢ１間の電
圧を比較する。第３駆動回路１１１は、第３比較器ＣＭ
Ｐ１の出力に応じて、第５制御電極ＧＡ１に印加する信
号を生成する。

【００６９】一方、第２の補助ヒューズ２０６は、図２
に示したように、第４主半導体素子ＱＡ２、第４基準半
導体素子ＱＢ２，第４比較器ＣＭＰ１及び第４駆動回路
１１１等から構成されている。第４主半導体素子ＱＡ２
は、補助配線Ｗ_３の他端に接続されるに第１３主電極
（ソース電極）ＳＡ２、第１３主電極ＳＡ２に対向した
第１４主電極（ドレイン電極）Ｄ２、第１３及び第１４
主電極を流れる主電流を制御する第７制御電極ＧＡ２と
を有し、第１３主電極ＳＡ２にアノード領域を、第１４
主電極Ｄ２にカソード領域が接続される第４寄生ダイオ
ードＤ_ｐを内在する。第４基準半導体素子ＱＢ２は，第
１５主電極（ソース電極）ＳＢ２、第１６主電極（ドレ
イン電極）Ｄ２及び第８制御電極ＧＢ２を有する。第１
６主電極Ｄ２及び第８制御電極ＧＢ２は、それぞれ、第
１４主電極Ｄ２及び第７制御電極ＧＡに接続されてい
る。第４比較器ＣＭＰ１は、第１３主電極ＳＡ２と第１
５主電極ＳＢ２間の電圧を比較し、この第４比較器ＣＭ
Ｐ１の出力に応じて、第４駆動回路１１１は、第７制御
電極ＧＡ２に印加する信号を生成する。

【００７０】このように、「能動ヒューズ２０１〜２１
０」は、それぞれ、図１若しくは２に示した構成のパワ
ーＩＣである。そして、本発明の第２の実施の形態に係
る電力供給系は、図１２に示すように、第１配線Ｗ_ｉに
は正電位の主電源１０１が接続され、第２の補助ヒュー
ズ２０６の入力端子Ｔ_Ｄには接続した正電位の補助電源
１０３が接続され、第２配線Ｗ_ｏには負荷Ｌ１，Ｌ２，
Ｌ３がそれぞれ、能動ヒューズ２０７，２０８，２０９
を介して接続されている。「主電源」とは、車両におい
ては、エンジンルームに配置されたバッテリ等が該当す
る。そして、「補助電源」とは、車両においては、トラ
ンクルームに配置された補助バッテリ等が該当する。

【００７１】本発明の「能動ヒューズ」の第１乃至第４
主半導体素子ＱＡ１，ＱＡ２は、図３に示したような寄
生ｐｎ接合ダイオードＤ_ｐが内在しているので、ＤＭＯ
Ｓが動作するバイアス条件とは逆にして、ドレイン電極
９０９を負、ソース電極９０１を正とするバイアス条件
とすればこの寄生ｐｎ接合ダイオードＤ_ｐが導通する。
本発明の第２の実施の形態に係る電力供給系において
は、図１２に示すように、この寄生ｐｎ接合ダイオード
Ｄ_ｐを積極的に第２能動ヒューズ２０２，２０４及び第
１の補助ヒューズ２０６の電流経路として用いている。
この寄生ｐｎ接合ダイオードＤ_ｐは、図３から明らかな
ように、ＤＭＯＳの底面全面に、大面積に形成されてい
るので、オン抵抗が低い。従って、図１２に示すように
２つの能動ヒューズを対向接続（逆直列接続）しても、
全体としての導通損失は大きくならない。

【００７２】本発明の第２の実施の形態に係る電力供給
系は、図１２に示すように、複数本（２本）の活線とな
る中間配線Ｗ１，Ｗ２から構成されているので、その内
の一部の活線に短絡箇所が発生すれば、直ちにその活線
を切り離し、他の活線や負荷への影響を回避出来る。
又、一部に断線等の故障が発生しても他の活線（中間配
線）でカバー出来る。このため、活線Ｗ１，Ｗ２の信頼
性及び安全性を高めるのが容易であるという利点を有す
る。更に、主電源系の電源線が遮断されても、補助電源
系の電源線を利用して、負荷を駆動出来る。

【００７３】本発明の第２の実施の形態に係る電力供給
系には、第１の実施の形態と同様に、過電流検出を行う
ために電源線に直列接続されるシャント抵抗は不要であ
り、系全体としての熱損失や導通損失を低く出来る。
又、完全短絡による過電流のみならず、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが負荷側に発
生した場合の異常電流をも、簡単に且つ高速に検出可能
である。更に、本発明の第２の実施の形態に係る電力供
給系の過電流の検出・制御にマイコンは不要であるた
め、過電流検出・制御部の実装スペースを縮小出来ると
ともに、電力供給系の系全体としてのコストを大幅に削
減可能である。

【００７４】図１３は、本発明の第２の実施の形態の変
形例に係る電力供給系の構成を示す模式的なブロック図
である。図１２と異なり、第１配線Ｗ_ｉに、負荷Ｌ１，
Ｌ２，Ｌ３がそれぞれ、能動ヒューズ２２７，２２８，
２２９を介して接続されている。そして、第２配線Ｗ_ｏ
には、第１の補助ヒューズ２０５の端子Ｔ_Ｄが接続され
ている。この第１の補助ヒューズ２０５の出力端子Ｔ_Ｓ
には、補助配線Ｗ_３が接続され、補助配線Ｗ_３の他端に
は、第２の補助ヒューズ２０６の出力端子Ｔ_Ｓが接続さ
れている。そして、第２の補助ヒューズ２０６の入力端
子Ｔ_Ｄには、負電位の主電源１１３が接続されている。
図１２と同様に、複数本（２本）の活線となる中間配線
Ｗ１，Ｗ２を有しているので、その内の一部の活線に短
絡箇所が発生すれば、直ちにその活線を切り離し、他の
活線や負荷への影響を回避出来る。更に、主電源系の電
源線が遮断されても、補助電源系の電源線を利用して、
負荷を駆動出来る。そして、図１２と同様に、過電流検
出を行うために電源線に直列接続されるシャント抵抗は
不要であり、系全体としての熱損失や導通損失を低く出
来る。又、完全短絡による過電流のみならず、ある程度
の短絡抵抗を持つ不完全短絡などのレアショートが負荷
側に発生した場合の異常電流をも、簡単に且つ高速に検
出可能である。更に、マイコンは不要であるため、過電
流検出・制御部の実装スペースを縮小出来るとともに、
電力供給系の系全体としてのコストを大幅に削減可能で
ある。

【００７５】（その他の実施の形態）上記のように、本
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部を成す論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。

【００７６】例えば、本発明の「半導体能動ヒューズ」
に集積化する第１及び第２主半導体素子子としては、図
３及び図４に示したＤＭＯＳ構造以外にも、例えば、Ｖ
ＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトラン
ジスタやこれらと類似な構造のＭＯＳＳＩＴが使用可能
である。又、ＥＳＴ、ＭＣＴ等のＭＯＳ複合型デバイス
やＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが使用
可能である。更に、常にゲートを逆バイアスで使うので
あれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴやＳ
Ｉサイリスタ等も使用可能である。この第１及び第２主
半導体素子はｎチャネル型でもｐチャネル型でもかまわ
ない。即ち、本発明の第１半導体能動ヒューズ２０１，
２０３は、ｎチャネル型及びｐチャネル型の両方が存在
する。ｐチャネル型の第１半導体能動ヒューズ２０１，
２０３においては、図１の表示と極性が逆になり、ドレ
イン電極Ｄに接続される端子Ｔ_Ｄが出力端子となり、ソ
ース電極Ｓに接続される端子Ｔ_Ｓが入力端子となる。

【００７７】但し、第２半導体能動ヒューズの電流通路
として、半導体能動ヒューズの寄生素子（構造的に内在
する寄生ｐｎ接合ダイオード）を利用するのが好ましい
ので、逆導通型の半導体パワーデバイスが好ましい。逆
導通型の半導体パワーデバイスでない場合は、専用のダ
イオードを別途集積化すれば良い。

【００７８】図１４は、図１に示した第１主半導体素子
ＱＡ１の他の具体的構造として、コレクタショート型の
ＩＧＢＴのユニット素子の一部を示す断面図である。実
際には、このユニット素子は、半導体チップ上に複数個
並列配置され、大電流化を実現している。図１４に示す
コレクタショート型ＩＧＢＴは、コレクタ電極９２９の
上部にコレクタ領域となるｐ^＋領域９２８とｎ^＋ショー
ト領域９３７，９３８，・・・・・が隣接して、交互に
配置し、コレクタショート構造を形成している。ｐ^＋領
域９２８とｎ^＋ショート領域９３７，９３８，・・・・
・との繰り返しのピッチは電子の拡散長を考慮して決め
ればよい。従って、図１４では、１個のｐ^＋領域９２８
と２個のｎ^＋ショート領域９３７，９３８がユニット素
子の断面図上に配置された場合が例示されているが、２
個以上のｐ^＋領域９２８，・・・・・と３個以上のｎ^＋
ショート領域９３７，９３８，・・・・・が、ユニット
素子に繰り返し配置されていてもかまわない。これら複
数のｐ^＋領域９２８、ｎ^＋ショート領域９３７，９３
８，・・・・・はストライプ状若しくは格子状、蜂の巣
状等に配置可能である。格子状の場合は、ｐ^＋領域９２
８をｎ^＋ショート領域９３７，９３８，・・・・・が取
り囲む配置でも、それぞれのｎ^＋ショート領域９３７，
９３８，・・・・・を複数のｐ^＋領域９２８、・・・・
・が取り囲む形態でも良い。

【００７９】このコレクタ領域９２８とｎ^＋ショート領
域９３７，９３８，・・・・・の上に、ドリフト領域と
なるｎ⁻領域９０７を配置し、このドリフト領域９０７
の表面に２つのｐベース領域９２６を島状に対向して配
置している。図３と同様に、図１４においても、断面図
として、見かけ上２つのｐベース領域９２６が示されて
いるが、紙面の奥で連続していてかまわない。即ち、平
面パターン上は、円形若しくは矩形のリング形状（ドー
ナツ型）で、連続したｐベース領域９２６を構成してか
まわない。それぞれのｐベース領域９２６の表面には、
エミッタ領域となるｎ^＋領域９２５が形成されている。
エミッタ領域となるｎ^＋領域９２５も、円形若しくは矩
形のリング形状（ドーナツ型）で、連続した拡散領域と
して構成してかまわない。ｐベース領域９２６の上部及
びｐベース領域９２６に挟まれたドリフト領域領域９０
７の上部にはゲート絶縁膜９０４が配置され、更にゲー
ト絶縁膜９０４の上部にゲート電極９０３が配置されて
いる。ゲート電極９０３の上部には層間絶縁膜９０２が
配置され、この層間絶縁膜９０２中に開口されたコンタ
クトホールを介して、ｐベース領域９２６とエミッタ領
域９２５を短絡するようにエミッタ電極９２１が配置さ
れている。ＩＧＢＴにおいては、ターンオン時にコレク
タ領域前面のドリフト領域９０７に電子が蓄積され、こ
の蓄積された電子がｐ^＋コレクタ領域９２８からの正孔
（ホール）の注入を促進し、ドリフト領域９０７には電
子と正孔の２種類のキャリアが存在して、電導度変調を
生じる。従って、ドリフト領域９０７を厚くしても、オ
ン抵抗は低く出来るので、高耐圧、低オン抵抗のデバイ
スとして用いられている。しかし、周知のように、ＩＧ
ＢＴにおいては、ターンオフ時にコレクタ領域前面のド
リフト領域９０７に蓄積された電子が再結合により消滅
するまで、テール電流が流れ続け、高速のターンオフを
妨げている。図１４に示すコレクタショート型構造を採
用することにより、ＩＧＢＴのコレクタ領域前面のドリ
フト領域９０７に蓄積された電子は、ｎ^＋ショート領域
９３７，９３８，・・・・・を介して引き抜くことが出
来るようになるので、ターンオフ時のテール電流を抑制
し、高速動作が可能となる。

【００８０】このようなコレクタショート型ＩＧＢＴに
おいては、図３に示したＤＭＯＳと同様に、ｐベース領
域９２６とｎ⁻ドリフト領域９０７との間に、ｐｎ接合
構造の寄生ダイオードＤ_ｐが内在している。従って、コ
レクタショート型ＩＧＢＴが動作するバイアス条件とは
逆バイアスにして、コレクタ電極９２９を負、エミッタ
電極９２１を正とするバイアス条件とすればこの寄生ダ
イオードＤ_ｐが導通し、いわゆる逆導通が生じる。これ
らの寄生ダイオードＤ_ｐを積極的に電流経路として用い
ることにより、高電圧を高速に遮断出来る。

【００８１】このように、本発明はここでは記載してい
ない様々な実施の形態や実施例等を含むことは勿論であ
る。従って、本発明の技術的範囲は上記の説明から妥当
な請求項記載に係る発明特定事項によってのみ定められ
るものである。

【００８２】

【発明の効果】本発明によれば、複数本（ｎ本）の個別
配線を用いているので、その内の一部に短絡箇所が発生
すれば、直ちにその個別配線を切り離し、他の個別配線
や負荷への影響を回避出来る。又、一部に断線等の故障
が発生しても他の個別配線でカバー出来るので、電力供
給系の信頼性及び安全性を高めるのが容易である。

【００８３】本発明によれば、故障判定電流値を１／ｍ
に設定出来るので、短絡接地等の異常状態を精度良く判
定出来る。

【００８４】本発明によれば、電源を２系統確保する構
造も、安価且つ簡単に実現出来るので、電源供給の信頼
性を更に高めることが可能となる。

【００８５】本発明によれば、電力供給系を流れる異常
電流の検出を行うためのシャント抵抗を不要として、導
通損失の低い電力供給系を提供することが出来る。

【００８６】本発明によれば、不完全短絡などのレアシ
ョートが発生した場合においても高速遮断が出来、信頼
性及び安全性を高めた電力供給系を提供することが出来
る。

【図面の簡単な説明】

【図１】本発明の電力供給系に用いる第１半導体能動ヒ
ューズの回路構成図である。

【図２】本発明の電力供給系に用いる第２半導体能動ヒ
ューズの回路構成図である。

【図３】本発明の能動ヒューズに用いるＤＭＯＳのユニ
ットセルの一部の模式断面図である。

【図４】本発明の能動ヒューズとしてのパワーＩＣの構
造の一部を示す模式断面図である。

【図５】図５（ａ）は、図４に示したパワーＩＣを搭載
したケーブルコネクタ（プラグ）の模式断面図で、図５
（ｂ）は、図５（ａ）に示したプラグに接続されるジャ
ックの模式断面図である。

【図６】パワーＩＣに搭載され、半導体チップの温度上
昇を検知して、主半導体素子を遮断する過熱遮断回路の
回路構成図である。

【図７】本発明の電力供給系に用いる能動ヒューズの動
作原理を説明する説明図であり、ターン・オン時のドレ
イン−ソース間電圧の立ち下がり特性の説明図である。

【図８】本発明の電力供給系に用いる能動ヒューズの主
半導体素子に着目した概念的等価回路図である。

【図９】図９（ａ）は、本発明の電力供給系に用いる能
動ヒューズにおける主半導体素子のドレイン電流の過渡
応答特性を示す説明図で、図９（ｂ）は、図９（ａ）に
対応するドレイン−ソース間電圧の過渡応答特性を示す
説明図である。

【図１０】本発明の第１の実施例に係る電力供給系の構
成を示す模式的なブロック図である。

【図１１】本発明の第１の実施例の変形例に係る電力供
給系の構成を示す模式的なブロック図である。

【図１２】本発明の第２の実施例に係る電力供給系の構
成を示す模式的な系統図である。

【図１３】本発明の第２の実施例の変形例に係る電力供
給系の構成を示す模式的なブロック図である。

【図１４】本発明の能動ヒューズに用いるコレクタショ
ート型のＩＧＢＴのユニットセルの一部を示す断面図で
ある。

【図１５】従来の過電流制御回路の回路構成図である。

【符号の説明】

１０１、１１２電源（主電源）１０２負荷１０３、１１３補助電源１０６過熱遮断促進回路１１０半導体チップ１１１駆動回路１２０過熱遮断回路１２１温度センサ１２２ラッチ回路２０１〜２１０，２２０，２２７，２２８，２２９半
導体能動ヒューズ３０１中心導体３０２，３１２，３２２絶縁体３０３〜３０６半田３１１プラグ端子３１３，３２１金属ケース３１４リード３１５樹脂封止体３２３ジャック端子８０１トレンチ側壁絶縁膜８０２半絶縁性ポリシリコン（ＳＩＰＯＳ）８１１，８２１ＳＯＩ酸化膜（埋め込み絶縁膜）８１２埋め込みコレクタ領域８２２ｐウェル９０１，９１３，９１５ソース電極９０２層間絶縁膜８０３，８２７，９０３ゲート電極９０４ゲート絶縁膜８２３，８２５，９０５ソース領域８０６，９０６ｐボディ領域８１３，９０７ドリフト領域８２４，９０８ドレイン領域９０９，９１４ドレイン電極９１０スタブ金属９１１外部接続用ソース電極９１２、パッシベーション膜９１７ベース電極９２１，９１８エミッタ電極８１５，９２５エミッタ領域８１４，９２６ｐベース領域９２８コレクタ領域９２９，９１６コレクタ電極９３８ｎ^＋ショート領域ＣＭＰ１比較器Ｄ１ダイオードＱＡ，主半導体素子（第１の半導体素子）ＲＧ内部抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ８、Ｒ１０抵抗Ｔ_Ｄ入力端子Ｔ_Ｓ出力端子ＺＤ１ツェナーダイオード

Claims

【特許請求の範囲】

【請求項１】ｍ本（ｍ≧２）の分岐を有する第１配線
と、前記第１配線のそれぞれの分岐に接続されるｍ個の第１
半導体能動ヒューズと、前記ｍ個の第１半導体能動ヒ
ューズのそれぞれに一端を接続したｍ本の中間配線と、前記ｍ本の中間配線の他端に、それぞれ接続されるｍ個
の第２半導体能動ヒューズと、前記ｍ個の第２半導体能動ヒューズのそれぞれにｍ本の
分岐が接続される第２配線とからなり、前記ｍ個の第１半導体能動ヒューズは、それぞれ、前記第１配線のそれぞれの分岐に接続される第１主電
極、前記第１主電極に対向した第２主電極、前記第１及
び第２主電極を流れる主電流を制御する第１制御電極と
を有し、前記第１主電極にカソード領域を、前記第２主
電極にアノード領域が接続される第１寄生ダイオードを
内在する第１主半導体素子と、前記第１主電極、第１制御電極にそれぞれ接続された第
３主電極、第２制御電極と、第４主電極とを有する第１
基準半導体素子と、前記第２及び第４主電極間に入力端子を接続した第１比
較器と、前記第１比較器の出力に応じて、前記第１制御電極に印
加する信号を生成する第１駆動回路とを少なくとも具備
し、前記ｍ個の第２半導体能動ヒューズは、それぞれ、前記中間配線の他端に接続される第５主電極、前記第５
主電極に対向した第６主電極、前記第５及び第６主電極
を流れる主電流を制御する第３制御電極とを有し、前記
第５主電極にアノード領域を、前記第６主電極にカソー
ド領域が接続される第２寄生ダイオードを内在する第２
主半導体素子と、第７主電極、前記第６主電極及び前記第３制御電極にそ
れぞれ接続された第８主電極及び第４制御電極とを有す
る第２基準半導体素子と、前記第５及び第７主電極間に入力端子を接続した第２比
較器と前記第２比較器の出力に応じて、前記第３制御電
極に印加する信号を生成する第２駆動回路とを少
なくとも具備することを特徴とする電力供給系。
【請求項２】前記第１配線には正電位の主電源が接続さ
れ、前記第２配線には負荷が接続されていることを特徴
とする請求項１記載の電力供給系。
【請求項３】前記第１配線には負荷が接続され、前記第
２配線には負電位の主電源が接続されていることを特徴
とする請求項１記載の電力供給系。
【請求項４】前記第１配線に接続された第１補助半導体
能動ヒューズと、前記第１補助半導体能動ヒューズに一端を接続した補助
配線と、前記補助配線の他端に接続される第２補助半導体能動ヒ
ューズと、前記第２補助半導体能動ヒューズに接続される正電位の
補助電源とを更に有し、前記第１補助半導体能動ヒュー
ズは、前記第１配線に接続される第９主電極、前記第９主電極
に対向した第１０主電極、前記第９及び第１０主電極を
流れる主電流を制御する第５制御電極とを有し、前記第
９主電極にカソード領域を、前記第１０主電極にアノー
ド領域が接続される第３寄生ダイオードを内在する第３
主半導体素子と，前記第９主電極、第５制御電極にそれ
ぞれ接続された第１１主電極、第６制御電極と、第１２
主電極とを有する第３基準半導体素子と、前記第１０及び第１２主電極間に入力端子を接続した第
３比較器と、前記第３比較器の出力に応じて、前記第５制御電極に印
加する信号を生成する第３駆動回路とを少なくとも具備
し、前記第２補助半導体能動ヒューズは、前記補助配線の他端に接続されるに第１３主電極、前記
第１３主電極に対向した第１４主電極、前記第１３及び
第１４主電極を流れる主電流を制御する第７制御電極と
を有し、前記第１３主電極にアノード領域を、前記第１
４主電極にカソード領域が接続される第４寄生ダイオー
ドを内在する第４主半導体素子と、第１５主電極、前記第１４主電極及び第７制御電極にそ
れぞれ接続された第１６主電極及び第８制御電極とを有
する第４基準半導体素子と、前記第１３及び第１５主電極間に入力端子を接続した第
４比較器と、前記第４比較器の出力に応じて、前記第７制御電極に印
加する信号を生成する第４駆動回路とを少なくとも具備
することを特徴とする請求項１又は２記載の電力供給
系。
【請求項５】前記第２配線に接続された第１補助半導体
能動ヒューズと、前記第１補助半導体能動ヒューズに一端を接続した補助
配線と、前記補助配線の他端に接続される第２補助半導体能動ヒ
ューズと、前記第２補助半導体能動ヒューズに接続される負電位の
補助電源とを更に有し、前記第１補助半導体能動ヒュー
ズは、前記第２配線に接続される第９主電極、前記第９主電極
に対向した第１０主電極、前記第９及び第１０主電極を
流れる主電流を制御する第５制御電極とを有し、前記第
９主電極にカソード領域を、前記第１０主電極にアノー
ド領域が接続される第３寄生ダイオードを内在する第３
主半導体素子と，前記第９主電極、第５制御電極にそれ
ぞれ接続された第１１主電極、第６制御電極と、第１２
主電極とを有する第３基準半導体素子と、前記第１０及び第１２主電極間に入力端子を接続した第
３比較器と、前記第３比較器の出力に応じて、前記第５制御電極に印
加する信号を生成する第３駆動回路とを少なくとも具備
し、前記第２補助半導体能動ヒューズは、前記補助配線の他端に接続されるに第１３主電極、前記
第１３主電極に対向した第１４主電極、前記第１３及び
第１４主電極を流れる主電流を制御する第７制御電極と
を有し、前記第１３主電極にアノード領域を、前記第１
４主電極にカソード領域が接続される第４寄生ダイオー
ドを内在する第４主半導体素子と、第１５主電極、前記第１４主電極及び前記第７制御電極
にそれぞれ接続された第１６主電極及び第８制御電極と
を有する第４基準半導体素子と、前記第１３及び第１５主電極間に入力端子を接続した第
４比較器と、前記第４比較器の出力に応じて、前記第７制御電極に印
加する信号を生成する第４駆動回路とを少なくとも具備
することを特徴とする請求項１又は３記載の電力供給
系。