JPH03147378A

JPH03147378A - ソリッド・ステート・リレー

Info

Publication number: JPH03147378A
Application number: JP1286204A
Authority: JP
Inventors: Shinichi Tanisako; 伸一谷迫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-11-02
Filing date: 1989-11-02
Publication date: 1991-06-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ソリッド・ステー１・・すし−に関し、特に
光カップラー形式のソリッド・ステート・リレーの出力
部に関する。

〔従来の技術〕

従来の出力部にエンハンスメント型絶縁ケー１〜型電界
ｌ・ランジスタ（以下ＭＯ３ＦＥＴと記す）を用いたソ
リッド・ステー１・・リレーの回路図を第９図（ａ）に
示し、エンハンスメント型ＭＯ３Ｆ　Ｆ、　”Ｔ”の主
要部を第９図（？Ｊ　）に示す。入力端子ｌａ、ｌｂ間
に印加され？、雷電圧より発光タイオード２を点灯させ
る。その結果、この光を受ζＪる直列に接続した太陽電
池からなる光起電力素子３の両端に光起電力が発生し１
、スイッチング素子〜であるエンハンスメント型ＭＯ８
ＦＥＴ５のゲート電極５−１及びバソクゲー１へ電極５
−２に、３二の光起電力による電圧が印加されることに
よりエンハンスメント型ＭＯ８ＦＥＴ５がオンし、て、
出力端子７ａ、７ｂ間に接続された負荷を閉じることに
なる。なお、破線で囲まれた放電回路８は、発光ダイオ
ード２が消灯することで、光起電力素子３から電圧が発
生しなくな−った際に、速やかにエンハンスメン■・型
ＭＯ３ＦＥＴ５ａ、５ｂのゲート型％５ａ−１，５ｂ−
１及びバラフケ−■・電極５ａ−２，５ｂ−２の間に蓄
積した電荷が放電するための制御回路を形成するもので
ある。これにより、エンハンスメント型Ｍ　Ｏ３Ｆ　Ｉ
’Ｅ　１’　５．１５ｂはオフして出力端子７ａ、７ｂ
に接続（、ん・負荷回路は、開放されることになる。

〔発明が解決１−ようとする課題〕以上述べてきたように、この種のソリッド・ステート・
リレーは、Ｍ　ＯＳ　Ｆ　Ｅ　’Ｔ”に縦型のＭＯ８Ｉ
パ［号′丁゛（以下ＤＭＯ８ＦＥＴと記す）を搭載して
いる。Ｄ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの動作を説明するため
に第９図（ｌ′）〉に断面模式図を示す。ゲート端子１
５に電圧を印加することによりグー１−電極１６直下の
Ｐ型ベース領域１７の表面に反転層が生じ、Ｐ型ベース
領域１７とＮ型ソース領域１８上に形成されたソース端
子１９とドレイン端子２０が導通状態になり、動作する
。この時流れる破線で示した電子流２１は、ずべてＮ型
領域２２を流れるため、導通状態では抵抗体と見なせる
。第７図は、ＤＭＯ３ＦＥＴのドレイン・ソース間電圧
ＶＤＳとトレイン・ソース間直流ＩＤの関係の１例を示
す特性図である。

しかし、ＤＭＯ３ＦＥＴは同一・面積のバイポーラトラ
ンジスタに比ベオン抵抗が高く電流、電圧が大きくなる
と、損失が増大し、オン抵抗を低減するためには、チッ
プ面積が増大する欠点がある。

〔課悶を解決するための手段〕

以北の欠点を解決するため本発明は、半導体受光素子と
、前記半導体受光素子の出力光を受ｌ−）る光起電力素
子と、前記光起電力素子のアノード電極及びカソード電
極間の起電力で制御さり、るスイッチング素子とを有す
るソリッド・ステート・リレーにおいて、前記スイッチ
ング素子に絶縁ゲート型バイポーラ・トランジスタ（Ｉ
ＧＢＴ）を使用する。

又、２つのＩＧＢＴのエミッタ電極及びコレクタ電極を
互いに逆接続した双方向性のスイッチング素子を使用し
て交流的に動作するソリッド・ステート・リレーを実現
する。その場合、各１ＧＢＴのゲート電極とエミッタ電
極間にはそれぞれ光起電力素子と放電回路が接続される
。

又、この双方向性のスイッチング素子を半導体基板表面
部のＮ型半導体領域の表面から内側へ向けて設けられた
第１のＰ型ベース領域及び第２のＰ型ベース領域と、全
記各Ｐ型ベース領域にそｈぞれ設けられた第１のＮ型ソ
ース領域及び第２のＮ　Ｉ’９，１ソース領域と、前記
第コのＮ型ソース領域とＮ型半導体領域に挟まれた第１
のＰ型ベース領域とその近傍上に第１のゲート絶縁膜を
介して設けられた第１のゲート電極と、前記第２のＮ型
ソース領域とＮ型半導体領域に挟まれた第２のＰ型ベー
ス領域とその近傍−トに第２のゲート絶縁膜を介して設
けられた第２のゲー１へ電極とを有し、前記第１のＰ型
ベース領域、第１のＮ型ソース領域、第１のゲート電極
及び第２のＰ型ベース領域て構成される第１の絶縁ゲー
ト型バイポーラトランジスタと、ｉｉｒ記第２の１）型
ベース領域、第２のＮ型ツース領域、第２のゲート電極
及び第１のＰ型ベース６「ｆ域で構成される第２の絶縁
ターｌ−型バイボーラトランうスタとにより、ｉｉｌ、
−チップで実現する。

史に又、この甲−−−チップ化した双方向性のスイッチ
ング素子の、第１　（又は第２）のＮ型ソース領域と第
１（又は第２）のＰ型ベース領域との間６４＝第１　（
又は第２）のタイオード及び第１（又は第２）の抵抗の
並列回路を前記ダイオードのアノード電極を前記Ｎ型ソ
ース領域に接続して挿入してオン抵抗を改善する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）は本発明の第１の実施例の回路図、第１−
図（ｂ　）は第１の実施例に使用するスイッチング素子
である絶縁ター１□、型バイポーラ・トランジスタ（Ｉ
　Ｇ　Ｂ　Ｔ　）のｔ要部を示す断面図である。

コノＩ　Ｇ　Ｔ３　Ｔは、第９図に示すＹ）　Ｍ　ＯＳ
　Ｆ　Ｅ　′Ｆのドレイン部分であるＮ″′層２３の替
りにＩ）＋層２４の拡散をほどこし、バイポーラ動作を
行なわせるようにしたものであり、Ｄ　Ｍ　ＯＳ　Ｆ　
Ｅ　′ｒと同様にター１〜端子１５に電圧を印加するこ
とにより、Ｐ型ベース領域１７の表面に反転層が生じて
エミッタ端子２５とＮ型領域２２が導通状態になること
により、エミッタ端子２５がら電子流２６がＮ型領域２
２に注入され、これによりコレクタ端子２７のＰ″ｒ？
；Ｉ　２４がら正孔流２８が注入され、Ｎ型領域２２て
伝導度変：［ｑを生じてきわめて低い抵抗を得ることが
できる。第８図はＩ　Ｇ　Ｉ３　Ｔの＝２レクタ・エミ
ッタ間電圧■ｃｒ：とコレクタ・エミッタ聞直’ａ　Ｉ
　ｃの関係の例を示す特性図である。

入力端イー１．、ａ、］、ｂ間に印加された電圧により
’ｉ′ｃ尤ダイオード２が点灯し、この発光した光より
太陽電池・１の従属接続による光起電力素子３に光起電
ｔノか発生ずる。そして破線で囲まれた放電回路８とし
てサイリスタ１２の両端がそれぞれダイオ−１−１０及
び１１を介して光起電力素子３の両端に接続されている
。さらに光起電内素ｆ３のアノードとダイオード１０の
アノードとの接続点に、サイリスタ１２のＮ極ゲーｌ〜
１２−１が接続さノし、光起電力素子３のカッ−Ｉ・と
ダイオード１１のカソードとの接続点にサイリスタ１−
２のＰ極ゲー１〜１２−１が接続されている。またサイ
リスタ１２のアノードとカソードとがそれぞれスイッチ
ング素−ｒであるＩＧＢＴ９のケート電極９】及びエミ
ッタ電極９−２に接続され、ｌＧ１３Ｔ９がオンするこ
とでコレクタ電極９−３に接続された片側の出力端子７
とエミッタ電極９−、−２に接続されている他方の出力
端子間で接続された負荷が閉じる。次に発光ダイオード
２が消灯することで放電回路８のサイリスタ１２がオン
して蓄積された電荷が放電されＩＧＢＴ９はオフして出
力端子間７−７に接続された負荷が閉かれる。

以上説明したソリッド・スデート・リレー回路は、第９
図（ａ＞の従来の回路に接続されているエンハンスメン
ト型ＭＯＳＦＥＴ５ａ、５ｂの替りに、ＩＧＢＴを用い
るためＭＯＳＦＥＴに対して同一チップ素子では第７図
、第８図のそれぞれの静特性からＩ　Ｇ　Ｂ　Ｔは電圧
３Ｖのとき電流５０ｍＡの値をとりオン抵抗の低減が図
られていることがわかる。

第２［］は本発明の第２の実施例を示す回路図である。

スイッチング素子６は第１のＩＧＢＴ１３と第２のＩ　
ＧＢＴ　１４のそれぞれのエミッタ電極１３２．１４−
２とコレクタ電極１３−３　、　１．４３が互いに逆接
続され負荷を開閉する出力端子部７ａ　７ｂとなってい
る。さらに第１のＩＧＢＴ１３と第２のＩＧＢＴ１４の
ゲート電極１３１、．１４−１とエミッタ電１１３−２
．１４−２に第１図の実施例と同様にそれぞれ光起電力
素子３ａ　　３ｂと放電回路８ａ、８ｂが接続され、入
力端子１ａ、ｌｂ間に接続された発光ダイオード２によ
り第１のＩ　ＧＢＴ　１３と第２のＩＧＢＴ１４を同時
にオンオフさせることができる。

第１の実施例の回路は、コレクタ電極９−３にプラス、
エミッタ電極９−２にマイナスの電圧が印加され直流電
圧に対応するソリッド・ステート・リレーであるが、第
１のＩＧＢＴ１３と第２のＩ　ＧＢＴのそれぞれのエミ
ッタ電極１．３−２　。

１、４−２とコレクタ電極１３−３．１４−３を逆接続
することで交流電圧すなわち双方向性に対応するソリッ
ド・ステート・リレーが実現できる。

第２の実施例は第９図の従来のソリッド・ステー１・・
リレーと比較して、光起電力素子とサイリスタ、ダイオ
ードによる放電回路か２回路必要になり複雑に見えるが
、これらを同一チップに集積化する場合にそのチップ面
積は、１回路で構成ｌ。

たチップ面積と比較した場合、リレー動作時間を同じに
するため同一の面積に設計することが！ヒ・要であり又
それは可能であるから、２回路で構成しても１回路の場
合とほとんど差がないものを実現することができる。

第３図は本発明の第３の実施例を示し、出力部のスイッ
チング素子の半導体チップの断面模式図である。第２の
実施例ではスイッチング素子を２つのＩ　ＧＢＴで構成
したが、ここではこれらを単一チップ上に集積してより
簡単な構造で双方向性のスイッチング素子を実現しかも
のである、多結晶シリコン基板２９−トに酸化膜３０で
分離されている、いわゆる誘電体分離法て形成されたＮ
型半導体シリコン噴結晶島３１においてこのＮ型半導体
シリコン単結晶島３］の両側面３１１．３１−２近傍の
表面にそれぞれ選択的に設けられた第１のＰ型ベース領
域１．７　ａと第２のＰ型ベース領域１７ｂの内側にあ
り、またＮを半導体シリコン単結晶島３１の中央よりに
それぞれ選択的に設けられた第１のＮ型ソース領域１８
　ａ、第２のＮ型ソース領域に対し、Ｎ型半導体シリコ
ン甲−結晶島３１の中央部よりに位置する第１〈又は第
２）のＮ型ソース領域１８ａ（又は１８ｂ）と第１（又
は第２）のＰ型ベース領域１７ａ（又は１７ｂ）とＮ型
半導体シリコン学結晶島の一部分３１−３の基板表面上
に第１く又は第２）のゲート絶縁膜３２ａ（又は３２ｂ
）を介して設けた第１（又は第２）のゲート電極３３ａ
〈又は３３ｂ）（シリコンからできている〉を設け、第
１（又は第２）のＰ型ベース領域１７　ａ　（又は１７
ｂ　）と第１（又は第２）のＮ型ソース領域１８ａ（又
は］−８Ｌ）　）の前述の測面３１−１　（又は３１２
）よりの部分にそれぞれ八で電極３．４−１３４−−２
を結線して設けこれを出力端子３５ａ。

３５ｂとする。出力端子３５；ｌは、第２の実施例にお
けるソリッド・ステート・リレーに用いているＩＧＩ３
Ｔにおけるエミッタ電極とコレクタ電極をか！、）たち
ので、第１のゲート端子３６ａに対して出力端子３５ａ
がコレクタ電極、出力端子３５ｂがエミッタ電極となり
第２図の第２の実施例における光起電力素子３ａと放電
回路８Ｐが同様に接続される。また第２のゲート端子３
６１′）等に対しても同様である。

このスイッチング素子の動作を説明すると、Ｐ型ベース
領域とＮ型ソース領域のＡ　、Ｑ電極３４１３４−２に
プラスの電圧を印加すると第１のＮ型ソース領域１．８
　ａのＡη電極３４−２に小電流の導通が得られ、電流
３７が流れる。電流が増加した場合には、Ｎ型シリコン
中６結晶島３１が第１のＰ型ベース領域１．７　ａに対
して低電位となり、第１のＰ型ベース領域１．７　ａと
Ｎ型シリコン単結晶島３１との電位差が０．６Ｖ程疫に
なると第１のＰ型ベース領域１．７　ａが順バイアスさ
れバイポーラ動作をして電流３８が流れる。逆側の第２
のＰベース領域３．７　ｂと第２のＮ型ソース領域１、
８　ｂのＡ　、（７電極３４−３．３４−４にプラスの
電圧が印加されると前述した逆の方向に同様な電流が流
れて双方向性のスイッチング素子として動作する。この
実施例に使用するスイッチング素子の特性図を第５図に
示す。

第８図と比較すると、ｖｃ［の低い所でも線型性が得ら
れていることが判る。又、この実施例では、Ｄ　Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔの１／１０程度のチップ面積で同一のオ
ン抵抗を得ることができる。

なお、Ｎ型シリコン単結晶島３１をＮ型半導体基板を用
いてもよいし、多結晶シリコンの替りにアルミナ１サフ
アイアあるいは他の多結晶化合物半導体基板上に集積す
ることができる。

第４図は、本発明の第４の実施例を示し、第３の実施例
のスイッチング素子にタイオードと抵抗を追加すること
で第３の実施例のスイッチング素ｒにおける高電圧特性
を改善している。

第３　［７１の第３の実施例のスイッチング素子に、さ
らに分層されたＮ型半導体１１３１−１．　、３１２に
第１、第２のダイオード３９ｐ＋領域３９１　ｎ＋コン
タクト領域３つ−２で構成）、４０（［）＋領域４０−
１．ｎ＋コンタクト領域４０２で構成）を形成し、第１
．第２のＮ型ソース領域のＡＩｊ電極３１−２．３４−
３に第１．第２のダイオード３９．４０のアノード電極
３１−６゜３４−７を接続し、さらに第１．第２のダイ
オード３９．４０に対し並列に第１．第２の抵抗４１．
４２を接続した第１．第２のダイオード３９．４０のカ
ソード電極３４−５．３４−８に第１．第２のＰ型ベー
ス領域のＡｆｆｌ電極３４−１．３４．−４を接続した
出力端子３５−３　３５４をもつスイッチング素子を構
成する。このスイッチング素子それぞれの端子を第３図
の第３の実施例と同様に接続することでソリッド・ステ
ート・リレーを構成する。

このスイッチング素子の動作は、第３の実施例と同様な
電流、電圧動作をするが、第１．第２の抵抗４１．．４
２の抵抗値を調整することで電流が増加した際のオン抵
抗値を任意に調整できる。また第１．第２の抵抗４１．
４２に並列接続した第１、第２のダイオード３９．４０
はダイオード３９．４０に対して順方向に電流が加わっ
た際に抵抗値を低減するために接続されている。

第６図は第４の実施例に使用するスイッチング素子の特
性図を第６図に示す。抵抗値を下げることで小電流域で
の電流値は減少するが、逆にバイポーラ動作への移行電
圧は低下しより速やかに低抵抗動作域に入る。又第８図
のＤ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔに比へて低抵抗の領域が拡
大していることがわかる。

ｒ発明の効果〕以Ｊ−説明したように本発明のソリッド・ステート・リ
レーは、出力部のスイッチング素子にＩＧＩ３Ｔを使用
することによりオン抵抗を低減でき電力損失の低減が図
れる。又、２つのＩＧＢＴのエミッタ電極及びコレクタ
電極を互いに逆接続して出力部に用いることにより双方
向性の動作を実現できる。又、このような２つのＩ　Ｇ
ＢＴを単一チップに集積しζ互いに他のＰ型ベース領域
をコレクタ部とするバイポーラ動作をする双方向性スイ
ッチング素子を構成することにより一層の小型化もしく
は低抵抗化が図れる。更に、このような双ブノー向性ス
イッチング素子のＮ型ソース領域と出力端子間に抵抗及
びダイオードの並列回路を挿入することにより高電圧特
性を改善できる。総じて本発明によればソリッド・ステ
ート・リレーのオン抵抗の低減による電力損失の低減が
可能となる効果がある。

【図面の簡単な説明】

第１図（ａ）は、本発明のソリッド・ステート・リレー
の第１の実施例を示す回路図、第１図（ｂ）は第１の実
施例に使用するＩＧＢＴの主要部を示す半導体チップの
断面図、第２図は、本発明の第２の実施例を示す回路図
、第３図は、本発明の第３の実施例を示す半導体チップ
の断面図、第４図は本発明の第４の実施例を示す半導体
チップの断面図、第５図は本発明の第３の実施例の静特
性を示す特性図、第６図は、本発明の第４の実施例の静
特性を示す特性図、第７図はＩ）ＭＯＳＦＥＴの静特性
を示す特性図、第８図はＩ　ＧＢＴの静特性を示す特性
図、第９図（ａ＞は従来のソリッド・ステート・リレー
を示す回路図、第９図（ｂ）は従来例の出力部に用いる
ＤＭＯ８ＦＥＴの主要部を示す半導体チップ断面図であ
る。１ａ、１１）・・・入力端子、２・・・発光ダイオード
、３．３ａ、、３ｂ・・・光起電力素子、４・・・太陽
電池、５ａ、、５１）・・・エンハンスメント型ＤＭＯ
８ＦＥ′Ｉ゛、６・・・スイッチング素子、７ａ、、７
ｂ・・・出力端子、８．８ａ、８ｂ・・・放電回路、９
・・・絶縁ゲートをバイポーラ１〜ランジスタ（ＩＧＢ
Ｔ）、９−１・・グーｌ−電極、９−２・・・エミッタ
電極、９−３・・・コレクタ電極、１０．１１・・・タ
イオーＩ・、１２］、　１２−２・・・サイリスタ、１
３．１４・・・絶Ｈゲート型バイポーラトランジスタ、
１：３−１．１．４１・・ゲート電極、１３−２．１１
−２・・・エミッタ電極、１３−３．１４−３・・・コ
レクタ電極、１５・・・ゲーｌ〜端子、１６・・・ター
１〜電極、１７・・・Ｐベース領域、１７ａ・・・第１
のＰをベース領域、１、７１：ｌ・・第２のＰ型ベース
領域、１８・・・Ｎ型ソース領域、１８ａ・・・第１の
Ｎ型ソース領域、１８Ｐ・・・第２のＮ型ソース領域、
１つ・・・ソース端子、２０・・暑・レイン端子、２］
・・・電子流、２２・・・Ｎ型領域、２３・・・Ｎ１層
、２４・・・Ｐ＋層、２５・・・エミッタ端子、２６・
・・電子流、２７・・・コレクタ端子、２８・・・正孔
流、２９・・・多結晶シリコン、３０・・・酸化膜、３
１・・・Ｎ型シリコン単結晶島、３２・・・ゲート絶縁
１．３３・・・ゲート電極、３３ａ・・・第１のゲート
電極、３３ｂ・・・第２のゲート電極、３４−１〜３４
−４・・・Ａβ電極、３５ａ、３５ｂ・・・出力端子、
３Ｇ・・・ゲート端子、３７．３８・・・電流、３９１
・・・第１のダイオードのｐ＋領領域３９−２・・・第
１のダイオードの０１コンタクト領域、４１・・第１の
抵抗、４２・・・第２の抵抗。

Claims

【特許請求の範囲】

（１）半導体受光素子と、前記半導体受光素子の出力光
を受ける光起電力素子と、前記光起電力素子のアノード
電極及びカソード電極間の起電力で制御されるスイッチ
ング素子とを有するソリッド・ステート・リレーにおい
て、前記スイッチング素子は絶縁ゲート型バイポーラ・
トランジスタであることを特徴とするソリッド・ステー
ト・リレー。
（２）半導体受光素子と、前記半導体受光素子の出力光
をそれぞれ受ける第１の光起電力素子及び第２の光起電
力素子と、前記第１の光起電力素子及び第２の光起電力
素子でそれぞれ制御されそれぞれのエミッタ電極及びコ
レクタ電極が互いに逆接続された第１の絶縁ゲート型バ
イポーラ・トランジスタ及び第２の絶縁ゲート型バイポ
ーラ・トランジスタとを含むことを特徴とするソリッド
・ステート・リレー。
（３）半導体基板表面部のＮ型半導体領域の表面から内
側へ向けて設けられた第１のＰ型ベース領域及び第２の
Ｐ型ベース領域と、全記各Ｐ型ベース領域にそれぞれ設
けられた第１のＮ型ソース領域及び第２のＮ型ソース領
域と、前記第１のＮ型ソース領域とＮ型半導体領域に挟
まれた第１のＰ型ベース領域とその近傍上に第１のゲー
ト絶縁膜を介して設けられた第１のゲート電極と、前記
第２のＮ型ソース領域とＮ型半導体領域に挟まれた第２
のＰ型ベース領域とその近傍上に第２のゲート絶縁膜を
介して設けられた第２のゲート電極とを有し、前記第１
のＰ型ベース領域、第１のＮ型ソース領域、第１のゲー
ト電極及び第２のＰ型ベース領域で構成される第１の絶
縁ゲート型バイポーラトランジスタと、前記第２のＰ型
ベース領域、第２のＮ型ソース領域、第２のゲート電極
及び第１のＰ型ベース領域で構成される第２の絶縁ゲー
ト型バイポーラトランジスタとを使用した請求項（２）
記載のソリッド・ステート・リレー。
（４）第１（又は第２）のＮ型ソース領域と第１（又は
第２）のＰ型ベース領域との間に第１（又は第２）のダ
イオード及び第１（又は第２）の抵抗の並列回路を前記
ダイオードのアノード電極を前記Ｎ型ソース領域に接続
して挿入した請求項（３）記載のソリッド・ステート・
リレー。