JP2522249B2 - ソリッドステ−トリレ− - Google Patents
ソリッドステ−トリレ−Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はソリッドステートリレーに関するものであ
り、更に詳述するならば、光カップラー形式のソリッド
ステートリレーに関するものである。
り、更に詳述するならば、光カップラー形式のソリッド
ステートリレーに関するものである。
従来の技術 従来、この種のエンハンスメント形MOSFETを用いたソ
リッドステートリレーの基本的な構成を第11図に示す。
第11図に示すように、入力端子１−１間に印加された電
圧により発光ダイオードを点灯させる。その結果、この
光を受ける直列接続フォトダイオードからなる光起電力
素子の両端に光起電力が発生し、出力素子であるMOSFET
22のゲート電極23及びバックゲート電極20に、この光起
電力による電圧が印加されることによりMOSFET22がオン
して、出力端子７に接続された負荷回路を閉じることに
なる。
リッドステートリレーの基本的な構成を第11図に示す。
第11図に示すように、入力端子１−１間に印加された電
圧により発光ダイオードを点灯させる。その結果、この
光を受ける直列接続フォトダイオードからなる光起電力
素子の両端に光起電力が発生し、出力素子であるMOSFET
22のゲート電極23及びバックゲート電極20に、この光起
電力による電圧が印加されることによりMOSFET22がオン
して、出力端子７に接続された負荷回路を閉じることに
なる。
なお、抵抗21は、発光ダイオード２が消灯したことに
より、光起電力素子から電圧が発生しなくなった場合、
速やかにMOSFET22のゲート電極23およびバックゲート電
極20の間に蓄積した電荷が放電するための放電径路を形
成するものである。これにより、MOSFET22は、オフして
出力端子７に接続した負荷回路は、開放されることにな
る。
より、光起電力素子から電圧が発生しなくなった場合、
速やかにMOSFET22のゲート電極23およびバックゲート電
極20の間に蓄積した電荷が放電するための放電径路を形
成するものである。これにより、MOSFET22は、オフして
出力端子７に接続した負荷回路は、開放されることにな
る。
以上が最も基本的なこの種のエンハンスメント形MOSF
ETを用いたソリッドステートリレーの構成例であるが、
通常は実使用に耐えるよう、放電回路を中心に改良が施
されている。
ETを用いたソリッドステートリレーの構成例であるが、
通常は実使用に耐えるよう、放電回路を中心に改良が施
されている。
このような実際のソリッドステートリレーの構成例を
第12図に示して、説明する。
第12図に示して、説明する。
上記の場合と同様、入力端子１−１間に印加された電
圧により発光ダイオード２が点灯し、この発生した光に
より光起電力素子３に起電力が発生する。この起電力に
よる電圧が、逆直列に接続されたエンハンスメント形MO
SFET4のゲート電極５及びソース電極６の間に印加さ
れ、DMOSFET4がオンして、ドレイン電極13-13間に接続
された出力端子７に接続して負荷回路が閉じられる。こ
こで、DMOSFETとは、二重拡散MOS電界効果トランジスタ
（DOUBLE−DIFFUSED MOS FIELD EFFECT TRANSISTOR）で
ある。
圧により発光ダイオード２が点灯し、この発生した光に
より光起電力素子３に起電力が発生する。この起電力に
よる電圧が、逆直列に接続されたエンハンスメント形MO
SFET4のゲート電極５及びソース電極６の間に印加さ
れ、DMOSFET4がオンして、ドレイン電極13-13間に接続
された出力端子７に接続して負荷回路が閉じられる。こ
こで、DMOSFETとは、二重拡散MOS電界効果トランジスタ
（DOUBLE−DIFFUSED MOS FIELD EFFECT TRANSISTOR）で
ある。
一方、ゲート電極５とソース電極６に接続されたディ
プレッション形MOSFET（JFETでも同じである）26は、同
様に発光ダイオード２が発する光を受ける光起電力素子
25から発生する光起電力による電圧がゲート27に印加さ
れるため、オフ状態となる。
プレッション形MOSFET（JFETでも同じである）26は、同
様に発光ダイオード２が発する光を受ける光起電力素子
25から発生する光起電力による電圧がゲート27に印加さ
れるため、オフ状態となる。
従って、出力用のエンハンスメント形DMOSFET4のゲー
ト電極５およびソース電極６間のインピーダンスが非常
に高くなり、光起電力素子３で発生した電圧が、そのま
ま損失を生じないで印加される。それ故、第11図の基本
回路の場合の様に抵抗21が接続されている場合に比べ
て、出力用のエンハンスメント形DMOSFET4がオンするの
に要する時間が短縮される。
ト電極５およびソース電極６間のインピーダンスが非常
に高くなり、光起電力素子３で発生した電圧が、そのま
ま損失を生じないで印加される。それ故、第11図の基本
回路の場合の様に抵抗21が接続されている場合に比べ
て、出力用のエンハンスメント形DMOSFET4がオンするの
に要する時間が短縮される。
一方、入力端子１に印加される電圧が無くなり、発光
ダイオード２が消灯した場合、光起電力素子３及び25が
発生する電圧は無くなる。この時、光起電力素子25の端
子間に接続された抵抗24によりディプレッション形MOSF
ET26のゲート部分の電荷が放電され、ディプレッション
形MOSFET26がオンする。これにより、出力用のDMOSFET4
のゲート５の部分の電荷が放電されDMOSFET4がオフし、
負荷回路が開かれる。ディプレッション形MOSFET26のオ
ン抵抗は第11図の基本回路の放電用抵抗21に比べ大幅に
小さいため、DMOSFET4がオフするのに要する時間も短縮
される。
ダイオード２が消灯した場合、光起電力素子３及び25が
発生する電圧は無くなる。この時、光起電力素子25の端
子間に接続された抵抗24によりディプレッション形MOSF
ET26のゲート部分の電荷が放電され、ディプレッション
形MOSFET26がオンする。これにより、出力用のDMOSFET4
のゲート５の部分の電荷が放電されDMOSFET4がオフし、
負荷回路が開かれる。ディプレッション形MOSFET26のオ
ン抵抗は第11図の基本回路の放電用抵抗21に比べ大幅に
小さいため、DMOSFET4がオフするのに要する時間も短縮
される。
第13図に、従来のソリッドステートリレーで放電回路
にJFETを用した場合のオフ時の波形を示す。JFETについ
ては、前にも述べた様にディプレッション形MOSFETと同
じと考えられるため、回路特性も同様である。オフ時間
は600μ秒程度である。
にJFETを用した場合のオフ時の波形を示す。JFETについ
ては、前にも述べた様にディプレッション形MOSFETと同
じと考えられるため、回路特性も同様である。オフ時間
は600μ秒程度である。
発明が解決しようとする問題点 以上述べてきたように、この種のソリッドステートリ
レーは、ある程度の改良がなされることにより実用化さ
れてきているが、以下に述べる様なさまざまの欠点を有
している。
レーは、ある程度の改良がなされることにより実用化さ
れてきているが、以下に述べる様なさまざまの欠点を有
している。
まず、第12図の構成例において放電用の素子として、
ディプレッション形MOSFETを用いているが、この動作を
検討すると次の様な問題点が存在する。
ディプレッション形MOSFETを用いているが、この動作を
検討すると次の様な問題点が存在する。
まず入力端子に電圧が印加されていない状態では光起
電力素子25に電圧が発生しないためディプレッション形
MOSFET26はオンしている。この状態で入力端子１−１間
に電圧が印加されると、光起電力素子３及び25に起電力
が発生するが、ディプレッション形MOSFET26がオン状態
のため、光起電力素子３の電圧は、迅速に立ち上がるこ
とができない。
電力素子25に電圧が発生しないためディプレッション形
MOSFET26はオンしている。この状態で入力端子１−１間
に電圧が印加されると、光起電力素子３及び25に起電力
が発生するが、ディプレッション形MOSFET26がオン状態
のため、光起電力素子３の電圧は、迅速に立ち上がるこ
とができない。
光起電力25は、抵抗24に電流を流しながら、ディプレ
ッション形MOSFET26のゲート27に電荷を蓄積する。ディ
プレッション形MOSFET26のゲート27は見かけ上コンデン
サとなるため、光起電力素子25は電荷をゲート27に蓄積
しながら、ゲートのコンデンサー容量と光起電力素子25
の内部抵抗及び抵抗24で決まる時定数により電圧を上昇
させる。従って、起電力素子25の電圧がディプレッショ
ン形MOSFET26のスレッシュホールド電圧を越えて、ディ
プレッション形MOSFET26がオフするまで、必ず遅延が生
ずる。
ッション形MOSFET26のゲート27に電荷を蓄積する。ディ
プレッション形MOSFET26のゲート27は見かけ上コンデン
サとなるため、光起電力素子25は電荷をゲート27に蓄積
しながら、ゲートのコンデンサー容量と光起電力素子25
の内部抵抗及び抵抗24で決まる時定数により電圧を上昇
させる。従って、起電力素子25の電圧がディプレッショ
ン形MOSFET26のスレッシュホールド電圧を越えて、ディ
プレッション形MOSFET26がオフするまで、必ず遅延が生
ずる。
また、出力用DMOSFET4がオフする際にも同様に、ディ
プレッション形MOSFET26のゲート部分に蓄積された電荷
が抵抗24を通じて放電され、スレッシュホールド電圧以
下にならなければディプレッション形MOSFET26がオンし
ないため、やはり遅延が生ずる。
プレッション形MOSFET26のゲート部分に蓄積された電荷
が抵抗24を通じて放電され、スレッシュホールド電圧以
下にならなければディプレッション形MOSFET26がオンし
ないため、やはり遅延が生ずる。
このように第12図の構成例では、本質的に動作の遅延
を生ずる要因が存在するため高速化には限界がある。
を生ずる要因が存在するため高速化には限界がある。
また、抵抗24は、上記のように出力用DMOSFET4のオン
時間を早くするためには高抵抗であることが望ましく、
逆に、オフ時間を早くするためには低抵抗であることが
必要になり、矛盾した要求が存在する。このため、結
局、中間的な抵抗値となるため、動作遅延の要因を取り
除くことができない。
時間を早くするためには高抵抗であることが望ましく、
逆に、オフ時間を早くするためには低抵抗であることが
必要になり、矛盾した要求が存在する。このため、結
局、中間的な抵抗値となるため、動作遅延の要因を取り
除くことができない。
以上の問題点の他に、第12図の構成では、ディプレッ
ション形MOSFETを駆動するためにだけ光起電力素子25を
必要とし、出力用DMOSFET4の駆動のためには直接は役立
たない。このため第12図の構成に比べ光起電力素子が余
分に必要となり、コスト高の要因となる。
ション形MOSFETを駆動するためにだけ光起電力素子25を
必要とし、出力用DMOSFET4の駆動のためには直接は役立
たない。このため第12図の構成に比べ光起電力素子が余
分に必要となり、コスト高の要因となる。
問題点を解決するための手段 本発明は、上記問題点を解決するため、出力用DMOSFE
Tのゲート電荷の放電回路にサイリスタを用い、更に、
そのサイリスタに駆動にダイオードあるいはフォトトラ
ンジスタを設ける。
Tのゲート電荷の放電回路にサイリスタを用い、更に、
そのサイリスタに駆動にダイオードあるいはフォトトラ
ンジスタを設ける。
実施例 以下、添付図面を参照して、本発明によるソリッドス
テートリレーの実施例を説明する。
テートリレーの実施例を説明する。
第１図は、本発明の第１の実施例を示す回路図であ
る。入力端子１−１間に印加された電圧により、発光ダ
イオード２が点灯し、この発生した光により光起電力素
子３に起電力が発生する。そして、サイリスタ８の両端
が、それぞれダイオード11及び12を介して光起電力素子
３の両端に接続されている。更に、光起電力素子３のア
ノードとダイオード11のアノードとの接続点に、サイリ
スタ８のＮ極ゲートが接続され、光起電力素子３のカソ
ードとダイオード12のカソードとの接続点に、サイリス
タ８のＰ極ゲートが接続されている。
る。入力端子１−１間に印加された電圧により、発光ダ
イオード２が点灯し、この発生した光により光起電力素
子３に起電力が発生する。そして、サイリスタ８の両端
が、それぞれダイオード11及び12を介して光起電力素子
３の両端に接続されている。更に、光起電力素子３のア
ノードとダイオード11のアノードとの接続点に、サイリ
スタ８のＮ極ゲートが接続され、光起電力素子３のカソ
ードとダイオード12のカソードとの接続点に、サイリス
タ８のＰ極ゲートが接続されている。
そして、サイリスタ８のアノードとカソードとが、そ
れぞれ、エンハンスメント形DMOSFET4のゲート電極５及
びソース電極６に接続され、DMOSFET4がオンして、ドレ
イン電極13-13間に接続された出力端子７に接続して負
荷回路が閉じられる。
れぞれ、エンハンスメント形DMOSFET4のゲート電極５及
びソース電極６に接続され、DMOSFET4がオンして、ドレ
イン電極13-13間に接続された出力端子７に接続して負
荷回路が閉じられる。
以上のソリッドステートリレー回路において、第12図
の場合のディプレッション形MOSFET26の代わりに、サイ
リスタ８を用いているため、最初に点灯した状態におい
てもサイリスタはオフ状態であり、抵抗値が極めて高い
ため、光起電力素子３で発生した起電力による電荷はダ
イオード11、12を通って出力用DMOSFET4のゲート５にた
だちに印加される。
の場合のディプレッション形MOSFET26の代わりに、サイ
リスタ８を用いているため、最初に点灯した状態におい
てもサイリスタはオフ状態であり、抵抗値が極めて高い
ため、光起電力素子３で発生した起電力による電荷はダ
イオード11、12を通って出力用DMOSFET4のゲート５にた
だちに印加される。
このように、光起電力素子３からの電流がダイオード
11、12のアノード側からカソード側にながれるため、サ
イリスタ８のＮ極ゲート、Ｐ極ゲート10のいずれも強く
逆にバイアスされる。従って、外部からのノイズ等にた
いしても、十分安定しており、誤動作してサイリスタ８
がオンすることはない。
11、12のアノード側からカソード側にながれるため、サ
イリスタ８のＮ極ゲート、Ｐ極ゲート10のいずれも強く
逆にバイアスされる。従って、外部からのノイズ等にた
いしても、十分安定しており、誤動作してサイリスタ８
がオンすることはない。
次に、入力端子１に印加されていた電圧が無くなり、
発光ダイオードが消灯した場合、光起電力３の発生電圧
はなくなるが、ダイオード11、12およびサイリスタ８に
より出力用エンハンスメントDMOSFET4のゲート電圧は、
そのまま保たれている。この状態で光起電力素子では自
己放電により電圧が低下する。この電圧低下により、ま
ずダイオード11、12がオフ状態になる。このためサイリ
スタ８のＮ極ゲート、Ｐ極ゲートのインピーダンスがき
わめて高くなり、極く僅かの電流でサイリスタ８がオン
するようになる。更に、電圧が低下するとＮ極ゲートあ
るいはＰ極ゲートが順方向にバイアスされる。ゲートの
感度がきわめて高いため、光起電力素子のわずかな自己
放電電流でも容易にサイリスタ８はオンする。
発光ダイオードが消灯した場合、光起電力３の発生電圧
はなくなるが、ダイオード11、12およびサイリスタ８に
より出力用エンハンスメントDMOSFET4のゲート電圧は、
そのまま保たれている。この状態で光起電力素子では自
己放電により電圧が低下する。この電圧低下により、ま
ずダイオード11、12がオフ状態になる。このためサイリ
スタ８のＮ極ゲート、Ｐ極ゲートのインピーダンスがき
わめて高くなり、極く僅かの電流でサイリスタ８がオン
するようになる。更に、電圧が低下するとＮ極ゲートあ
るいはＰ極ゲートが順方向にバイアスされる。ゲートの
感度がきわめて高いため、光起電力素子のわずかな自己
放電電流でも容易にサイリスタ８はオンする。
サイリスタ８は自己保持特性を持つため、一度オンす
ると、アノード、カソード間の電位が1V程度に下がるま
でオン状態を保つ。このため、出力用エンハンスメント
DMOSFET4のゲート５に蓄積された電荷は、サイリスタ８
を通って速やか放電されDMOSFET4はオフする。
ると、アノード、カソード間の電位が1V程度に下がるま
でオン状態を保つ。このため、出力用エンハンスメント
DMOSFET4のゲート５に蓄積された電荷は、サイリスタ８
を通って速やか放電されDMOSFET4はオフする。
実際の放電特性について調べると以下の様になる。ま
ず光起電力素子の放電特性の例として、第２図に光起電
力素子の一定の入射光に対する出力電流対出力電圧特性
を示し、また第３図に電圧に対する導通電流特性を示
す。
ず光起電力素子の放電特性の例として、第２図に光起電
力素子の一定の入射光に対する出力電流対出力電圧特性
を示し、また第３図に電圧に対する導通電流特性を示
す。
第２図及び第３図から、最大9.67Vに達していた光起
電力素子が、自己放電により約8V程度（ダイオードオン
電圧の２倍と、サイリスタのゲートを順方向にバイアス
する電圧とを足したものを9.67Vから引いた値）まで下
がる時間を求める。光起電力素子は、第３図に示すよう
に、ツエナダイオードの順方向電流の非線形性（一般的
によく知られているダイオード特性）を示し、第３図か
らわかるように、この間に導通電流は約4.4μＡから約
0.25μＡまで対数的に減少する。
電力素子が、自己放電により約8V程度（ダイオードオン
電圧の２倍と、サイリスタのゲートを順方向にバイアス
する電圧とを足したものを9.67Vから引いた値）まで下
がる時間を求める。光起電力素子は、第３図に示すよう
に、ツエナダイオードの順方向電流の非線形性（一般的
によく知られているダイオード特性）を示し、第３図か
らわかるように、この間に導通電流は約4.4μＡから約
0.25μＡまで対数的に減少する。
一方、代表的な光起電力素子の容量は3pFのため、こ
の容量と電圧に見合った電荷が、光起電力素子に蓄積さ
れており、この電荷を第３図に示す電流−電圧特性をも
った光起電力素子を通して放電した場合、約7.7μｓ程
度で8Vまで光起電力素子の電圧が下がる。
の容量と電圧に見合った電荷が、光起電力素子に蓄積さ
れており、この電荷を第３図に示す電流−電圧特性をも
った光起電力素子を通して放電した場合、約7.7μｓ程
度で8Vまで光起電力素子の電圧が下がる。
第１の実施例の実際のオフ時の動作波形を第４図に示
す。ここでは入力がオフしてから約160μ秒で出力がオ
フしている。このオフ時間には前に述べた、光起電力素
子３の自己放電時間以外にサイリスタ８のオン時間、出
力用エンハンスメントDMOSFET4のゲート放電時間及びオ
フ時間等がふくまれており、光起電力素子の自己放電時
間に比べ、大幅に遅くなっているが、それでも第13図に
示した従来までの放電回路によるオフ時間に比べると、
約４倍程度高速化されているのが判る。
す。ここでは入力がオフしてから約160μ秒で出力がオ
フしている。このオフ時間には前に述べた、光起電力素
子３の自己放電時間以外にサイリスタ８のオン時間、出
力用エンハンスメントDMOSFET4のゲート放電時間及びオ
フ時間等がふくまれており、光起電力素子の自己放電時
間に比べ、大幅に遅くなっているが、それでも第13図に
示した従来までの放電回路によるオフ時間に比べると、
約４倍程度高速化されているのが判る。
第５図は本発明の第２の実施例を示す回路図である。
第１の実施例から、Ｎ極ゲートに接続されていたダイオ
ードを除き、サイリスタのアノードと光起電力のアノー
ドとを直接接続し、Ｎ極ゲートは高インピーダンスの状
態にした。従って、第２の実施例では、入力の有無によ
り第一の実施例と同様に、サイリスタのＰ極ゲートが、
逆バイアスと高インピーダンスの状態との間を変化し、
サイリスタをオン、オフさせる。一方、Ｎ極ゲートが常
時高インピーダンス状態にあるため、第１の実施例に比
べればノイズに弱くなるが、その代わりに、ダイオード
のオン電圧による電圧ロスは無くなる。
第１の実施例から、Ｎ極ゲートに接続されていたダイオ
ードを除き、サイリスタのアノードと光起電力のアノー
ドとを直接接続し、Ｎ極ゲートは高インピーダンスの状
態にした。従って、第２の実施例では、入力の有無によ
り第一の実施例と同様に、サイリスタのＰ極ゲートが、
逆バイアスと高インピーダンスの状態との間を変化し、
サイリスタをオン、オフさせる。一方、Ｎ極ゲートが常
時高インピーダンス状態にあるため、第１の実施例に比
べればノイズに弱くなるが、その代わりに、ダイオード
のオン電圧による電圧ロスは無くなる。
第６図は、本発明の第３の実施例を示す回路図であ
る。第１の実施例から、Ｐ極ゲートに接続されていたダ
イオードを除き、サイリスタのカソードと、光起電力素
子のカソードを直接接続し、Ｐ極ゲートは高インピーダ
ンスの状態にしたものである。動作原理、回路の特徴等
は、Ｐ極ゲートがＮ極ゲートに変わっただけで第２の実
施例と同様である。
る。第１の実施例から、Ｐ極ゲートに接続されていたダ
イオードを除き、サイリスタのカソードと、光起電力素
子のカソードを直接接続し、Ｐ極ゲートは高インピーダ
ンスの状態にしたものである。動作原理、回路の特徴等
は、Ｐ極ゲートがＮ極ゲートに変わっただけで第２の実
施例と同様である。
第７図は、本発明の第４の実施例を示すものである。
第１の実施例でのダイオード11、12をNPNフォトトラン
ジスタ15、16に置き変えたものである。ダイオードのア
ノードをフォトトランジスタのコレクターに、またカソ
ードを、エミッタに置き変えて接続してある。フォトダ
イオードのベースには、光起電力素子３と同様に、発光
ダイオード２の光が照射するようにする。
第１の実施例でのダイオード11、12をNPNフォトトラン
ジスタ15、16に置き変えたものである。ダイオードのア
ノードをフォトトランジスタのコレクターに、またカソ
ードを、エミッタに置き変えて接続してある。フォトダ
イオードのベースには、光起電力素子３と同様に、発光
ダイオード２の光が照射するようにする。
この回路では、フォトトランジスタ15、16が発光ダイ
オード２に光によりオンする。この回路の特徴は、フォ
トトランジスタのオンの電圧が、ダイオードよりかなり
低く、ほぼ短路状態になる点である。このため、第一の
実施例に比べ、Ｎゲート、Ｐゲートの逆バイアスが弱
く、ノイズには若干弱くなる。その代り、オン電圧が低
いため、オン電圧によるロスは低減できる。
オード２に光によりオンする。この回路の特徴は、フォ
トトランジスタのオンの電圧が、ダイオードよりかなり
低く、ほぼ短路状態になる点である。このため、第一の
実施例に比べ、Ｎゲート、Ｐゲートの逆バイアスが弱
く、ノイズには若干弱くなる。その代り、オン電圧が低
いため、オン電圧によるロスは低減できる。
オフ時には、第１の実施例と同様に、フォトトランジ
スタがオフすることにより、Ｎゲート及びＰゲートが高
インピーダンスになり、サイリスタがオンする。その
際、フォトトランジスタがオフするまでに、ベースのキ
ャリアの消滅時間がはいるため、オフ時間は、若干のび
る傾向にある。なおフォトトランジスタはPNP形を用い
ても逆に接続すれば同様である。
スタがオフすることにより、Ｎゲート及びＰゲートが高
インピーダンスになり、サイリスタがオンする。その
際、フォトトランジスタがオフするまでに、ベースのキ
ャリアの消滅時間がはいるため、オフ時間は、若干のび
る傾向にある。なおフォトトランジスタはPNP形を用い
ても逆に接続すれば同様である。
第８図は、本発明の第５の実施例を示すものであり、
第４の実施例において、Ｎ極ゲートに接続されていたフ
ォトトランジスタを除き、サイリスタのアノードと光起
電素子のアノードとを直接接続し、Ｎ極ゲートは高イン
ピーダンスの状態にしたものである。第４の実施例と同
様に、Ｐ極ゲートのフォトトランジスタが発光ダイオー
ドの光の有無により、オン、オフすることによりサイリ
スタがオフ、オンすることになる。第４の実施例に比べ
フォトトランジスタがへるため、その分チップ面積が減
少するがノイズにはさらに弱くなる。
第４の実施例において、Ｎ極ゲートに接続されていたフ
ォトトランジスタを除き、サイリスタのアノードと光起
電素子のアノードとを直接接続し、Ｎ極ゲートは高イン
ピーダンスの状態にしたものである。第４の実施例と同
様に、Ｐ極ゲートのフォトトランジスタが発光ダイオー
ドの光の有無により、オン、オフすることによりサイリ
スタがオフ、オンすることになる。第４の実施例に比べ
フォトトランジスタがへるため、その分チップ面積が減
少するがノイズにはさらに弱くなる。
第９図は、本発明の第６の実施例を示すものである。
第４の実施例からＰ極ゲートに接続されていたフォトト
ランジスタを除き、サイリスタのカソードと光起電力素
子のカソードを直接接続し、Ｐ極ゲートは、高インピー
ダンスの状態にしたものである。動作原理、回路の特徴
等は、Ｐ極ゲートがＮ極ゲートに変わっただけで、第４
の実施例と同様である。
第４の実施例からＰ極ゲートに接続されていたフォトト
ランジスタを除き、サイリスタのカソードと光起電力素
子のカソードを直接接続し、Ｐ極ゲートは、高インピー
ダンスの状態にしたものである。動作原理、回路の特徴
等は、Ｐ極ゲートがＮ極ゲートに変わっただけで、第４
の実施例と同様である。
次に、本回路の回路を集積化した場合の実施例を図面
を参照して説明する。第10図は、本発明の第１の実施例
の回路を集積化した場合の一部の回路の断面を示す断面
図である。光起電力素子３、サイリスタ８、ダイオード
11、12は、それぞれ二酸化シリコン層18により多結晶シ
リコン基板19から絶縁分離して形成された単結晶領域17
に形成されている。各単結晶領域17は、二酸化シリコン
層18により多結晶シリコン基板19から絶縁分離さている
ので、光起電力素子で発生する電荷が基板19にリークす
ることなく有効に作用する。
を参照して説明する。第10図は、本発明の第１の実施例
の回路を集積化した場合の一部の回路の断面を示す断面
図である。光起電力素子３、サイリスタ８、ダイオード
11、12は、それぞれ二酸化シリコン層18により多結晶シ
リコン基板19から絶縁分離して形成された単結晶領域17
に形成されている。各単結晶領域17は、二酸化シリコン
層18により多結晶シリコン基板19から絶縁分離さている
ので、光起電力素子で発生する電荷が基板19にリークす
ることなく有効に作用する。
出力用エンハンスメントDMOSFETについては、負荷の
種類が多い時は別構成にできる。このように構成した場
合、集積回路を構成する素子がすべてバイポーラプロセ
スて製造可能となるため、製造上有利である。
種類が多い時は別構成にできる。このように構成した場
合、集積回路を構成する素子がすべてバイポーラプロセ
スて製造可能となるため、製造上有利である。
また、単結晶領域が化合物半導体の場合、発光ダイオ
ードを含む全回路素子を上記と同様の構成で集積化可能
である。基板については、多結晶シリコン以外にアルミ
ナ、サファイア、ガラス等の基板を用いても同様であ
る。
ードを含む全回路素子を上記と同様の構成で集積化可能
である。基板については、多結晶シリコン以外にアルミ
ナ、サファイア、ガラス等の基板を用いても同様であ
る。
なお、上記の実施例においては、出力用素子はすべて
エンハンスメント形DMOSFETの場合についてのみ説明を
行なったが、同様な動作を行なう他のJFET及びMOSFET
（例えば、UMOSFET）等についても同様な効果が得られ
ることは言うまでもない。ここで、DMOSFETとは、Ｕ溝
形MOSFET（U groove MOSFET）である。また、ディプレ
ッション形のFETについても、ゲートとソースに印加す
る電圧を逆転させるだけで、ノーマルクローズ形のソリ
ッドステートリレーを容易に構成できる。
エンハンスメント形DMOSFETの場合についてのみ説明を
行なったが、同様な動作を行なう他のJFET及びMOSFET
（例えば、UMOSFET）等についても同様な効果が得られ
ることは言うまでもない。ここで、DMOSFETとは、Ｕ溝
形MOSFET（U groove MOSFET）である。また、ディプレ
ッション形のFETについても、ゲートとソースに印加す
る電圧を逆転させるだけで、ノーマルクローズ形のソリ
ッドステートリレーを容易に構成できる。
発明の効果 以上説明したように、本発明によるソリッドステート
リレーは、サイリスタと、ダイオードあるいはフォトト
ランジスタと、光起電力素子とを組合せることにより、
高速で動作し、かつ低価格で実現できる。
リレーは、サイリスタと、ダイオードあるいはフォトト
ランジスタと、光起電力素子とを組合せることにより、
高速で動作し、かつ低価格で実現できる。
第１図は、本発明のソリッドステートの回路の、第１の
実施例を示す回路図である。 第２図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子の発生電圧と出力電流の特性
を示す特性図である。 第３図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子に外部から電圧を印加した
（但し光起電力素子には光は当っていない）場合の、印
加電圧と導電電流の特性を示す特性図である。 第４図は、本発明のソリッドステートリレーの第１の実
施例におけるオフ時の波形を示す図である。 第５図は、本発明のソリッドステートリレーの第２の実
施例を示す回路図である。 第６図は、本発明のソリッドステートリレーの第３の実
施例を示す回路図である。 第７図は、本発明のソリッドステートリレーの第４の実
施例を示す回路図である。 第８図は、本発明のソリッドステートリレーの第５の実
施例を示す回路図である。 第９図は、本発明のソリッドステートリレーの第６の実
施例を示す回路図である。 第10図は、本発明のソリッドステートリレーの第１の実
施例の回路を集積化した場合の集積回路の一部の断面を
示す断面図である。 第11図は、従来のソリッドステートリレーの基本的な回
路を示す回路図である。 第12図は、従来の回路によるソリッドステートリレーを
示す回路図である。 第13図は、第12図で示した従来のソリッドステートリレ
ーのOFF時の波形を示す図である。 （主な参照番号） １……入力端子、２……発光ダイオード ３……光起電力素子 ４……エンハンスメント形DMOSFET ５……エンハンスメント形DMOSFETのゲート ６……エンハンスメント形DMOSFETのソース ７……出力端子、８……サイリスタ ９……サイリスタのＮ極ゲート 10……サイリスタのＰ極ゲート 11、12……ダイオード、13……エンハンスメント形DMOS
FETのドレイン 15、16……フォトトランジスタ 17……単結晶層、18……二酸化シリコン層 19……多結晶シリコン層 20……MOSFETのバックゲート 21……抵抗 22……エンハンスメント形MOSFET 23……エンハンスメント形MOSFETのゲート 24……抵抗、25……光起電力素子 26……ディプレッション形MOSFET 27……ディプレッション形MOSFETのゲート、28……出力
波形
実施例を示す回路図である。 第２図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子の発生電圧と出力電流の特性
を示す特性図である。 第３図は、本発明のソリッドステートリレーの第１の実
施例における光起電力素子に外部から電圧を印加した
（但し光起電力素子には光は当っていない）場合の、印
加電圧と導電電流の特性を示す特性図である。 第４図は、本発明のソリッドステートリレーの第１の実
施例におけるオフ時の波形を示す図である。 第５図は、本発明のソリッドステートリレーの第２の実
施例を示す回路図である。 第６図は、本発明のソリッドステートリレーの第３の実
施例を示す回路図である。 第７図は、本発明のソリッドステートリレーの第４の実
施例を示す回路図である。 第８図は、本発明のソリッドステートリレーの第５の実
施例を示す回路図である。 第９図は、本発明のソリッドステートリレーの第６の実
施例を示す回路図である。 第10図は、本発明のソリッドステートリレーの第１の実
施例の回路を集積化した場合の集積回路の一部の断面を
示す断面図である。 第11図は、従来のソリッドステートリレーの基本的な回
路を示す回路図である。 第12図は、従来の回路によるソリッドステートリレーを
示す回路図である。 第13図は、第12図で示した従来のソリッドステートリレ
ーのOFF時の波形を示す図である。 （主な参照番号） １……入力端子、２……発光ダイオード ３……光起電力素子 ４……エンハンスメント形DMOSFET ５……エンハンスメント形DMOSFETのゲート ６……エンハンスメント形DMOSFETのソース ７……出力端子、８……サイリスタ ９……サイリスタのＮ極ゲート 10……サイリスタのＰ極ゲート 11、12……ダイオード、13……エンハンスメント形DMOS
FETのドレイン 15、16……フォトトランジスタ 17……単結晶層、18……二酸化シリコン層 19……多結晶シリコン層 20……MOSFETのバックゲート 21……抵抗 22……エンハンスメント形MOSFET 23……エンハンスメント形MOSFETのゲート 24……抵抗、25……光起電力素子 26……ディプレッション形MOSFET 27……ディプレッション形MOSFETのゲート、28……出力
波形
Claims (13)
- 【請求項１】半導体発光素子と、該発光素子からの光に
より起電力を発生する光起電力素子と、該光起電力素子
から発生する電圧がゲートに印加されることによって導
通状態になる電界効界形トランジスタとを具備し、電界
効界形トランジスタが、スイッチング素子として、負荷
回路の開閉を行なうソリッドステッドリレーにおいて、
該電界効界形トランジスタのゲート電極にアノード電極
が接続され、またバックゲート電極にカソード電極が直
接接続されたサイリスタを有し、且つ、該サイリスタの
Ｎ極ゲートが、該光起電力素子のアノード電極に接続さ
れ、または、該サイリスタのＰ極ゲートが該光起電力素
子のカソード電極に接続されていることを特徴とするソ
リッドステートリレー。 - 【請求項２】前記光起電力素子はフォトダイオードの従
続接続より成ることを特徴とする特許請求の範囲第１項
記載のソリッドステートリレー。 - 【請求項３】前記サイリスタのＮ極ゲートが、該光起電
力素子のアノード電極に接続され、かつ該サイリスタの
Ｐ極ゲートが該光起電力素子のカソード電極に接続さ
れ、かつ該サイリスタのＮ極ゲートにアノード電極が接
続され、かつ該サイリスタのアノード電極にカノード電
極が接続された第１のダイオードと、該サイリスタのＰ
極ゲートにカソード電極が接続され、かつ該サイリスタ
のカソード電極がアノード電極が接続された第２のダイ
オードとを有することを特徴とする特許請求の範囲第１
項または第２項記載のソリッドステートリレー。 - 【請求項４】前記サイリスタのＮ極ゲートが、該光起電
力素子のアノード電極に接続され、かつ該サイリスタの
Ｎ極ゲートにアノード電極が接続され、かつ該サイリス
タのアノード電極にカノード電極が接続されたダイオー
ド有することを特徴とする特許請求の範囲第１項または
第２項記載のソリッドステートリレー。 - 【請求項５】前記サイリスタのＰ極ゲートが該光起電力
素子のカソード電極に接続され、かつ該サイリスタのＰ
極ゲートにカソード電極が接続され、かつ該サイリスタ
のカソード電極にアノード電極が接続されたダイオード
とを有することを特徴とする特許請求の範囲第１項また
は第２項記載のソリッドステートリレー。 - 【請求項６】前記サイリスタのＮ極ゲートが、該光起電
力素子のアノード電極に接続され、かつ該サイリスタの
Ｐ極ゲートが該光起電力素子のカソード電極に接続さ
れ、かつ該サイリスタのＮ極ゲートにコレクタ電極が接
続され、かつ該サイリスタのアノード電極にエミッタ電
極が接続された第１のNPNフォトトランジスタと、該サ
イリスタのＰ極ゲートにコレクタ電極が接続され、かつ
該サイリスタのカソード電極がエミッタ電極が接続され
た第２のNPNフォトトランジスタとを有し、該フォトト
ランジスタと該光起電力素子を同一の半導体発光素子で
駆動することを特徴とする特許請求の範囲第１項または
第２項記載のソリッドステートリレー。 - 【請求項７】前記サイリスタのＮ極ゲートが、該光起電
力素子のアノード電極に接続され、かつ該サイリスタの
Ｎ極ゲートにコレクタ電極が接続され、かつ該サイリス
タのアノード電極にエミッタ電極が接続されたNPNフォ
トトランジスタを有し、該フォトトランジスタと該光起
電力素子を同一の半導体発光素子で駆動することを特徴
とする特許請求の範囲第１項または第２項記載のソリッ
ドステートリレー。 - 【請求項８】前記サイリスタのＰ極ゲートが該光起電力
素子のカソード電極に接続され、かつ該サイリスタのＰ
極ゲートにコレクタ電極が接続され、かつ該サイリスタ
のカソード電極がエミッタ電極が接続されたNPNフォト
トランジスタを有し、該フォトトランジスタと該光起電
力素子を同一の半導体発光素子で駆動することを特徴と
する特許請求の範囲第１項または第２項記載のソリッド
ステートリレー。 - 【請求項９】前記スイッチング素子は、DMOSFETあるい
はUMOSFETで構成され、パックゲート電極をソース電極
に接続し、開閉する負荷回路をドレイン電極とソース電
極に接続したことを特徴とする特許請求の範囲第１項か
ら第８項までのいずれか１項記載のソリッドステートリ
レー。 - 【請求項１０】DMOSFETあるいはUMOSFETを逆直列に接続
し、各々のゲート電極及びソース電極を直接接続し、各
々のドレイン電極を負荷回路に接続するようにしたこと
を特徴とする特許請求の範囲第９項記載のソリッドステ
ートリレー。 - 【請求項１１】スイッチング素子及び半導体発光素子の
両方あるいはいずれか一方を除いた残りの全ての素子を
１チップ上に集積したことを特徴とする特許請求の範囲
第１項から第10項までのいずれか１項記載のソリッドス
テートリレー。 - 【請求項１２】すべての素子を化合物半導体の１つのチ
ップ上に集積したことを特徴とする特許請求の範囲第１
項から第11項までのいずれか１項記載のソリッドステー
トリレー。 - 【請求項１３】少なくともサイリスタ及び光起電力素子
は、酸化物によって囲まれて、基板から島状に分離され
た複数の単結晶領域を有する、多結晶シリコン、アルミ
ナ、サファイアあるいは他の多結晶化合物半導体基板上
に集積化されていることを特徴とする特許請求の範囲第
１項から第12項までのいずれか１項記載のソリッドステ
ートリレー。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145697A JP2522249B2 (ja) | 1986-06-21 | 1986-06-21 | ソリッドステ−トリレ− |
| US06/937,330 US4754175A (en) | 1985-12-04 | 1986-12-03 | Solid state relay having a thyristor discharge circuit |
| CA 524392 CA1285033C (en) | 1985-12-04 | 1986-12-03 | Solid state relay having a thyristor discharge circuit |
| DE3689998T DE3689998T2 (de) | 1985-12-04 | 1986-12-04 | Festkörperrelais mit einer Thyristor-Entladeschaltung. |
| EP19860309442 EP0226395B1 (en) | 1985-12-04 | 1986-12-04 | Solid state relay having a thyristor discharge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145697A JP2522249B2 (ja) | 1986-06-21 | 1986-06-21 | ソリッドステ−トリレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632422A JPS632422A (ja) | 1988-01-07 |
| JP2522249B2 true JP2522249B2 (ja) | 1996-08-07 |
Family
ID=15391014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145697A Expired - Fee Related JP2522249B2 (ja) | 1985-12-04 | 1986-06-21 | ソリッドステ−トリレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522249B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806482B2 (en) | 2002-10-29 | 2004-10-19 | Nec Compound Semiconductor Devices, Ltd. | Photovoltaic solid state relay |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
| US5138177A (en) * | 1991-03-26 | 1992-08-11 | At&T Bell Laboratories | Solid-state relay |
| JP3013894B2 (ja) | 1997-10-17 | 2000-02-28 | 日本電気株式会社 | Ｆｅｔ装置 |
| US6369426B2 (en) * | 2000-04-27 | 2002-04-09 | Infineon Technologies North America Corp. | Transistor with integrated photodetector for conductivity modulation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172813A (ja) * | 1986-01-25 | 1987-07-29 | Matsushita Electric Works Ltd | 半導体リレ−回路 |
-
1986
- 1986-06-21 JP JP61145697A patent/JP2522249B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806482B2 (en) | 2002-10-29 | 2004-10-19 | Nec Compound Semiconductor Devices, Ltd. | Photovoltaic solid state relay |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632422A (ja) | 1988-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |