JP2698723B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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Description
【0001】
【産業上の利用分野】本発明は、光結合方式により入出
力間を絶縁した半導体リレー回路に関するものであり、
例えば、計測器等の電気信号を伝達制御する半導体リレ
ー回路として利用されるものである。
力間を絶縁した半導体リレー回路に関するものであり、
例えば、計測器等の電気信号を伝達制御する半導体リレ
ー回路として利用されるものである。
【0002】
【従来の技術】図4は従来の光結合型の半導体リレー回
路の回路図である(例えば、特願平01−166325
号参照)。この回路では、入力端子1a,1b間に接続
された発光ダイオード2が発生する光信号を、フォトダ
イオードアレイ3が受光して光起電力を発生し、この光
起電力を抵抗7を介して出力用FET9a,9bのゲー
ト・ソース間に印加するものである。出力用FET9
a,9bのゲート及びソースには、デプリーション型の
MOSFETよりなる第1の制御用トランジスタ4のソ
ース及びドレインがそれぞれ接続されており、このトラ
ンジスタ4のゲート・ソース間は抵抗7の両端に接続さ
れている。出力用FET9a,9bはソースが共通とな
るように逆直列接続されており、各ドレインは出力端子
10a,10cに接続され、ソースは出力端子10bに
接続されている。出力用FET9a,9bのドレイン・
ゲート間には、ゲート・ソース間の電荷の蓄積時間の短
縮のために、ダイオード8a,8bと抵抗6及びエンハ
ンスメント型のMOSFETよりなる第2の制御用トラ
ンジスタ5の直列回路が接続されている。
路の回路図である(例えば、特願平01−166325
号参照)。この回路では、入力端子1a,1b間に接続
された発光ダイオード2が発生する光信号を、フォトダ
イオードアレイ3が受光して光起電力を発生し、この光
起電力を抵抗7を介して出力用FET9a,9bのゲー
ト・ソース間に印加するものである。出力用FET9
a,9bのゲート及びソースには、デプリーション型の
MOSFETよりなる第1の制御用トランジスタ4のソ
ース及びドレインがそれぞれ接続されており、このトラ
ンジスタ4のゲート・ソース間は抵抗7の両端に接続さ
れている。出力用FET9a,9bはソースが共通とな
るように逆直列接続されており、各ドレインは出力端子
10a,10cに接続され、ソースは出力端子10bに
接続されている。出力用FET9a,9bのドレイン・
ゲート間には、ゲート・ソース間の電荷の蓄積時間の短
縮のために、ダイオード8a,8bと抵抗6及びエンハ
ンスメント型のMOSFETよりなる第2の制御用トラ
ンジスタ5の直列回路が接続されている。
【0003】以下、図4に示す回路の動作について説明
する。入力端子1a,1b間に入力信号が印加される
と、発光ダイオード2が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ3は光起電力を
発生し、抵抗7とデプリーション型のMOSFETより
なる第1の制御用トランジスタ4を介して光電流が流れ
て、抵抗7の両端に電圧が発生する。この電圧により、
第1の制御用トランジスタ4が高抵抗状態にバイアスさ
れるので、出力用FET9a,9bのゲート・ソース間
にはフォトダイオードアレイ3の光電流が流れ込み、出
力用FET9a,9bのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のMOSFETよ
りなる第2の制御用トランジスタ5は、抵抗7の両端に
生じた電圧により導通状態となる。今、出力用FET9
aのドレインがソースに対して高電位となるような電圧
が出力端子10a,10b間に印加されているものとす
ると、第2の制御用トランジスタ5が導通状態となるこ
とにより、高電位側の出力端子10aからダイオード8
a、抵抗6及び第2の制御用トランジスタ5、出力用F
ET9aのゲート・ソース間容量を介して、低電位側の
出力端子10bに電流が流れて、出力用FET9aのゲ
ート・ソース間容量が充電される。ここで、出力用FE
T9aがNチャンネルのエンハンスメントモードのMO
SFETである場合には、出力用FET9aのゲート・
ソース間電圧が所定のスレショルド電圧を越えると、出
力用FET9aのドレイン・ソース間が導通状態とな
り、出力端子10a,10b間は導通状態となる。
する。入力端子1a,1b間に入力信号が印加される
と、発光ダイオード2が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ3は光起電力を
発生し、抵抗7とデプリーション型のMOSFETより
なる第1の制御用トランジスタ4を介して光電流が流れ
て、抵抗7の両端に電圧が発生する。この電圧により、
第1の制御用トランジスタ4が高抵抗状態にバイアスさ
れるので、出力用FET9a,9bのゲート・ソース間
にはフォトダイオードアレイ3の光電流が流れ込み、出
力用FET9a,9bのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のMOSFETよ
りなる第2の制御用トランジスタ5は、抵抗7の両端に
生じた電圧により導通状態となる。今、出力用FET9
aのドレインがソースに対して高電位となるような電圧
が出力端子10a,10b間に印加されているものとす
ると、第2の制御用トランジスタ5が導通状態となるこ
とにより、高電位側の出力端子10aからダイオード8
a、抵抗6及び第2の制御用トランジスタ5、出力用F
ET9aのゲート・ソース間容量を介して、低電位側の
出力端子10bに電流が流れて、出力用FET9aのゲ
ート・ソース間容量が充電される。ここで、出力用FE
T9aがNチャンネルのエンハンスメントモードのMO
SFETである場合には、出力用FET9aのゲート・
ソース間電圧が所定のスレショルド電圧を越えると、出
力用FET9aのドレイン・ソース間が導通状態とな
り、出力端子10a,10b間は導通状態となる。
【0004】次に、入力端子1a,1b間の入力信号が
遮断されると、発光ダイオード2の光信号は消失する。
これにより、フォトダイオードアレイ3は光起電力の発
生を停止し、抵抗7の両端電圧が消失するので、第1の
制御用トランジスタ4は短絡状態となり、第2の制御用
トランジスタ5は開放状態となるので、出力用FET9
aのゲート・ソース間の蓄積電荷は第1の制御用トラン
ジスタ4を介して放電され、出力用FET9aはオフ状
態となる。
遮断されると、発光ダイオード2の光信号は消失する。
これにより、フォトダイオードアレイ3は光起電力の発
生を停止し、抵抗7の両端電圧が消失するので、第1の
制御用トランジスタ4は短絡状態となり、第2の制御用
トランジスタ5は開放状態となるので、出力用FET9
aのゲート・ソース間の蓄積電荷は第1の制御用トラン
ジスタ4を介して放電され、出力用FET9aはオフ状
態となる。
【0005】以上の説明では、第1の出力用FET9a
のドレインがソースに対して高電位となるような電圧が
出力端子10a,10b間に印加されている場合につい
て説明したが、第2の出力用FET9bのドレインがソ
ースに対して高電位となるような電圧が出力端子10
b,10c間に印加されている場合の動作も上記と全く
同様である。通常、図4に示すリレー回路は、出力端子
10a,10c間に交流電圧を印加された状態で使用さ
れる。第1及び第2の出力用FET9a,9bは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第1及び第2の出力用FET9a,9bが導通状態
になると、出力端子10a,10c間には双方向に電流
を流すことができるものである。
のドレインがソースに対して高電位となるような電圧が
出力端子10a,10b間に印加されている場合につい
て説明したが、第2の出力用FET9bのドレインがソ
ースに対して高電位となるような電圧が出力端子10
b,10c間に印加されている場合の動作も上記と全く
同様である。通常、図4に示すリレー回路は、出力端子
10a,10c間に交流電圧を印加された状態で使用さ
れる。第1及び第2の出力用FET9a,9bは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第1及び第2の出力用FET9a,9bが導通状態
になると、出力端子10a,10c間には双方向に電流
を流すことができるものである。
【0006】
【発明が解決しようとする課題】上述の従来例では、出
力用FET9a,9bが完全にオン状態となった後は、
そのドレイン・ソース間電圧がほぼゼロになるので、フ
ォトダイオードアレイ3からの電流が、第2の制御用ト
ランジスタ5としてのMOSFETのドレイン・ソース
間の逆並列ダイオードを介して出力用FET9a,9b
のドレイン・ソース間に流れようとするが、この経路に
は逆流阻止用のダイオード8a,8bが挿入されている
ので、逆方向の電流は流れない。ところが、回路要素
3,4,5,6,7,8a,8bを半導体集積回路化す
るような場合には、フォトダイオードアレイ3に発光ダ
イオード2からの光信号が照射されるときに、同時にダ
イオード8a,8bにも光が照射されて、光電流が発生
する。この光電流は、フォトダイオードアレイ3から抵
抗7を通ることになるので、フォトダイオードアレイ3
の発生電圧から、抵抗7で発生する電圧分を差し引かれ
た電圧が出力用FET9a,9bのゲート・ソース間に
印加されることになり、ダイオード8a,8bで発生す
る光電流が大きければ、出力用FET9a,9bのゲー
ト・ソース間電圧が下がり、そのドレイン・ソース間が
高インピーダンスとなる。そこで、ダイオード8a,8
bを遮光して、光信号の照射による光電流の発生を防止
する必要がある。
力用FET9a,9bが完全にオン状態となった後は、
そのドレイン・ソース間電圧がほぼゼロになるので、フ
ォトダイオードアレイ3からの電流が、第2の制御用ト
ランジスタ5としてのMOSFETのドレイン・ソース
間の逆並列ダイオードを介して出力用FET9a,9b
のドレイン・ソース間に流れようとするが、この経路に
は逆流阻止用のダイオード8a,8bが挿入されている
ので、逆方向の電流は流れない。ところが、回路要素
3,4,5,6,7,8a,8bを半導体集積回路化す
るような場合には、フォトダイオードアレイ3に発光ダ
イオード2からの光信号が照射されるときに、同時にダ
イオード8a,8bにも光が照射されて、光電流が発生
する。この光電流は、フォトダイオードアレイ3から抵
抗7を通ることになるので、フォトダイオードアレイ3
の発生電圧から、抵抗7で発生する電圧分を差し引かれ
た電圧が出力用FET9a,9bのゲート・ソース間に
印加されることになり、ダイオード8a,8bで発生す
る光電流が大きければ、出力用FET9a,9bのゲー
ト・ソース間電圧が下がり、そのドレイン・ソース間が
高インピーダンスとなる。そこで、ダイオード8a,8
bを遮光して、光信号の照射による光電流の発生を防止
する必要がある。
【0007】図5〜図7は半導体素子を遮光するための
構造を示している。図中、11は多結晶シリコン、12
は誘電体分離膜、13はP型の不純物を含むシリコン
層、14はN型拡散層、15はアノード電極、16はカ
ソード電極、17はSiO2 膜である。図5において、
アノード電極15やカソード電極16はアルミニウム配
線よりなり、P型シリコン層13とN型拡散層14より
なるPN接合ダイオードを遮光しているが、異なる電極
の間はどうしても隙間が空くため、完全な遮光とはなら
ない。そこで、図6に示すように、もう一層のアルミニ
ウム膜18を設けるか、あるいは、図7に示すように、
一方の電極15にポリシリコン電極を使用し、他方の電
極16にアルミニウム電極を使用し、SiO2 膜17を
介してポリシリコン電極15上にアルミニウム電極16
を重ねることが考えられる。しかしながら、いずれの構
造でも薄い酸化膜17(CVD膜)を介して、電位の異
なる電極が重なっているので、高耐圧とはなっていな
い。図4に示す半導体リレー回路では、負荷側の電圧が
逆流阻止用のダイオード8a,8bに印加されるので、
高耐圧リレーになれば、ダイオード8a,8bとして
は、当然、高耐圧であることを希望され、上述の遮光が
できなくなる。この問題を本発明は解決しようとするも
のである。
構造を示している。図中、11は多結晶シリコン、12
は誘電体分離膜、13はP型の不純物を含むシリコン
層、14はN型拡散層、15はアノード電極、16はカ
ソード電極、17はSiO2 膜である。図5において、
アノード電極15やカソード電極16はアルミニウム配
線よりなり、P型シリコン層13とN型拡散層14より
なるPN接合ダイオードを遮光しているが、異なる電極
の間はどうしても隙間が空くため、完全な遮光とはなら
ない。そこで、図6に示すように、もう一層のアルミニ
ウム膜18を設けるか、あるいは、図7に示すように、
一方の電極15にポリシリコン電極を使用し、他方の電
極16にアルミニウム電極を使用し、SiO2 膜17を
介してポリシリコン電極15上にアルミニウム電極16
を重ねることが考えられる。しかしながら、いずれの構
造でも薄い酸化膜17(CVD膜)を介して、電位の異
なる電極が重なっているので、高耐圧とはなっていな
い。図4に示す半導体リレー回路では、負荷側の電圧が
逆流阻止用のダイオード8a,8bに印加されるので、
高耐圧リレーになれば、ダイオード8a,8bとして
は、当然、高耐圧であることを希望され、上述の遮光が
できなくなる。この問題を本発明は解決しようとするも
のである。
【0008】
【課題を解決するための手段】本発明の半導体リレー回
路にあっては、上記の課題を解決するために、図1〜図
3に示すように、入力信号に応答して光信号を発生する
発光ダイオード2と、発光ダイオード2の光信号を受光
するように配置されたフォトダイオードアレイ3と、ゲ
ート同士・ソース同士を接続され、フォトダイオードア
レイ3の光起電力をゲート・ソース間に印加されてドレ
イン・ソース間の導通状態と非導通状態が切り替わる第
1及び第2の出力用FET9a,9bと、各出力用FE
T9a,9bのゲート・ソース間の放電経路を構成する
制御回路(第1の制御用トランジスタ4とそのバイアス
抵抗7)とを備え、第1及び第2の出力用FET9a,
9bのドレインに第1及び第2の整流素子8a,8bの
一端をそれぞれ接続し、第1及び第2の整流素子8a,
8bの他端同士を接続し、第1及び第2の整流素子8
a,8bの各他端と第1及び第2の出力用FET9a,
9bのゲートの間に、前記発光ダイオード2の光信号の
発生時に導通する半導体素子(第2の制御用トランジス
タ5)と第3の整流素子8cの直列回路を接続し、第1
乃至第3の整流素子8a〜8cは前記光起電力による電
流を阻止する方向となるように接続され、少なくとも第
3の整流素子8cは遮光されていることを特徴とするも
のである。
路にあっては、上記の課題を解決するために、図1〜図
3に示すように、入力信号に応答して光信号を発生する
発光ダイオード2と、発光ダイオード2の光信号を受光
するように配置されたフォトダイオードアレイ3と、ゲ
ート同士・ソース同士を接続され、フォトダイオードア
レイ3の光起電力をゲート・ソース間に印加されてドレ
イン・ソース間の導通状態と非導通状態が切り替わる第
1及び第2の出力用FET9a,9bと、各出力用FE
T9a,9bのゲート・ソース間の放電経路を構成する
制御回路(第1の制御用トランジスタ4とそのバイアス
抵抗7)とを備え、第1及び第2の出力用FET9a,
9bのドレインに第1及び第2の整流素子8a,8bの
一端をそれぞれ接続し、第1及び第2の整流素子8a,
8bの他端同士を接続し、第1及び第2の整流素子8
a,8bの各他端と第1及び第2の出力用FET9a,
9bのゲートの間に、前記発光ダイオード2の光信号の
発生時に導通する半導体素子(第2の制御用トランジス
タ5)と第3の整流素子8cの直列回路を接続し、第1
乃至第3の整流素子8a〜8cは前記光起電力による電
流を阻止する方向となるように接続され、少なくとも第
3の整流素子8cは遮光されていることを特徴とするも
のである。
【0009】なお、図1〜図3の回路では、発光ダイオ
ード2の光信号の発生時に導通する半導体素子として、
バイアス抵抗7の両端電圧により導通状態にバイアスさ
れる第2の制御用トランジスタ5を使用しているが、発
光ダイオード2の光信号を受光して導通状態となるフォ
トトランジスタで置き換えても構わない。
ード2の光信号の発生時に導通する半導体素子として、
バイアス抵抗7の両端電圧により導通状態にバイアスさ
れる第2の制御用トランジスタ5を使用しているが、発
光ダイオード2の光信号を受光して導通状態となるフォ
トトランジスタで置き換えても構わない。
【0010】
【作用】本発明では、図1〜図3に示すように、従来の
逆流阻止用のダイオード8aと直列的に、遮光されたダ
イオード8cを挿入したものであるから、半導体リレー
の負荷側の耐圧は、従来のダイオード8aに分担させ
て、出力用FET8aのゲート・ソース間電圧低下の原
因となる光電流は、新たに挿入したダイオード8cで防
止することにより、高耐圧を維持しながら、ダイオード
8aの逆方向電流を阻止することができるものである。
なお、出力用FET9bとダイオード8bについても同
様であり、ダイオード8cの挿入により、ダイオード8
bの逆方向電流を阻止することができる。
逆流阻止用のダイオード8aと直列的に、遮光されたダ
イオード8cを挿入したものであるから、半導体リレー
の負荷側の耐圧は、従来のダイオード8aに分担させ
て、出力用FET8aのゲート・ソース間電圧低下の原
因となる光電流は、新たに挿入したダイオード8cで防
止することにより、高耐圧を維持しながら、ダイオード
8aの逆方向電流を阻止することができるものである。
なお、出力用FET9bとダイオード8bについても同
様であり、ダイオード8cの挿入により、ダイオード8
bの逆方向電流を阻止することができる。
【0011】
【実施例】図1は本発明の一実施例の回路図である。以
下、その回路構成について説明する。一対の入力端子1
a,1b間には、発光ダイオード2が接続されている。
発光ダイオード2には、フォトダイオードアレイ3が光
結合されている。フォトダイオードアレイ3は、その光
起電力が抵抗7を介して第1及び第2の出力用FET9
a,9bのゲート・ソース間に印加されるように接続さ
れている。第1及び第2の出力用FET9a,9bはソ
ースが共通となるように逆直列接続されている。第1の
出力用FET9aのドレインは出力端子10aに接続さ
れ、第2の出力用FET9bのドレインは出力端子10
cに接続されている。また、第1及び第2の出力用FE
T9a,9bの各ソースは出力端子10bに接続されて
いる。出力用FET9a,9bのゲート及びソースに
は、デプリーション型のMOSFETよりなる第1の制
御用トランジスタ4のソース及びドレインがそれぞれ接
続されており、この制御用トランジスタ4のゲート・ソ
ース間は抵抗7の両端に接続されている。また、第1の
出力用FET9aのドレイン・ゲート間には、出力用F
ET9aのターンオン高速化のために、ダイオード8
a,8cと抵抗6及び第2の制御用トランジスタ5の直
列回路が接続されている。同様に、第2の出力用FET
9bのドレイン・ゲート間には、出力用FET9bのタ
ーンオン高速化のために、ダイオード8b,8cと抵抗
6及び第2の制御用トランジスタ5の直列回路が接続さ
れている。なお、ダイオード8cは遮光されており、フ
ォトダイオードアレイ3が光信号を発生しても、ダイオ
ード8cに光電流が生じることはない。
下、その回路構成について説明する。一対の入力端子1
a,1b間には、発光ダイオード2が接続されている。
発光ダイオード2には、フォトダイオードアレイ3が光
結合されている。フォトダイオードアレイ3は、その光
起電力が抵抗7を介して第1及び第2の出力用FET9
a,9bのゲート・ソース間に印加されるように接続さ
れている。第1及び第2の出力用FET9a,9bはソ
ースが共通となるように逆直列接続されている。第1の
出力用FET9aのドレインは出力端子10aに接続さ
れ、第2の出力用FET9bのドレインは出力端子10
cに接続されている。また、第1及び第2の出力用FE
T9a,9bの各ソースは出力端子10bに接続されて
いる。出力用FET9a,9bのゲート及びソースに
は、デプリーション型のMOSFETよりなる第1の制
御用トランジスタ4のソース及びドレインがそれぞれ接
続されており、この制御用トランジスタ4のゲート・ソ
ース間は抵抗7の両端に接続されている。また、第1の
出力用FET9aのドレイン・ゲート間には、出力用F
ET9aのターンオン高速化のために、ダイオード8
a,8cと抵抗6及び第2の制御用トランジスタ5の直
列回路が接続されている。同様に、第2の出力用FET
9bのドレイン・ゲート間には、出力用FET9bのタ
ーンオン高速化のために、ダイオード8b,8cと抵抗
6及び第2の制御用トランジスタ5の直列回路が接続さ
れている。なお、ダイオード8cは遮光されており、フ
ォトダイオードアレイ3が光信号を発生しても、ダイオ
ード8cに光電流が生じることはない。
【0012】以下、図1に示す回路の動作について説明
する。入力端子1a,1b間に入力信号が印加される
と、発光ダイオード2が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ3は光起電力を
発生し、抵抗7とデプリーション型のMOSFETより
なる第1の制御用トランジスタ4を介して光電流が流れ
て、抵抗7の両端に電圧が発生する。この電圧により、
第1の制御用トランジスタ4が高抵抗状態にバイアスさ
れるので、出力用FET9a,9bのゲート・ソース間
にはフォトダイオードアレイ3の光電流が流れ込み、出
力用FET9a,9bのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のMOSFETよ
りなる第2の制御用トランジスタ5は、抵抗7の両端に
生じた電圧により導通状態となる。今、出力用FET8
aのドレインがソースに対して高電位となるような電圧
が出力端子10a,10b間に印加されているものとす
ると、第2の制御用トランジスタ5が導通状態となるこ
とにより、高電位側の出力端子10aからダイオード8
a、遮光されたダイオード8c、抵抗6及び第2の制御
用トランジスタ5、出力用FET9aのゲート・ソース
間容量を介して、低電位側の出力端子10bに電流が流
れて、出力用FET9aのゲート・ソース間容量が充電
される。ここで、出力用FET9aがNチャンネルのエ
ンハンスメントモードのMOSFETである場合には、
出力用FET9aのゲート・ソース間電圧が所定のスレ
ショルド電圧を越えると、出力用FET9aのドレイン
・ソース間が導通状態となり、出力端子10a,10b
間は導通状態となる。
する。入力端子1a,1b間に入力信号が印加される
と、発光ダイオード2が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ3は光起電力を
発生し、抵抗7とデプリーション型のMOSFETより
なる第1の制御用トランジスタ4を介して光電流が流れ
て、抵抗7の両端に電圧が発生する。この電圧により、
第1の制御用トランジスタ4が高抵抗状態にバイアスさ
れるので、出力用FET9a,9bのゲート・ソース間
にはフォトダイオードアレイ3の光電流が流れ込み、出
力用FET9a,9bのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のMOSFETよ
りなる第2の制御用トランジスタ5は、抵抗7の両端に
生じた電圧により導通状態となる。今、出力用FET8
aのドレインがソースに対して高電位となるような電圧
が出力端子10a,10b間に印加されているものとす
ると、第2の制御用トランジスタ5が導通状態となるこ
とにより、高電位側の出力端子10aからダイオード8
a、遮光されたダイオード8c、抵抗6及び第2の制御
用トランジスタ5、出力用FET9aのゲート・ソース
間容量を介して、低電位側の出力端子10bに電流が流
れて、出力用FET9aのゲート・ソース間容量が充電
される。ここで、出力用FET9aがNチャンネルのエ
ンハンスメントモードのMOSFETである場合には、
出力用FET9aのゲート・ソース間電圧が所定のスレ
ショルド電圧を越えると、出力用FET9aのドレイン
・ソース間が導通状態となり、出力端子10a,10b
間は導通状態となる。
【0013】出力用FET9aが完全にオン状態となっ
た後は、そのドレイン・ソース間電圧がほぼゼロになる
ので、フォトダイオードアレイ3からの電流が、第2の
制御用トランジスタ5としてのMOSFETのドレイン
・ソース間の逆並列ダイオードを介して出力用FET9
aのドレイン・ソース間に流れようとするが、この経路
には負荷側の耐圧を分担するダイオード8aと、遮光さ
れたダイオード8cが接続されているので、逆方向の電
流は流れない。したがって、出力用FET9aのゲート
・ソース間電圧が下がることはない。
た後は、そのドレイン・ソース間電圧がほぼゼロになる
ので、フォトダイオードアレイ3からの電流が、第2の
制御用トランジスタ5としてのMOSFETのドレイン
・ソース間の逆並列ダイオードを介して出力用FET9
aのドレイン・ソース間に流れようとするが、この経路
には負荷側の耐圧を分担するダイオード8aと、遮光さ
れたダイオード8cが接続されているので、逆方向の電
流は流れない。したがって、出力用FET9aのゲート
・ソース間電圧が下がることはない。
【0014】次に、入力端子1a,1b間の入力信号が
遮断されると、発光ダイオード2の光信号は消失する。
これにより、フォトダイオードアレイ3は光起電力の発
生を停止し、抵抗7の両端電圧が消失するので、第1の
制御用トランジスタ4は短絡状態となり、第2の制御用
トランジスタ5は開放状態となるので、出力用FET9
aのゲート・ソース間の蓄積電荷は第1の制御用トラン
ジスタ4を介して放電され、出力用FET9aはオフ状
態となる。
遮断されると、発光ダイオード2の光信号は消失する。
これにより、フォトダイオードアレイ3は光起電力の発
生を停止し、抵抗7の両端電圧が消失するので、第1の
制御用トランジスタ4は短絡状態となり、第2の制御用
トランジスタ5は開放状態となるので、出力用FET9
aのゲート・ソース間の蓄積電荷は第1の制御用トラン
ジスタ4を介して放電され、出力用FET9aはオフ状
態となる。
【0015】以上の説明では、第1の出力用FET9a
のドレインがソースに対して高電位となるような電圧が
出力端子10a,10b間に印加されている場合につい
て説明したが、第2の出力用FET9bのドレインがソ
ースに対して高電位となるような電圧が出力端子10
b,10c間に印加されている場合の動作も上記と全く
同様である。通常、図4に示すリレー回路は、出力端子
10a,10c間に交流電圧を印加された状態で使用さ
れる。第1及び第2の出力用FET9a,9bは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第1及び第2の出力用FET9a,9bが導通状態
になると、出力端子10a,10c間には双方向に電流
を流すことができるものである。
のドレインがソースに対して高電位となるような電圧が
出力端子10a,10b間に印加されている場合につい
て説明したが、第2の出力用FET9bのドレインがソ
ースに対して高電位となるような電圧が出力端子10
b,10c間に印加されている場合の動作も上記と全く
同様である。通常、図4に示すリレー回路は、出力端子
10a,10c間に交流電圧を印加された状態で使用さ
れる。第1及び第2の出力用FET9a,9bは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第1及び第2の出力用FET9a,9bが導通状態
になると、出力端子10a,10c間には双方向に電流
を流すことができるものである。
【0016】図2は本発明の他の実施例を示しており、
この実施例では、図1の実施例において、ダイオード8
cと抵抗6の配置を逆にしたものである。また、図3は
本発明のさらに他の実施例を示しており、この実施例で
は、図2の実施例において、第2の制御用トランジスタ
5のドレインと抵抗6の間に接続されたダイオード8c
を、第2の制御用トランジスタ5のソースと出力用FE
T9a,9bのゲートの間に配置したものである。いず
れの実施例においても、図1の実施例と同様の効果が得
られる。
この実施例では、図1の実施例において、ダイオード8
cと抵抗6の配置を逆にしたものである。また、図3は
本発明のさらに他の実施例を示しており、この実施例で
は、図2の実施例において、第2の制御用トランジスタ
5のドレインと抵抗6の間に接続されたダイオード8c
を、第2の制御用トランジスタ5のソースと出力用FE
T9a,9bのゲートの間に配置したものである。いず
れの実施例においても、図1の実施例と同様の効果が得
られる。
【0017】
【発明の効果】本発明によれば、ゲート同士・ソース同
士を接続された第1及び第2の出力用FETのゲート・
ソース間を、発光ダイオードからの光信号の発生時にフ
ォトダイオードアレイに発生する光起電力により充電す
る半導体リレー回路において、第1及び第2の出力用F
ETのドレインに第1及び第2の整流素子の一端をそれ
ぞれ接続し、第1及び第2の整流素子の他端同士を接続
し、第1及び第2の整流素子の各他端と第1及び第2の
出力用FETのゲートの間に、前記発光ダイオードの光
信号の発生時に導通する半導体素子と第3の整流素子の
直列回路を接続し、第1乃至第3の整流素子は前記光起
電力による電流を阻止する方向となるように接続され、
少なくとも第3の整流素子は遮光されるようにしたか
ら、発光ダイオードからの光信号が強くなったとして
も、遮光は完全に行えるので、出力用FETのゲート・
ソース間電圧の低下を招くことはなく、また、遮光され
ている第3の整流素子と第1又は第2の整流素子を直列
接続しているので、遮光されている整流素子の耐圧が低
くてもこれに直列接続された整流素子が高耐圧であれ
ば、全体として高耐圧とすることができ、さらに、遮光
されている第3の整流素子は、第1及び第2の出力用F
ETについて兼用できるので、高耐圧で且つオン抵抗の
低い半導体リレー回路を簡単な構成で実現できるという
効果がある。
士を接続された第1及び第2の出力用FETのゲート・
ソース間を、発光ダイオードからの光信号の発生時にフ
ォトダイオードアレイに発生する光起電力により充電す
る半導体リレー回路において、第1及び第2の出力用F
ETのドレインに第1及び第2の整流素子の一端をそれ
ぞれ接続し、第1及び第2の整流素子の他端同士を接続
し、第1及び第2の整流素子の各他端と第1及び第2の
出力用FETのゲートの間に、前記発光ダイオードの光
信号の発生時に導通する半導体素子と第3の整流素子の
直列回路を接続し、第1乃至第3の整流素子は前記光起
電力による電流を阻止する方向となるように接続され、
少なくとも第3の整流素子は遮光されるようにしたか
ら、発光ダイオードからの光信号が強くなったとして
も、遮光は完全に行えるので、出力用FETのゲート・
ソース間電圧の低下を招くことはなく、また、遮光され
ている第3の整流素子と第1又は第2の整流素子を直列
接続しているので、遮光されている整流素子の耐圧が低
くてもこれに直列接続された整流素子が高耐圧であれ
ば、全体として高耐圧とすることができ、さらに、遮光
されている第3の整流素子は、第1及び第2の出力用F
ETについて兼用できるので、高耐圧で且つオン抵抗の
低い半導体リレー回路を簡単な構成で実現できるという
効果がある。
【図1】本発明の一実施例の回路図である。
【図2】本発明の他の実施例の回路図である。
【図3】本発明のさらに他の実施例の回路図である。
【図4】従来例の回路図である。
【図5】従来の遮光構造を示す断面図である。
【図6】従来の他の遮光構造を示す断面図である。
【図7】従来のさらに他の遮光構造を示す断面図であ
る。
る。
1a,1b 入力端子 2 発光ダイオード 3 フォトダイオードアレイ 4 第1の制御用トランジスタ 5 第2の制御用トランジスタ 6 抵抗 7 抵抗 8a,8b ダイオード 8c 遮光されたダイオード 9a,9b 出力用FET 10a 出力端子 10b 出力端子 10c 出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−88419(JP,A) 特開 昭57−27078(JP,A) 特開 昭63−254736(JP,A) 特開 昭63−299372(JP,A) 特開 平3−209881(JP,A)
Claims (1)
- 【請求項1】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置されたフォトダイオードアレイと、ゲート同
士・ソース同士を接続され、フォトダイオードアレイの
光起電力をゲート・ソース間に印加されてドレイン・ソ
ース間の導通状態と非導通状態が切り替わる第1及び第
2の出力用FETと、各出力用FETのゲート・ソース
間の放電経路を構成する制御回路とを備え、第1及び第
2の出力用FETのドレインに第1及び第2の整流素子
の一端をそれぞれ接続し、第1及び第2の整流素子の他
端同士を接続し、第1及び第2の整流素子の各他端と第
1及び第2の出力用FETのゲートの間に、前記発光ダ
イオードの光信号の発生時に導通する半導体素子と第3
の整流素子の直列回路を接続し、第1乃至第3の整流素
子は前記光起電力による電流を阻止する方向となるよう
に接続され、少なくとも第3の整流素子は遮光されてい
ることを特徴とする半導体リレー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32912391A JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32912391A JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05167412A JPH05167412A (ja) | 1993-07-02 |
JP2698723B2 true JP2698723B2 (ja) | 1998-01-19 |
Family
ID=18217879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32912391A Expired - Fee Related JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2698723B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0879041A (ja) * | 1994-08-31 | 1996-03-22 | Oki Electric Ind Co Ltd | 光半導体リレーとこれを用いたコントローラ、電力供給装置及び端末装置切換装置 |
JP2017199769A (ja) * | 2016-04-26 | 2017-11-02 | パナソニックIpマネジメント株式会社 | 可変コンデンサ |
DK3382082T3 (da) | 2017-03-31 | 2019-10-21 | Reifenhaeuser Masch | Indretning til fremstilling af filterduge af endeløse filamenter |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727078A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Semiconductor device having light receiving element |
JPS63254736A (ja) * | 1987-04-10 | 1988-10-21 | Matsushita Electronics Corp | 光半導体装置 |
JPS63299372A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 電界効果トランジスタ |
JP2818611B2 (ja) * | 1989-03-15 | 1998-10-30 | 松下電工株式会社 | 半導体リレー回路 |
JPH03209881A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 光検出スイッチ素子 |
-
1991
- 1991-12-12 JP JP32912391A patent/JP2698723B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05167412A (ja) | 1993-07-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |