JPH10125802A - 保護素子を含む半導体回路装置 - Google Patents
保護素子を含む半導体回路装置Info
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- JPH10125802A JPH10125802A JP8295629A JP29562996A JPH10125802A JP H10125802 A JPH10125802 A JP H10125802A JP 8295629 A JP8295629 A JP 8295629A JP 29562996 A JP29562996 A JP 29562996A JP H10125802 A JPH10125802 A JP H10125802A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳインバータに急しゅんな立上りを有
する逆方向電圧が印加されると、ＭＯＳ型ＦＥＴの酸化
膜が破壊した。 【解決手段】 Ｐチャネル型ＦＥＴ３とＮチャネル型Ｆ
ＥＴ４とから成るＣＭＯＳインバータの第１及び第２の
電源端子１、２間に保護用ＦＥＴ９を接続する。この保
護用ＦＥＴ９のドレイン電極を第１の電源端子１に接続
し、ソース電極を第２の電源端子２に接続し、ゲート電
極をソース電極に接続する。保護用ＦＥＴ９のチャネル
長をＣＭＯＳインバータのＦＥＴ３、４のチャネル長よ
りも短く設定する。第２の電源端子２に正の異常電圧が
印加されると、保護用ＦＥＴ９のソース・ドレイン間が
パンチスルーで短絡される。この結果、ＣＭＯＳインバ
ータの両端子間の電圧が抑制される。
する逆方向電圧が印加されると、ＭＯＳ型ＦＥＴの酸化
膜が破壊した。 【解決手段】 Ｐチャネル型ＦＥＴ３とＮチャネル型Ｆ
ＥＴ４とから成るＣＭＯＳインバータの第１及び第２の
電源端子１、２間に保護用ＦＥＴ９を接続する。この保
護用ＦＥＴ９のドレイン電極を第１の電源端子１に接続
し、ソース電極を第２の電源端子２に接続し、ゲート電
極をソース電極に接続する。保護用ＦＥＴ９のチャネル
長をＣＭＯＳインバータのＦＥＴ３、４のチャネル長よ
りも短く設定する。第２の電源端子２に正の異常電圧が
印加されると、保護用ＦＥＴ９のソース・ドレイン間が
パンチスルーで短絡される。この結果、ＣＭＯＳインバ
ータの両端子間の電圧が抑制される。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯ
Ｓ）ＩＣの保護に好適な保護素子を含む半導体回路装置
に関する。
Ｓ）ＩＣの保護に好適な保護素子を含む半導体回路装置
に関する。
【０００２】
【従来の技術】ＣＭＯＳ−ＩＣの半導体回路装置は図１
に示すように第１の電源端子１と第２の電源端子（グラ
ンド端子）２との間にＰチャネルエンハンスメント型Ｍ
ＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）３と
Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ４とを接続
することによって構成されている。なお、Ｐチャネル型
ＦＥＴ３のソースは第１の電源端子１に接続され、ドレ
インは出力端子５に接続され、ゲートが入力端子６に接
続されている。また、Ｎチャネル型ＦＥＴ４のソースは
第２の電源端子２に接続され、ドレインは出力端子５に
接続され、ゲートは入力端子６に接続されている。ま
た、入力端子６にはＦＥＴＱ1 、Ｑ2 から成る入力段回
路が設けられ、これはＦＥＴ３、４と一体に集積化され
ている。
に示すように第１の電源端子１と第２の電源端子（グラ
ンド端子）２との間にＰチャネルエンハンスメント型Ｍ
ＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）３と
Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ４とを接続
することによって構成されている。なお、Ｐチャネル型
ＦＥＴ３のソースは第１の電源端子１に接続され、ドレ
インは出力端子５に接続され、ゲートが入力端子６に接
続されている。また、Ｎチャネル型ＦＥＴ４のソースは
第２の電源端子２に接続され、ドレインは出力端子５に
接続され、ゲートは入力端子６に接続されている。ま
た、入力端子６にはＦＥＴＱ1 、Ｑ2 から成る入力段回
路が設けられ、これはＦＥＴ３、４と一体に集積化され
ている。
【０００３】図１の回路はＣＭＯＳインバータと呼ばれ
る回路であるので、入力端子６に第１の電源端子１の電
圧＋Ｅと同一の入力電圧（高レベル電圧）を印加する
と、Ｐチャネル型ＦＥＴ３にはチャネルが形成されず、
これはオフになり、Ｎチャネル型ＦＥＴ４はオンにな
る。この結果、出力端子５はＮチャネル型ＦＥＴ４を介
してグランドの第２の電源端子２に接続され、出力端子
５の電位は第２の出力端子２と同一のグランド即ち０Ｖ
になる。逆に、入力端子６が０Ｖ（低レベル電圧）の時
には、Ｐチャネル型ＦＥＴ３がオン、Ｎチャネル型ＦＥ
Ｔ４がオフになるので、出力端子５は第１の電源端子１
の電圧＋Ｅと同一の高レベルになる。
る回路であるので、入力端子６に第１の電源端子１の電
圧＋Ｅと同一の入力電圧（高レベル電圧）を印加する
と、Ｐチャネル型ＦＥＴ３にはチャネルが形成されず、
これはオフになり、Ｎチャネル型ＦＥＴ４はオンにな
る。この結果、出力端子５はＮチャネル型ＦＥＴ４を介
してグランドの第２の電源端子２に接続され、出力端子
５の電位は第２の出力端子２と同一のグランド即ち０Ｖ
になる。逆に、入力端子６が０Ｖ（低レベル電圧）の時
には、Ｐチャネル型ＦＥＴ３がオン、Ｎチャネル型ＦＥ
Ｔ４がオフになるので、出力端子５は第１の電源端子１
の電圧＋Ｅと同一の高レベルになる。
【０００４】ところで、静電気等によって第２の電源端
子２に第１の電源端子１よりも高い電圧が印加される
と、Ｐチャネル型ＦＥＴ３及びＮチャネル型ＦＥＴ４は
入力端子６の変化に拘らずオフに保たれる。しかし、電
源端子１、２間に印加される逆方向の電圧が高い場合に
はＰチャネル型ＦＥＴ３及びＮチャネル型ＦＥＴ４のゲ
ート酸化膜が絶縁破壊される。これを防止するために図
１の従来のＣＭＯＳインバータでは、第１及び第２の電
源端子１、２間に保護ダイオード７が接続されている。
従って、電源端子１、２間に逆方向の電圧が印加される
と、ダイオード７が導通し、この順方向電圧によって電
源端子１、２間の電圧がクランプされ、ＦＥＴ３、４の
ゲート酸化膜の破壊が防止される。
子２に第１の電源端子１よりも高い電圧が印加される
と、Ｐチャネル型ＦＥＴ３及びＮチャネル型ＦＥＴ４は
入力端子６の変化に拘らずオフに保たれる。しかし、電
源端子１、２間に印加される逆方向の電圧が高い場合に
はＰチャネル型ＦＥＴ３及びＮチャネル型ＦＥＴ４のゲ
ート酸化膜が絶縁破壊される。これを防止するために図
１の従来のＣＭＯＳインバータでは、第１及び第２の電
源端子１、２間に保護ダイオード７が接続されている。
従って、電源端子１、２間に逆方向の電圧が印加される
と、ダイオード７が導通し、この順方向電圧によって電
源端子１、２間の電圧がクランプされ、ＦＥＴ３、４の
ゲート酸化膜の破壊が防止される。
【０００５】
【発明が解決しようとする課題】しかしながら、電源端
子１、２間に急激に立上るパルス状の波形の逆方向電圧
が印加されると、保護ダイオード７のクランプ効果によ
ってＦＥＴ３、４のゲート酸化膜を保護することができ
ない場合が生じる。この理由は必ずしも明らかでない
が、急しゅんな波形の電圧が印加された場合には保護ダ
イオード７が導通する前にＦＥＴ３、４に急しゅんな波
形の電圧が印加されるためと考えられる。
子１、２間に急激に立上るパルス状の波形の逆方向電圧
が印加されると、保護ダイオード７のクランプ効果によ
ってＦＥＴ３、４のゲート酸化膜を保護することができ
ない場合が生じる。この理由は必ずしも明らかでない
が、急しゅんな波形の電圧が印加された場合には保護ダ
イオード７が導通する前にＦＥＴ３、４に急しゅんな波
形の電圧が印加されるためと考えられる。
【０００６】そこで、本発明は、急しゅんに変化する逆
方向電圧が絶縁ゲート型ＦＥＴに印加されても、このＦ
ＥＴを保護することができる半導体回路装置を提供する
ことを目的とする。
方向電圧が絶縁ゲート型ＦＥＴに印加されても、このＦ
ＥＴを保護することができる半導体回路装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、第１の電源端子と正常
時に前記第１の電源端子よりも低い電位とされる第２の
電源端子との間に少なくとも１つの主回路用絶縁ゲート
型電界効果トランジスタを含む主回路が接続された半導
体回路装置において、前記第１及び第２の電源端子間に
保護用絶縁ゲート型電界効果トランジスタが接続され、
前記保護用絶縁ゲート型電界効果トランジスタは、Ｐ型
半導体領域と、このＰ型半導体領域の中にチャネル長に
相当する間隔を有して配置された第１及び第２のＮ型半
導体領域と、前記第１及び第２のＮ型半導体領域に接続
された第１及び第２の電極と、前記Ｐ型半導体領域の前
記第１及び第２のＮ型半導体領域の相互間部分の上に絶
縁膜を介して配置されたゲート電極とを有するＮチャネ
ル型電界効果トランジスタであり、前記第１の電極は前
記第１の電源端子に接続され、前記第２の電極は前記第
２の電源端子に接続され、前記ゲート電極は前記第２の
電極に接続され、前記保護用絶縁ゲート型電界効果トラ
ンジスタのチャネル長が前記主回路用絶縁ゲート型電界
効果トランジスタのチャネル長よりも短く設定されてい
ることを特徴とする半導体回路装置に係わるものであ
る。なお、請求項２に示すように、請求項１のＮチャン
ネルの保護用絶縁ゲ−ト型電界効果トランジスタをＰチ
ャンネル型に変形することができる。なお、請求項３に
示すように保護用ＦＥＴのチャネル幅を主回路用ＦＥＴ
のチャネル幅よりも広くすることが望ましい。また、請
求項４に示すように保護ダイオードを接続することが望
ましい。また、請求項５及び６に示すように保護ダイオ
ードを保護用ＦＥＴに内蔵させた構成にすることが望ま
しい。また、請求項７に示すように主回路をＣＭＯＳイ
ンバータ構成にすることができる。
目的を達成するための本発明は、第１の電源端子と正常
時に前記第１の電源端子よりも低い電位とされる第２の
電源端子との間に少なくとも１つの主回路用絶縁ゲート
型電界効果トランジスタを含む主回路が接続された半導
体回路装置において、前記第１及び第２の電源端子間に
保護用絶縁ゲート型電界効果トランジスタが接続され、
前記保護用絶縁ゲート型電界効果トランジスタは、Ｐ型
半導体領域と、このＰ型半導体領域の中にチャネル長に
相当する間隔を有して配置された第１及び第２のＮ型半
導体領域と、前記第１及び第２のＮ型半導体領域に接続
された第１及び第２の電極と、前記Ｐ型半導体領域の前
記第１及び第２のＮ型半導体領域の相互間部分の上に絶
縁膜を介して配置されたゲート電極とを有するＮチャネ
ル型電界効果トランジスタであり、前記第１の電極は前
記第１の電源端子に接続され、前記第２の電極は前記第
２の電源端子に接続され、前記ゲート電極は前記第２の
電極に接続され、前記保護用絶縁ゲート型電界効果トラ
ンジスタのチャネル長が前記主回路用絶縁ゲート型電界
効果トランジスタのチャネル長よりも短く設定されてい
ることを特徴とする半導体回路装置に係わるものであ
る。なお、請求項２に示すように、請求項１のＮチャン
ネルの保護用絶縁ゲ−ト型電界効果トランジスタをＰチ
ャンネル型に変形することができる。なお、請求項３に
示すように保護用ＦＥＴのチャネル幅を主回路用ＦＥＴ
のチャネル幅よりも広くすることが望ましい。また、請
求項４に示すように保護ダイオードを接続することが望
ましい。また、請求項５及び６に示すように保護ダイオ
ードを保護用ＦＥＴに内蔵させた構成にすることが望ま
しい。また、請求項７に示すように主回路をＣＭＯＳイ
ンバータ構成にすることができる。
【０００８】
【発明の作用及び効果】各請求項の発明によれば、チャ
ネル長の短い保護用絶縁ゲート型ＦＥＴを第１及び第２
の電源端子間に接続するので、逆方向の急しゅんな立上
りを有する電圧が印加された時に保護用ＦＥＴの第１及
び第２のＮ型半導体領域（ドレイン・ソース）間がパン
チスルーによって短絡され、異常電圧低減効果が生じ、
主回路用絶縁ゲート型ＦＥＴの破壊が防止される。
ネル長の短い保護用絶縁ゲート型ＦＥＴを第１及び第２
の電源端子間に接続するので、逆方向の急しゅんな立上
りを有する電圧が印加された時に保護用ＦＥＴの第１及
び第２のＮ型半導体領域（ドレイン・ソース）間がパン
チスルーによって短絡され、異常電圧低減効果が生じ、
主回路用絶縁ゲート型ＦＥＴの破壊が防止される。
【０００９】
【第１の実施例】次に、図２〜図４を参照して本発明の
第１の実施例に係わる保護素子及びこれを含む半導体回
路装置を説明する。図２は本実施例に従う集積回路構成
の半導体回路装置の回路図である。この図２の回路は、
図１と同様に第１及び第２の電源端子１、２間に接続さ
れたＰチャネルエンハンスメント型ＭＯＳＦＥＴ３とＮ
チャネルエンハンスメント型ＭＯＳＦＥＴ４とを有す
る。ＦＥＴ３、４のソースは第１及び第２の電源端子
１、２に接続され、これ等のドレインは出力端子５にそ
れぞれ接続され、これ等のゲートは入力端子６に接続さ
れている。なお、入力端子６にはＦＥＴＱ1 、Ｑ2 から
成る入力段回路が接続されている。
第１の実施例に係わる保護素子及びこれを含む半導体回
路装置を説明する。図２は本実施例に従う集積回路構成
の半導体回路装置の回路図である。この図２の回路は、
図１と同様に第１及び第２の電源端子１、２間に接続さ
れたＰチャネルエンハンスメント型ＭＯＳＦＥＴ３とＮ
チャネルエンハンスメント型ＭＯＳＦＥＴ４とを有す
る。ＦＥＴ３、４のソースは第１及び第２の電源端子
１、２に接続され、これ等のドレインは出力端子５にそ
れぞれ接続され、これ等のゲートは入力端子６に接続さ
れている。なお、入力端子６にはＦＥＴＱ1 、Ｑ2 から
成る入力段回路が接続されている。
【００１０】保護素子８は、Ｎチャネルエンハンスメン
ト型ＭＯＳＦＥＴ（以下保護用ＦＥＴと言う）９と保護
ダイオード１０とから成り、第１及び第２の電源端子
１、２間に接続されている。保護用ＦＥＴ９のドレイン
（第１の電極）は第１の電源端子１に接続され、このソ
ース（第２の電極）は第２の電源端子２に接続され、こ
のゲートはソース（第２の電極）に接続されている。即
ちこの保護用ＦＥＴ９はゲートとソースとを短絡した構
造を有する。保護ダイオード１０は保護用ＦＥＴ９のソ
ース・ドレイン間に並列に接続されている。
ト型ＭＯＳＦＥＴ（以下保護用ＦＥＴと言う）９と保護
ダイオード１０とから成り、第１及び第２の電源端子
１、２間に接続されている。保護用ＦＥＴ９のドレイン
（第１の電極）は第１の電源端子１に接続され、このソ
ース（第２の電極）は第２の電源端子２に接続され、こ
のゲートはソース（第２の電極）に接続されている。即
ちこの保護用ＦＥＴ９はゲートとソースとを短絡した構
造を有する。保護ダイオード１０は保護用ＦＥＴ９のソ
ース・ドレイン間に並列に接続されている。
【００１１】保護用ＦＥＴ９のドレイン・ソース間の間
隔即ちチャネル長はＣＭＯＳインバータのＦＥＴ３、４
のドレイン・ソース間の間隔即ちチャネル長以下に設定
され、また保護用ＦＥＴ９のチャネル幅はＣＭＯＳイン
バータのＦＥＴ３、４のチヤネル幅以上に設定されてい
る。
隔即ちチャネル長はＣＭＯＳインバータのＦＥＴ３、４
のドレイン・ソース間の間隔即ちチャネル長以下に設定
され、また保護用ＦＥＴ９のチャネル幅はＣＭＯＳイン
バータのＦＥＴ３、４のチヤネル幅以上に設定されてい
る。
【００１２】図３は図２の半導体回路装置の一部の集積
化構造を原理的に示し、図４は図３の半導体基板の表面
における各半導体領域の配置を示す。図３の半導体回路
装置の共通のシリコン半導体基板１１の中にＰチャネル
ＦＥＴ３、ＮチャネルＦＥＴ４及び保護素子８のための
各半導体領域が設けられている。半導体基板１１は各素
子共通のＰ型基板領域１２とこの基板領域１２の上にエ
ピタキシャル成長で形成された各素子共通のＮ- 型半導
体領域１３とを有する。
化構造を原理的に示し、図４は図３の半導体基板の表面
における各半導体領域の配置を示す。図３の半導体回路
装置の共通のシリコン半導体基板１１の中にＰチャネル
ＦＥＴ３、ＮチャネルＦＥＴ４及び保護素子８のための
各半導体領域が設けられている。半導体基板１１は各素
子共通のＰ型基板領域１２とこの基板領域１２の上にエ
ピタキシャル成長で形成された各素子共通のＮ- 型半導
体領域１３とを有する。
【００１３】ＰチャネルＦＥＴ３を構成するためにＮ-
型半導体領域１３の中にＰ+ 型半導体領域から成るソー
ス領域１４及びドレイン領域１５が相互に所定間隔即ち
所定のチャネル長Ｌ1 を有して対向配置されている。ま
た、内蔵ダイオードを得るためにＰ+ 型のソース領域１
４に隣接してＮ+ 型半導体領域１６が設けられている。
なお、Ｎ+ 型半導体領域１６はＰ+ 型のソース領域１４
を基準にしてＰ+ 型のドレイン領域１５とは反対側に配
置され、Ｎ- 型半導体領域１３よりも高い不純物濃度を
有する。ソース電極１７はシリコン酸化膜から成る絶縁
膜１８の開口を介してＰ+ 型ソース領域１４と内蔵ダイ
オード用Ｎ+ 型半導体領域１６とに接続されている。ド
レイン電極１９はＰ+ 型ドレイン領域１５に接続されて
いる。Ｐチャネルを得るためにＰ+ 型のソース領域１４
とドレイン領域１５との間においてＮ- 型半導体領域１
３が基板１１の表面に露出し、この上に絶縁膜２０を介
してゲート電極２１が設けられている。
型半導体領域１３の中にＰ+ 型半導体領域から成るソー
ス領域１４及びドレイン領域１５が相互に所定間隔即ち
所定のチャネル長Ｌ1 を有して対向配置されている。ま
た、内蔵ダイオードを得るためにＰ+ 型のソース領域１
４に隣接してＮ+ 型半導体領域１６が設けられている。
なお、Ｎ+ 型半導体領域１６はＰ+ 型のソース領域１４
を基準にしてＰ+ 型のドレイン領域１５とは反対側に配
置され、Ｎ- 型半導体領域１３よりも高い不純物濃度を
有する。ソース電極１７はシリコン酸化膜から成る絶縁
膜１８の開口を介してＰ+ 型ソース領域１４と内蔵ダイ
オード用Ｎ+ 型半導体領域１６とに接続されている。ド
レイン電極１９はＰ+ 型ドレイン領域１５に接続されて
いる。Ｐチャネルを得るためにＰ+ 型のソース領域１４
とドレイン領域１５との間においてＮ- 型半導体領域１
３が基板１１の表面に露出し、この上に絶縁膜２０を介
してゲート電極２１が設けられている。
【００１４】ＮチャネルＦＥＴ４を得るために一般にＰ
ウエルと呼ばれているＰ- 型半導体領域２２が設けら
れ、この中にＮ+ 型のドレイン領域２３及びソース領域
２４と内蔵ダイオード用Ｐ+ 型半導体領域２５が設けら
れている。Ｐ- 型半導体領域２２は基板表面側を除いて
Ｎ- 型半導体領域１３に接している。ドレイン領域２３
及びソース領域２４は基板１１の表面に露出し、これ等
の相互間においてＰ- 型半導体領域２２も基板１１の表
面に露出している。即ち、ドレイン領域２３及びソース
領域２４は所定の間隔即ち所定のチャネル長Ｌ2 を有し
て互いに対向している。内蔵ダイオード用のＰ+ 型半導
体領域２５はＮ+ 型ソース領域２４を基準にしてＮ+ 型
ドレイン領域２３と反対側に配置されている。ドレイン
電極２６はＮ+ 型ドレイン領域２３に接続され、ソース
電極２７はＮ+ 型ソース領域２４及び内蔵ダイオード用
Ｐ+ 型半導体領域２５に接続されている。Ｎチャネルを
得るためにＮ+ 型のドレイン領域２３とソース領域２４
との間において基板表面に露出しているＰ- 型半導体領
域２２の表面上には絶縁膜２８を介してゲート電極２９
が設けられている。
ウエルと呼ばれているＰ- 型半導体領域２２が設けら
れ、この中にＮ+ 型のドレイン領域２３及びソース領域
２４と内蔵ダイオード用Ｐ+ 型半導体領域２５が設けら
れている。Ｐ- 型半導体領域２２は基板表面側を除いて
Ｎ- 型半導体領域１３に接している。ドレイン領域２３
及びソース領域２４は基板１１の表面に露出し、これ等
の相互間においてＰ- 型半導体領域２２も基板１１の表
面に露出している。即ち、ドレイン領域２３及びソース
領域２４は所定の間隔即ち所定のチャネル長Ｌ2 を有し
て互いに対向している。内蔵ダイオード用のＰ+ 型半導
体領域２５はＮ+ 型ソース領域２４を基準にしてＮ+ 型
ドレイン領域２３と反対側に配置されている。ドレイン
電極２６はＮ+ 型ドレイン領域２３に接続され、ソース
電極２７はＮ+ 型ソース領域２４及び内蔵ダイオード用
Ｐ+ 型半導体領域２５に接続されている。Ｎチャネルを
得るためにＮ+ 型のドレイン領域２３とソース領域２４
との間において基板表面に露出しているＰ- 型半導体領
域２２の表面上には絶縁膜２８を介してゲート電極２９
が設けられている。
【００１５】ＰチャネルＦＥＴ３とＮチャネルＦＥＴ４
とでＣＭＯＳインバータを構成するための配線は実際に
は半導体基板１１の絶縁膜１８の上に形成されている
が、図３では接続関係を明確にするために絶縁膜１８か
ら離間して示されている。図２に示すものと同一の第１
の電源端子１はＰチャネルＦＥＴ３のソース電極１７に
配線導体３０で接続されている。第２の電源端子２はＮ
チャネルＦＥＴ４のソース電極２７に配線導体３１で接
続されている。出力端子５は配線導体３２によってＰチ
ャネルＦＥＴ３のＰ+ 型ドレイン領域１５とＮチャネル
型ＦＥＴ４のＮ+型ドレイン領域２３とにそれぞれ接続
されている。入力端子６は配線導体３３によって２つの
ゲート電極２１及び２９にそれぞれ接続されている。な
お、この集積回路にはＣＭＯＳインバータの前段の回路
も一体に設けられているので、入力端子６は機械的に独
立した端子ではなく、電気的な入力端子であって入力信
号ライン又は信号入力手段と呼ぶことのできる部分であ
る。
とでＣＭＯＳインバータを構成するための配線は実際に
は半導体基板１１の絶縁膜１８の上に形成されている
が、図３では接続関係を明確にするために絶縁膜１８か
ら離間して示されている。図２に示すものと同一の第１
の電源端子１はＰチャネルＦＥＴ３のソース電極１７に
配線導体３０で接続されている。第２の電源端子２はＮ
チャネルＦＥＴ４のソース電極２７に配線導体３１で接
続されている。出力端子５は配線導体３２によってＰチ
ャネルＦＥＴ３のＰ+ 型ドレイン領域１５とＮチャネル
型ＦＥＴ４のＮ+型ドレイン領域２３とにそれぞれ接続
されている。入力端子６は配線導体３３によって２つの
ゲート電極２１及び２９にそれぞれ接続されている。な
お、この集積回路にはＣＭＯＳインバータの前段の回路
も一体に設けられているので、入力端子６は機械的に独
立した端子ではなく、電気的な入力端子であって入力信
号ライン又は信号入力手段と呼ぶことのできる部分であ
る。
【００１６】図３の保護素子８の形成領域には、図２に
示した保護用ＦＥＴ９と保護ダイオード１０とを得るた
めに一般にＰウエルと呼ばれるＰ- 型半導体領域３４
と、Ｎ+ 型ドレイン領域（第１のＮ+ 型半導体領域）３
５と、Ｎ+ 型ソース領域（第２のＮ+ 型半導体領域）３
６と、内蔵ダイオード用Ｐ+ 型半導体領域３７とが設け
られている。Ｐ- 型半導体領域３４はこの表面側を除い
てＮ- 型半導体領域１３に接触している。Ｎ+ 型ドレイ
ン領域３５、Ｎ+ 型ソース領域３６及び内蔵ダイオード
用Ｐ+ 型半導体領域３７はこれ等の表面を除いてＰ- 型
半導体領域３４に接している。内蔵ダイオード用Ｐ+ 型
半導体領域３７はＰ- 型半導体領域３４よりも高い不純
物濃度を有し且つＮ+ 型ソース領域３６を基準にしてＮ
+ 型ドレイン領域３５と反対側に配置されている。Ｎ+
型ドレイン領域３５にはドレイン電極（第１の電極）３
８が接続され、Ｎ+ 型ソース領域３６にはソース電極
（第２の電極）３９が接続されている。また、ソース電
極３９はＰ+ 型半導体領域３７にも接続されている。Ｎ
チャネルを得るためにＮ+ 型ドレイン領域３５とＮ+ 型
ソース領域３６との間において基板表面に露出している
Ｐ- 型半導体領域３４の表面上に絶縁膜４０を介してゲ
ート電極４１が設けられている。このゲート電極４１は
配線導体４２によってソース電極３９に接続されてい
る。また、ドレイン電極３８は配線導体４３によって第
１の電源端子１に接続され、ソース電極３９は配線導体
４４によって第２の電源端子２に接続されている。配線
導体４２、４３、４４は実際には周知の技術で絶縁膜１
８の上に形成されているが、図３では各部の接続関係を
明らかにするために絶縁膜１８から離間されている。
示した保護用ＦＥＴ９と保護ダイオード１０とを得るた
めに一般にＰウエルと呼ばれるＰ- 型半導体領域３４
と、Ｎ+ 型ドレイン領域（第１のＮ+ 型半導体領域）３
５と、Ｎ+ 型ソース領域（第２のＮ+ 型半導体領域）３
６と、内蔵ダイオード用Ｐ+ 型半導体領域３７とが設け
られている。Ｐ- 型半導体領域３４はこの表面側を除い
てＮ- 型半導体領域１３に接触している。Ｎ+ 型ドレイ
ン領域３５、Ｎ+ 型ソース領域３６及び内蔵ダイオード
用Ｐ+ 型半導体領域３７はこれ等の表面を除いてＰ- 型
半導体領域３４に接している。内蔵ダイオード用Ｐ+ 型
半導体領域３７はＰ- 型半導体領域３４よりも高い不純
物濃度を有し且つＮ+ 型ソース領域３６を基準にしてＮ
+ 型ドレイン領域３５と反対側に配置されている。Ｎ+
型ドレイン領域３５にはドレイン電極（第１の電極）３
８が接続され、Ｎ+ 型ソース領域３６にはソース電極
（第２の電極）３９が接続されている。また、ソース電
極３９はＰ+ 型半導体領域３７にも接続されている。Ｎ
チャネルを得るためにＮ+ 型ドレイン領域３５とＮ+ 型
ソース領域３６との間において基板表面に露出している
Ｐ- 型半導体領域３４の表面上に絶縁膜４０を介してゲ
ート電極４１が設けられている。このゲート電極４１は
配線導体４２によってソース電極３９に接続されてい
る。また、ドレイン電極３８は配線導体４３によって第
１の電源端子１に接続され、ソース電極３９は配線導体
４４によって第２の電源端子２に接続されている。配線
導体４２、４３、４４は実際には周知の技術で絶縁膜１
８の上に形成されているが、図３では各部の接続関係を
明らかにするために絶縁膜１８から離間されている。
【００１７】２つのＰ- 型半導体領域２２、３４は不純
物拡散で同時に形成されている。Ｐ+ 型ソース領域１
４、Ｐ+ 型ドレイン領域１５、内蔵ダイオード用Ｐ+ 型
半導体領域２５、３７も不純物拡散で同時に形成され、
内蔵ダイオード用Ｎ+ 型半導体領域１６、Ｎ+ 型の２つ
のドレイン領域２３、３５、及びＮ+ 型の２つのソース
領域２４、３６も不純物拡散で同時に形成されている。
物拡散で同時に形成されている。Ｐ+ 型ソース領域１
４、Ｐ+ 型ドレイン領域１５、内蔵ダイオード用Ｐ+ 型
半導体領域２５、３７も不純物拡散で同時に形成され、
内蔵ダイオード用Ｎ+ 型半導体領域１６、Ｎ+ 型の２つ
のドレイン領域２３、３５、及びＮ+ 型の２つのソース
領域２４、３６も不純物拡散で同時に形成されている。
【００１８】図４から明らかなようにＰチャネルＦＥＴ
３のソース領域１４とドレイン領域１５との間隔即ちチ
ャネル長Ｌ1 はＮチャネルＦＥＴ４のドレイン領域２３
とソース領域２４との間隔即ちチャネル長Ｌ2 と実質的
に同一である。しかし、保護用ＦＥＴ９のＮ+ 型ドレイ
ン領域３５とＮ+ 型ソース領域３６との間隔即ちチャネ
ル長Ｌ3 はＰチャネルＦＥＴ３のチャネル長Ｌ1 及びＮ
チャネルＦＥＴ４のチャネル長Ｌ2 よりも短い。また、
ＰチャネルＦＥＴ３のＰ+ 型ソース領域１４及びドレイ
ン領域１５の幅即ちチャネル幅Ｗ1 及びＮチャネルＦＥ
Ｔ４のＮ+ 型ドレイン領域２３及びソース領域２４の幅
即ちチャネル幅Ｗ2 は実質的に同一である。しかし、保
護用ＦＥＴ９のＮ+ 型ドレイン領域３５及びソース領域
３６の幅即ちチャネル幅Ｗ3 はＰチャネルＦＥＴ３のチ
ャネル幅Ｗ1 及びＮチャネルＦＥＴ４のチャネル幅Ｗ2
よりも広い。
３のソース領域１４とドレイン領域１５との間隔即ちチ
ャネル長Ｌ1 はＮチャネルＦＥＴ４のドレイン領域２３
とソース領域２４との間隔即ちチャネル長Ｌ2 と実質的
に同一である。しかし、保護用ＦＥＴ９のＮ+ 型ドレイ
ン領域３５とＮ+ 型ソース領域３６との間隔即ちチャネ
ル長Ｌ3 はＰチャネルＦＥＴ３のチャネル長Ｌ1 及びＮ
チャネルＦＥＴ４のチャネル長Ｌ2 よりも短い。また、
ＰチャネルＦＥＴ３のＰ+ 型ソース領域１４及びドレイ
ン領域１５の幅即ちチャネル幅Ｗ1 及びＮチャネルＦＥ
Ｔ４のＮ+ 型ドレイン領域２３及びソース領域２４の幅
即ちチャネル幅Ｗ2 は実質的に同一である。しかし、保
護用ＦＥＴ９のＮ+ 型ドレイン領域３５及びソース領域
３６の幅即ちチャネル幅Ｗ3 はＰチャネルＦＥＴ３のチ
ャネル幅Ｗ1 及びＮチャネルＦＥＴ４のチャネル幅Ｗ2
よりも広い。
【００１９】図２及び図３に示す半導体回路装置におい
て、第１の電源端子１に正の電圧＋Ｅが印加され、第２
の電源端子２がグランドとされ、正常に動作している時
には図１の従来の半導体回路装置と同様に動作する。
て、第１の電源端子１に正の電圧＋Ｅが印加され、第２
の電源端子２がグランドとされ、正常に動作している時
には図１の従来の半導体回路装置と同様に動作する。
【００２０】図２及び図３の半導体回路装置の第２の電
源端子２に例えば静電気の作用等によって第１の電源端
子１の電位よりも高く且つ急しゅんに立上る異常電圧が
印加されると、保護ダイオード１０が導通する前に保護
用ＦＥＴ９が直ちにオンになり、ＣＭＯＳインバータの
ＦＥＴ３、４を保護する。即ち、第２の電源端子２が第
１の電源端子１よりも高い急しゅんに立上る異常電圧に
なると、Ｎチャネル型の保護用ＦＥＴ９のゲートに正の
電圧が印加されるために保護用ＦＥＴ９がオンになると
共に、図３のＮ+ 型ソース領域３６とＰ- 型半導体領域
３４との間のＰＮ接合に基づいて生じた空乏層がＮ+ 型
ドレイン領域３５に向って急速に広がり、この空乏層が
Ｎ+ 型ドレイン領域３５に到達する現象即ちパンチスル
ーが生じ、Ｎ+ 型ソース領域３６とＮ+ 型ドレイン領域
３５とが低抵抗で接続された状態（短絡状態）となり、
ＣＭＯＳインバータのＦＥＴ３、４の両端子間電圧が低
い電圧に抑制され、ＣＭＯＳインバータのＦＥＴ３、４
のゲートとソース又はドレイン間に印加される電圧が低
くなり、ゲート絶縁膜２０、２８の破壊が防止される。
源端子２に例えば静電気の作用等によって第１の電源端
子１の電位よりも高く且つ急しゅんに立上る異常電圧が
印加されると、保護ダイオード１０が導通する前に保護
用ＦＥＴ９が直ちにオンになり、ＣＭＯＳインバータの
ＦＥＴ３、４を保護する。即ち、第２の電源端子２が第
１の電源端子１よりも高い急しゅんに立上る異常電圧に
なると、Ｎチャネル型の保護用ＦＥＴ９のゲートに正の
電圧が印加されるために保護用ＦＥＴ９がオンになると
共に、図３のＮ+ 型ソース領域３６とＰ- 型半導体領域
３４との間のＰＮ接合に基づいて生じた空乏層がＮ+ 型
ドレイン領域３５に向って急速に広がり、この空乏層が
Ｎ+ 型ドレイン領域３５に到達する現象即ちパンチスル
ーが生じ、Ｎ+ 型ソース領域３６とＮ+ 型ドレイン領域
３５とが低抵抗で接続された状態（短絡状態）となり、
ＣＭＯＳインバータのＦＥＴ３、４の両端子間電圧が低
い電圧に抑制され、ＣＭＯＳインバータのＦＥＴ３、４
のゲートとソース又はドレイン間に印加される電圧が低
くなり、ゲート絶縁膜２０、２８の破壊が防止される。
【００２１】保護用ＦＥＴ９のチャネル長Ｌ3 はＣＭＯ
ＳインバータのＦＥＴ３、４のチャネル長Ｌ1 、Ｌ2 よ
りも短く、且つ保護用ＦＥＴ９のチャネル幅Ｗ3 はＣＭ
ＯＳインバータのＦＥＴ３、４のチャネル幅Ｗ1 、Ｗ2
よりも十分に広いので、保護用ＦＥＴ９はＣＭＯＳイン
バータのＦＥＴ３、４よりもパンチスルーが生じ易い。
従って、第２の電源端子２に正の異常高電圧が印加され
た時にＣＭＯＳインバータのＦＥＴ３、４のパンチスル
ーは生じないで、保護用ＦＥＴ９のみにパンチスルーが
生じＣＭＯＳインバータの電源端子間が保護用ＦＥＴ９
で短絡され、ＣＭＯＳインバータのＦＥＴ３、４が保護
される。保護用ＦＥＴ９には異常高電圧を吸収するため
の電流が流れるが、このチャネル幅Ｗ3 が広く設定され
ているので、このソース・ドレイン間の電流密度はさほ
ど高くならず、保護用ＦＥＴ９は破壊しない。なお、保
護用ＦＥＴ９のチャネル幅Ｗ3 が大きくなり、且つチャ
ネル長Ｌ3 が短くなっているので、このドレイン・ソー
ス間の寄生容量がＣＭＯＳインバータのＦＥＴ３、４の
寄生容量よりも大きくなっており、急しゅんな立上り波
形を有する異常電圧を寄生容量によって吸収する作用も
生じている。
ＳインバータのＦＥＴ３、４のチャネル長Ｌ1 、Ｌ2 よ
りも短く、且つ保護用ＦＥＴ９のチャネル幅Ｗ3 はＣＭ
ＯＳインバータのＦＥＴ３、４のチャネル幅Ｗ1 、Ｗ2
よりも十分に広いので、保護用ＦＥＴ９はＣＭＯＳイン
バータのＦＥＴ３、４よりもパンチスルーが生じ易い。
従って、第２の電源端子２に正の異常高電圧が印加され
た時にＣＭＯＳインバータのＦＥＴ３、４のパンチスル
ーは生じないで、保護用ＦＥＴ９のみにパンチスルーが
生じＣＭＯＳインバータの電源端子間が保護用ＦＥＴ９
で短絡され、ＣＭＯＳインバータのＦＥＴ３、４が保護
される。保護用ＦＥＴ９には異常高電圧を吸収するため
の電流が流れるが、このチャネル幅Ｗ3 が広く設定され
ているので、このソース・ドレイン間の電流密度はさほ
ど高くならず、保護用ＦＥＴ９は破壊しない。なお、保
護用ＦＥＴ９のチャネル幅Ｗ3 が大きくなり、且つチャ
ネル長Ｌ3 が短くなっているので、このドレイン・ソー
ス間の寄生容量がＣＭＯＳインバータのＦＥＴ３、４の
寄生容量よりも大きくなっており、急しゅんな立上り波
形を有する異常電圧を寄生容量によって吸収する作用も
生じている。
【００２２】保護素子８はＰ+ 型半導体領域３７とＰ-
型半導体領域３４とＮ+ 型ドレイン領域３５とから成る
保護ダイオード１０を内蔵している。この保護ダイオー
ド１０は図１の従来の保護ダイオード７と同様に機能
し、立上りがゆっくり変化する異常電圧が第２の電源端
子２に印加された時には保護ダイオード１０も導通す
る。従って、短絡電流は保護用ＦＥＴ９と保護ダイオー
ド１０との両方に流れ、保護用ＦＥＴ９の電流が低減す
る。なお、第１及び第２の電源端子１、２に正常に電圧
＋Ｅが印加されている時には保護用ＦＥＴ９及びダイオ
ード１０はオフ状態に保たれる。
型半導体領域３４とＮ+ 型ドレイン領域３５とから成る
保護ダイオード１０を内蔵している。この保護ダイオー
ド１０は図１の従来の保護ダイオード７と同様に機能
し、立上りがゆっくり変化する異常電圧が第２の電源端
子２に印加された時には保護ダイオード１０も導通す
る。従って、短絡電流は保護用ＦＥＴ９と保護ダイオー
ド１０との両方に流れ、保護用ＦＥＴ９の電流が低減す
る。なお、第１及び第２の電源端子１、２に正常に電圧
＋Ｅが印加されている時には保護用ＦＥＴ９及びダイオ
ード１０はオフ状態に保たれる。
【００２３】
【第２の実施例】次に、図５及び図６を参照して第２の
実施例の半導体回路装置を説明する。但し、図５及び図
６において図２及び図３と実質的に同一の部分には同一
の符号を付してその説明を省略する。図５及び図６の半
導体回路装置はＰチャンネル型保護用ＦＥＴ９ａを設
け、そのゲ−トＧとソ−スＳを第１の電源端子１に接続
し、そのドレインを第２の電源端子２に接続した他は図
２と同一に構成したものである。図６における保護用Ｆ
ＥＴ９ａ及び保護ダイオ−ド１０は、図３のＰ- 型半導
体領域３４をＮ- 型半導体領域１３に置換し、第１及び
第２のＮ+ 型半導体領域３５、３６を第１及び第２のＰ
+ 型半導体領域３５′、３６′に置換し、保護ダイオ−
ド１０のためのＮ+ 型半導体領域５０を設けることによ
って構成し得る。保護ダイオ−ド１０のためのＰ+ 型半
導体領域３７は電極３９とライン４４を介して第２の電
源端子２に接続され、Ｎ+ 型半導体領域５０は電極５１
とライン５２を介して第１の電源端子１に接続されてい
る。なお、ＦＥＴの場合は対称構造であるので図３及び
図６において電極３８をソ−ス電極、電極３９をドレイ
ン電極と呼ぶこともできる。
実施例の半導体回路装置を説明する。但し、図５及び図
６において図２及び図３と実質的に同一の部分には同一
の符号を付してその説明を省略する。図５及び図６の半
導体回路装置はＰチャンネル型保護用ＦＥＴ９ａを設
け、そのゲ−トＧとソ−スＳを第１の電源端子１に接続
し、そのドレインを第２の電源端子２に接続した他は図
２と同一に構成したものである。図６における保護用Ｆ
ＥＴ９ａ及び保護ダイオ−ド１０は、図３のＰ- 型半導
体領域３４をＮ- 型半導体領域１３に置換し、第１及び
第２のＮ+ 型半導体領域３５、３６を第１及び第２のＰ
+ 型半導体領域３５′、３６′に置換し、保護ダイオ−
ド１０のためのＮ+ 型半導体領域５０を設けることによ
って構成し得る。保護ダイオ−ド１０のためのＰ+ 型半
導体領域３７は電極３９とライン４４を介して第２の電
源端子２に接続され、Ｎ+ 型半導体領域５０は電極５１
とライン５２を介して第１の電源端子１に接続されてい
る。なお、ＦＥＴの場合は対称構造であるので図３及び
図６において電極３８をソ−ス電極、電極３９をドレイ
ン電極と呼ぶこともできる。
【００２４】図５及び図６の半導体回路装置の第２の電
源端子２に例えば静電気の作用等によって第１の電源端
子１の電位よりも高く且つ急しゅんに立上る異常電圧が
印加されると、保護ダイオード１０が導通する前に保護
用ＦＥＴ９ａが直ちにオンになり、ＣＭＯＳインバータ
のＦＥＴ３、４を保護する。即ち、第２の電源端子２が
第１の電源端子１よりも高い急しゅんに立上る異常電圧
になると、Ｐチャネル型の保護用ＦＥＴ９ａのゲートよ
りもソ−スの電圧が高くなるために保護用ＦＥＴ９ａが
オンになると共に、図６のＰ+ 型ドレイン領域３５′と
Ｎ- 型半導体領域１３との間のＰＮ接合に基づいて生じ
た空乏層がＰ+ 型ソ−ス領域３６′に向って急速に広が
り、この空乏層がＰ+ 型ソ−ス領域３６′に到達する現
象即ちパンチスルーが生じ、Ｐ+ 型ソース領域３６′と
Ｐ+ 型ドレイン領域３５′とが低抵抗で接続された状態
（短絡状態）となり、ＣＭＯＳインバータのＦＥＴ３、
４の両端子間電圧が低い電圧に抑制され、ＣＭＯＳイン
バータのＦＥＴ３、４のゲートとソース又はドレイン間
に印加される電圧が低くなり、ゲート絶縁膜２０、２８
の破壊が防止される。図６の保護素子８の基本的構成は
図３と同一であるので、この第２の実施例によっても第
１の実施例と同一の効果が得られる。
源端子２に例えば静電気の作用等によって第１の電源端
子１の電位よりも高く且つ急しゅんに立上る異常電圧が
印加されると、保護ダイオード１０が導通する前に保護
用ＦＥＴ９ａが直ちにオンになり、ＣＭＯＳインバータ
のＦＥＴ３、４を保護する。即ち、第２の電源端子２が
第１の電源端子１よりも高い急しゅんに立上る異常電圧
になると、Ｐチャネル型の保護用ＦＥＴ９ａのゲートよ
りもソ−スの電圧が高くなるために保護用ＦＥＴ９ａが
オンになると共に、図６のＰ+ 型ドレイン領域３５′と
Ｎ- 型半導体領域１３との間のＰＮ接合に基づいて生じ
た空乏層がＰ+ 型ソ−ス領域３６′に向って急速に広が
り、この空乏層がＰ+ 型ソ−ス領域３６′に到達する現
象即ちパンチスルーが生じ、Ｐ+ 型ソース領域３６′と
Ｐ+ 型ドレイン領域３５′とが低抵抗で接続された状態
（短絡状態）となり、ＣＭＯＳインバータのＦＥＴ３、
４の両端子間電圧が低い電圧に抑制され、ＣＭＯＳイン
バータのＦＥＴ３、４のゲートとソース又はドレイン間
に印加される電圧が低くなり、ゲート絶縁膜２０、２８
の破壊が防止される。図６の保護素子８の基本的構成は
図３と同一であるので、この第２の実施例によっても第
１の実施例と同一の効果が得られる。
【００２５】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 保護ダイオード１０を省いた構成にすることが
できる。 （２） 図３のＮ+ 型ドレイン領域３５とソース領域３
６とは対称に形成されているので、Ｎ+ 型ドレイン領域
３５をソース領域と呼び、Ｎ+ 型ソース領域３６をドレ
イン領域と呼ぶこともできる。 （４） 第１及び第２の電源端子１、２間にＣＭＯＳイ
ンバータを構成するようにＦＥＴ３、４が接続されてい
る回路に限ることなく、第１及び第２の電源端子１、２
間に単数又は複数の絶縁ゲ−ト型ＦＥＴが別の主回路を
構成するように接続されている場合においても、保護素
子８による保護効果を得ることができる。 （５） ＦＥＴ３、４、９のゲート電極２１、２９、４
１を金属以外の多結晶シリコン等にすることもできる。
く、例えば次の変形が可能なものである。 （１） 保護ダイオード１０を省いた構成にすることが
できる。 （２） 図３のＮ+ 型ドレイン領域３５とソース領域３
６とは対称に形成されているので、Ｎ+ 型ドレイン領域
３５をソース領域と呼び、Ｎ+ 型ソース領域３６をドレ
イン領域と呼ぶこともできる。 （４） 第１及び第２の電源端子１、２間にＣＭＯＳイ
ンバータを構成するようにＦＥＴ３、４が接続されてい
る回路に限ることなく、第１及び第２の電源端子１、２
間に単数又は複数の絶縁ゲ−ト型ＦＥＴが別の主回路を
構成するように接続されている場合においても、保護素
子８による保護効果を得ることができる。 （５） ＦＥＴ３、４、９のゲート電極２１、２９、４
１を金属以外の多結晶シリコン等にすることもできる。
【図１】従来の半導体回路装置を示す回路図である。
【図２】本発明の実施例に係わる半導体回路装置を等価
的に示す回路図である。
的に示す回路図である。
【図３】図２の半導体回路装置のＣＭＯＳインバータの
ＦＥＴと保護素子の部分を示す断面図である。
ＦＥＴと保護素子の部分を示す断面図である。
【図４】図３の半導体基板の表面を示す平面図である。
【図５】第２の実施例の半導体回路装置を等価的に示す
回路図である。
回路図である。
【図６】図５の半導体回路装置のＣＭＯＳインバータの
ＦＥＴと保護素子の部分を示す断面図である。
ＦＥＴと保護素子の部分を示す断面図である。
３ Ｐチャネル型ＦＥＴ ４ Ｎチャネル型ＦＥＴ ９ 保護用ＦＥＴ
Claims (7)
- 【請求項１】 第１の電源端子と正常時に前記第１の電
源端子よりも低い電位とされる第２の電源端子との間に
少なくとも１つの主回路用絶縁ゲート型電界効果トラン
ジスタを含む主回路が接続された半導体回路装置におい
て、 前記第１及び第２の電源端子間に保護用絶縁ゲート型電
界効果トランジスタが接続され、 前記保護用絶縁ゲート型電界効果トランジスタは、Ｐ型
半導体領域と、このＰ型半導体領域の中にチャネル長に
相当する間隔を有して配置された第１及び第２のＮ型半
導体領域と、前記第１及び第２のＮ型半導体領域に接続
された第１及び第２の電極と、前記Ｐ型半導体領域の前
記第１及び第２のＮ型半導体領域の相互間部分の上に絶
縁膜を介して配置されたゲート電極とを有するＮチャネ
ル型電界効果トランジスタであり、 前記第１の電極は前記第１の電源端子に接続され、 前記第２の電極は前記第２の電源端子に接続され、 前記ゲート電極は前記第２の電極に接続され、 前記保護用絶縁ゲート型電界効果トランジスタのチャネ
ル長が前記主回路用絶縁ゲート型電界効果トランジスタ
のチャネル長よりも短く設定されていることを特徴とす
る半導体回路装置。 - 【請求項２】 第１の電源端子と正常時に前記第１の電
源端子よりも低い電位とされる第２の電源端子との間に
少なくとも１つの主回路用絶縁ゲート型電界効果トラン
ジスタを含む主回路が接続された半導体回路装置におい
て、 前記第１及び第２の電源端子間に保護用絶縁ゲート型電
界効果トランジスタが接続され、 前記保護用絶縁ゲート型電界効果トランジスタは、Ｎ型
半導体領域と、このＮ型半導体領域の中にチャネル長に
相当する間隔を有して配置された第１及び第２のＰ型半
導体領域と、前記第１及び第２のＰ型半導体領域に接続
された第１及び第２の電極と、前記Ｎ型半導体領域の前
記第１及び第２のＰ型半導体領域の相互間部分の上に絶
縁膜を介して配置されたゲート電極とを有するＰチャネ
ル型電界効果トランジスタであり、 前記第１の電極は前記第１の電源端子に接続され、 前記第２の電極は前記第２の電源端子に接続され、 前記ゲート電極は前記第１の電極に接続され、 前記保護用絶縁ゲート型電界効果トランジスタのチャネ
ル長が前記主回路用絶縁ゲート型電界効果トランジスタ
のチャネル長よりも短く設定されていることを特徴とす
る半導体回路装置。 - 【請求項３】 前記保護用絶縁ゲート型電界効果トラン
ジスタのチャネル幅が前記主回路用絶縁ゲート型電界効
果トランジスタのチャネル幅よりも広いことを特徴とす
る請求項１又は２記載の半導体回路装置。 - 【請求項４】 前記第１及び第２の電極間に保護ダイオ
ードが接続されていることを特徴とする請求項１又は２
又は３記載の半導体回路装置。 - 【請求項５】 更に、前記Ｐ型半導体領域の中に前記第
２のＮ型半導体領域を基準にして前記第１のＮ型半導体
領域とは反対側に前記Ｐ型半導体領域よりも不純物濃度
の高いオーミック接触用Ｐ+ 型半導体領域が設けられて
おり、前記オーミック接触用Ｐ+ 型半導体領域は前記第
２の電極に接続されていることを特徴とする請求項１記
載の半導体回路装置。 - 【請求項６】 更に、前記Ｎ型半導体領域の中に前記第
２のＰ型半導体領域を基準にして前記第１のＰ型半導体
領域とは反対側に第３のＰ型半導体領域と前記Ｎ型半導
体領域よりも不純物濃度の高いオーミック接触用Ｎ+ 型
半導体領域が設けられており、前記第３のＰ型半導体領
域は前記第２の電極に接続され、前記オーミック接触用
Ｎ+ 型半導体領域は前記第１の電極に接続されているこ
とを特徴とする請求項２記載の半導体回路装置。 - 【請求項７】 前記主回路は、 そのソースが前記第１の電源端子に接続され且つＰチャ
ネルエンハンスメント型に形成された第１の絶縁ゲート
型電界効果トランジスタと、 そのドレインが前記第１の絶縁ゲート型電界効果トラン
ジスタのドレインに接続され且つそのソースが前記第２
の電源端子に接続され且つＮチャネルエンハンスメント
型に形成された第２の絶縁ゲート型電界効果トランジス
タと、 前記第１及び第２の絶縁ゲート型電界効果トランジスタ
のゲートにそれぞれ接続された入力端子と、 前記第１及び第２の絶縁ゲート型電界効果トランジスタ
のドレインにそれぞれ接続された出力端子とを備えたイ
ンバータ回路であることを特徴とする請求項１又は２又
は３又は４又は５又は６記載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295629A JPH10125802A (ja) | 1996-10-16 | 1996-10-16 | 保護素子を含む半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295629A JPH10125802A (ja) | 1996-10-16 | 1996-10-16 | 保護素子を含む半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125802A true JPH10125802A (ja) | 1998-05-15 |
Family
ID=17823123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8295629A Pending JPH10125802A (ja) | 1996-10-16 | 1996-10-16 | 保護素子を含む半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125802A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
| US7352031B2 (en) | 2002-05-28 | 2008-04-01 | Oki Electric Industry, Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| WO2014058028A1 (ja) * | 2012-10-12 | 2014-04-17 | 富士電機株式会社 | 半導体装置 |
-
1996
- 1996-10-16 JP JP8295629A patent/JPH10125802A/ja active Pending
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|---|---|---|---|---|
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
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| JPWO2014058028A1 (ja) * | 2012-10-12 | 2016-09-05 | 富士電機株式会社 | 半導体装置 |
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