JPH05167412A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH05167412A JPH05167412A JP32912391A JP32912391A JPH05167412A JP H05167412 A JPH05167412 A JP H05167412A JP 32912391 A JP32912391 A JP 32912391A JP 32912391 A JP32912391 A JP 32912391A JP H05167412 A JPH05167412 A JP H05167412A
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Abstract
(57)【要約】
【目的】出力用ＦＥＴのゲート・ソース間容量の充放電
加速回路を備えた光結合型の半導体リレー回路におい
て、高耐圧と低オン抵抗を両立させる。 【構成】発光ダイオード２からの光信号の発生時にフォ
トダイオードアレイ７に発生する光起電力により出力用
ＦＥＴ９ａのゲート・ソース間を充電する半導体リレー
回路において、前記光信号の発生時に導通状態となる制
御用トランジスタ５を逆流阻止用の２個のダイオード８
ａ，８ｃを介して出力用ＦＥＴ９ａのドレイン・ゲート
間に接続し、少なくとも１個のダイオード８ｃを遮光し
た。 【効果】負荷側の耐圧はダイオード８ａで分担し、出力
用ＦＥＴ９ａのゲート・ソース間電圧低下の原因となる
光電流はダイオード８ｃで阻止できるので、高耐圧を維
持しながらオン抵抗を低くできる。
加速回路を備えた光結合型の半導体リレー回路におい
て、高耐圧と低オン抵抗を両立させる。 【構成】発光ダイオード２からの光信号の発生時にフォ
トダイオードアレイ７に発生する光起電力により出力用
ＦＥＴ９ａのゲート・ソース間を充電する半導体リレー
回路において、前記光信号の発生時に導通状態となる制
御用トランジスタ５を逆流阻止用の２個のダイオード８
ａ，８ｃを介して出力用ＦＥＴ９ａのドレイン・ゲート
間に接続し、少なくとも１個のダイオード８ｃを遮光し
た。 【効果】負荷側の耐圧はダイオード８ａで分担し、出力
用ＦＥＴ９ａのゲート・ソース間電圧低下の原因となる
光電流はダイオード８ｃで阻止できるので、高耐圧を維
持しながらオン抵抗を低くできる。
Description
【０００１】
【産業上の利用分野】本発明は、光結合方式により入出
力間を絶縁した半導体リレー回路に関するものであり、
例えば、計測器等の電気信号を伝達制御する半導体リレ
ー回路として利用されるものである。
力間を絶縁した半導体リレー回路に関するものであり、
例えば、計測器等の電気信号を伝達制御する半導体リレ
ー回路として利用されるものである。
【０００２】
【従来の技術】図４は従来の光結合型の半導体リレー回
路の回路図である（例えば、特願平０１−１６６３２５
号参照）。この回路では、入力端子１ａ，１ｂ間に接続
された発光ダイオード２が発生する光信号を、フォトダ
イオードアレイ３が受光して光起電力を発生し、この光
起電力を抵抗７を介して出力用ＦＥＴ９ａ，９ｂのゲー
ト・ソース間に印加するものである。出力用ＦＥＴ９
ａ，９ｂのゲート及びソースには、デプリーション型の
ＭＯＳＦＥＴよりなる第１の制御用トランジスタ４のソ
ース及びドレインがそれぞれ接続されており、このトラ
ンジスタ４のゲート・ソース間は抵抗７の両端に接続さ
れている。出力用ＦＥＴ９ａ，９ｂはソースが共通とな
るように逆直列接続されており、各ドレインは出力端子
１０ａ，１０ｃに接続され、ソースは出力端子１０ｂに
接続されている。出力用ＦＥＴ９ａ，９ｂのドレイン・
ゲート間には、ゲート・ソース間の電荷の蓄積時間の短
縮のために、ダイオード８ａ，８ｂと抵抗６及びエンハ
ンスメント型のＭＯＳＦＥＴよりなる第２の制御用トラ
ンジスタ５の直列回路が接続されている。
路の回路図である（例えば、特願平０１−１６６３２５
号参照）。この回路では、入力端子１ａ，１ｂ間に接続
された発光ダイオード２が発生する光信号を、フォトダ
イオードアレイ３が受光して光起電力を発生し、この光
起電力を抵抗７を介して出力用ＦＥＴ９ａ，９ｂのゲー
ト・ソース間に印加するものである。出力用ＦＥＴ９
ａ，９ｂのゲート及びソースには、デプリーション型の
ＭＯＳＦＥＴよりなる第１の制御用トランジスタ４のソ
ース及びドレインがそれぞれ接続されており、このトラ
ンジスタ４のゲート・ソース間は抵抗７の両端に接続さ
れている。出力用ＦＥＴ９ａ，９ｂはソースが共通とな
るように逆直列接続されており、各ドレインは出力端子
１０ａ，１０ｃに接続され、ソースは出力端子１０ｂに
接続されている。出力用ＦＥＴ９ａ，９ｂのドレイン・
ゲート間には、ゲート・ソース間の電荷の蓄積時間の短
縮のために、ダイオード８ａ，８ｂと抵抗６及びエンハ
ンスメント型のＭＯＳＦＥＴよりなる第２の制御用トラ
ンジスタ５の直列回路が接続されている。
【０００３】以下、図４に示す回路の動作について説明
する。入力端子１ａ，１ｂ間に入力信号が印加される
と、発光ダイオード２が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ３は光起電力を
発生し、抵抗７とデプリーション型のＭＯＳＦＥＴより
なる第１の制御用トランジスタ４を介して光電流が流れ
て、抵抗７の両端に電圧が発生する。この電圧により、
第１の制御用トランジスタ４が高抵抗状態にバイアスさ
れるので、出力用ＦＥＴ９ａ，９ｂのゲート・ソース間
にはフォトダイオードアレイ３の光電流が流れ込み、出
力用ＦＥＴ９ａ，９ｂのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ５は、抵抗７の両端に
生じた電圧により導通状態となる。今、出力用ＦＥＴ９
ａのドレインがソースに対して高電位となるような電圧
が出力端子１０ａ，１０ｂ間に印加されているものとす
ると、第２の制御用トランジスタ５が導通状態となるこ
とにより、高電位側の出力端子１０ａからダイオード８
ａ、抵抗６及び第２の制御用トランジスタ５、出力用Ｆ
ＥＴ９ａのゲート・ソース間容量を介して、低電位側の
出力端子１０ｂに電流が流れて、出力用ＦＥＴ９ａのゲ
ート・ソース間容量が充電される。ここで、出力用ＦＥ
Ｔ９ａがＮチャンネルのエンハンスメントモードのＭＯ
ＳＦＥＴである場合には、出力用ＦＥＴ９ａのゲート・
ソース間電圧が所定のスレショルド電圧を越えると、出
力用ＦＥＴ９ａのドレイン・ソース間が導通状態とな
り、出力端子１０ａ，１０ｂ間は導通状態となる。
する。入力端子１ａ，１ｂ間に入力信号が印加される
と、発光ダイオード２が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ３は光起電力を
発生し、抵抗７とデプリーション型のＭＯＳＦＥＴより
なる第１の制御用トランジスタ４を介して光電流が流れ
て、抵抗７の両端に電圧が発生する。この電圧により、
第１の制御用トランジスタ４が高抵抗状態にバイアスさ
れるので、出力用ＦＥＴ９ａ，９ｂのゲート・ソース間
にはフォトダイオードアレイ３の光電流が流れ込み、出
力用ＦＥＴ９ａ，９ｂのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ５は、抵抗７の両端に
生じた電圧により導通状態となる。今、出力用ＦＥＴ９
ａのドレインがソースに対して高電位となるような電圧
が出力端子１０ａ，１０ｂ間に印加されているものとす
ると、第２の制御用トランジスタ５が導通状態となるこ
とにより、高電位側の出力端子１０ａからダイオード８
ａ、抵抗６及び第２の制御用トランジスタ５、出力用Ｆ
ＥＴ９ａのゲート・ソース間容量を介して、低電位側の
出力端子１０ｂに電流が流れて、出力用ＦＥＴ９ａのゲ
ート・ソース間容量が充電される。ここで、出力用ＦＥ
Ｔ９ａがＮチャンネルのエンハンスメントモードのＭＯ
ＳＦＥＴである場合には、出力用ＦＥＴ９ａのゲート・
ソース間電圧が所定のスレショルド電圧を越えると、出
力用ＦＥＴ９ａのドレイン・ソース間が導通状態とな
り、出力端子１０ａ，１０ｂ間は導通状態となる。
【０００４】次に、入力端子１ａ，１ｂ間の入力信号が
遮断されると、発光ダイオード２の光信号は消失する。
これにより、フォトダイオードアレイ３は光起電力の発
生を停止し、抵抗７の両端電圧が消失するので、第１の
制御用トランジスタ４は短絡状態となり、第２の制御用
トランジスタ５は開放状態となるので、出力用ＦＥＴ９
ａのゲート・ソース間の蓄積電荷は第１の制御用トラン
ジスタ４を介して放電され、出力用ＦＥＴ９ａはオフ状
態となる。
遮断されると、発光ダイオード２の光信号は消失する。
これにより、フォトダイオードアレイ３は光起電力の発
生を停止し、抵抗７の両端電圧が消失するので、第１の
制御用トランジスタ４は短絡状態となり、第２の制御用
トランジスタ５は開放状態となるので、出力用ＦＥＴ９
ａのゲート・ソース間の蓄積電荷は第１の制御用トラン
ジスタ４を介して放電され、出力用ＦＥＴ９ａはオフ状
態となる。
【０００５】以上の説明では、第１の出力用ＦＥＴ９ａ
のドレインがソースに対して高電位となるような電圧が
出力端子１０ａ，１０ｂ間に印加されている場合につい
て説明したが、第２の出力用ＦＥＴ９ｂのドレインがソ
ースに対して高電位となるような電圧が出力端子１０
ｂ，１０ｃ間に印加されている場合の動作も上記と全く
同様である。通常、図４に示すリレー回路は、出力端子
１０ａ，１０ｃ間に交流電圧を印加された状態で使用さ
れる。第１及び第２の出力用ＦＥＴ９ａ，９ｂは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第１及び第２の出力用ＦＥＴ９ａ，９ｂが導通状態
になると、出力端子１０ａ，１０ｃ間には双方向に電流
を流すことができるものである。
のドレインがソースに対して高電位となるような電圧が
出力端子１０ａ，１０ｂ間に印加されている場合につい
て説明したが、第２の出力用ＦＥＴ９ｂのドレインがソ
ースに対して高電位となるような電圧が出力端子１０
ｂ，１０ｃ間に印加されている場合の動作も上記と全く
同様である。通常、図４に示すリレー回路は、出力端子
１０ａ，１０ｃ間に交流電圧を印加された状態で使用さ
れる。第１及び第２の出力用ＦＥＴ９ａ，９ｂは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第１及び第２の出力用ＦＥＴ９ａ，９ｂが導通状態
になると、出力端子１０ａ，１０ｃ間には双方向に電流
を流すことができるものである。
【０００６】
【発明が解決しようとする課題】上述の従来例では、出
力用ＦＥＴ９ａ，９ｂが完全にオン状態となった後は、
そのドレイン・ソース間電圧がほぼゼロになるので、フ
ォトダイオードアレイ３からの電流が、第２の制御用ト
ランジスタ５としてのＭＯＳＦＥＴのドレイン・ソース
間の逆並列ダイオードを介して出力用ＦＥＴ９ａ，９ｂ
のドレイン・ソース間に流れようとするが、この経路に
は逆流阻止用のダイオード８ａ，８ｂが挿入されている
ので、逆方向の電流は流れない。ところが、回路要素
３，４，５，６，７，８ａ，８ｂを半導体集積回路化す
るような場合には、フォトダイオードアレイ３に発光ダ
イオード２からの光信号が照射されるときに、同時にダ
イオード８ａ，８ｂにも光が照射されて、光電流が発生
する。この光電流は、フォトダイオードアレイ３から抵
抗７を通ることになるので、フォトダイオードアレイ３
の発生電圧から、抵抗７で発生する電圧分を差し引かれ
た電圧が出力用ＦＥＴ９ａ，９ｂのゲート・ソース間に
印加されることになり、ダイオード８ａ，８ｂで発生す
る光電流が大きければ、出力用ＦＥＴ９ａ，９ｂのゲー
ト・ソース間電圧が下がり、そのドレイン・ソース間が
高インピーダンスとなる。そこで、ダイオード８ａ，８
ｂを遮光して、光信号の照射による光電流の発生を防止
する必要がある。
力用ＦＥＴ９ａ，９ｂが完全にオン状態となった後は、
そのドレイン・ソース間電圧がほぼゼロになるので、フ
ォトダイオードアレイ３からの電流が、第２の制御用ト
ランジスタ５としてのＭＯＳＦＥＴのドレイン・ソース
間の逆並列ダイオードを介して出力用ＦＥＴ９ａ，９ｂ
のドレイン・ソース間に流れようとするが、この経路に
は逆流阻止用のダイオード８ａ，８ｂが挿入されている
ので、逆方向の電流は流れない。ところが、回路要素
３，４，５，６，７，８ａ，８ｂを半導体集積回路化す
るような場合には、フォトダイオードアレイ３に発光ダ
イオード２からの光信号が照射されるときに、同時にダ
イオード８ａ，８ｂにも光が照射されて、光電流が発生
する。この光電流は、フォトダイオードアレイ３から抵
抗７を通ることになるので、フォトダイオードアレイ３
の発生電圧から、抵抗７で発生する電圧分を差し引かれ
た電圧が出力用ＦＥＴ９ａ，９ｂのゲート・ソース間に
印加されることになり、ダイオード８ａ，８ｂで発生す
る光電流が大きければ、出力用ＦＥＴ９ａ，９ｂのゲー
ト・ソース間電圧が下がり、そのドレイン・ソース間が
高インピーダンスとなる。そこで、ダイオード８ａ，８
ｂを遮光して、光信号の照射による光電流の発生を防止
する必要がある。
【０００７】図５〜図７は半導体素子を遮光するための
構造を示している。図中、１１は多結晶シリコン、１２
は誘電体分離膜、１３はＰ型の不純物を含むシリコン
層、１４はＮ型拡散層、１５はアノード電極、１６はカ
ソード電極、１７はＳｉＯ2 膜である。図５において、
アノード電極１５やカソード電極１６はアルミニウム配
線よりなり、Ｐ型シリコン層１３とＮ型拡散層１４より
なるＰＮ接合ダイオードを遮光しているが、異なる電極
の間はどうしても隙間が空くため、完全な遮光とはなら
ない。そこで、図６に示すように、もう一層のアルミニ
ウム膜１８を設けるか、あるいは、図７に示すように、
一方の電極１５にポリシリコン電極を使用し、他方の電
極１６にアルミニウム電極を使用し、ＳｉＯ2 膜１７を
介してポリシリコン電極１５上にアルミニウム電極１６
を重ねることが考えられる。しかしながら、いずれの構
造でも薄い酸化膜１７（ＣＶＤ膜）を介して、電位の異
なる電極が重なっているので、高耐圧とはなっていな
い。図４に示す半導体リレー回路では、負荷側の電圧が
逆流阻止用のダイオード８ａ，８ｂに印加されるので、
高耐圧リレーになれば、ダイオード８ａ，８ｂとして
は、当然、高耐圧であることを希望され、上述の遮光が
できなくなる。この問題を本発明は解決しようとするも
のである。
構造を示している。図中、１１は多結晶シリコン、１２
は誘電体分離膜、１３はＰ型の不純物を含むシリコン
層、１４はＮ型拡散層、１５はアノード電極、１６はカ
ソード電極、１７はＳｉＯ2 膜である。図５において、
アノード電極１５やカソード電極１６はアルミニウム配
線よりなり、Ｐ型シリコン層１３とＮ型拡散層１４より
なるＰＮ接合ダイオードを遮光しているが、異なる電極
の間はどうしても隙間が空くため、完全な遮光とはなら
ない。そこで、図６に示すように、もう一層のアルミニ
ウム膜１８を設けるか、あるいは、図７に示すように、
一方の電極１５にポリシリコン電極を使用し、他方の電
極１６にアルミニウム電極を使用し、ＳｉＯ2 膜１７を
介してポリシリコン電極１５上にアルミニウム電極１６
を重ねることが考えられる。しかしながら、いずれの構
造でも薄い酸化膜１７（ＣＶＤ膜）を介して、電位の異
なる電極が重なっているので、高耐圧とはなっていな
い。図４に示す半導体リレー回路では、負荷側の電圧が
逆流阻止用のダイオード８ａ，８ｂに印加されるので、
高耐圧リレーになれば、ダイオード８ａ，８ｂとして
は、当然、高耐圧であることを希望され、上述の遮光が
できなくなる。この問題を本発明は解決しようとするも
のである。
【０００８】
【課題を解決するための手段】本発明の半導体リレー回
路にあっては、上記の課題を解決するために、図１〜図
３に示すように、入力信号に応答して光信号を発生する
発光ダイオード２と、発光ダイオード２の光信号を受光
するように配置されたフォトダイオードアレイ３と、フ
ォトダイオードアレイ３の光起電力をゲート・ソース間
に印加されてドレイン・ソース間の導通状態と非導通状
態が切り替わる出力用ＦＥＴ９ａと、出力用ＦＥＴ９ａ
のゲート・ソース間の放電経路を構成する制御回路（第
１の制御用トランジスタ４とそのバイアス抵抗７）とを
備え、出力用ＦＥＴ９ａのドレイン・ゲート間に前記発
光ダイオード３の光信号の発生時に導通する半導体素子
（第２の制御用トランジスタ５）と２個の逆流阻止用の
整流素子８ａ，８ｃを直列的に接続し、前記２個の整流
素子８ａ，８ｃの少なくとも一方を遮光したことを特徴
とするものである。
路にあっては、上記の課題を解決するために、図１〜図
３に示すように、入力信号に応答して光信号を発生する
発光ダイオード２と、発光ダイオード２の光信号を受光
するように配置されたフォトダイオードアレイ３と、フ
ォトダイオードアレイ３の光起電力をゲート・ソース間
に印加されてドレイン・ソース間の導通状態と非導通状
態が切り替わる出力用ＦＥＴ９ａと、出力用ＦＥＴ９ａ
のゲート・ソース間の放電経路を構成する制御回路（第
１の制御用トランジスタ４とそのバイアス抵抗７）とを
備え、出力用ＦＥＴ９ａのドレイン・ゲート間に前記発
光ダイオード３の光信号の発生時に導通する半導体素子
（第２の制御用トランジスタ５）と２個の逆流阻止用の
整流素子８ａ，８ｃを直列的に接続し、前記２個の整流
素子８ａ，８ｃの少なくとも一方を遮光したことを特徴
とするものである。
【０００９】なお、図１〜図３の回路では、発光ダイオ
ード３の光信号の発生時に導通する半導体素子として、
バイアス抵抗７の両端電圧により導通状態にバイアスさ
れる第２の制御用トランジスタ５を使用しているが、発
光ダイオード３の光信号を受光して導通状態となるフォ
トトランジスタで置き換えても構わない。
ード３の光信号の発生時に導通する半導体素子として、
バイアス抵抗７の両端電圧により導通状態にバイアスさ
れる第２の制御用トランジスタ５を使用しているが、発
光ダイオード３の光信号を受光して導通状態となるフォ
トトランジスタで置き換えても構わない。
【００１０】
【作用】本発明では、図１〜図３に示すように、従来の
逆流阻止用のダイオード８ａと直列的に、遮光されたダ
イオード８ｃを挿入したものであるから、半導体リレー
の負荷側の耐圧は、従来のダイオード８ａに分担させ
て、出力用ＦＥＴ８ａのゲート・ソース間電圧低下の原
因となる光電流は、新たに挿入したダイオード８ｃで防
止することにより、高耐圧を維持しながら、ダイオード
８ａの逆方向電流を阻止することができるものである。
なお、出力用ＦＥＴ９ｂとダイオード８ｂについても同
様であり、ダイオード８ｃの挿入により、ダイオード８
ｂの逆方向電流を阻止することができる。
逆流阻止用のダイオード８ａと直列的に、遮光されたダ
イオード８ｃを挿入したものであるから、半導体リレー
の負荷側の耐圧は、従来のダイオード８ａに分担させ
て、出力用ＦＥＴ８ａのゲート・ソース間電圧低下の原
因となる光電流は、新たに挿入したダイオード８ｃで防
止することにより、高耐圧を維持しながら、ダイオード
８ａの逆方向電流を阻止することができるものである。
なお、出力用ＦＥＴ９ｂとダイオード８ｂについても同
様であり、ダイオード８ｃの挿入により、ダイオード８
ｂの逆方向電流を阻止することができる。
【００１１】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。一対の入力端子１
ａ，１ｂ間には、発光ダイオード２が接続されている。
発光ダイオード２には、フォトダイオードアレイ３が光
結合されている。フォトダイオードアレイ３は、その光
起電力が抵抗７を介して第１及び第２の出力用ＦＥＴ９
ａ，９ｂのゲート・ソース間に印加されるように接続さ
れている。第１及び第２の出力用ＦＥＴ９ａ，９ｂはソ
ースが共通となるように逆直列接続されている。第１の
出力用ＦＥＴ９ａのドレインは出力端子１０ａに接続さ
れ、第２の出力用ＦＥＴ９ｂのドレインは出力端子１０
ｃに接続されている。また、第１及び第２の出力用ＦＥ
Ｔ９ａ，９ｂの各ソースは出力端子１０ｂに接続されて
いる。出力用ＦＥＴ９ａ，９ｂのゲート及びソースに
は、デプリーション型のＭＯＳＦＥＴよりなる第１の制
御用トランジスタ４のソース及びドレインがそれぞれ接
続されており、この制御用トランジスタ４のゲート・ソ
ース間は抵抗７の両端に接続されている。また、第１の
出力用ＦＥＴ９ａのドレイン・ゲート間には、出力用Ｆ
ＥＴ９ａのターンオン高速化のために、ダイオード８
ａ，８ｃと抵抗６及び第２の制御用トランジスタ５の直
列回路が接続されている。同様に、第２の出力用ＦＥＴ
９ｂのドレイン・ゲート間には、出力用ＦＥＴ９ｂのタ
ーンオン高速化のために、ダイオード８ｂ，８ｃと抵抗
６及び第２の制御用トランジスタ５の直列回路が接続さ
れている。なお、ダイオード８ｃは遮光されており、フ
ォトダイオードアレイ３が光信号を発生しても、ダイオ
ード８ｃに光電流が生じることはない。
下、その回路構成について説明する。一対の入力端子１
ａ，１ｂ間には、発光ダイオード２が接続されている。
発光ダイオード２には、フォトダイオードアレイ３が光
結合されている。フォトダイオードアレイ３は、その光
起電力が抵抗７を介して第１及び第２の出力用ＦＥＴ９
ａ，９ｂのゲート・ソース間に印加されるように接続さ
れている。第１及び第２の出力用ＦＥＴ９ａ，９ｂはソ
ースが共通となるように逆直列接続されている。第１の
出力用ＦＥＴ９ａのドレインは出力端子１０ａに接続さ
れ、第２の出力用ＦＥＴ９ｂのドレインは出力端子１０
ｃに接続されている。また、第１及び第２の出力用ＦＥ
Ｔ９ａ，９ｂの各ソースは出力端子１０ｂに接続されて
いる。出力用ＦＥＴ９ａ，９ｂのゲート及びソースに
は、デプリーション型のＭＯＳＦＥＴよりなる第１の制
御用トランジスタ４のソース及びドレインがそれぞれ接
続されており、この制御用トランジスタ４のゲート・ソ
ース間は抵抗７の両端に接続されている。また、第１の
出力用ＦＥＴ９ａのドレイン・ゲート間には、出力用Ｆ
ＥＴ９ａのターンオン高速化のために、ダイオード８
ａ，８ｃと抵抗６及び第２の制御用トランジスタ５の直
列回路が接続されている。同様に、第２の出力用ＦＥＴ
９ｂのドレイン・ゲート間には、出力用ＦＥＴ９ｂのタ
ーンオン高速化のために、ダイオード８ｂ，８ｃと抵抗
６及び第２の制御用トランジスタ５の直列回路が接続さ
れている。なお、ダイオード８ｃは遮光されており、フ
ォトダイオードアレイ３が光信号を発生しても、ダイオ
ード８ｃに光電流が生じることはない。
【００１２】以下、図１に示す回路の動作について説明
する。入力端子１ａ，１ｂ間に入力信号が印加される
と、発光ダイオード２が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ３は光起電力を
発生し、抵抗７とデプリーション型のＭＯＳＦＥＴより
なる第１の制御用トランジスタ４を介して光電流が流れ
て、抵抗７の両端に電圧が発生する。この電圧により、
第１の制御用トランジスタ４が高抵抗状態にバイアスさ
れるので、出力用ＦＥＴ９ａ，９ｂのゲート・ソース間
にはフォトダイオードアレイ３の光電流が流れ込み、出
力用ＦＥＴ９ａ，９ｂのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ５は、抵抗７の両端に
生じた電圧により導通状態となる。今、出力用ＦＥＴ８
ａのドレインがソースに対して高電位となるような電圧
が出力端子１０ａ，１０ｂ間に印加されているものとす
ると、第２の制御用トランジスタ５が導通状態となるこ
とにより、高電位側の出力端子１０ａからダイオード８
ａ、遮光されたダイオード８ｃ、抵抗６及び第２の制御
用トランジスタ５、出力用ＦＥＴ９ａのゲート・ソース
間容量を介して、低電位側の出力端子１０ｂに電流が流
れて、出力用ＦＥＴ９ａのゲート・ソース間容量が充電
される。ここで、出力用ＦＥＴ９ａがＮチャンネルのエ
ンハンスメントモードのＭＯＳＦＥＴである場合には、
出力用ＦＥＴ９ａのゲート・ソース間電圧が所定のスレ
ショルド電圧を越えると、出力用ＦＥＴ９ａのドレイン
・ソース間が導通状態となり、出力端子１０ａ，１０ｂ
間は導通状態となる。
する。入力端子１ａ，１ｂ間に入力信号が印加される
と、発光ダイオード２が光信号を発生する。この光信号
を受光すると、フォトダイオードアレイ３は光起電力を
発生し、抵抗７とデプリーション型のＭＯＳＦＥＴより
なる第１の制御用トランジスタ４を介して光電流が流れ
て、抵抗７の両端に電圧が発生する。この電圧により、
第１の制御用トランジスタ４が高抵抗状態にバイアスさ
れるので、出力用ＦＥＴ９ａ，９ｂのゲート・ソース間
にはフォトダイオードアレイ３の光電流が流れ込み、出
力用ＦＥＴ９ａ，９ｂのゲート・ソース間容量が充電さ
れる。このとき、エンハンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ５は、抵抗７の両端に
生じた電圧により導通状態となる。今、出力用ＦＥＴ８
ａのドレインがソースに対して高電位となるような電圧
が出力端子１０ａ，１０ｂ間に印加されているものとす
ると、第２の制御用トランジスタ５が導通状態となるこ
とにより、高電位側の出力端子１０ａからダイオード８
ａ、遮光されたダイオード８ｃ、抵抗６及び第２の制御
用トランジスタ５、出力用ＦＥＴ９ａのゲート・ソース
間容量を介して、低電位側の出力端子１０ｂに電流が流
れて、出力用ＦＥＴ９ａのゲート・ソース間容量が充電
される。ここで、出力用ＦＥＴ９ａがＮチャンネルのエ
ンハンスメントモードのＭＯＳＦＥＴである場合には、
出力用ＦＥＴ９ａのゲート・ソース間電圧が所定のスレ
ショルド電圧を越えると、出力用ＦＥＴ９ａのドレイン
・ソース間が導通状態となり、出力端子１０ａ，１０ｂ
間は導通状態となる。
【００１３】出力用ＦＥＴ９ａが完全にオン状態となっ
た後は、そのドレイン・ソース間電圧がほぼゼロになる
ので、フォトダイオードアレイ３からの電流が、第２の
制御用トランジスタ５としてのＭＯＳＦＥＴのドレイン
・ソース間の逆並列ダイオードを介して出力用ＦＥＴ９
ａのドレイン・ソース間に流れようとするが、この経路
には負荷側の耐圧を分担するダイオード８ａと、遮光さ
れたダイオード８ｃが接続されているので、逆方向の電
流は流れない。したがって、出力用ＦＥＴ９ａのゲート
・ソース間電圧が下がることはない。
た後は、そのドレイン・ソース間電圧がほぼゼロになる
ので、フォトダイオードアレイ３からの電流が、第２の
制御用トランジスタ５としてのＭＯＳＦＥＴのドレイン
・ソース間の逆並列ダイオードを介して出力用ＦＥＴ９
ａのドレイン・ソース間に流れようとするが、この経路
には負荷側の耐圧を分担するダイオード８ａと、遮光さ
れたダイオード８ｃが接続されているので、逆方向の電
流は流れない。したがって、出力用ＦＥＴ９ａのゲート
・ソース間電圧が下がることはない。
【００１４】次に、入力端子１ａ，１ｂ間の入力信号が
遮断されると、発光ダイオード２の光信号は消失する。
これにより、フォトダイオードアレイ３は光起電力の発
生を停止し、抵抗７の両端電圧が消失するので、第１の
制御用トランジスタ４は短絡状態となり、第２の制御用
トランジスタ５は開放状態となるので、出力用ＦＥＴ９
ａのゲート・ソース間の蓄積電荷は第１の制御用トラン
ジスタ４を介して放電され、出力用ＦＥＴ９ａはオフ状
態となる。
遮断されると、発光ダイオード２の光信号は消失する。
これにより、フォトダイオードアレイ３は光起電力の発
生を停止し、抵抗７の両端電圧が消失するので、第１の
制御用トランジスタ４は短絡状態となり、第２の制御用
トランジスタ５は開放状態となるので、出力用ＦＥＴ９
ａのゲート・ソース間の蓄積電荷は第１の制御用トラン
ジスタ４を介して放電され、出力用ＦＥＴ９ａはオフ状
態となる。
【００１５】以上の説明では、第１の出力用ＦＥＴ９ａ
のドレインがソースに対して高電位となるような電圧が
出力端子１０ａ，１０ｂ間に印加されている場合につい
て説明したが、第２の出力用ＦＥＴ９ｂのドレインがソ
ースに対して高電位となるような電圧が出力端子１０
ｂ，１０ｃ間に印加されている場合の動作も上記と全く
同様である。通常、図４に示すリレー回路は、出力端子
１０ａ，１０ｃ間に交流電圧を印加された状態で使用さ
れる。第１及び第２の出力用ＦＥＴ９ａ，９ｂは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第１及び第２の出力用ＦＥＴ９ａ，９ｂが導通状態
になると、出力端子１０ａ，１０ｃ間には双方向に電流
を流すことができるものである。
のドレインがソースに対して高電位となるような電圧が
出力端子１０ａ，１０ｂ間に印加されている場合につい
て説明したが、第２の出力用ＦＥＴ９ｂのドレインがソ
ースに対して高電位となるような電圧が出力端子１０
ｂ，１０ｃ間に印加されている場合の動作も上記と全く
同様である。通常、図４に示すリレー回路は、出力端子
１０ａ，１０ｃ間に交流電圧を印加された状態で使用さ
れる。第１及び第２の出力用ＦＥＴ９ａ，９ｂは、ドレ
イン・ソース間に逆並列ダイオードを内蔵しているの
で、第１及び第２の出力用ＦＥＴ９ａ，９ｂが導通状態
になると、出力端子１０ａ，１０ｃ間には双方向に電流
を流すことができるものである。
【００１６】図２は本発明の他の実施例を示しており、
この実施例では、図１の実施例において、ダイオード８
ｃと抵抗６の配置を逆にしたものである。また、図３は
本発明のさらに他の実施例を示しており、この実施例で
は、図２の実施例において、第２の制御用トランジスタ
５のドレインと抵抗６の間に接続されたダイオード８ｃ
を、第２の制御用トランジスタ５のソースと出力用ＦＥ
Ｔ９ａ，９ｂのゲートの間に配置したものである。いず
れの実施例においても、図１の実施例と同様の効果が得
られる。
この実施例では、図１の実施例において、ダイオード８
ｃと抵抗６の配置を逆にしたものである。また、図３は
本発明のさらに他の実施例を示しており、この実施例で
は、図２の実施例において、第２の制御用トランジスタ
５のドレインと抵抗６の間に接続されたダイオード８ｃ
を、第２の制御用トランジスタ５のソースと出力用ＦＥ
Ｔ９ａ，９ｂのゲートの間に配置したものである。いず
れの実施例においても、図１の実施例と同様の効果が得
られる。
【００１７】
【発明の効果】本発明によれば、発光ダイオードからの
光信号の発生時にフォトダイオードアレイに発生する光
起電力により出力用ＦＥＴのゲート・ソース間を充電す
る半導体リレー回路において、前記光信号の発生時に導
通状態となる半導体素子を逆流阻止用の２個の整流素子
を介して出力用ＦＥＴのドレイン・ゲート間に接続し、
少なくとも１個の整流素子を遮光するようにしたから、
発光ダイオードからの光信号が強くなったとしても、遮
光は完全に行えるので、出力用ＦＥＴのゲート・ソース
間電圧の低下を招くことはなく、また、２個の整流素子
を直列接続しているので、一方の整流素子が高耐圧であ
れば、全体として高耐圧とすることができ、高耐圧で且
つオン抵抗の低い半導体リレー回路を実現できるという
効果がある。
光信号の発生時にフォトダイオードアレイに発生する光
起電力により出力用ＦＥＴのゲート・ソース間を充電す
る半導体リレー回路において、前記光信号の発生時に導
通状態となる半導体素子を逆流阻止用の２個の整流素子
を介して出力用ＦＥＴのドレイン・ゲート間に接続し、
少なくとも１個の整流素子を遮光するようにしたから、
発光ダイオードからの光信号が強くなったとしても、遮
光は完全に行えるので、出力用ＦＥＴのゲート・ソース
間電圧の低下を招くことはなく、また、２個の整流素子
を直列接続しているので、一方の整流素子が高耐圧であ
れば、全体として高耐圧とすることができ、高耐圧で且
つオン抵抗の低い半導体リレー回路を実現できるという
効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明のさらに他の実施例の回路図である。
【図４】従来例の回路図である。
【図５】従来の遮光構造を示す断面図である。
【図６】従来の他の遮光構造を示す断面図である。
【図７】従来のさらに他の遮光構造を示す断面図であ
る。
る。
１ａ，１ｂ 入力端子 ２ 発光ダイオード ３ フォトダイオードアレイ ４ 第１の制御用トランジスタ ５ 第２の制御用トランジスタ ６ 抵抗 ７ 抵抗 ８ａ，８ｂ ダイオード ８ｃ 遮光されたダイオード ９ａ，９ｂ 出力用ＦＥＴ １０ａ 出力端子 １０ｂ 出力端子 １０ｃ 出力端子
Claims (3)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、発光ダイオードの光信号を受光する
ように配置されたフォトダイオードアレイと、フォトダ
イオードアレイの光起電力をゲート・ソース間に印加さ
れてドレイン・ソース間の導通状態と非導通状態が切り
替わる出力用ＦＥＴと、出力用ＦＥＴのゲート・ソース
間の放電経路を構成する制御回路とを備え、出力用ＦＥ
Ｔのドレイン・ゲート間に前記発光ダイオードの光信号
の発生時に導通する半導体素子と２個の逆流阻止用の整
流素子を直列的に接続し、前記２個の整流素子の少なく
とも一方を遮光したことを特徴とする半導体リレー回
路。 - 【請求項２】 前記２個の整流素子のうちの１個を前
記発光ダイオードの光信号の発生時に導通する半導体素
子と出力用ＦＥＴのドレインの間に挿入したことを特徴
とする請求項１記載の半導体リレー回路。 - 【請求項３】 前記２個の整流素子のうちの１個を前
記発光ダイオードの光信号の発生時に導通する半導体素
子と出力用ＦＥＴのゲートの間に挿入したことを特徴と
する請求項１記載の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912391A JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912391A JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167412A true JPH05167412A (ja) | 1993-07-02 |
| JP2698723B2 JP2698723B2 (ja) | 1998-01-19 |
Family
ID=18217879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32912391A Expired - Fee Related JP2698723B2 (ja) | 1991-12-12 | 1991-12-12 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698723B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700101A1 (en) * | 1994-08-31 | 1996-03-06 | Oki Electric Industry Co., Ltd. | Photosemiconductor relay, photosemiconductor relay device, controller using photosemiconductor relay, power supply apparatus using photosemiconductor relay and terminal switching apparatus using photosemiconductor relay |
| WO2017187952A1 (ja) * | 2016-04-26 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 可変コンデンサモジュール |
| EP3382082B1 (de) | 2017-03-31 | 2019-08-07 | Reifenhäuser GmbH & Co. KG Maschinenfabrik | Vorrichtung zur herstellung von spinnvliesen aus endlosfilamenten |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727078A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Semiconductor device having light receiving element |
| JPS63254736A (ja) * | 1987-04-10 | 1988-10-21 | Matsushita Electronics Corp | 光半導体装置 |
| JPS63299372A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 電界効果トランジスタ |
| JPH0388419A (ja) * | 1989-03-15 | 1991-04-12 | Matsushita Electric Works Ltd | 半導体リレー回路 |
| JPH03209881A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 光検出スイッチ素子 |
-
1991
- 1991-12-12 JP JP32912391A patent/JP2698723B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727078A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Semiconductor device having light receiving element |
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| JPS63299372A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 電界効果トランジスタ |
| JPH0388419A (ja) * | 1989-03-15 | 1991-04-12 | Matsushita Electric Works Ltd | 半導体リレー回路 |
| JPH03209881A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 光検出スイッチ素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700101A1 (en) * | 1994-08-31 | 1996-03-06 | Oki Electric Industry Co., Ltd. | Photosemiconductor relay, photosemiconductor relay device, controller using photosemiconductor relay, power supply apparatus using photosemiconductor relay and terminal switching apparatus using photosemiconductor relay |
| US5757020A (en) * | 1994-08-31 | 1998-05-26 | Oki Electric Industry Co., Ltd. | Photosemiconductor relay, photosemiconductor relay device, controller using photosemiconductor relay, power supply apparatus using photosemiconductor relay and terminal switching apparatus using photosemiconductor relay |
| WO2017187952A1 (ja) * | 2016-04-26 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 可変コンデンサモジュール |
| EP3382082B1 (de) | 2017-03-31 | 2019-08-07 | Reifenhäuser GmbH & Co. KG Maschinenfabrik | Vorrichtung zur herstellung von spinnvliesen aus endlosfilamenten |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698723B2 (ja) | 1998-01-19 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |