JPH0697468A

JPH0697468A - 半導体装置

Info

Publication number: JPH0697468A
Application number: JP27102892A
Authority: JP
Inventors: Ichiro Omura; 一郎大村; Mitsuhiko Kitagawa; 光彦北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-14
Filing date: 1992-09-14
Publication date: 1994-04-08
Anticipated expiration: 2018-09-22
Also published as: JP3450358B2

Abstract

(57)【要約】【目的】本発明は、オン状態の期間とオフ状態の期間と
の割合が時々刻々と変化する入力信号が与えられても、
スイッチング損失とオン状態損失との和損失を小さくで
きるダイオード回路からなる半導体装置を提供するこ
と。【構成】ｎ型半導体基板１の一方の表面に形成されたｎ
型エミッタ層２と、ｎ型半導体基板１の他方の表面に形
成されたｐ型半導体層３と、このｐ型半導体層３の表面
に選択的に形成された低濃度のｎ型半導体基板１，ｐ型
エミッタ層４とで構成されたダイオード並びにｐ型半導
体層３の表面に選択的に形成されたｐ型半導体層，深い
ｎ型半導体層５，浅いｎ型半導体層６及び深いｎ型半導
体層５上に形成された酸化膜８とゲート電極９とで構成
されたｎ型ＭＯＳトランジスタ並びにゲート電極９とカ
ソード電極との間に設けられた抵抗体１３を備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
にインバータ回路やチョッパ回路等に用いられるダイオ
ードを含む半導体装置に関する。

【０００２】

【従来の技術】２つの端子をもつ半導体デバイスを一般
にダイオードと称し、ｐｎ接合ダイオード，ＭＯＳ構造
ダイオード，ショットキー接触ダイオード等の種類のダ
イオードがある。

【０００３】図２０に、ｐｎ接合ダイオードの一種であ
る従来のｐｉｎダイオードの素子断面図を示す。

【０００４】ｎ型半導体層８１上には、膜厚が比較的厚
く、不純物濃度が十分低いｉ型半導体層８２が設けられ
ている。このｉ型半導体層８２上には、ｐ型半導体層８
３が設けられ、このｐ型半導体層８３上には、アノード
電極８４が設けられている。そして、カソード電極８５
がｎ型半導体層８１の裏面に設けられている。この種の
ダイオードは、逆バイアス状態では容量的にみえ、順方
向状態ではほとんど純抵抗体にみえる。

【０００５】ところで、ｐｉｎダイオードに限らず一般
にダイオードは、スイッチング損失が小さくなるように
設計するとオン状態損失が大きくなり、逆にオン状態損
失が小さくなるように設計するとスイッチング損失が大
きくなる。

【０００６】従来のダイオードは、素子の動作中に、ス
イッチング損失及びオン状態損失を制御することができ
なかった。即ち、スイッチング損失とオン状態損失との
割合を動作中に変えられなかった。このため、従来のダ
イオードでは、スイッチング損失とオン状態損失との和
損失が最低になるように、トレードオフ曲線上の最適点
を見つけるという設計を行なっていた。

【０００７】しかしながら、この最適設計は、ダイオー
ドのオン状態の期間とオフ状態の期間との割合が一定の
場合には有効であるが、オン状態の期間とオフ状態の期
間との割合が変わる場合には有効でなくなる。何故な
ら、オン状態の期間とオフ状態の期間との割合が変わる
と、トレードオフ曲線上の最適点も変わるからである。

【０００８】このため、インバータ回路やチョッパ回路
などに用いられるダイオードのように、ダイオードのオ
ン状態の期間とオフ状態の期間との割合が時々刻々と変
化する場合には、ダイオードのスイッチング損失とオン
状態損失との和損失を小さくするが困難であった。

【０００９】

【発明が解決しようとする課題】上述の如く、従来のダ
イオードでは、素子の動作中に、スイッチング損失及び
オン状態損失の制御ができなかったので、インバータ回
路やチョッパ回路などに用いると、スイッチング損失と
オン状態損失との和損失を小さくするのが困難になると
いう問題があった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン状態の期間とオフ
状態の期間との割合が時々刻々と変化しても、スイッチ
ング損失とオン状態損失との和損失を小さくできるダイ
オード装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の骨子は、ダイオ
ード内の蓄積電荷を制御することにより、スイッチング
損失とオン状態損失との割合を制御することにある。

【００１２】即ち、上記の目的を達成するために、本発
明のダイオード装置は、順バイアスとなる期間と逆バイ
アスとなる期間との割合が変わる電気信号が入力される
ダイオードと、このダイオードに入力される前記電気信
号の電流に対する前記ダイオード内の蓄積電荷の比を制
御する手段とを備えたことを特徴とする。

【００１３】

【作用】本発明のダイオード装置は、ダイオードに入力
される電気信号の電流に対する前記ダイオード内の蓄積
電荷の比を制御する手段を備えている。

【００１４】ダイオードに与えられる電流に対する前記
ダイオード内の蓄積電荷の比（蓄積電荷／電流比）が変
わると、スイッチング損失に対するオン状態損失の比も
変化する。

【００１５】このため、前記ダイオードに与えられる前
記電流が変動し、ダイオードのオン状態の期間とオフ状
態の期間との割合が時々刻々と変化しても、前記手段に
より、蓄積電荷／電流比を制御すれば、スイッチング損
失とオン状態損失との和損失を従来に比べて小さくこと
ができる。

【００１６】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００１７】図１は、本発明の第１の実施例に係る半導
体装置のダイオード部の構成を示す図である。

【００１８】図中、１は低濃度のｎ型半導体基板を示し
ており、このｎ型半導体基板１の一方の表面にはｎ型エ
ミッタ層２が拡散形成され、このｎ型エミッタ層２の表
面にはカソード電極１１が設けられている。

【００１９】また、ｎ型半導体基板１の他方の表面には
ｐ型半導体層３が拡散形成されている。このｐ型半導体
層３の表面にはｐ型エミッタ層４が選択的に拡散形成さ
れている。

【００２０】即ち、ｎ型エミッタ層２，低濃度のｎ型半
導体基板１及びｐ型エミッタ層４とでｐｉｎ構造のダイ
オードが構成されている。

【００２１】ｐ型エミッタ層４の表面からｐ型半導体層
３の表面にかけては高濃度の浅いｎ型半導体層６が選択
的に拡散形成されている。更に、ｐ型半導体層３の表面
にはｐ型エミッタ層４及びｎ型半導体層６に接しない高
濃度の深いｎ型半導体層５が選択的に形成されている。

【００２２】高濃度の深いｎ型半導体層５から高濃度の
浅いｎ型半導体層６にかけてのｐ型半導体層３上には、
酸化膜８を介してゲート電極９が設けられている。

【００２３】即ち、ｐ型半導体層３，深いｎ型半導体層
５，浅いｎ型半導体層６，ゲート酸化膜８及びゲート電
極９とで、深いｎ型半導体層５と浅いｎ型半導体層６と
の間のｐ型半導体層３の表面をｎチャネル７とするｎ型
ＭＯＳトランジスタが構成されている。

【００２４】ｐ型エミッタ層４及び高濃度の浅いｎ型半
導体層６上には、酸化膜８でゲート電極９と電気的に分
離されたアノード電極１０が設けられている。このアノ
ード電極１０は、素子の内部或いは外部に設けられたツ
ェナーダイオード１２を介してゲート電極９に接続され
ている。このツェナーダイオード１２は、ゲート電極９
とアノード電極１０との間に所定値以上の電圧が印加さ
れないように選ばれている。また、ゲート電極９は素子
の内部或いは外部に設けられた抵抗体１３を介してアノ
ード電極１１に接続されている。

【００２５】次にこのように構成されたダイオード装置
の動作を説明する。

【００２６】まず、オン状態で素子内に蓄積される電荷
量と素子内での電圧降下がアノード・ゲート間電圧（ゲ
ート電圧−アノード電圧）によってどのように変化する
かを説明する。

【００２７】このオン状態で、アノード・ゲート間電圧
がＭＯＳトランジスタのしきい値電圧以上の場合は、素
子内の電子がｎ型半導体層５，ｎチャネル７，ｎ型半導
体層６を通ってアノード電極１０に排出されるため、素
子内の蓄積電荷は少なくなる。このため、素子内での電
圧降下が大きくなるのでオン状態損失が大きくなる。し
かし、スイッチング時に素子内の電荷を排出するときに
流れる逆回復電流が少ないのでスイッチング損失は小さ
くなる。

【００２８】また、ゲート・アノード間電圧がＭＯＳト
ランジスタのしきい値電圧未満の場合は、ＭＯＳトラン
ジスタがオフ状態になるため、素子内の電子は排出され
ず、素子内に電荷が蓄積される。このため、素子内での
電圧降下が小さくなるのでオン状態損失が小さくなる。
しかし、スイッチング時に素子内の電荷を排出するとき
に流れる回復電流が多くなるのでスイッチング損失は大
きくなる。

【００２９】図２，図３は以上のことを説明している。
即ち、ゲート・アノード間電圧がＭＯＳトランジスタの
しきい値電圧を越えると、オン状態損失が増加し、スイ
ッチング損失が減少する。

【００３０】次に上記の如きに構成されたダイオード部
の動作を説明する。

【００３１】このダイオード部のゲート・アノード間電
圧は次のように決まる。まず、ダイオードがオフ状態で
あるとする。つまり、カソード電圧がアノード電圧より
高いときは、ゲート電極９は抵抗体１３を介してカソー
ド電極１１と接続されているため、ゲート電圧はＭＯＳ
トランジスタのしきい値電圧より高くなっている。ここ
で、ダイオードがオン状態に変わったとすると、カソー
ド電圧がアノード電圧より低くなり、図４に示すよう
に、ゲート・アノード間電圧が抵抗体１３とゲート電極
１０の容量とで決まるＣＲ時定数で徐々に低くなる。

【００３２】オン状態の期間にゲート・アノード間電圧
が低くなるにつれて、第４図に示すように、ダイオード
の特性は、オン状態損失が少なく、スイッチング損失が
大きいものとなる。換言すれば、オン状態の期間の割合
が小さくなると、平均的にスイッチング損失が少なくな
り、逆にオン状態の期間の割合が大きくなると、平均的
にオン状態損失が少なくなる。

【００３３】したがって、順バイアスとなる期間と逆バ
イアスとなる期間との割合が時々刻々と変わる入力信号
が与えられても、ＭＯＳトランジスタ及び抵抗体１３に
より、蓄積電荷／電流比の値が、スイッチング損失とオ
ン状態損失との和損失が小さくなるように、上記入力信
号の電流の順バイアスとなる期間と逆バイアスとなる期
間との割合に対応して制御されることになる。

【００３４】かくして本実施例によれば、順バイアスと
なる期間と逆バイアスとなる期間との割合が時々刻々と
変わる入力信号に対応して、蓄積電荷／電流比をＭＯＳ
トランジスタ及び抵抗体１３により所望値の方向に制御
できるので、従来の特性が固定されたダイオード装置に
比べて、スイッチング損失とオン状態損失との和損失を
小さくできる。

【００３５】図５は、本発明の第２の実施例に係る半導
体装置のダイオード部の構成を示す図である。なお、以
下の実施例において、前出の図のダイオード部と対応す
る部分には前出の図と同一符号を付し、詳細な説明は省
略する。

【００３６】本実施例のダイオード部は、インバータ回
路などの場合のように、ダイオードとスイッチング素子
とが並列に接続されている場合のものである。

【００３７】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ダイオード部へのゲートバイアス電圧
の印加方法にある。

【００３８】即ち、ダイオードと並列に接続されたスイ
ッチング素子のゲート信号からダイオード部のゲートバ
イアス電圧を生成する。

【００３９】具体的には、図５に示すように、スイッチ
ング素子のゲート信号の極性を反転した後、この反転ゲ
ート信号４８を、平滑回路５０を介してダイオード部に
印加する。このとき、平滑回路５０によりダイオードの
オン状態の期間が短いほど、別言すれば、ダイオードの
入力信号の順バイアスとなる期間が短くなるほど、レベ
ルの高いゲートバイアス電圧４９が得られる。

【００４０】したがって、ダイオードの入力信号の順バ
イアス期間が短くなる方向にダイオードの入力信号が変
化して、スイッチング損失が大きくなろうとしても、素
子内から電荷の排出量が増えるので、従来に比べて、ス
イッチング損失和とオン状態損失と和損失がより小さく
なる。逆にダイオードの入力信号の順バイアス期間が長
くなる方向にダイオードの入力信号が変化して、オン状
態損失が大きくなろうとしても、素子内からの電荷の排
出量が減るので、従来に比べて、スイッチング損失和と
オン状態損失と和損失がより小さくなる。

【００４１】図６は、本発明の第３の実施例に係る半導
体装置のダイオード部の構成を示す図である。

【００４２】本実施例のダイオード部が第２の実施例の
それと異なる点は、スイッチング素子のゲート信号を用
いる代わりに、このスイッチング素子のゲート信号を発
生する制御回路の内部信号からダイオード部のゲートバ
イアス信号を生成することにある。

【００４３】スイッチング素子のゲート信号Ｓ_gは制御
回路の基準信号Ｓ_refと搬送波Ｓ_cとから生成され、搬
送波Ｓ_cが基準信号Ｓ_refより大きければオン信号のゲ
ート信号Ｓ_gが生成され、搬送波Ｓ_cが基準信号Ｓ_ref
より小さければオフ信号のゲート信号Ｓ_gが生成され
る。

【００４４】本実施例では、制御回路の内部信号のう
ち、基準信号Ｓ_refからゲートバイアス信号を生成す
る。即ち、所定ビット数のデジタル信号である基準信号
Ｓ_refを電圧変換器５１によりアナログの電圧信号に変
換する。このようにして得られた電圧信号の振幅は、ス
イッチング素子のゲート信号のオン状態の期間に比例し
て大きくなるので、ゲートバイアス信号として使用でき
る。

【００４５】図８は、本発明の第４の実施例に係る半導
体装置のダイオード部の構成を示す図である。なお、以
下の実施例においては、主としてダイオード部の素子構
造のみを説明し、ゲートバイアス信号の与えかたは先の
実施例と同様に行なうものとする。

【００４６】本実施例のダイオード部が第１の実施例の
それと異なる点は、ｐ型エミッタ層４の深さが高濃度の
ｎ型半導体層５のそれより浅いことにある。このような
構成でも先の実施例と同様な効果が得られるのは勿論の
こと、先の実施例に比べて、電子の排出量が多くなるの
で、スイッチング損失がより小さくなる。

【００４７】図９は、本発明の第５の実施例に係る半導
体装置のダイオード部の構成を示す図である。

【００４８】本実施例のダイオード装置は、第１の実施
例のそれの抵抗体１３を具体化した例である。第１の実
施例では、抵抗体１３は素子の内部或いは外部に設けら
れたとしか説明しなかったが、図９には抵抗体１３が素
子の内部に設けられた場合の具体的な一構成例が示され
ている。

【００４９】即ち、抵抗体１３としてＳＩＰＯＳ膜１４
を用い、このＳＩＰＯＳ膜１４をゲート電極９と接続す
ると共に、ゲート電極９と同様にＳＩＰＯＳ膜１４を酸
化膜８により基板表面と電気的に分離する。

【００５０】なお、第２，第３の実施例の抵抗体１３も
本実施例のように素子の内部に設けることができる。

【００５１】図１０は、本発明の第６の実施例に係る半
導体装置のダイオード部の構成を示す図である。

【００５２】本実施例のダイオード装置が第１の実施例
と異なる点は、アノード側に加えてカソード側にも素子
構造を設けたことにある。

【００５３】即ち、ｎ型半導体基板１のカソード側にｎ
型半導体層１７を設けてｐ型ＭＯＳトランジスタを形成
し、このｐ型ＭＯＳトランジスタにより蓄積電荷の制御
を行なう。

【００５４】ｎ型半導体層１７の表面にはｎ型エミッタ
層２が選択的に拡散形成され、このｎ型エミッタ層２の
表面からｎ型半導体層１７の表面にかけては高濃度の浅
いｐ型半導体層１６が拡散選択的に形成されている。ま
た、ｎ型半導体層１７の表面には高濃度の深いｐ型半導
体層１４が形成され、この高濃度の深いｐ型半導体層１
４から高濃度の浅いｐ型半導体層１６にかけてのｎ型半
導体層１７上には酸化膜８を介してゲート電極９が設け
られている。

【００５５】これらｎ型エミッタ層２，酸化膜８，ゲー
ト電極９，高濃度の深いｐ型半導体層１４，高濃度の浅
いｐ型半導体層１６，ｎ型半導体層１７によりｐ型ＭＯ
Ｓトランジスタが構成されている。

【００５６】このように構成されたカソード側のダイオ
ードとｐ型ＭＯＳトランジスタとも、アノード側のそれ
らと同様に、ダイオードの入力信号の順バイアス期間が
短くなる方向にダイオードの入力信号が変化すると、ｐ
型ＭＯＳトランジスタのｐチャネル１５が形成され、蓄
積電荷が減少し、従来に比べて、スイッチング損失和と
オン状態損失と和損失がより小さくなる。逆にダイオー
ドの入力信号の順バイアス期間が長くなると、蓄積電荷
が増加するので、この場合も、従来に比べて、スイッチ
ング損失和とオン状態損失と和損失がより小さくなる。

【００５７】なお、このような構造は第２の実施例のダ
イオード部にも適用できる。

【００５８】図１１は、本発明の第７の実施例に係る半
導体装置のダイオード部の構成を示す図である。

【００５９】本実施例のダイオード装置がこれまでの実
施例のそれらと主として異なる点は、本発明がＳＯＩ構
造の横型ダイオードに適用されていることにある。

【００６０】即ち、素子本体はＳｉＯ₂膜２２を介して
半導体基板２１上に設けられたｎ型半導体基板１上に形
成されている。

【００６１】ＳｉＯ₂膜２２と反対側のｎ型半導体基板
１の表面にはｐ型エミッタ層４とｎ型エミッタ層２とが
選択的に拡散形成されている。

【００６２】ｐ型エミッタ層４の表面には互いに接した
高濃度のｐ型半導体層２５と高濃度のｎ型半導体層２６
とが選択的に拡散形成されている。また、ｐ型エミッタ
層４の表面には高濃度のｐ型半導体層２５及び高濃度の
ｎ型半導体層２６に接しないｎ型半導体層２７が設けら
れている。このｎ型半導体層２７と高濃度のｎ型半導体
層２６との間のｐ型エミッタ層４上に酸化膜２４を介し
てゲート電極９ａが設けられている。また、高濃度のｐ
型半導体層２５及び高濃度のｎ型半導体層２６上にはア
ノード電極１０が設けられている。即ち、ｐ型エミッタ
層４，ゲート電極９ａ，アノード電極１０，酸化膜２
４，高濃度のｎ型半導体層２６及びｎ型半導体層２７で
ｎ型ＭＯＳトランジスタが形成されている。また、アノ
ード電極１０とゲート電極９ａとの間には、ゲート・ア
ノード間電圧が所定値を越えないようにツェナーダイオ
ード１２ａが設けられている。

【００６３】一方、ｎ型エミッタ層２側には、ｎ型エミ
ッタ層２，ゲート電極９ｂ，カソード電極１１，高濃度
のｐ型半導体層２９，ｐ型半導体層３０及び酸化膜２４
でｐ型ＭＯＳトランジスタが形成されている。また、カ
ソード電極１１とゲート電極９ｂとの間には、ツェナー
ダイオード１２ｂが設けられている。

【００６４】このように構成すれば、第５の本実施例と
同様にアノード側，カソード側の両側に素子構造を有す
るダイオード装置が得られる。この場合、アノード側の
ＭＯＳトランジスタ及びカソード側のＭＯＳトランジス
タに両方或いは一方のＭＯＳトランジスタを外部により
制御する方式にも用いることができる。

【００６５】図１２は、本発明の第８の実施例に係る半
導体装置のダイオード部の構成を示す素子断面図であ
る。

【００６６】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型ＭＯＳトランジスタの代わりに、
ｐ型ＭＯＳトランジスタによって蓄積電荷を制御するこ
とにある。

【００６７】即ち、アノード側のｎ型半導体基板１の表
面のｎ型半導体層３３の表面に、図１２に示すように、
ｎ型半導体層６の代わりにｐ型拡散層３１を選択的に拡
散形成する。これにより、ｐ型エミッタ層４，酸化膜
８，ゲート電極９，ｐ型拡散層３１及びｎ型半導体層３
３とでｐ型ＭＯＳトランジスタが構成される。

【００６８】この場合、ダイオードの入力信号の順バイ
アス期間が長くなる方向に変化したときに、アノード・
ゲート間電圧がしきい値より高くなような、ゲートバイ
アス電圧をｐ型ＭＯＳトランジスタに印加されるように
する。

【００６９】図１３は、本発明の第９の実施例に係る半
導体装置のダイオード部の構成を示す図である。

【００７０】本実施例のダイオード部がこれまでの実施
例のそれらと異なる点は、電荷の排出量を制御する代わ
りに、電荷の注入量を制御することにより、蓄積電荷を
制御することにある。

【００７１】カソード側の低濃度のｎ型半導体基板１の
表面にはｐ型半導体ウェル１が選択的に拡散形成され、
このｐ型半導体ウェル４１の表面には高濃度のｎ型半導
体層４３が選択的に拡散形成されている。この高濃度の
ｎ型半導体層４３からｐ型半導体ウェル４１が形成され
ていない低濃度のｎ型半導体層１の表面にかけては酸化
膜８を介してゲート電極９が設けられている。

【００７２】即ち、ｎ型半導体基板１，酸化膜８，ゲー
ト電極９，ｐ型半導体ウェル４１及びｎ型半導体層４３
とでｎ型ＭＯＳトランジスタが構成されている。

【００７３】また、カソード電極１１は、ｐ型半導体ウ
ェル４１及び高濃度のｎ型半導体層４３に接するように
設けられている。そして、カソード電極１１とゲート電
極９との間にゲート電圧制御器４２が設けられている。

【００７４】このように構成されたダイオード装置によ
れば、ｎ型ＭＯＳトランジスタをオン状態にし、ｎ型半
導体基板１とｎ型半導体層４３との間のｐ型半導体ウェ
ル１の表面のｎチャネル４４を介してｐ型エミッタ層４
に電子ｅ^-を注入することによりダイオードをオン状態
にできる。このため、ゲート電圧制御器４２によって直
接電子の注入を制御でき、先の実施例に比べて、オン状
態をより広い範囲にわたって制御できる。

【００７５】図１４は、本発明の第１０の実施例に係る
半導体装置のダイオード部の構成を示す図である。

【００７６】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型半導体基板１の表面にｎ型エミッ
タ層２を付加したことにある。このため、先の実施例に
比べて、電子の注入効率をより高くできる。なお、ｎ型
エミッタ層２とｐ形半導体ウェル４１とは接していなく
ても良い。

【００７７】図１５は、本発明の第１１の実施例に係る
半導体装置のダイオード部の構成を示す素子断面図であ
る。

【００７８】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型エミッタ層２への電子の供給方法
にある。

【００７９】カソード側のｎ型半導体基板１の表面に
は、ゲート電極９を介してｐ型半導体ウェル４１と対向
する高濃度のｐ型半導体層４５が選択的に形成されてい
る。即ち、この高濃度のｐ型半導体層４５，ｐ型半導体
ウェル４１，ｎ型半導体層１，酸化膜８及びゲート電極
９とｐ型ＭＯＳトランジスタが構成されている。

【００８０】また、この高濃度のｐ型半導体層４５はｎ
型エミッタ層２と接しており、そして、電位の浮いた電
極４７が高濃度のｐ型半導体層４５及びｎ型エミッタ層
２に接するように設けられている。

【００８１】このように構成されたダイオード装置によ
れば、ｐ型ＭＯＳトランジスタがオン状態になり、ｐチ
ャネル４６が形成されると、電位の浮いた電極５７を介
してｎ型エミッタ層２に電子ｅ^-が注入される。このよ
うな電子ｅ^-の注入方法でも先の実施例と同様な効果が
得られる。

【００８２】図１６は、本発明の第１２の実施例に係る
半導体装置のダイオード部の構成を示す素子断面図であ
る。

【００８３】本実施例のダイオード部が第１の実施例の
それと異なる点は、トレンチ構造のゲート電極９を用い
たことにある。

【００８４】即ち、ｐ型エミッタ層４の表面にはトレン
チ溝が形成されており、その中に酸化膜８で被覆された
ゲート電極９が設けられている。この場合、トレンチ溝
の壁部に沿って２つのｎ型半導体層６間にチャネルが形
成される。なお、ｐ型エミッタ層４はトレンチ溝より浅
く形成しても良い。

【００８５】図１７は、本発明の第１３の実施例に係る
ダイオード装置の構成を示す素子断面図である。

【００８６】本実施例のダイオード部は、図１６のトレ
ンチ構造のゲート電極９がｎ型半導体基板１の表面まで
突き抜けた構造になっている。このような構成でも従来
よりオン状態損失とスイッチング損失との和損失が小さ
くなる。

【００８７】図１８は、本発明の第１４の実施例に係る
ダイオード装置の構成を示す素子断面図である。

【００８８】本実施例のダイオード部が図１の第１の実
施例のそれと異なる点は、図１のダイオード部から高濃
度の深いｎ型半導体層５が取り除かれた簡略された構成
になっていることにある。このような構成のダイオード
部でも第１の実施例と同様な効果が得られる。

【００８９】図１９は、本発明の第１５の実施例に係る
ダイオード装置の構成を示す素子断面図である。

【００９０】本実施例のダイオード部が図１８の第１４
の実施例のそれと異なる点は、第１４の実施例と同様に
高濃度の深いｎ型半導体層５を取り除くと共に、高濃度
の浅いｎ型半導体層６をｐ型エミッタ層４に接しないよ
うにｐ型半導体層３の表面に選択的に形成したことにあ
る。本実施例によれば、先の実施例と同様に、第１の実
施例のダイオード部より構成が簡略化され、しかも、第
１の実施例のダイオード部と同様な効果が得られる。

【００９１】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｐｎ接合の
ダイオードの場合について説明したが、本発明は、他の
タイプのダイオード、例えば、ＭＯＳ構造やショットキ
ー接触等のダイオードにも適用できる。また、上記実施
例を適宜組み合わせても良い。

【００９２】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【００９３】

【発明の効果】以上詳述したように本発明によれば、ダ
イオード内の蓄積電荷を制御することにより、ダイオー
ドのオン状態の期間とオフ状態の期間との割合が時々刻
々と変化しても、スイッチング損失とオン状態損失との
和損失を小さくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置のダイ
オード部の構成を示す図。

【図２】ゲート・アノード間電圧とオン状態損失との関
係を示す特性図。

【図３】ゲート・アノード間電圧とスイッチング損失と
の関係を示す特性図。

【図４】ターンオン後のオン状態損失とスイッチング損
失との関係を示す特性図。

【図５】本発明の第２の実施例に係る半導体装置のダイ
オード部の構成を示す図。

【図６】本発明の第３の実施例に係る半導体装置のダイ
オード部の構成を示す図。

【図７】図６のダイオード部に印加するゲートバイアス
電圧を説明するための図。

【図８】本発明の第４の実施例に係る半導体装置のダイ
オード部の構成を示す図。

【図９】本発明の第５の実施例に係る半導体装置のダイ
オード部の構成を示す図。

【図１０】本発明の第６の実施例に係る半導体装置のダ
イオード部の構成を示す図。

【図１１】本発明の第７の実施例に係る半導体装置のダ
イオード部の構成を示す図。

【図１２】本発明の第８の実施例に係る半導体装置のダ
イオード部の構成を示す図。

【図１３】本発明の第９の実施例に係る半導体装置のダ
イオード部の構成を示す図。

【図１４】本発明の第１０の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図１５】本発明の第１１の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図１６】本発明の第１２の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図１７】本発明の第１３の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図１８】本発明の第１４の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図１９】本発明の第１５の実施例に係る半導体装置の
ダイオード部の構成を示す図。

【図２０】従来のｐｉｎダイオードの素子断面図。

【符号の説明】

１…ｎ型半導体基板、２…ｎ型エミッタ層、３…ｐ型半
導体層、４…ｐ型エミッタ層、５…深いｎ型半導体層、
６…浅いｎ型半導体層、７…ｎチャネル、８…酸化膜、
９…ゲート電極、１０…アノード電極、１１…カソード
電極、１２…ツェナーダイオード、１３…抵抗体、１４
…ＳＩＰＯＳ膜。

Claims

【特許請求の範囲】

【請求項１】順バイアスとなる期間と逆バイアスとなる
期間との割合が変わる電気信号が入力されるダイオード
と、このダイオードに入力される前記電気信号の電流に対す
る前記ダイオード内の蓄積電荷の比を制御する手段とを
具備してなることを特徴とする半導体装置。