(第1の実施形態)
図1は、第1の実施形態の半導体装置の構成を示す回路図である。図1に示されているように、第1の実施形態の半導体装置は、直流電源2と負荷3との間に設けられて使用されるハイサイドドライバIC(integrated circuit)として機能する半導体チップ1として構成されている。半導体チップ1は、直流電源2から電源電圧VCCの供給を受け、該電源電圧VCCの負荷3への供給をスイッチングする機能を有している。直流電源2としては、例えば、バッテリーが用いられる。
半導体チップ1は、制御入力端子11と、電源端子12と、負荷端子13と、出力素子部14と、制御回路部15とを備えている。即ち、制御入力端子11と、電源端子12と、負荷端子13と、出力素子部14と、制御回路部15とは、半導体チップ1にモノリシックに(monolithically)集積化されている。ここで、「モノリシックに」とは、同一の半導体チップに集積化されることを意味している。制御入力端子11は、外部機器(例えば、CPU(central processing unit))から外部制御信号INを受け取る外部接続端子である。電源端子12は、直流電源2に接続され、直流電源2から電源電圧VCCが供給される外部接続端子である。負荷端子13は、負荷3に接続される端子である。
出力素子部14には、電源電圧VCCの負荷3への供給をスイッチングするためのパワートランジスタとして、出力MOSトランジスタ21とセンスMOSトランジスタ22とが集積化されている。本実施形態では、出力MOSトランジスタ21とセンスMOSトランジスタ22とが、いずれも、UMOS(U-groove MOS)構造のNMOSトランジスタとして形成されている。出力MOSトランジスタ21及びセンスMOSトランジスタ22は、共通に接続されたドレイン(共通ドレイン)を有しており、該共通ドレインは、電源端子12に接続されている。出力MOSトランジスタ21のソースは、負荷端子13に接続され、センスMOSトランジスタ22のソースは、ノードn1に接続されている。負荷電流IOUTは、直流電源2から出力MOSトランジスタ21を介して負荷3に供給される。
ここで、図1において、記号RSUBは、基板抵抗を示している。基板抵抗RSUBは、等価回路としては、出力MOSトランジスタ21及びセンスMOSトランジスタ22の共通ドレインにおける抵抗として表現され得る。なお、図1の等価回路では、出力MOSトランジスタ21とセンスMOSトランジスタ22とが別の素子と表現されているが、後述されるように、出力MOSトランジスタ21とセンスMOSトランジスタ22とが物理的には一体に形成されることに留意されたい。後述されるように、センスMOSトランジスタ22のソースに接続されたノードn1は、基板抵抗RSUBにおける電圧降下を検出するために用いられる。
制御回路部15は、ノードn2を有していると共に、制御回路ブロック23と、電圧検出回路24とを備えている。後述されるように、ノードn2とは、出力MOSトランジスタ21とセンスMOSトランジスタ22の共通ドレイン電極(共通ドレインに接続された電極)の電位に対応する電位を有するノードである。ノードn2への電位の取出しについては、後に詳細に説明する。
制御回路ブロック23は、ロジック回路25と、チャージポンプ26とを備えている。ロジック回路25は、外部制御信号INと、電圧検出回路24から出力される検出信号SDETとに応答して、チャージポンプ26を制御する制御信号SCTRLを生成する。チャージポンプ26に供給される制御信号SCTRLは、チャージポンプ26による出力MOSトランジスタ21とセンスMOSトランジスタ22のゲートの駆動を制御する信号である。即ち、ロジック回路25は、外部制御信号INと検出信号SDETとに応答して、チャージポンプ26による出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートの駆動を制御する機能を有している。
チャージポンプ26は、ロジック回路25から供給される制御信号SCTRLに応答して出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートを駆動する駆動回路として動作し、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートに供給すべきゲート電圧VGを生成する。チャージポンプ26は、電源電圧VCCよりも高いゲート電圧VG(例えば、電源電圧VCCの2倍程度のゲート電圧VG)が生成可能であるように構成されている。本実施形態では、チャージポンプ26は、制御信号SCTRLがHighレベルである場合に、電源電圧VCCの2倍程度のゲート電圧VGを出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートに供給し、制御信号SCTRLがLowレベルである場合には、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートの駆動を停止する。
制御回路ブロック23は、ロジック回路25及びチャージポンプ26以外の回路、例えば、出力MOSトランジスタ21のソースとゲートとを短絡する短絡回路や異常検出回路等を含んでいてもよい。
電圧検出回路24は、センスMOSトランジスタ22のソースに接続されたノードn1とノードn2の間の電圧(電位差)に応じて検出信号SDETを生成する回路部である。後に詳細に説明するように、ノードn1とノードn2の間の電圧は、負荷電流IOUTの電流レベルに対応しており、よって、電圧検出回路24は、負荷電流IOUTの電流レベルを電圧検出によって検出する機能を有していることになる。電圧検出回路24は、設定しきい値電圧生成部27と、コンパレータ28とを備えている。
設定しきい値電圧生成部27は、所望の設定しきい値電圧VTHを生成する電圧源を備えている。設定しきい値電圧生成部27は、その高電位側の端子がノードn2に接続され、低電位側の端子がコンパレータ28の+入力端子(非反転入力)に接続されている。即ち、コンパレータ28の+入力端子は、設定しきい値電圧生成部27の動作により、ノードn2の電位よりも電圧VTHだけ低い電位に設定されることになる。
コンパレータ28は、その+入力端子の電位と−入力端子(反転入力)の電位とを比較し、比較結果に対応する検出信号SDETを生成する。本実施形態では、コンパレータ28は、+入力端子の電位が−入力端子の電位よりも高い場合に、検出信号SDETをHighレベルに設定し、そうでない場合に検出信号SDETをLowレベルに設定する。結果として、検出信号SDETは、ノードn1の電位Vn1とノードn2の電位Vn2の差ΔV21(=Vn2−Vn1)が設定しきい値電圧VTHよりも大きい場合にHighレベルになり、そうでない場合にLowレベルになる。
図2A〜図2Cは、コンパレータ28の回路構成の例を示す回路図である。
一実施形態では、コンパレータ28が一対のMOSトランジスタを入力トランジスタ対として有しており、当該一対のMOSトランジスタのゲートが+入力端子及び−入力端子として用いられてもよい。図2Aは、このようなコンパレータ28の構成の一例を示している。
図2Aの構成では、コンパレータ28が、PMOSトランジスタ(pチャネルMOSトランジスタ)MP11、MP12と、NMOSトランジスタ(nチャネルMOSトランジスタ)MN11、MN12、MN13と、定電流源101、102とを備えている。
PMOSトランジスタMP11、MP12は、そのソースが定電流源101の一端に共通に接続されており、そのゲートが、それぞれコンパレータ28の−入力端子及び+入力端子として用いられる。定電流源101の他端は、電源電圧VDDが供給される電源線103に接続されている。ここで、電源電圧VDDは、電源端子12に供給される電源電圧VCCから生成される電圧である。定電流源101は、PMOSトランジスタMP11、MP12からなる入力トランジスタ対に定電流を供給する。
NMOSトランジスタMN11、MN12は、そのドレインが、それぞれPMOSトランジスタMP11、MP12のドレインに接続されており、そのゲートは、NMOSトランジスタMN11のドレインに共通に接続されており、そのソースは、接地電位GNDを有する電源線104に共通に接続されている。
NMOSトランジスタMN13は、そのドレインがコンパレータ28の出力端子に接続され、ソースが電源線104に接続され、ゲートがNMOSトランジスタMN12のドレインに接続されている。定電流源102は、出力端子と電源線103との間に接続されており、NMOSトランジスタMN13に定電流を供給する。
このような構成では、PMOSトランジスタMP11、MP12のゲートがコンパレータ28の−入力端子及び+入力端子として用いられるので、入力電流は実質的にゼロである。
なお、図2Aでは、入力トランジスタ対としてPMOSトランジスタMP11、MP12が用いられているが、NMOSトランジスタを入力トランジスタ対として用いることもできる。この場合、各MOSトランジスタの導電型が反転され、また、電源線104に電源電圧VDDが供給されると共に、電源線103が接地電位GNDに設定される。
また、図2Bに示されているように、PMOSトランジスタMP11、MP12の代わりに、pnp型のバイポーラトランジスタTR11、TR12が用いられても良い。この場合、バイポーラトランジスタTR11、TR12のエミッタが定電流源101に共通に接続され、コレクタが、それぞれ、NMOSトランジスタMN11、MN12のドレインに接続される。更に、バイポーラトランジスタTR11、TR12のベースが、それぞれ、それぞれコンパレータ28の−入力端子及び+入力端子として用いられる。
このような構成では、コンパレータ28には、微小な入力電流が流れる。具体的には、定電流源101がバイポーラトランジスタTR11、TR12に供給する電流が5μAで、バイポーラトランジスタTR11、TR12の直流増幅率hFEが50である場合、入力電流は、0.1μAである。
図2Bでは、入力トランジスタ対としてpnp型のバイポーラトランジスタTR11、TR12が用いられているが、npn型のバイポーラトランジスタを入力トランジスタ対として用いることもできる。この場合、各MOSトランジスタの導電型が反転され、また、電源線104に電源電圧VDDが供給されると共に、電源線103が接地電位GNDに設定される。
図2Cは、コンパレータ28の他の構成の例を示している。図2Cの構成では、コンパレータ28が、PMOSトランジスタMP13、MP14と、定電流源105、106とを備えている。PMOSトランジスタMP13、MP14は、そのドレインがそれぞれ定電流源105、106の一端に接続され、そのゲートがPMOSトランジスタMP13のドレインに共通に接続されている。定電流源105、106の他端は、接地電位GNDを有する接地線107に接続される。PMOSトランジスタMP13、MP14のソースが、それぞれコンパレータ28の−入力端子及び+入力端子として用いられ、PMOSトランジスタMP14のドレインが出力端子として用いられる。
ここで、図2A〜図2Cの回路構成のいずれの場合でも、コンパレータ28から出力される検出信号SDETは、+入力端子及び−入力端子の電位に依存しているが、コンパレータ28の入力電流は、(電源電圧の変動などの不所望な事象による影響を除いて)一定値に保たれることに留意されたい。この意味で、コンパレータ28(又は、設定しきい値電圧生成部27とコンパレータ28とを備える電圧検出回路24)は、電圧検出を行う回路である。
図3は、図1の回路が集積化された半導体チップ1の構造、特に、出力MOSトランジスタ21及びセンスMOSトランジスタ22の構造を示す断面図である。半導体チップ1は、半導体基板30を備えている。半導体基板30は、n+基板31と、n+基板31の表側主面31aの上に形成されたn型半導体領域32とを備えている。n+基板31は、n型不純物が高濃度ドープされた(heavily doped)n型半導体基板(第1導電型の半導体基板)である。即ち、n+基板31は、n型不純物(第1導電型の不純物)が高濃度ドープされた半導体領域を形成している。ここで、本明細書において「高濃度ドープされた」とは、縮退半導体が形成される程度の高い濃度で不純物がドープされることを意味している。n型半導体領域32には、n型不純物がドープされており、n型半導体領域(第1導電型の半導体領域)を形成している。
半導体基板30の裏側主面、即ち、n+基板31の裏側主面31bには、裏面電極33が形成されており、この裏面電極33が、電源電圧VCCが供給される電源端子12に接続されている。n+基板31とは、出力MOSトランジスタ21及びセンスMOSトランジスタ22の共通ドレインとして機能し、裏面電極33は、該共通ドレインに電気的に接続された共通ドレイン電極として機能する。
出力素子部14には、出力MOSトランジスタ21とセンスMOSトランジスタ22とが形成される。詳細には、半導体基板30が、出力素子部14において、更に、n型半導体領域32の上に形成されたp型ベース領域(ボディ領域)34、35を備えており、そのp型ベース領域34、35にn+拡散層36、37が形成される。p型ベース領域34、35は、いずれも、p型不純物(第2導電型の不純物)がドープされた半導体領域(即ち、第2導電型の半導体領域)であり、また、n+拡散層36、37は、いずれも、n型不純物が高濃度ドープされた半導体領域である。p型ベース領域34は、出力MOSトランジスタ21のチャネルが形成される領域であり、p型ベース領域35は、センスMOSトランジスタ22のチャネルが形成される領域である。また、n+拡散層36は、出力MOSトランジスタ21のソースとして機能し、n+拡散層37は、センスMOSトランジスタ22のソースとして機能する。n+拡散層36、37は、半導体基板30の表側主面30aに接して設けられる。
更に、n+拡散層36に接合してソース電極38が形成され、n+拡散層37に接合してソース電極39が形成される。即ち、ソース電極38は、出力MOSトランジスタ21のソースに電気的に接続され、ソース電極39は、センスMOSトランジスタ22のソースに電気的に接続されることになる。ソース電極38は、負荷端子13に接続され、ソース電極39は、ノードn1に接続される。上述のように、ノードn1は、電圧検出を行うコンパレータ28の一方の入力端子(−入力端子)に接続されていることに留意されたい。
本実施形態の半導体チップの製造工程において、上記のn型半導体領域32、p型ベース領域34、35、及び、n+拡散層36、37は、例えば、次のようにして形成され得る。n+基板31の表側主面31aの上にn型半導体をエピタキシャル成長してn型エピタキシャル層が形成される。そのn型エピタキシャル層の表面部にp型不純物を注入することでp型ベース領域34、35が形成され、そのp型ベース領域34、35の表面部にn型不純物を注入することでn+拡散層36、37が形成される。n型エピタキシャル層のうち、p型ベース領域34、35及びn+拡散層36、37が形成されなかった部分が、n型半導体領域32として用いられる。
半導体基板30には、更に、p型ベース領域34、35の間を通ってn型半導体領域32に到達するトレンチ(溝)が形成されており、そのトレンチの側面及び底面を被覆するようにゲート絶縁膜40が形成されている。更に、ゲート絶縁膜40の上面に、該トレンチを埋め込むようにゲート電極41が形成されている。
ゲート電極41は、その側面においてゲート絶縁膜40を介してp型ベース領域34、35と対向し、その底面においてゲート絶縁膜40を介してn型半導体領域32に対向するように形成されている。ゲート電極41に出力MOSトランジスタ21及びセンスMOSトランジスタ22の閾値電圧を超える正の電圧が印加されると、p型ベース領域34、35のゲート電極41に対向する面に反転層が形成され、n型半導体領域32のゲート電極41に対向する面に蓄積層が形成される。p型ベース領域34のゲート電極41に対向する面に形成された反転層は、出力MOSトランジスタ21のチャネルとして用いられ、p型ベース領域35のゲート電極41に対向する面に形成された反転層は、センスMOSトランジスタ22のチャネルとして用いられる。
図3の構造では、複数のゲート電極41が形成されており、該複数のゲート電極41は、電気的に接続されている。ゲート電極41は、出力MOSトランジスタ21及びセンスMOSトランジスタ22の共通ゲートとして用いられる。ゲート電極41には、チャージポンプ26からゲート電圧VGが供給される。なお、ゲート電極41は、物理的にも一の導体として形成されてもよい。例えば、ゲート電極41は、平面レイアウトにおいて例えばメッシュ状に形成されていてもよい。
一方、制御回路部15においては、半導体基板30の表面部(即ち、n型半導体領域32の表面部)に、回路素子(具体的には、NMOSトランジスタ、PMOSトランジスタ、キャパシタ等の素子)が形成され(図示されない)、それらの回路素子を用いて制御回路ブロック23と電圧検出回路24の各回路が形成される。
加えて、制御回路部15には、出力MOSトランジスタ21及びセンスMOSトランジスタ22の共通ドレイン電極の電位、即ち、裏面電極33の電位を取り出すための構造が設けられる。詳細にはn型半導体領域32の表面部に、n+拡散層42が形成され、そのn+拡散層42の上面に電位取出電極43が形成される。n+拡散層42には、n型不純物が高濃度ドープされている。電位取出電極43は、ノードn2に接続される。上述されるように、ノードn2は、設定しきい値電圧生成部27の高電位側の端子に接続されるノードである。
なお、図3では、複数のソース電極38が形成され、且つ、互いに電気的に接続されているように図示されているが、ソース電極38は、物理的にも一体に形成されていてもよい。図4は、ソース電極38が物理的に一体に形成されている場合の半導体チップ1の構造を示す断面図である。半導体基板30の表側主面30aを被覆するように層間絶縁膜44が形成され、その層間絶縁膜44を貫通してn+拡散層36に到達する開口が形成される。該開口を介してソース電極38がn+拡散層36に接続されている。また、層間絶縁膜44にはn+拡散層37に到達する開口が形成されており、該開口を介してソース電極39がn+拡散層37に接続されている。更に、層間絶縁膜44にはn+拡散層42に到達する開口が形成されており、該開口を介して電位取出電極43がn+拡散層42に接続されている。なお、図4においても、右側のソース電極38と左側のソース電極38が分離されているように図示されているが、実際には、図4に図示された断面とは別の位置で接続されている(後述の図5も参照)。
図5は、半導体チップ1の平面レイアウトの例を示す図である。駆動能力の増大のために、出力素子部14の大半は、出力MOSトランジスタ21によって占められている。詳細には、出力素子部14の大半に出力MOSトランジスタ21のソース電極38が形成されており、ソース電極38に微小な切欠部が設けられている。その切欠部に、センスMOSトランジスタ22のソース電極39が設けられている。ソース電極39は、ノードn1によってコンパレータ28の−入力端子に接続されている。出力素子部14の外周部には、ソース電極38を取り囲むようにリング配線56が設けられており、出力MOSトランジスタ21のゲート電極41は、そのリング配線56に接続されている(図5には、ゲート電極41は図示されていない)。制御回路ブロック23のチャージポンプ26の出力は、出力ゲート配線55を介してリング配線56に接続されている。また、ソース電極38は、出力ソース配線57を介して制御回路ブロック23に接続されている。
一方、制御回路部15には、上述の電位取出電極43が設けられており、電位取出電極43は、ノードn2によって設定しきい値電圧生成部27の高電位側の端子に接続されている。設定しきい値電圧生成部27の低電位側の端子は、コンパレータ28の+入力端子に接続されている。
続いて、本実施形態の半導体装置の動作を説明する。
図1を参照して、初期状態において、外部制御信号INがLowレベルに設定されているとする。この場合、ロジック回路25によって制御信号SCTRLがLowレベルに設定され、チャージポンプ26は、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲート電極41の駆動を行わない。よって、出力MOSトランジスタ21及びセンスMOSトランジスタ22は、いずれもオフされ、負荷電流IOUTは流れない。
外部制御信号INがHighレベルに設定されると、ロジック回路25は、制御信号SCTRLをHighレベルに設定する。制御信号SCTRLがHighレベルに設定されると、チャージポンプ26は、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲート電極41に電源電圧VCCよりも高いゲート電圧VG(例えば、電源電圧VCCの2倍程度の電圧)を供給し、出力MOSトランジスタ21及びセンスMOSトランジスタ22をオン状態にする。
出力MOSトランジスタ21がオン状態になると、電源端子12に接続された直流電源2から負荷端子13に接続された負荷3に、出力MOSトランジスタ21を介して、負荷電流IOUTが供給される。図6は、出力MOSトランジスタ21において負荷電流IOUTが流れる電流経路を示す概念図である。図6において、負荷電流IOUTが流れる経路は、矢印45によって示されている。
負荷電流IOUTは、概ね、n+基板31及びn型半導体領域32を垂直方向(n+基板31の表側主面31aに垂直な方向)に流れ、更に、p型ベース領域34のゲート電極41に対向する面の近傍に形成されるチャネルを介してn+拡散層36に流れ込む。n+拡散層36に流れ込んだ負荷電流IOUTは、更に、n+拡散層36からソース電極38を介して負荷端子13に流れ、負荷端子13に接続された負荷3に供給される。
出力MOSトランジスタ21に負荷電流IOUTが流れると、チャネル抵抗RCH及び基板抵抗RSUBによる電圧降下が発生する。ここで、チャネル抵抗RCHは、p型ベース領域34に形成されるチャネルの抵抗であり、基板抵抗RSUBは、n+基板31及びn型半導体領域32の垂直方向における抵抗である。裏面電極33、n+拡散層36、及び、ソース電極38の抵抗は、チャネル抵抗RCH及び基板抵抗RSUBに比べて小さく無視できるため、以下の議論においては考慮しない。
発明者が注目したことは、チャネル抵抗RCHは、出力MOSトランジスタ21のソース−ゲート間電圧に依存する一方で、基板抵抗RSUBは、n+基板31及びn型半導体領域32の特性にのみ依存する既知の固定値であることである。この事実に基づき、発明者は、負荷電流IOUTが流れたときの基板抵抗RSUBの電圧降下を精度よく測定すれば、負荷電流IOUTを精度よく測定できるという発想に至った。一例としては、基板抵抗RSUBは、バラツキ(製造バラツキ)を±3%程度に抑制できる。これは、基板抵抗RSUBの電圧降下ΔVSUBから負荷電流IOUTを算出する際に、基板抵抗RSUBのバラツキによる負荷電流IOUTの測定誤差を±3%程度に抑制できることを意味している。
ここで、基板抵抗RSUBの電圧降下は、n型半導体領域32とp型ベース領域34の境界の位置の電位と裏面電極33の電位との間の電位差であると考えてよい。しかしながら、n型半導体領域32とp型ベース領域34の境界は半導体チップ1の内部にあるので、n型半導体領域32とp型ベース領域34の境界の位置の電位を直接に測定することはできない。このため、n型半導体領域32とp型ベース領域34の境界の位置の電位を、何らかの間接的手法により、精度よく測定することが必要になる。
図3に図示されている本実施形態の半導体チップ1の構造の一つの有用性は、n型半導体領域32とp型ベース領域34の境界の位置の電位とほぼ一致する電位をノードn1に発生可能であるという点である。これは、ノードn1と裏面電極33の間の電位差を測定することで、基板抵抗RSUBの電圧降下を精度よく測定できることを意味している。以下では、ノードn1の有用性について議論する。なお、後に詳細に説明するように、本実施形態では、裏面電極33の電位の代わりに、裏面電極33の電位に対応する電位を有するノードn2の電位を用いるが、これは、ノードn1の有用性の議論においては関係がない。
図7は、出力MOSトランジスタ21とセンスMOSトランジスタ22のゲート電極41の近傍の構造を示す拡大図である。上述のように、本実施形態の半導体チップ1の構造では、出力MOSトランジスタ21を構成するp型ベース領域34及びn+拡散層36とは別に、同様の構造を有するp型ベース領域35及びn+拡散層37が設けられている。センスMOSトランジスタ22のソース電極39及びノードn1は、n+拡散層37に接続されている。
ゲート電極41が高電圧(例えば、電源電圧VCCの2倍程度の電圧)で駆動されると、p型ベース領域34のゲート電極41に対向する面に反転層(即ち、出力MOSトランジスタ21のチャネル)が形成され、裏面電極33からソース電極38に電流が流れる。図7では、p型ベース領域34に形成される反転層(即ち、チャネル)による抵抗が、チャネル抵抗RCHとして表現されている。
このとき、同時に、p型ベース領域35のゲート電極41に対向する面にも反転層(即ち、センスMOSトランジスタ22のチャネル)が形成され、更に、n型半導体領域32のゲート電極41に対向する面に蓄積層が形成される。図7では、p型ベース領域35に形成された反転層による抵抗が、チャネル抵抗RCH_n1として表現され、n型半導体領域32に形成された蓄積層による抵抗が、蓄積層抵抗RACCとして表現されている。チャネル抵抗RCH_n1、蓄積層抵抗RACCは、いずれも、ゲート電圧VGに依存する可変抵抗であり、基板抵抗RSUB及びRSUB_n1は、ゲート電圧VGに依存しない固定抵抗である。
図8Aは、ゲート電極41が高電圧で駆動されているときの出力MOSトランジスタ21のソース電極38、裏面電極33(共通ドレイン電極)、及び、ノードn1の間の電気的接続の等価回路を示す回路図である。等価回路としては、裏面電極33とソース電極38とが、直列に接続されたチャネル抵抗RCH及び基板抵抗RSUBによって接続され、裏面電極33とノードn1は、直列に接続されたチャネル抵抗RCH_n1、基板抵抗RSUB_n1によって接続される。更に、チャネル抵抗RCHと基板抵抗RSUBとの接続ノードNAと、チャネル抵抗RCH_n1と基板抵抗RSUB_n1との接続ノードNBの間に、蓄積層抵抗RACCが接続される。
ここで図8Aにおいては、接続ノードNAの電位が、n型半導体領域32とp型ベース領域34の境界の位置の電位に相当する。以下では、接続ノードNAの電位とノードn1の電位との差が小さいことを議論する。
ここで、センスMOSトランジスタ22の面積は、出力MOSトランジスタ21の面積と比べて相当に小さいことに留意されたい。よって、以下の議論では、センスMOSトランジスタ22のチャネル抵抗RCH_n1が出力MOSトランジスタ21のチャネル抵抗RCHよりも相当大きく、センスMOSトランジスタ22の基板抵抗RSUB_n1が出力MOSトランジスタ21の基板抵抗RSUBよりも相当大きいと考えることにする。具体的には、以下の議論では、出力MOSトランジスタ21とセンスMOSトランジスタ22の面積比が100対1であるとし、下記の数値例を用いて、接続ノードNAの電位とノードn1との電位を算出する。
出力MOSトランジスタ21のチャネル抵抗RCH: 1Ω
出力MOSトランジスタ21の基板抵抗RSUB: 9Ω
センスMOSトランジスタ22のチャネル抵抗RCH_n1: 100Ω
センスMOSトランジスタ22の基板抵抗RSUB_n1: 900Ω
蓄積層抵抗RACC: 10Ω
また、出力MOSトランジスタ21のソース電極38の電位を基準電位(0V)とした場合に、裏面電極33(共通ドレイン電極)の間の電位が0.1V(100mV)であるとする。これは、UMOS構造のMOSトランジスタがオン状態である場合のソース−ドレイン間電圧として妥当な値である。
ノードn1に流れる電流がゼロである場合について考えると、図8Aの等価回路から、接続ノードNAの電位が、0.010V(10mV)として算出される。一方、ノードn1の電位は、接続ノードNBの電位と一致し、0.0111Vと算出される。言い換えれば、接続ノードNAとノードn1の電位差は、1.1mV程度に抑えられる。図2Aに図示されるような、入力電流が実質的にゼロの構成のコンパレータを用いれば、ノードn1に流れる電流を実質的にゼロにすることができることに留意されたい。
一方、ノードn1に電流が流れる場合でも、コンパレータ28として一般的な構成のコンパレータを採用した場合(例えば、図2B〜図2Cに図示された構成を採用した場合)には、コンパレータ28の入力電流は多くても数μAとすることができるため、センスMOSトランジスタ22のチャネル抵抗RCH_n1における電圧降下は、1mV未満になり、やはり、接続ノードNAとノードn1の電位差は非常に小さい。
以上の議論から理解されるように、接続ノードNAとノードn1の電位差、即ち、n型半導体領域32とp型ベース領域34の境界の位置とノードn1の電位差は非常に小さい。よって、ノードn1の電位を用いることで、基板抵抗RSUBの電圧降下を精度よく測定することができる。
発明者は、更に、ノードn1の電位がn型半導体領域32とp型ベース領域34の境界の位置の電位に近いことを計算によって確かめた。図8Bは、本実施形態の半導体チップ1の内部において流れる電流と、半導体チップ1の内部における電位の分布を示す図である。図8Bの上段に図示されているように、出力MOSトランジスタ21がオン状態になると、半導体チップ1の出力MOSトランジスタ21が形成されている領域においては、主に、n+基板31及びn型半導体領域32の膜厚方向に電流が流れる。しかしながら、出力MOSトランジスタ21が形成される領域の端部においては、n+基板31及びn型半導体領域32の膜厚方向に対して斜めに電流が流れる。この電流は、出力MOSトランジスタ21から離れるほど、電流レベルは小さくなるが、半導体チップ1の面内方向に電位差が発生させてしまう。これは、本実施形態の半導体チップ1の表面の出力MOSトランジスタ21から離れた位置の電位は、n型半導体領域32とp型ベース領域34の境界の位置の電位と大きく相違することを意味している。
図8Bの下段は、出力MOSトランジスタ21において裏面電極33からn+拡散層36に電流が流れる場合(即ち、共通ドレイン電極からソース電極38に電流が流れる場合)の電圧降下を示している。ここで、図8Bの下段は、裏面電極33の電位が0mV、ソース電極38の電位が−120mVである場合の半導体チップ1の内部の各位置の電位を示している。センスMOSトランジスタ22のソース(C点)では、ほとんど電圧降下が発生せず、−100〜−120mVの電位が得られ、n型半導体領域32とp型ベース領域34の境界の位置の電位が検出できていることが理解される。
一方、半導体チップ1の表面の出力MOSトランジスタ21から離れた位置(A点)では、電圧降下によって−40〜−60mVの電位が検出されることになり、これは、A点で電位を計測する構成では、電圧降下によって検出精度が低下することを示唆している。出力MOSトランジスタ21から更に離れた位置(B点)の電位は、裏面電極33とほぼ同じ0〜−20mVとなり、これは、B点で電位を計測する構成では、いっそうに検出精度が低下することを示唆している。このように、正確な電位の計測のためには、センスMOSトランジスタ22が必要であることが分かる。
図3に図示されている本実施形態の半導体チップ1の構造のもう一つの有用性は、ノードn2に、裏面電極33(即ち、出力MOSトランジスタ21及びセンスMOSトランジスタ22の共通ドレイン電極)の電位に対応する電位が取り出されることである。上述の議論から理解されるように、出力MOSトランジスタ21の基板抵抗RSUBの電圧降下は、概ね、ノードn1と裏面電極33の電位差に一致する。しかしながら、制御回路部15を構成する回路、特に、電圧検出回路24の設定しきい値電圧生成部27及びコンパレータ28は、半導体基板30の表側主面30aに形成されるから、裏面電極33を電圧検出回路24に直接に接続することは、実装上、困難である。
このような問題に対処するために、本実施形態では、n型半導体領域32にn+拡散層42が設けられ、そのn+拡散層42に電位取出電極43が接合されている。電位取出電極43は、上述のノードn2に接続されている。このような構造によれば、電位取出電極43の電位は、概ね、裏面電極33の電位(即ち、電源端子12の電位)に一致する。厳密には、電位取出電極43と裏面電極33の間で電流が流れる場合には、電位取出電極43の電位は、裏面電極33の電位と相違する。しかしながら、ノードn2から見た設定しきい値電圧生成部27の入力抵抗を十分に大きくすることで、電位取出電極43と裏面電極33の間で流れる電流を小さくし、ノードn2の電位を裏面電極33の電位に近づけることができる。
そして、本実施形態では、上述のような性質を有するノードn1の電位及びノードn2の電位が、電圧検出回路24の入力として用いられる。言い換えれば、基板抵抗RSUBの電圧降下に相当する電圧が、ノードn1とノードn2の間の電圧として電圧検出回路24に入力される。基板抵抗RSUBの電圧降下は、負荷電流IOUTと基板抵抗RSUBの積IOUT・RSUBで表わされるから、電圧検出回路24によりノードn1とノードn2の間の電圧を検出することで、負荷電流IOUTを精度よく検出できることになる。
電圧検出回路24は、ノードn1とノードn2の間の電圧(電位差)に応じて(即ち、負荷電流IOUTに応じて)、下記のように検出信号SDETを出力する。負荷電流IOUTが(正常な範囲で)小さく、ノードn1の電位Vn1とノードn2の電位Vn2の差ΔV21(=Vn2−Vn1≒IOUT・RSUB)が、設定しきい値電圧VTHよりも低い場合、コンパレータ28の+入力端子の電位よりも−入力端子の電位のほうが高くなり、コンパレータ28から出力される検出信号SDETは、Lowレベルとなる。一方、負荷電流IOUTが大きく、ノードn1とノードn2の間の電位差ΔV21が設定しきい値電圧VTHよりも高い場合、コンパレータ28の+入力端子の電位よりも−入力端子の電位のほうが低くなり、コンパレータ28から出力される検出信号SDETはHighとなる。このような動作によれば、設定しきい値電圧VTHを、検出したい負荷電流IOUTの設定値IOUT *に応じて次式(1):
VTH=IOUT *×RSUB ・・・(1)
のように設定することで、負荷電流IOUTが、特定の設定値IOUT *よりも大きくなったこと、又は、小さくなったことを検出できることになる。
コンパレータ28から出力される検出信号SDETはロジック回路25に入力されており、ロジック回路25は、検出信号SDETを参照することにより、負荷電流IOUTを監視する機能を実現することができる。例えば、ロジック回路25に、過電流を検出する機能、即ち、負荷電流IOUTが設定値IOUT *を超えたことを検出して出力MOSトランジスタ21をオフする機能を持たせることができる。詳細には、過電流を検出する機能を実現するためには、コンパレータ28から出力される検出信号SDETがHighレベルである場合には、外部制御信号INに関わらず、出力MOSトランジスタ21のオンオフを制御する制御信号SCTRLをLowレベルに設定するような論理がロジック回路25に組み込まれる。
一方、ロジック回路25に、軽負荷(例えば、複数の負荷の一部が断線)や無負荷(例えば、負荷端子13のオープン故障)を検出する機能、即ち、負荷電流IOUTが設定値IOUT *よりも小さいことを検出する機能を持たせることもできる。この場合、一実施形態では、コンパレータ28から出力される検出信号SDETがLowレベルになったときに負荷電流IOUTが設定値IOUT *を下回ったと判断し、特定の外部端子(例えば、診断(diagnosis)端子)にエラー信号を出力させる論理がロジック回路25に組み込まれる。
過電流の検出、軽負荷の検出、及び、無負荷の検出のうちの2つの機能を半導体チップ1に実装する場合には、設定しきい値電圧生成部27とコンパレータ28とを2つ用意すればよい。この場合の半導体チップ1の構成の例が、図9に示されている。図9の半導体チップ1では、電圧検出回路24が、2つのコンパレータ28a、28bと、2つの設定しきい値電圧生成部27a、27bとを備えている。設定しきい値電圧生成部27a、27bは、それぞれ、所望の設定しきい値電圧VTH1、VTH2を生成する電圧源を備えている。設定しきい値電圧生成部27a、27bは、その高電位側の端子がノードn2に共通に接続され、低電位側の端子がそれぞれ、コンパレータ28a、28bの+入力端子(非反転入力)に接続されている。即ち、コンパレータ28a、28bの+入力端子は、それぞれ、ノードn2の電位よりも電圧VTH1、VTH2だけ低い電位に設定されることになる。
コンパレータ28aは、その+入力端子の電位と−入力端子(反転入力)の電位とを比較し、比較結果に対応する検出信号SDET1を生成する。同様に、コンパレータ28bは、その+入力端子の電位と−入力端子(反転入力)の電位とを比較し、比較結果に対応する検出信号SDET2を生成する。コンパレータ28a、28bによって生成された検出信号SDET1、SDET2は、ロジック回路25に供給され、過電流の検出、軽負荷の検出、及び、無負荷の検出のうちの2つの機能の実現に用いられる。
同様に、過電流の検出、軽負荷の検出、及び、無負荷の検出の3つの機能を半導体チップ1に実装する場合には、設定しきい値電圧生成部27とコンパレータ28とを3つ用意すればよい(図示していない)。
以上に説明されているように、本実施形態の半導体装置は、負荷電流IOUTを高精度で検出することができる。負荷電流IOUTの検出精度の向上の要因は2つある。
負荷電流IOUTの検出精度の向上の第1の要因は、基板抵抗RSUBの電圧降下に基づいて負荷電流IOUTを検出していることである。基板抵抗RSUBは、一例としては、絶対精度が±3%程度とバラツキを小さくすることができる。よって、基板抵抗RSUBの電圧降下から負荷電流IOUTを検出することで、負荷電流IOUTの検出精度を高くすることができる。より具体的な計算例を示すと、設定しきい値電圧VTHが100mVで、コンパレータ28の入力オフセット電圧に±3mVのバラツキが存在した場合、基板抵抗RSUBのバラツキによる±3%の検出誤差と、入力オフセット電圧のバラツキによる±3%の検出誤差が発生することになる。すなわち、この計算例では、最悪の組合せでも±6%程度の負荷電流IOUTの検出誤差を得ることができる。
特許文献2では、負荷電流に比例したセンス電流をセンスMOSトランジスタにて生成し、それをメタル配線にて形成されたセンス抵抗に流して検出電圧を生成している。メタル配線は、抵抗値のバラツキは小さくできるものの、抵抗値の絶対値が非常に小さいため、検出電圧の絶対値が非常に小さくなる。つまり、コンパレータの設定しきい値電圧VTHも非常に小さくする必要があり、コンパレータの入力オフセット電圧のバラツキの影響を、相対的に強く受けることになる。
一方、特許文献3では、負荷電流に比例したセンス電流をセンスMOSトランジスタにて生成し、それをバイポーラトランジスタのカレントミラー回路で受けて、センス電流のミラー電流を生成する。そして、定電流電源により設定された電流のミラー電流を基準電流として生成し、センス電流のミラー電流との比較を行うことで、パワーMOSトランジスタの電流を検出している。更に、特許文献3では、センスMOSトランジスタに直列接続されたバイポーラトランジスタのベース−エミッタ間電圧がセンス電流の精度を低下させるため、これを打ち消すような電流源を挿入し、検出精度を向上するとしている。しかし、特許文献3では、センス電流の精度は向上していると考えられるが、基準電流の精度、即ち定電流電源の精度が検出精度に直接影響する。一般的な半導体製造ラインでは、半導体基板上に形成した定電流電源のバラツキ(製造バラツキ)は±30%程度と見込まれ、基板抵抗RSUBのバラツキと同程度の±3%に抑えるように製造することは、相当な困難を伴う。
第2の要因は、n型半導体領域32とp型ベース領域34の境界の位置の電位とほぼ一致する電位がノードn1に生成されることである。上記に議論したように、基板抵抗RSUBの電圧降下を精度よく測定するためには、n型半導体領域32とp型ベース領域34の境界の位置と裏面電極33との電位差を精度よく測定することが求められる。ここで、本実施形態の半導体装置では、n型半導体領域32に形成される蓄積層とp型ベース領域35に形成される反転層とを介して、n型半導体領域32とp型ベース領域34の境界の位置が、低抵抗でノードn1に電気的に接続される。このため、n型半導体領域32とp型ベース領域34の境界の位置の電位とほぼ一致する電位がノードn1に生成される。そのノードn1の電位が電圧検出回路24に入力として与えられる。このため、本実施形態の半導体装置は、基板抵抗RSUBの電圧降下を精度よく測定することができる。
一方、特許文献1では、特許文献1の図1及び図2を参照すると、シリコン基板の電圧降下測定用の電流検出用電極9を、コレクタ電流が最も強く流れている位置(エミッタ電極7の下方のエピタキシャルシリコン層2とベース拡散層3の境界の位置)から離れた基板表面に形成している。つまり、特許文献1は、エミッタ電極7の下方のエピタキシャルシリコン層2とベース拡散層3の境界の位置から電流検出用電極9までのエピタキシャルシリコン層2の電圧降下分を含んだ検出精度しか得られない。
なお、本実施形態の半導体装置において、出力MOSトランジスタ21及びセンスMOSトランジスタ22の構造は、図3に図示されている構造に限定されず、様々に変更可能である。例えば、図3においては、ゲート絶縁膜40の膜厚が均一であるUMOS構造が図示されているが、図10に図示されているように、n型半導体領域32に到達するトレンチの底面においてゲート絶縁膜40の膜厚が厚い構造が採用されてもよい。この場合、n型半導体領域32のゲート電極41に対向する面に形成される蓄積層の抵抗が増加し、n型半導体領域32とp型ベース領域34の境界の位置の電位とノードn1の電位の差が増加する可能性がある。しかしながら、このような構成でも、出力MOSトランジスタ21とセンスMOSトランジスタ22とはごく近い位置にあるので、上述された本実施形態の半導体装置の利点をある程度は享受することができる。
また、図11に図示されているように、トレンチがn+基板31に到達するように形成されると共に、各トレンチに2つのゲート電極41a、41bが埋め込まれるダブルゲート構造が採用されても良い。図11では、下側のゲート電極が符号41aで示されており、上側のゲート電極が符号41bで示されている。ゲート電極41a、41bは、互いに、電気的に接続されている。即ち、ゲート電極41a、41bは、同一の電位に駆動される。この場合でも、ゲート電極41a、41bが駆動されたときに、n型半導体領域32のゲート電極41aに対向する面、及び、n+基板31のゲート電極41aに対向する面に蓄積層が形成されるので、n型半導体領域32とp型ベース領域34の境界の位置の電位とほぼ一致する電位をノードn1に生成することができる。
また、図12に図示されているように、出力MOSトランジスタ21及びセンスMOSトランジスタ22にDMOS(double-diffused MOS)構造が採用されてもよい。詳細には、半導体基板30が、n型半導体領域32の上に形成されたp型ベース領域(ボディ領域)46、48を備えており、そのp型ベース領域46、48にn+拡散層47、49が形成される。p型ベース領域46、48は、いずれも、p型不純物がドープされた半導体領域であり、また、n+拡散層47、49は、いずれも、n型不純物が高濃度ドープされた半導体領域である。p型ベース領域46は、出力MOSトランジスタ21のチャネルが形成される領域であり、p型ベース領域48は、センスMOSトランジスタ22のチャネルが形成される領域である。本実施形態では、p型ベース領域46とp型ベース領域48の間の位置にn型半導体領域32の一部が存在しており、n型半導体領域32は、p型ベース領域46とp型ベース領域48の間を通って半導体基板30の表側主面30aに到達している。また、n+拡散層47は、出力MOSトランジスタ21のソースとして機能し、n+拡散層49は、センスMOSトランジスタ22のソースとして機能する。
更に、n+拡散層47に接合してソース電極38が形成され、n+拡散層49に接合してソース電極39が形成される。即ち、ソース電極38は、出力MOSトランジスタ21のソースに電気的に接続され、ソース電極39は、センスMOSトランジスタ22のソースに電気的に接続されることになる。ソース電極38は、負荷端子13に接続され、ソース電極39は、ノードn1に接続される。
更に、p型ベース領域46、48、及び、n型半導体領域32の上面を部分的に被覆するようにゲート絶縁膜51が形成されており、そのゲート絶縁膜51の上にゲート電極52が形成されている。ここで、ゲート電極52は、p型ベース領域46、48の上面の一部に対向していると共に、n型半導体領域32の上面の一部に対向するように設けられていることに留意されたい。
図12に図示されたDMOS構造が採用される場合においても、出力MOSトランジスタ21及びセンスMOSトランジスタ22の閾値電圧を超える正の電圧がゲート電極52に印加されたときに、p型ベース領域46とn型半導体領域32との境界の位置の電位とほぼ同一の電位がノードn1に取り出される。図13は、図12の構造の半導体装置において、閾値電圧を超える正の電圧がゲート電極52に印加されたとき(即ち、出力MOSトランジスタ21がオンされたとき)に負荷電流IOUTが流れる経路を示す図である。図13においても、負荷電流IOUTが流れる経路が矢印45で示されている。
ゲート電極52が高電圧(例えば、電源電圧VCCの2倍程度の電圧)で駆動されると、p型ベース領域46のゲート電極52に対向する面に反転層が形成される。この反転層が、出力MOSトランジスタ21のチャネルとして用いられる。負荷電流IOUTは、n+基板31から垂直方向に流れ、更に、p型ベース領域46に形成されたチャネルを介してn+拡散層47に流れ込む。n+拡散層47に流れ込んだ負荷電流IOUTは、更に、n+拡散層47からソース電極38を介して負荷端子13に流れ、負荷端子13に接続された負荷3に供給される。
このとき同時に、p型ベース領域48のゲート電極52に対向する面にも反転層(即ち、センスMOSトランジスタ22のチャネル)が形成され、更に、n型半導体領域32のゲート電極52に対向する面には、蓄積層が形成される。このため、p型ベース領域46とn型半導体領域32との境界の位置が、低抵抗でノードn1に電気的に接続され、p型ベース領域46とn型半導体領域32との境界の位置の電位とほぼ同一の電位がノードn1に取り出される。上記で議論したように、p型ベース領域46とn型半導体領域32との境界の位置の電位とほぼ同一の電位がノードn1に取り出されることは、基板抵抗RSUBによる電圧降下を精度よく測定する、即ち、負荷電流IOUTを精度よく測定するために有用である。
また、図14に図示されているように、パワートランジスタとして、出力MOSトランジスタ21及びセンスMOSトランジスタ22の代わりに、IGBT(insulated gate bipolar transistor)が用いられても良い。図14では、出力MOSトランジスタ21の代わりに用いられるIGBTが、出力IGBT21Aとして示されており、センスMOSトランジスタ22の代わりに用いられるIGBTがセンスIGBT22Aとして示されている。図14の構造では、n+基板31の代わりに、p型不純物が高濃度ドープされたコレクタ領域31cと、n型不純物が高濃度ドープされたドレイン領域31dとが用いられる。ここで、裏面電極33がコレクタ領域31cに接合され、ドレイン領域31dがコレクタ領域31cに接合される。更に、n型半導体領域32がドレイン領域31dに接合される。当業者には周知であるように、IGBTは、MOSトランジスタにコレクタ領域を追加的に設けた構造を採用することで電子と正孔の両方をキャリアとして使用可能なデバイスである。したがって、図14に図示されているような、パワートランジスタとして出力IGBT21A及びセンスIGBT22Aを設けた半導体装置の構成は、図3に図示されている出力MOSトランジスタ21及びセンスMOSトランジスタ22を設けた構成と本質的な差異はない。
即ち、図15に図示されているように、ゲート電極52が高電圧(例えば、電源電圧VCCの2倍程度の電圧)で駆動されると、p型ベース領域46のゲート電極52に対向する面に反転層が形成される。この反転層が、出力MOSトランジスタ21のチャネルとして用いられる。負荷電流IOUTは、コレクタ領域31cから垂直方向に流れ、更に、p型ベース領域46に形成されたチャネルを介してn+拡散層47に流れ込む。n+拡散層47に流れ込んだ負荷電流IOUTは、更に、n+拡散層47からソース電極38を介して負荷端子13に流れ、負荷端子13に接続された負荷3に供給される。
このとき同時に、p型ベース領域48のゲート電極52に対向する面にも反転層(即ち、センスMOSトランジスタ22のチャネル)が形成され、更に、n型半導体領域32のゲート電極52に対向する面には、蓄積層が形成される。このため、p型ベース領域46とn型半導体領域32との境界の位置が、低抵抗でノードn1に電気的に接続され、p型ベース領域46とn型半導体領域32との境界の位置の電位とほぼ同一の電位がノードn1に取り出される。上記で議論したように、p型ベース領域46とn型半導体領域32との境界の位置の電位とほぼ同一の電位がノードn1に取り出されることは、基板抵抗RSUBによる電圧降下を精度よく測定する、即ち、負荷電流IOUTを精度よく測定するために有用である。
なお、本実施形態では、コレクタ領域31cの基板抵抗を利用していない。ドレイン領域31dが共通であり、基板抵抗RSUBとしてドレイン領域31dとn型半導体領域32が利用され、ノードn2からはドレイン領域31dとほぼ同一の電位が取り出される。
図16は、本実施形態の半導体装置の更なる変形例を示す断面図である。図16の構造では、半導体基板30の表側主面30aからn型半導体領域32を貫通してn+基板31に到達するn+領域53が形成され、更に、そのn+領域53に共通ドレイン電極54が接合されている。n+領域53は、n型不純物が高濃度ドープされた半導体領域である。図16の構造では、電源端子12は、共通ドレイン電極54に接合され、また、ノードn2も共通ドレイン電極54に接続される。即ち、図16の構造が採用される場合、ノードn2の電位は、共通ドレイン電極54の電位に実質的に一致することになる。
図16のような構成は、共通ドレイン電極54が半導体基板30の表側主面30aに形成されるため、制御回路部15を構成する回路(これらは、半導体基板30の表側主面30aに形成される)と共通ドレイン電極54との間の接続が容易であり、本実施形態の半導体装置の実装において有利である。つまり、半導体チップの表側主面に全ての外部端子を形成できるため、所謂フリップチップ実装が可能となる。
なお、図16の構造では、裏面電極33は、外部との接続端子としてではなく、n+基板の面内方向の抵抗を低減するために用いられることに留意されたい。図16の構造の半導体装置は、負荷電流IOUTが電源端子12から共通ドレイン電極54、n+領域53を介してn+基板31に流れ込む点を除けば、図3の構造の半導体装置と同じ動作をする。また、n+基板31の面内方向の抵抗が十分に小さい場合には、図17に図示されているように、裏面電極33が取り除かれてもよい。
(第2の実施形態)
図18は、第2の実施形態の半導体装置の構成を示すブロック図である。本実施形態では、半導体チップ1Aが、図1に図示されているようなハイサイドドライバICではなく、負荷3と接地端子4の間に設けられて使用される、いわゆるローサイドドライバICとして構成されている。以下、半導体チップ1Aの構成について詳細に説明する。
半導体チップ1Aは、負荷3に接続される負荷端子13Aと、接地端子4に接続される(即ち、接地される)接地端子12Aとを備えており、負荷3と接地端子4との間の電気的接続をスイッチングするように構成されている。詳細には、半導体チップ1Aには、出力素子部14と制御回路部15Aとがモノリシックに集積化されている。半導体チップ1Aの出力素子部14の構成は、第1の実施形態の半導体チップ1の出力素子部14と同一である。一方、制御回路部15Aは、半導体チップ1AをローサイドドライバICとして動作させるために、下記のように構成されている。
制御回路部15Aは、制御回路ブロック23Aと、電圧検出回路24とを備えている。電圧検出回路24の構成は、第1の実施形態の半導体チップ1の電圧検出回路24と同一であり、設定しきい値電圧生成部27とコンパレータ28とを備えている。第1の実施形態で詳細に議論されているように、電圧検出回路24は、ノードn1の電位Vn1とノードn2の電位Vn2との差ΔV21(=Vn2−Vn1)に応じて検出信号SDETを生成する。
制御回路ブロック23Aは、ゲート抵抗71と入力回路72とNMOSトランジスタ73とを備えている。ゲート抵抗71は、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲート(即ち、ゲート電極41)に接続されたゲート接続ノードNGと、制御入力端子11の間に接続されている。入力回路72は、制御入力端子11に入力される外部制御信号INと、電圧検出回路24から出力される検出信号SDETに応答してNMOSトランジスタ73をオンオフする。なお、制御入力端子11に入力される外部制御信号INの電圧が、入力回路72の電源電圧としても用いられる。NMOSトランジスタ73は、入力回路72による制御の下、ゲート接続ノードNGと接地端子12Aとを短絡する短絡スイッチとして使用される。NMOSトランジスタ73は、そのドレインが出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートに接続され、ソースが接地端子12Aに接続されている。
図19は、第2の実施形態の半導体装置における出力MOSトランジスタ21及びセンスMOSトランジスタ22の構造を示す断面図である。図19に図示されているように、第2の実施形態における出力MOSトランジスタ21及びセンスMOSトランジスタ22の構造は、裏面電極33が電源端子12の代わりに負荷端子13Aに接続され、ソース電極38が負荷端子13の代わりに接地端子12Aに接続されている点を除けば、図3に図示されている第1の実施形態における構造と同一である。
続いて、第2の実施形態の半導体装置の動作について説明する。図18を再度に参照して、初期状態において、外部制御信号INがLowレベルに設定されているとする。この場合、出力MOSトランジスタ21及びセンスMOSトランジスタ22は、いずれもオフされ、負荷電流IOUTは流れない。
外部制御信号INが、Highレベル(出力MOSトランジスタ21及びセンスMOSトランジスタ22の閾値電圧よりも高いレベル)に設定されると、出力MOSトランジスタ21がオン状態になる。このとき、入力回路72は、NMOSトランジスタ73のゲートをLowレベルに設定し、NMOSトランジスタ73をオフ状態にする。出力MOSトランジスタ21がオン状態になると、負荷3から接地端子4に接続される電流経路が形成され、負荷3から接地端子12Aに負荷電流IOUTが流れる。
出力MOSトランジスタ21がオン状態になったときの負荷電流IOUTを検出する動作については、第1の実施形態と同様である。第1の実施形態と同様に、出力MOSトランジスタ21に負荷電流IOUTが流れると、チャネル抵抗RCH及び基板抵抗RSUBによる電圧降下が発生する。基板抵抗RSUBによる電圧降下は、電圧検出回路24により、ノードn1の電位とノードn2の電位の差として検出される。
ただし、第2の実施形態では、入力回路72が、電圧検出回路24から出力される検出信号SDETに応じて動作する。入力回路72に過電流を検出する機能が実装される場合、入力回路72は、検出信号SDETがHighレベルのときに負荷電流IOUTが設定値IOUT *を上回ったと判断し、外部制御信号INに関わらずNMOSトランジスタ73をオン状態にする。これにより、出力MOSトランジスタ21のソースとゲートが短絡され、出力MOSトランジスタ21が、外部制御信号INに関わらず、強制的にオフ状態に設定される。また、入力回路72に軽負荷(又は無負荷)を検出する機能が実装される場合、入力回路72は、検出信号SDETがLowレベルのとき、負荷電流IOUTが設定値IOUT *を下回ったと判断し、特定の外部端子(例えば、図示されない診断(diagnosis)端子)にエラー信号を出力する。
(第3の実施形態)
図20は、第3の実施形態の半導体装置1Bの構成を示す断面図であり、図21は、半導体装置1Bの構成を示す平面図である。図20、図21に図示されているように、本実施形態の半導体装置1Bは、2つのチップ:出力素子チップ5と制御回路チップ6とを備えている。出力素子チップ5は、第1及び第2実施形態における出力素子部14と同様の構造及び機能を有する半導体チップであり、制御回路チップ6は、第1又は第2実施形態における制御回路部(15又は15A)と同様の構造及び機能を有する半導体チップである。
図20に図示されているように、出力素子チップ5には、第1及び第2実施形態の出力素子部14と同一の構造の出力MOSトランジスタ21及びセンスMOSトランジスタ22が集積化されている。詳細には、出力素子チップ5は、n+基板31と、n+基板31の表側主面31aの上に形成されたn型半導体領域32とを備えた半導体基板30を具備する。半導体基板30の裏側主面、即ち、n+基板31の裏側主面31bには、裏面電極33が形成されており、この裏面電極33が、電源電圧VCCが供給される電源端子12に接続されている。n型半導体領域32の上にp型ベース領域(ボディ領域)34、35が形成され、そのp型ベース領域34、35にn+拡散層36、37が形成される。n+拡散層36、37は、半導体基板30の表側主面30aに接するように設けられている。更に、n+拡散層36に接合してソース電極38が形成され、n+拡散層37に接合してソース電極39が形成されている。ソース電極38は、負荷端子13に接続され、ソース電極39は、ノードn1に接続される。上述のように、ノードn1は、電圧検出を行うコンパレータ28の一方の入力端子(−入力端子)に接続されていることに留意されたい。半導体基板30には、更に、(n+拡散層36、37が形成された)p型ベース領域34、35を貫通してn型半導体領域32に到達するトレンチが形成されており、そのトレンチの側面及び底面を被覆するようにゲート絶縁膜40が形成されている。更に、ゲート絶縁膜40の上面に、該トレンチを埋め込むようにゲート電極41が形成されている。
また、制御回路チップ6には、第1又は第2の実施形態の制御回路部(15又は15A)に含まれる回路と同一の回路が集積化されると共に、ノードn2に電源端子12の電位(共通ドレイン電極の電位)を取り出すための構造が設けられる。詳細には、制御回路チップ6は、半導体基板80を備えており、半導体基板80は、n+基板81とn+基板81の表側主面に形成されたn型半導体領域82とを有している。n+基板81には、n型不純物が高濃度ドープされている。n+基板81の裏側主面には、裏面電極83が接合されている。また、n型半導体領域82には、n型不純物がドープされている。n型半導体領域82の表面部には、第1及び第2の実施形態の制御回路部(15又は15A)に含まれる回路と同一の回路が集積化され、更に、n+拡散層42が形成されている。n+拡散層42には、電位取出電極43が接合され、その電位取出電極43がノードn2に接続される。
出力素子チップ5の裏面電極33と制御回路チップ6の裏面電極83は、導電性部材であるダイパッド7に接合されており、電源端子12は、そのダイパッド7に接合されている。出力素子チップ5の裏面電極33と制御回路チップ6の裏面電極83とは、ダイパッド7によって電気的に接続されており、実質的に同一の電位を有することになる。よって、ノードn2にも、出力素子チップ5の裏面電極33の電位(共通ドレイン電極の電位)と同一の電位、又は、対応する電位が取り出される。
図21は、第3の実施形態の半導体装置1Bにおける、出力素子チップ5と制御回路チップ6の実装を説明する図である。出力素子チップ5には、出力MOSトランジスタ21(図21には、ソース電極38のみを図示)、センスMOSトランジスタ22(図21には、ソース電極39のみを図示)、出力ゲート配線55、リング配線56、及び、出力ソース配線57に加え、パッド84、85、86が集積化される。パッド84には、出力ゲート配線55が接続され、パッド85には、出力ソース配線57が接続され、パッド86にはノードn1が接続されている。
一方、制御回路チップ6には、制御回路ブロック23(又は23A)、設定しきい値電圧生成部27、コンパレータ28、及び、電位取出電極43に加え、パッド87、88、89が集積化される。
出力素子チップ5と制御回路チップ6との間の電気的接続は、ダイパッド7とボンディングワイヤ91、92、93とによって行われる。上述されているように、出力素子チップ5の裏面電極33と制御回路チップ6の裏面電極83とはダイパッド7によって電気的に接続されている。また、出力素子チップ5のパッド84、85、86は、それぞれ、ボンディングワイヤ91、92、93によって制御回路チップ6のパッド87、88、89に接続される。このような構造により、制御回路ブロック23(又は23A)が、パッド87、ボンディングワイヤ91、及びパッド84を介して出力ゲート配線55に接続され、また、パッド88、ボンディングワイヤ92、及びパッド85を介して出力ソース配線57に接続される。更に、ノードn1(即ち、センスMOSトランジスタ22のソース電極39)は、パッド86、ボンディングワイヤ93及びパッド89を介してコンパレータ28の−入力端子に接続される。
上述された本実施形態の半導体装置1Bの構成は、出力素子チップ5と制御回路チップ6とを別々の半導体プロセスで形成する場合に有利である。出力素子チップ5は、パワートランジスタの製造に適合した半導体プロセスで製造される必要がある一方、制御回路チップ6は、一般的な半導体プロセスで製造可能であり、出力素子チップ5と制御回路チップ6とを別々の半導体プロセスで製造することは、それぞれに集積化されるべき回路の構成によっては有利な場合がある。
図20、図21の構造では、ダイパッド7とノードn2との電気的接続が、制御回路チップ6に集積化された構造(具体的には、裏面電極83、n+基板81、n型半導体領域82、n+拡散層42、及び電位取出電極43)によって行われているが、ダイパッド7とノードn2が、異なる構造で電気的に接続されてもよい。
図22は、本実施形態の半導体装置の変形例の構造を示す断面図であり、図23は、平面図である。図22、図23に図示されている半導体装置1Cでは、ダイパッド7とノードn2とが、パッド90及びボンディングワイヤ94を用いて電気的に接続される。ボンディングワイヤ94の使用は、裏面主面の電位を表側主面に取り出すことが難しい構造の半導体基板を用いる場合に有効である。
詳細には、図22、図23に図示されている半導体装置1Cは、制御回路チップ6に代えて制御回路チップ6Aを備えている。制御回路チップ6Aは、半導体基板80Aを備えており、この半導体基板80Aは、p型基板81Aとn型半導体領域82とを備えている。p型基板81Aには、p型不純物がドープされている。p型基板81Aの表側主面にはn型半導体領域82が形成され、n+基板81の裏側主面には、裏面電極83が接合されている。n型半導体領域82の表面部には、第1又は第2の実施形態の制御回路部(15又は15A)に含まれる回路と同一の回路が集積化される。n型半導体領域82の上に、金属配線層と層間絶縁層とを備えた配線構造95が形成され、その配線構造95にパッド90が設けられる。配線構造95は、ノードn2として用いられる配線を含んでおり、図23に図示されているように、パッド90は、該配線、即ち、ノードn2に接続されている。ダイパッド7は、ボンディングワイヤ94によってパッド90に接続される。このような構造により、出力素子チップ5の裏面電極33(即ち、共通ドレイン電極)が、ダイパッド7、ボンディングワイヤ94、及びパッド90によって電気的にノードn2に接続される。即ち、パッド90は、ダイパッド7及びボンディングワイヤ94を介して裏面電極33(共通ドレイン電極)の電位を取り出す電位取出電極として用いられ、ノードn2には、出力素子チップ5の裏面電極33の電位(共通ドレイン電極の電位)と同一の電位、又は、対応する電位が取り出される。
(第4の実施形態)
図24は、第4の実施形態の半導体装置の構成を示す回路図である。図1に示されているように、第4の実施形態の半導体装置は、第1の実施形態の半導体装置の変形であり、基板抵抗RSUBの電圧降下をセンスMOSトランジスタ22を用いて精度良く取り出すことで負荷電流IOUTを高精度で検出する点では類似している。ただし、第4の実施形態の半導体装置は、ノードn1に取り出した電位が、高精度な電流センス出力機能の実現、即ち、負荷電流IOUTに比例したセンス電流ISの生成に用いられる点において第1の実施形態の半導体装置と相違している。以下、第4の実施形態の半導体装置について詳細に説明する。
第4実施形態の半導体装置は、出力素子部14Dと制御回路部15Dとが集積化された半導体チップ1Dとして構成されている。出力素子部14Dは、第1の実施形態の出力素子部14と概ね同一の構成を有しているが、ノードn3と電気的接続を取るための構造を有している点で相違する。ここで、ノードn3は、等価回路としては、基板抵抗RSUB’を介して電源端子12(又は共通ドレイン電極)と接続されるノードである。ノードn3と電気的接続を取るための構造については後述する。即ち、ノードn3も、電源端子12(又は共通ドレイン電極)の電位に依存する(又は、電源端子12の電位に対応する)電位を有することになる。
制御回路部15Dは、第1の実施形態と同様の構成の制御回路ブロック23と、センスアンプ回路74を備えている。詳細には、制御回路ブロック23は、ロジック回路25と、チャージポンプ26とを備えている。ロジック回路25は、外部制御信号INに応答して、チャージポンプ26を制御する制御信号SCTRLを生成する。チャージポンプ26は、ロジック回路25から供給される制御信号SCTRLに応答して出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートを駆動する駆動回路として動作し、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲートに供給すべきゲート電圧VGを生成する。
センスアンプ回路74は、センスアンプ75と、PMOSトランジスタ76とを備えており、ノードn1の電位とノードn3との電位差に応じてセンス電流ISを制御するセンス電流制御回路として動作する。センスアンプ75の+入力端子(非反転入力)は、ノードn1に接続されており、−入力端子(反転入力)は、ノードn3に接続されている。センスアンプ75の出力端子は、PMOSトランジスタ76のゲートに接続されている。センスアンプ75は、+入力端子の電位(即ちノードn1の電位)と−入力端子の電位(即ちノードn3の電位)との差に対応する電圧を出力する電圧検出回路として動作する。PMOSトランジスタ76は、そのソースがノードn3に接続され、ドレインが、センス電流端子16に接続されている。センス電流端子16は、センス電流ISが出力される端子であり、センス電流端子16と接地端子8の間に外部抵抗REXが接続されると、外部抵抗REXにセンス電流ISが流れる。後述されるように、センスアンプ回路74は、基板抵抗RSUB’における電圧降下を利用してノードn1とノードn3の電位を一致させる負帰還動作を行う機能を有しており、この負帰還動作により、ノードn3から負荷電流IOUTに比例するセンス電流ISが引き出されることになる。
図25は、第4の実施形態における半導体チップ1Dの構造、特に、出力素子部14Dの構造を示す断面図である。第4の実施形態における半導体チップ1Dの構造は、第1の実施形態の半導体チップ1の構造と類似しているが、ノードn3との電気的接続のための構造を備えている一方で、ノードn2との電気的接続のための構造を有していない点で異なっている。
詳細には、半導体基板30には、その表側主面からp型ベース領域34を貫通してn型半導体領域32に到達するトレンチが形成されている。そのトレンチの側面には絶縁膜61が形成され、該トレンチの残りの部分が電位取出電極58によって埋め込まれている。電位取出電極58は、金属部分58aとポリシリコン部分58bとを備えている。ポリシリコン部分58bが、トレンチの底部においてn型半導体領域32に接合され、金属部分58aがポリシリコン部分58bに接合されている。即ち、電位取出電極58は、トレンチの底部においてn型半導体領域32に接合されている。電位取出電極58がn型半導体領域32に接続する面の深さ方向の位置が、p型ベース領域34とn型半導体領域32の接合面と同一の位置にあれば理想的である。このような構造により、トレンチの底部におけるn型半導体領域32の表面の電位を、ノードn3に直接に取り出すことができる。ここで、電位取出電極58は、出力MOSトランジスタ21に近接して設けられていることに留意されたい。後述されるように、電位取出電極58が出力MOSトランジスタ21に近接していることは、センス電流ISの精度を向上させるために有用である。
好適な実施形態では、電位取出電極58は、下記の工程で形成される。電位取出電極58が埋め込まれるトレンチは、ゲート絶縁膜40及びゲート電極41で埋め込まれるトレンチと同時に(又は同一工程で)形成される。トレンチが形成された後、全てのトレンチの表面にゲート絶縁膜40が形成される。更に、電位取出電極58が埋め込まれるべきトレンチの底面からのみゲート絶縁膜40が除去される。これにより、トレンチはp型ベース領域34とn型半導体領域32の接合面よりも若干深くなるが、トレンチの側面に、当該接合面よりも深い位置まで絶縁膜61が形成され、電位取出電極58とp型ベース領域34との絶縁が確保される。その後、例えば不純物が高濃度ドープされたポリシリコンがトレンチの内部に埋め込まれ、ゲート電極41が形成される。電位取出電極58が埋め込まれるべきトレンチにも不純物が高濃度ドープされたポリシリコンが埋め込まれるが、n型半導体領域32とのオーミック接触が確保される程度の厚さを残して、大部分はエッチングにより除去される。残存した部分が、ポリシリコン部分58bとして用いられる。続いて、トレンチの残りの部分が金属部分58aで埋め込まれる。電位取出電極58は、低抵抗であることが好ましく、この観点ではその全体を金属で形成することが好ましいかもしれない。しかしながら、電位取出電極58の全体を金属で形成すると金属とn型半導体領域32との接触抵抗が高くなる懸念があるため、本実施形態では、金属部分58aとポリシリコン部分58bとを備えた電位取出電極58の構造が用いられる。なお、電位取出電極58の形成工程は、ゲート電極41の形成工程を利用せず、別工程としてもよい。
図26は、第4の実施形態の半導体チップ1Dの出力素子部14Dにおいて電流が流れる経路を示す図である。図26において、負荷電流IOUTが流れる経路は、矢印45によって示されており、センス電流ISが流れる経路は、矢印59によって示されている。
負荷電流IOUTは、概ね、n+基板31及びn型半導体領域32を垂直方向(n+基板31の表側主面31aに垂直な方向)に流れ、更に、p型ベース領域34のゲート電極41に対向する面の近傍に形成されるチャネルを介してn+拡散層36に流れ込む。n+拡散層36に流れ込んだ負荷電流IOUTは、更に、n+拡散層36からソース電極38を介して負荷端子13に流れ、負荷端子13に接続された負荷3に供給される。
一方、センス電流ISは、概ね、n+基板31及びn型半導体領域32を垂直方向に流れて電位取出電極58に流れ込み、更に、電位取出電極58からノードn3に流れる。よって、ノードn3は、基板抵抗RSUB’を介して裏面電極33に電気的に接続されることになる。ここで、電位取出電極58が埋め込まれるトレンチがゲート絶縁膜40及びゲート電極41で埋め込まれるトレンチと同時に(同一工程で)形成される場合には、両トレンチの深さは実質的に同一である。この場合、半導体基板30の裏面(n+基板31の裏側主面31b)の垂直方向における単位面積あたりの抵抗値は、基板抵抗RSUB’と基板抵抗RSUBとで実質的に同じである。
続いて、第4の実施形態の半導体装置の動作について説明する。
図24を参照して、初期状態において、外部制御信号INがLowレベルに設定されているとする。この場合、ロジック回路25によって制御信号SCTRLがLowレベルに設定され、チャージポンプ26は、出力MOSトランジスタ21及びセンスMOSトランジスタ22のゲート電極41の駆動を行わない。よって、出力MOSトランジスタ21及びセンスMOSトランジスタ22は、いずれもオフされ、負荷電流IOUTは流れない。
外部制御信号INがHighレベルに設定されると、第1の実施形態の半導体装置と同様に、出力MOSトランジスタ21とセンスMOSトランジスタ22とが、オン状態にされ、負荷電流IOUTが流れる。このとき、p型ベース領域34とn型半導体領域32の境界の位置の電位とほぼ同一の電位が、ノードn1に取り出される。
一方、センスアンプ回路74は、センス電流ISが基板抵抗RSUB’に生じさせる電圧降下を利用してノードn1とノードn3の電位を一致させる負帰還動作を行ってセンス電流ISを制御する。この負帰還動作により、電位取出電極58が埋め込まれたトレンチの底部におけるn型半導体領域32の表面の電位が、ノードn1の電位と一致するように制御される。
この場合、ノードn3から引き出されるセンス電流ISの大きさは、下記式(2)で表わされる。
IS=IOUT×RSUB/RSUB’ ・・・(2)
ここで、RSUBは、出力MOSトランジスタ21を流れる負荷電流IOUTが流れる経路における基板抵抗であり、RSUB’は、センス電流ISが流れる経路における基板抵抗である。式(2)は、負荷電流IOUTに比例したセンス電流ISを生成することができることを意味している。ここで、基板抵抗RSUB、RSUB’は、いずれも、n+基板31及びn型半導体領域32の物理的性質で決まる固定値であり、それらの比RSUB/RSUB’の精度は高い。よって、本実施形態の半導体装置によれば、負荷電流IOUTに比例したセンス電流ISを高精度で生成することができる。
例えば、出力MOSトランジスタ21のゲート絶縁膜40及びゲート電極41で埋め込まれたトレンチの数と、電位取出電極58で埋め込まれたトレンチの数の比が、例えば、1000:1である場合について考える。この場合、基板抵抗RSUBと基板抵抗RSUB’の比は、次式(3)で表すことができる。
RSUB’/RSUB = 1000 ・・・(3)
例えば、基板抵抗RSUBが5mΩである場合には、基板抵抗RSUB’は5Ωである。
出力MOSトランジスタに流れる負荷電流IOUTが10Aのときには、基板抵抗RSUBによる電圧降下が50mVとなり、ノードn1の電位が裏面電極33(共通ドレイン電極)よりも50mV低い電位になる。上記の説明の通り、センスアンプ回路74の負帰還動作によってノードn3の電位も、同様に裏面電極33(共通ドレイン電極)よりも50mV低い電位になる。ここで、基板抵抗RSUB’(すなわち、裏面電極33とノードn3の間の抵抗)は5Ωであるため、センス電流端子16から流れ出るセンス電流ISは、10mA(=50mV/5Ω)となる。このように、本実施形態の半導体装置の構成によれば、負荷電流IOUTに比例するセンス電流ISを高精度で得ることができる。
ここで、電位取出電極58が埋め込まれるトレンチと、電位取出電極58が埋め込まれるトレンチがゲート絶縁膜40及びゲート電極41で埋め込まれるトレンチと同時に(同一工程で)形成される場合には、両トレンチの深さは実質的に同一になり、よって、類似性が高い構造を形成することができる。これは、センス電流ISの負荷電流IOUTに対する比例係数RSUB/RSUB’の精度を高くすることに寄与する。加えて、電位取出電極58を、主な発熱源である出力MOSトランジスタ21と近接した位置に設けることで、基板抵抗RSUB、RSUB’の温度差が小さくなり、温度変化による影響を抑制することができる。これは、比例係数RSUB/RSUB’を一定に保つ精度を高くすることに寄与する。
なお、第1の実施形態と第4の実施形態とは、組み合わせて実施することができる。図27は、第1の実施形態と第4の実施形態とが組み合わされた半導体装置の構成を示す回路ブロック図である。半導体チップ1Eに、出力素子部14Dと制御回路部15Eとが集積化されている。出力素子部14Dは、出力MOSトランジスタ21とセンスMOSトランジスタ22とを備えており、更に、上述されているように、ノードn3との電気的接続のための構造を備えている。制御回路部15Eは、制御回路ブロック23と、電圧検出回路24と、センスアンプ回路74とを備えている。制御回路ブロック23と電圧検出回路24の構成は、第1の実施形態で説明されている通りである。また、センスアンプ回路74の構成は、第4の実施形態で説明されている通りである。
図28は、半導体チップ1Eの構造を示す断面図である。半導体チップ1Eでは、第1の実施形態の半導体チップ1の構造に、ノードn3との電気的接続のための構造が追加されている。即ち、出力素子部14Dでは、半導体基板30の表側主面からp型ベース領域34を貫通してn型半導体領域32に到達するトレンチが形成され、そのトレンチが、電位取出電極58によって埋め込まれる。電位取出電極58は、ノードn3に接続される。加えて、制御回路部15Eでは、n型半導体領域32の表面にn+拡散層42が形成され、n+拡散層42に電位取出電極43が接合される。電位取出電極43は、ノードn2に接続される。
図27、図28の構成の半導体装置は、第1の実施形態の半導体装置と、第4の実施形態の半導体装置の両方の機能を有している。検出信号SDETがノードn1とノードn2の間の電圧に応じて(即ち、負荷電流IOUTに応じて)ロジック回路25に出力され、ロジック回路25により、負荷電流IOUTを監視する動作が行われる。例えば、過電流を検出する動作や、軽負荷や無負荷を検出する動作がロジック回路25によって行われる。加えて、ノードn1の電位とノードn3の電位を同一にする負帰還動作がセンスアンプ回路74によって行われることにより、負荷電流IOUTに比例したセンス電流ISが高精度で生成される。
上述の実施形態及び変形例は、矛盾が無い限り組み合わせて実施され得ることに留意されたい。例えば、第2乃至第4の実施形態において、図10、図11、図12に図示された構造の出力MOSトランジスタ21及びセンスMOSトランジスタ22が用いられても良く、また、図14に図示された構造の出力IGBT21A、センスIGBT22Aが用いられても良い。また、第2乃至第4の実施形態において、図16、図17に図示された構造の出力素子部14の構造が用いられてもよい。
(車載用電子システムへの応用)
近年の車載用電子システム(自動車等の車両に搭載される電子システム)では、機能安全の要求が高まっており、負荷の状態をより高精度で検出することが望まれている。したがって、負荷の状態をより高精度で検出できる上述の半導体装置は、車載用電子システムに適用することが有用である。この場合、駆動すべき負荷としては、例えば、車両用ランプ、ファンモータ、シートヒータが挙げられる。
上述の半導体装置が適用された車載用電子システムにおいて負荷に異常が発生した場合、例えば、断線による軽負荷状態、ショートによる過負荷状態が発生した場合、上述の半導体装置によって負荷の異常が検出される。負荷の異常の発生は、コントローラ、より具体的には、MCU(micro controller unit)に通知される。該MCUは、負荷の異常の発生の通知に応答して、出力MOSトランジスタ21をオフするように上述の半導体装置を動作させ、これにより、安全が確保される。また、該MCUは、運転席に設けられたインストルメントクラスタ(計器パネル)に異常の発生を通知して運転者に異常を認知させ、また、車載故障診断装置に異常の発生を通知して異常の発生及びその異常の態様を車載故障診断装置に記憶させてもよい。
図29は、上述の実施形態の半導体装置が適用された車載用電子システムの一例として、車両110に搭載された電子制御ユニット111(electronic control unit(ECU))を図示している。車両110は、実際には様々な機器を搭載しているが、図29には、インストルメントクラスタ(計器パネル)112と車載故障診断装置113のみが図示されている。
図30は、電子制御ユニット111の構成の一例を示すブロック図である。図30の電子制御ユニット111は、ボディコントロールモジュールとして構成されており、各種スイッチ114に対する操作、及び、ハンドル角度センサ115で検出されたハンドル(操舵輪)の角度に応じて各種の負荷116を駆動する。
図30の構成では、電子制御ユニット111が、MCU121と、ドライバIC122と、CANトランシーバ123とを備えている。MCU121は、ドライバIC122による負荷116の駆動を制御する。ドライバIC122は、MCU121による制御の下、負荷116を駆動する。CANトランシーバ123は、CAN(controller area network)117を介して他の機器とのデータ通信を行うために用いられる。図30の構成では、CAN117にインストルメントクラスタ112及び車載故障診断装置113が接続されており、電子制御ユニット111のMCU121は、インストルメントクラスタ112及び車載故障診断装置113と通信可能である。CAN117には、他のECUが接続されてもよい。図30では、他のECUが、符号119によって参照されている。インストルメントクラスタ112は、車両110の運転者に運転に関する情報を伝えるために使用される一群の機器群である。車載故障診断装置113は、車両110の故障を診断するために用いられる装置である。車載故障診断装置113は、ログファイルを保持しており、車両110における異常の発生を他の機器から通知されると、当該異常のログ(例えば、異常が発生した日時、及び異常の内容)をログファイルに記録する。
本実施形態では、ドライバIC122として、上述の実施形態の半導体装置(即ち、半導体チップ1、1A〜1E)が使用される。上述の半導体装置は、負荷の状態の検出精度、より具体的には負荷電流の検出精度が高く、電子制御ユニット111のドライバIC122として用いられることが好適である。例えば、負荷116が、複数のランプ116aを並列に接続して構成されている場合、負荷電流の検出精度を高精度で検出することで、複数のランプ116aの一がオープン故障した場合でも当該故障を検出することができる。
図31は、ドライバIC122として、図1に図示された半導体チップ1が用いられる場合のMCU121とドライバIC122との間の接続を示す図である。MCU121は、外部制御信号INをドライバIC122(半導体チップ1)に供給し、ドライバIC122の出力MOSトランジスタ21のオンオフを制御する。一方、ドライバIC122には、検出信号SDETをMCU121に出力するための診断端子29が設けられる。MCU121は、検出信号SDETを監視し、負荷116の異常を検出する。
一実施形態では、MCU121は、検出信号SDETを用いて過電流の発生を検知する動作を行ってもよい。この場合、設定しきい値電圧VTHは、過電流の検出において用いられる設定値IOUT *に基づいて、式(1)に従って設定される。図32は、検出信号SDETを用いて過電流の発生を検知する場合のMCU121の動作を示すフローチャートである。ここで、初期状態においては、外部制御信号INがHighレベルであり、出力MOSトランジスタ21がオン状態であるとする。この状態では、負荷電流IOUTが負荷116に供給されている。
MCU121は、適宜のタイミングで過電流の発生を検知する検出ルーチンを実行する。検出ルーチンが開始されると、MCU121は、ドライバIC122から出力される検出信号SDETの信号レベルを検出する(ステップS01)。検出信号SDETがLowレベルである場合、検出ルーチンはそのまま終了する。
検出信号SDETがHighレベルである場合、即ち、負荷電流IOUTが設定値IOUT *よりも大きい場合、MCU121は、外部制御信号INをLowレベルに設定し、出力MOSトランジスタ21をオフ状態にする(ステップS02)。これにより、負荷116への負荷電流IOUTの供給が停止される。
更に、MCU121は、過電流の発生をインストルメントクラスタ112と車載故障診断装置113に伝達する(ステップS03)。インストルメントクラスタ112のECU118は、インストルメントクラスタ112に含まれる所定の機器(例えば、表示灯)を用いて過電流の発生を表示する。また、車載故障診断装置113は、過電流の発生をログファイルに記録する。以上の動作が完了すると、検出ルーチンの実行は終了する。車両110の修理・点検を行うサービスエンジニアは、車載故障診断装置113のログファイルを確認することにより、負荷116に過電流の発生という異常が発生したことを知ることができる。
図33は、ドライバIC122として、図9に図示された半導体チップ1が用いられる場合のMCU121とドライバIC122との間の接続を示す図である。MCU121は、外部制御信号INをドライバIC122(半導体チップ1)に供給し、ドライバIC122の出力MOSトランジスタ21のオンオフを制御する。一方、半導体チップ1には、検出信号SDET1をMCU121に出力するための診断端子29aと、検出信号SDET2をMCU121に出力するための診断端子29bとが設けられる。MCU121は、検出信号SDET1、SDET2を監視し、負荷116の異常を検出する。
一実施形態では、MCU121は、検出信号SDET1を用いて過電流の発生を検知し、検出信号SDET2を用いて軽負荷状態の発生を検知する動作を行ってもよい。この場合、設定しきい値電圧VTH1は、過電流の検出において用いられる設定値IOUT1 *に基づいて、式(1)に従って設定され、設定しきい値電圧VTH2は、軽負荷状態の検出において用いられる設定値IOUT2 *に基づいて、式(1)に従って設定される。ここで、設定値IOUT1 *、IOUT2 *には、下記の関係が成立する:
IOUT2 *<IOUT1 * ・・・(4)
この場合、
VTH2<VTH1 ・・・(5)
が成立することになる。
図34は、検出信号SDET1を用いて過電流の発生を検知し、検出信号SDET2を用いて軽負荷状態の発生を検知する場合のMCU121の動作を示すフローチャートである。ここで、初期状態においては、外部制御信号INがHighレベルであり、出力MOSトランジスタ21がオン状態であるとする。この状態では、負荷電流IOUTが負荷116に供給されている。
MCU121は、適宜のタイミングで検出ルーチンを実行する。検出ルーチンが開始されると、MCU121は、ドライバIC122から出力される検出信号SDET2の信号レベルを検出する(ステップS11)。検出信号SDET2がLowレベルである場合、即ち、負荷電流IOUTが設定値IOUT2 *よりも小さい場合、MCU121は、軽負荷状態の発生をインストルメントクラスタ112と車載故障診断装置113に伝達する(ステップS12)。インストルメントクラスタ112のECU118は、インストルメントクラスタ112に含まれる所定の機器(例えば、表示灯)を用いて軽負荷状態の発生を表示する。また、車載故障診断装置113は、軽負荷状態の発生をログファイルに記録する。その後、検出ルーチンは、ステップS13に移行する。なお、検出信号SDET2がHighレベルである場合には、ステップS12が実行されずに検出ルーチンがステップS13に移行する。
更に、MCU121は、ドライバIC122から出力される検出信号SDET1の信号レベルを検出する(ステップS13)。検出信号SDET1がLowレベルである場合、即ち、負荷電流IOUTが設定値IOUT1 *よりも小さい場合、検出ルーチンはそのまま終了する。
検出信号SDET1がHighレベルである場合、即ち、負荷電流IOUTが設定値IOUT1 *よりも大きい場合、MCU121は、外部制御信号INをLowレベルに設定し、出力MOSトランジスタ21をオフ状態にする(ステップS14)。これにより、負荷116への負荷電流IOUTの供給が停止される。
更に、MCU121は、過電流の発生をインストルメントクラスタ112と車載故障診断装置113に伝達する(ステップS15)。インストルメントクラスタ112のECU118は、インストルメントクラスタ112に含まれる所定の機器(例えば、表示灯)を用いて過電流の発生を表示する。また、車載故障診断装置113は、過電流の発生をログファイルに記録する。以上の動作が完了すると、検出ルーチンの実行は終了する。
車両110の修理・点検を行うサービスエンジニアは、車載故障診断装置113のログファイルを確認することにより、軽負荷状態の発生及び過電流の発生を知ることができる。
図35は、ドライバIC122として、図18に図示された半導体チップ1Aが用いられる場合のMCU121とドライバIC122との間の接続を示す図である。MCU121は、外部制御信号INをドライバIC122(半導体チップ1)に供給し、ドライバIC122の出力MOSトランジスタ21のオンオフを制御する。一方、半導体チップ1には、検出信号SDETをMCU121に出力するための診断端子29が設けられる。MCU121は、検出信号SDETを監視し、負荷116の異常を検出する。
図35の構成においても、過電流の発生が検出信号SDETに基づいて検出されてもよい。この場合、設定しきい値電圧VTHは、過電流の検出において用いられる設定値IOUT *に基づいて、式(1)に従って設定される。また、軽負荷状態の発生が検出信号SDETに基づいて検出されてもよい。この場合、設定しきい値電圧VTHは、軽負荷状態の検出において用いられる設定値IOUT *に基づいて、式(1)に従って設定される。
図36は、ドライバIC122として、図24に図示された半導体チップ1Dが用いられる場合のMCU121とドライバIC122との間の接続を示す図である。MCU121は、外部制御信号INをドライバIC122(半導体チップ1D)に供給し、ドライバIC122の出力MOSトランジスタ21のオンオフを制御する。一方、MCU121は、ドライバIC122のセンス電流端子16から出力されるセンス電流ISを監視する。詳細には、図36の構成では、センス電流端子16と接地端子8の間に外部抵抗REXが接続され、MCU121は、外部抵抗REXをセンス電流ISが流れることで発生するセンス電圧VSを監視することで、センス電流ISを監視する。センス電圧VSは、センス電流ISに対応する電圧である。MCU121は、センス電圧VSの電圧レベル、即ち、センス電流ISの電流レベルから負荷116の異常を検出する。
一実施形態では、MCU121は、センス電圧VS(即ち、センス電流IS)に基づいて過電流の発生及び軽負荷状態の発生を検知する動作を行ってもよい。この場合、MCU121には、過電流しきい値(過電流を検出するためのセンス電圧VSのしきい値)と軽負荷しきい値(軽負荷を検出するためのセンス電圧VSのしきい値)とが設定される。
図37は、センス電圧VS(即ち、センス電流IS)に基づいて過電流の発生及び軽負荷状態の発生を検知する場合のMCU121の動作を示すフローチャートである。ここで、初期状態においては、外部制御信号INがHighレベルであり、出力MOSトランジスタ21がオン状態であるとする。この状態では、負荷電流IOUTが負荷116に供給されている。
MCU121は、適宜のタイミングで検出ルーチンを実行する。検出ルーチンが開始されると、MCU121は、センス電圧VSの電圧レベルを検出し、検出されたセンス電圧VSを軽負荷しきい値と比較する(ステップS21)。
MCU121は、センス電圧VSが軽負荷しきい値よりも低い場合、即ち、負荷電流IOUTが軽負荷を判断する基準となる設定値(第1設定値)よりも小さい場合、MCU121は、軽負荷状態の発生をインストルメントクラスタ112と車載故障診断装置113に伝達する(ステップS22)。インストルメントクラスタ112のECU118は、インストルメントクラスタ112に含まれる所定の機器(例えば、表示灯)を用いて軽負荷状態の発生を表示する。また、車載故障診断装置113は、軽負荷状態の発生をログファイルに記録する。その後、検出ルーチンは、ステップS23に移行する。なお、センス電圧VSが軽負荷しきい値よりも高い場合には、ステップS22が実行されずに検出ルーチンがステップS23に移行する。
更に、MCU121は、センス電圧VSを過電流しきい値と比較する(ステップS23)。センス電圧VSが過電流しきい値よりも低い場合、即ち、負荷電流IOUTが過電流を判断する基準となる設定値(第2設定値)よりも小さい場合、検出ルーチンはそのまま終了する。なお、過電流を判断する基準となる設定値(第2設定値)は、軽負荷を判断する基準となる設定値(第1設定値)よりも大きい。
センス電圧VSが過電流しきい値よりも高い場合、即ち、負荷電流IOUTが過電流を判断する基準となる設定値(第2設定値)よりも大きい場合、MCU121は、外部制御信号INをLowレベルに設定し、出力MOSトランジスタ21をオフ状態にする(ステップS24)。これにより、負荷116への負荷電流IOUTの供給が停止される。
更に、MCU121は、過電流の発生をインストルメントクラスタ112と車載故障診断装置113に伝達する(ステップS25)。インストルメントクラスタ112のECU118は、インストルメントクラスタ112に含まれる所定の機器(例えば、表示灯)を用いて過電流の発生を表示する。また、車載故障診断装置113は、過電流の発生、及び、このときのセンス電圧VSの値(即ち、センス電流ISの値)をログファイルに記録する。以上の動作が完了すると、検出ルーチンの実行は終了する。
車両110の修理・点検を行うサービスエンジニアは、車載故障診断装置113のログファイルを確認することにより、軽負荷状態の発生及び過電流の発生を知ることができる。
図38は、ドライバIC122として、図27に図示された半導体チップ1Dが用いられる場合のMCU121とドライバIC122との間の接続を示す図である。MCU121は、外部制御信号INをドライバIC122(半導体チップ1D)に供給し、ドライバIC122の出力MOSトランジスタ21のオンオフを制御する。ドライバIC122には、センス電流ISを出力するセンス電流端子16に加え、検出信号SDETをMCU121に出力するための診断端子29が設けられる。MCU121は、センス電流IS及び検出信号SDETを監視し、負荷116の異常を検出する。ここで、図38の構成においても、センス電流端子16と接地端子8の間に外部抵抗REXが接続され、MCU121は、外部抵抗REXをセンス電流ISが流れることで発生するセンス電圧VSを監視することで、センス電流ISを監視する。
一実施形態では、MCU121は、検出信号SDETに基づいて過電流の発生を検知し、センス電圧VS(即ち、センス電流IS)に基づいて軽負荷状態の発生を検知する動作を行ってもよい。この場合、MCU121には、軽負荷しきい値(軽負荷を検出するためのセンス電圧VSのしきい値)が設定される。また、MCU121は、センス電圧VS(即ち、センス電流IS)に基づいて過電流の発生を検知し、検出信号SDETに基づいて軽負荷状態の発生を検知する動作を行ってもよい。この場合、MCU121には、過電流しきい値(過電流を検出するためのセンス電圧VSのしきい値)が設定される。
以上には、本発明の半導体装置の応用例が具体的に記載されているが、本発明の半導体装置が他の様々な用途に適用可能であることは、当業者には容易に理解されよう。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。