JP5098264B2 - Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置 - Google Patents

Description

本発明は、ＭＯＳ型のパワー素子からなるメインセルと共に電流検出セル（以下、センスセルという）が備えられた半導体装置およびそれを備えた点火装置に関するものである。

従来より、ＩＧＢＴやパワーＭＯＳＦＥＴなどの複数のトランジスタセルを有するパワー素子において、チップ内に形成される一部のトランジスタセルの陰極を独立させることでセンスセルとした半導体装置がある（例えば、特許文献１参照）。図７は、この半導体装置におけるパワー素子等の等価回路図である。この図に示されるように、メインセルのＩＧＢＴ１０１とセンスセルのＩＧＢＴ１０２にてカレントミラー回路が構成され、メインセルのＩＧＢＴ１０１に流れるメイン電流に対してカレントミラー比によって決まるセンス電流がセンスセルのＩＧＢＴ１０２および電流検出抵抗１０３に流れるようにすることで、メイン電流の電流値を検出する。このときのメイン電流とセンス電流の電流比は、メインセルとセンスセルの陰極に接続されたトランジスタセル（ＩＧＢＴ１０１、１０２）の面積比で決定され、通常は、数百〜数千：１とされ、センスセルのＩＧＢＴ１０１に微小電流を流すことでメイン電流を検出している。

このようなパワー素子を備えた半導体装置では、センスセルのトランジスタのゲート電極とメインセルのトランジスタのゲート電極とを分離した構成とされている。
特開平１０−３２６８９７号公報

しかしながら、上記のようにセンスセルを内蔵したパワー素子は、静電気などの高速サージに弱いという問題がある。具体的には、ゲート電極に高速サージ電流が印加されると、センスセルのトランジスタのゲート−エミッタ間のゲート絶縁膜破壊が起こるという問題がある。これは、センスセルのトランジスタの面積がメインセルのトランジスタ面積に対して極端に小さいために生じる。すなわち、図７中に示したように、センスセルのＩＧＢＴ１０２のゲート絶縁膜による容量Ｃｓとメインセルのゲート絶縁膜による容量Ｃｍとから、これらそれぞれのインピーダンスは１／ｊωＣｓ、１／ｊωＣｍとして表され、これらが１／ｊωＣｓ＞＞１／ｊωＣｍの関係になる。このため、センスセルの方がメインセルよりもインピーダンスが高くなり、高速サージ電流がセンスセル側に流れると、それによるゲート電圧の上昇が発生してゲート絶縁膜の破壊に至るのである。

本発明は上記点に鑑みて、センスセルのゲート絶縁膜が高速サージにより破壊されてしまうことを防止することを目的とする。

上記目的を達成するため、本発明では、半導体基板（２１）内に、ゲート電圧を印加することによってエミッタ−コレクタ間電流を流すように構成されるＭＯＳ型のパワー素子からなるメインセルを備えていると共に、該メインセル内においてパワー素子と同じＭＯＳ型の素子からなるセンスセルが区画形成されており、さらに、センスセルにおけるエミッタ−コレクタ間に流れるセンス電流を流す電流検出抵抗（６）が備えられた半導体装置であって、メインセルを構成するＭＯＳ型のパワー素子のゲート電極（２６）とセンスセルを構成するＭＯＳ型の素子のゲート電極（２６）とが物理的に直接繋げられることで共通化されていることを第１の特徴としている。

このような構成により、高速サージ電流が流れるときには、センスセルとメインセルにおいて物理的に直接繋げられることで共通化されたゲート電極（２６）に連続的に高速サージ電流が流れることになる。したがって、ＣＲ並列回路の段数が増えた状態になるため、高速サージ電流がセンスセルだけでなくメインセルにも連続的に流れることになり、センスセル側から見たインピーダンスが低減されたことになってセンスセルにおけるＭＯＳ型の素子のゲート電位の上昇を抑えることが可能となる。これにより、ゲート電極（２６）の電圧上昇に伴いゲート絶縁膜（２５）が破壊されてしまうことを防止することが可能となる。

また、本発明では、メインセルを構成するＭＯＳ型のパワー素子のゲート電極（２６）およびセンスセルを構成するＭＯＳ型の素子のゲート電極（２６）に対してゲート電圧を印加するためのゲートランナー（３０）を有し、センスセルに対してゲートランナー（３０）とは反対側にメインセルの一部が備えられ、該メインセルの一部を構成するＭＯＳ型のパワー素子のゲート電極（２６）とセンスセルを構成するＭＯＳ型の素子のゲート電極（２６）とが直接繋がることで電気的に接続されていると共に、該メインセルの一部を構成するＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ２）が１ｍｍ以上とされていることを第２の特徴としている。

このように、センスセルに対してゲートランナー（３０）とは反対側にメインセルの一部が備えられるようにし、かつ、該メインセルの一部を構成するＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ２）が１ｍｍ以上となるようにすれば、高速サージ電流が流れるときのＣＲ並列回路の段数がより多くなるような構造にできる。このため、ゲート電極（２６）の電圧上昇に伴いゲート絶縁膜（２５）が破壊されてしまうことを防止することが可能となる。

この場合、ゲートランナー（３０）とセンスセルとの間において、メインセルの一部を構成するＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ４）が１ｍｍ以上とされるようにすれば、さらに、高速サージ電流がメインセルによって構成される数多い段数のＣＲ並列回路を通じてから、センスセルに流れることになる。このため、センスセルが高速サージ電流の影響を受け難く、ゲート絶縁膜（２５）が破壊されてしまうことを防止することが可能となる。

例えば、ゲートランナー（３０）からストライプ状にゲート電極（２６）が延設されるようにし、該ゲート電極（２６）の少なくとも１本をメインセルを構成するＭＯＳ型のパワー素子のゲート電極（２６）とセンスセルを構成するＭＯＳ型の素子のゲート電極（２６）として用いるようにすれば良い。

また、センスセルがメインセルに囲まれるように配置されるような構造とすることができ、この場合、センスセルがメインセルの中央位置に配置されるようにすることもできる。

上記の半導体装置は、例えば、電流検出抵抗（６）に流れるセンス電流を検出する電流検出回路（９）と、電流検出回路（９）の検出結果に基づいて、半導体装置におけるメインセルのパワー素子およびセンスセルの素子のゲート電圧を制御する制御回路（３）とを備え、半導体装置におけるメインセルのパワー素子により、点火コイル（４）への通電を制御し、点火プラグ（１１）の放電を制御するように構成されている点火装置に適用される。もちろん、点火装置以外の負荷駆動装置に対して上記の半導体装置を適用することもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の一実施形態が適用された半導体装置が備えられた負荷駆動装置として、車両用の点火装置を例に挙げて説明する。図１に、本実施形態における点火装置１の回路構成図を示し、この図に基づいて説明する。

図１に示されるように、点火装置１には、スイッチＩＣ２と制御回路ＩＣ３とが備えられている。これらスイッチＩＣ２と制御回路ＩＣ３とは別々（もしくは同一）のチップで構成されている。

スイッチＩＣ２は、点火コイル４の１次巻線４ａへの通電のスイッチング制御を行うためのものである。このスイッチＩＣ２には、ＩＧＢＴ５ａ、５ｂが備えられている。

ＩＧＢＴ５ａは、点火コイル４の１次巻線４ａへの通電のスイッチング制御を行うために用いられるメインセルとして形成されたものである。また、ＩＧＢＴ５ｂは、メインセル側のＩＧＢＴ５ａに流される電流量を検出するために用いられるセンスセルとして形成されたものである。これら各セルのＩＧＢＴ５ａ、５ｂへのゲート電圧は、制御回路ＩＣ３からの制御信号によって行われるようになっている。

メインセルのＩＧＢＴ５ａのコレクタ端子に負荷となる点火コイル４の１次巻線４ａが接続され、エミッタ端子にＧＮＤが接続されている。また、センスセルのＩＧＢＴ５ｂのコレクタ端子は、メインセルのＩＧＢＴ５ｂのコレクタ端子と共通化されており、エミッタ端子は電流検出抵抗６を通じて制御回路ＩＣ３に接続されている。これにより、エミッタ端子に接続された電流検出抵抗６の両端電圧、すなわちメインセルのＩＧＢＴ５ａに流れる電流に比例して流れる正孔電流および電子電流からなるセンス電流（Ｉｓ）に基づき発生する電圧が制御回路ＩＣ３にフィードバックされるようになっている。

なお、スイッチＩＣ２には、温度センサ７が備えられている。この温度センサ７は、ＩＧＢＴ５ａ、５ｂの発熱に伴うスイッチＩＣ２の温度上昇を検出し、制御回路ＩＣ３にフィードバックするものである。これにより、スイッチＩＣ２の温度に応じてゲート電圧が調整され、ＩＧＢＴ５ａ、５ｂの温度特性補償が行われるようになっている。

一方、制御回路ＩＣ３は、エンジンＥＣＵ８から送られてくる点火信号をスイッチＩＣ２におけるＩＧＢＴ５ａ、５ｂの制御信号として伝える役割を果たすものである。この制御回路ＩＣ３には、過電流保護などを行う入力保護回路部１ａと定電流制御回路９と過昇温停止回路１０とが備えられ、これらにより点火コイル４の１次巻線４ａに流されるコイル電流およびスイッチＩＣ２の温度に基づいてＩＧＢＴ５ａ、５ｂの制御信号を調整できるようになっている。

定電流制御回路９は、センスセル側のＩＧＢＴ５ｂから、電流検出抵抗６に流れるセンス電流によって発生する電圧を入力し、その大きさに基づいて各ＩＧＢＴ５ａ、５ｂのゲート電圧を調整するものである。例えば、定電流制御回路９は、電流検出抵抗６の両端電圧の変化に基づいて各ＩＧＢＴ５ａ、５ｂのゲート電圧を調整する。そして、定電流制御回路９は、制御回路ＩＣ３を構成するチップの温度に基づいて各ＩＧＢＴ５ａ、５ｂのゲート電圧を調整できるようになっている。

この定電流制御回路９は、例えば、参照電圧を形成する電源部とコンパレータおよび参照電圧の電圧値を温度補正するための温度特性を有するダイオード等によって構成される。これらの構成により、ダイオードの温度特性によって温度補正された参照電圧と電流検出抵抗６の両端電圧とを比較し、ゲート電圧調整用の出力を発生させる。

過昇温停止回路１０は、スイッチＩＣ２に備えられた温度センサ７の検出信号を入力し、この検出信号に基づき、スイッチＩＣ２の温度が所定温度に達すると、ＩＧＢＴ５ａ、５ｂを停止させるように各ゲート電圧を調整するものである。

以上のような構成により点火装置１が構成されている。そして、エンジンＥＣＵ８からの点火信号が制御回路ＩＣ３を介してスイッチＩＣ２に伝えられるように構成され、さらに、スイッチＩＣ２におけるメインセル側のＩＧＢＴ５ａ、５ｂのコレクタ端子に点火コイル４の１次巻線４ａが接続されると共に、点火コイル４の２次巻線４ｂがプラグ１１に接続されることで、点火装置１によるプラグ１１の放電タイミングの制御が行われるようになっている。

続いて、本実施形態の点火装置１におけるスイッチＩＣ２に備えられるＩＧＢＴ５ａ、５ｂの具体的な構成について説明する。

図２（ａ）は、メインセルおよびセンスセルにおけるＩＧＢＴ５ａ、５ｂのレイアウトを示した平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ’断面図である。なお、図２（ａ）は、図中左側に示したスイッチＩＣ２中におけるＩＧＢＴ５ａ、５ｂの形成領域の一部を拡大したものに相当しているが、ＩＧＢＴ５ａ、５ｂの主となる構成要素のレイアウトのみを示してある。

これらの図に示されるように、ＩＧＢＴ５ａ、５ｂは、Ｐ⁺型基板２１の上にＮ^-型ドリフト層２２が形成され、Ｎ^-型ドリフト層２２の表層部にＰ型ボディ層２３が形成されていると共に、Ｐ型ボディ層２３の表層部にＮ⁺型エミッタ層２４が形成されている。

Ｐ型ボディ層２３は、Ｐ⁺型基板２１の表層部において複数個備えられ、それぞれが一方向に延設されることでストライプ状に並べられた構成となっている。そして、複数並べられたもの一本一本の両側それぞれがＩＧＢＴ５ａ、５ｂの構成されるセルとされ、複数本のセルのうちの一本もしくは複数本について、そのうちの一部がＩＧＢＴ５ｂとされるセンスセル、残りがＩＧＢＴ５ａとされるメインセルとされる。

Ｎ⁺型エミッタ層２４は、Ｐ型ボディ層２３の表層部においてＮ−型ドリフト層２２から離間するように形成されており、Ｐ型ボディ層２３の延設方向に沿って延設されている。基本的には、Ｎ⁺型エミッタ層２４は各Ｐ型ボディ層２３に対して２本ずつ形成されており、２本のＮ⁺型エミッタ層２４それぞれがＰ型ボディ層２３と同等の長さとされているが、センスセルとメインセルとを分離すべく、センスセルとメインセルとの境界位置においては、Ｎ⁺型エミッタ層２４が分断されている。

また、Ｎ⁺型エミッタ層２４およびＮ^-型ドリフト層２２との間に位置するＰ型ボディ層２３の表層部をチャネル領域とし、その表面にはゲート絶縁膜２５を介してゲート電極２６が形成されている。ゲート電極２６は、図２（ａ）に示したように、各Ｐ型ボディ層２３やＮ⁺型エミッタ層２４に沿って延設され、これらと同様にストライプ状に並べられている。そして、上述したように、Ｎ⁺型エミッタ層２４は、メインセルとセンスセルとに分割されているが、そのＮ⁺型エミッタ層２４に沿って延設されたゲート電極２６は、メインセルとセンスセルとで分割されておらず、メインセルとセンスセルとで物理的に直接繋げられることで共通化された構造とされている。つまり、ストライプ状に並べられたゲート電極２６のうち、少なくとも一本がセンスセルとメインセルとで共有化されており、その共有化されたゲート電極２６は、物理的に繋がっていて電気的に接続された状態とされている。

各ゲート電極２６の一端にゲートランナー３０が接続されており、このゲートランナー３０を通じて各ゲート電極２６にゲート電圧が印加される。そして、高速サージ時には、このゲートランナー３０を通じて高速サージ電流がゲート電極２６に流れることになる。

各ゲート電極２６の長手方向の長さは、センスセルにおけるゲート電極２６の長さをＬ１とし、メインセルのうちセンスセルに対してゲートランナー３０とは反対側におけるゲート電極２６の長さをＬ２とすると、Ｌ１が５０μｍ以上かつ５００μｍ以下とされており、Ｌ２が１ｍｍ以上かつ１０ｍｍ以下とされている。

さらに、ゲート電極２６を覆うように層間絶縁膜２７が形成されていると共に、図示していないが、層間絶縁膜２７を覆うようにエミッタ電極２８が形成され、層間絶縁膜２７に形成されたコンタクトホール２７ａを通じて、エミッタ電極２８がＮ⁺型エミッタ層２４およびＰ型ボディ層２３に電気的に接続された構成となっている。そして、Ｐ⁺型基板２１の裏面側にコレクタ電極２９が形成され、ＩＧＢＴ５ａ、５ｂが構成されている。

エミッタ電極２８は、メインセルにおけるＩＧＢＴ５ａのエミッタ電極２８ａとセンスセルにおけるＩＧＢＴ５ｂのエミッタ電極２８ｂとで分離されており、図２（ａ）に示されるように、エミッタ電極２８ｂがエミッタ電極２８ａによって囲まれた状態とされている。

このように、スイッチＩＣ２に備えられるＩＧＢＴ５ａ、５ｂが構成されている。このように構成されたメインセルにおけるＩＧＢＴ５ａおよびセンスセルにおけるＩＧＢＴ５ｂでは、上述したように、ゲート電極２６をメインセルとセンスセルとで分割しておらず、メインセルとセンスセルとで共通化された構造としている。すなわち、これらＩＧＢＴ５ａ、５ｂの等価回路を示すと図３のようになる。

このため、高速サージ電流が流れるときには、センスセルとメインセルにおいて物理的に繋げられ共通化されたゲート電極２６に連続的に高速サージ電流が流れることになる。具体的には、ゲート電極２６の内部抵抗をｒｇ、ゲート絶縁膜２５による容量をＣｇｓとすると、本実施形態の回路構成に高速サージ電流が流れたときの様子は、図４（ａ）の回路模式図のように示される。また、参考として、従来の回路構成において高速サージ電流が流れたときの様子も図４（ｂ）の回路模式図に示す。

従来の回路構成の場合には、図４（ｂ）中の矢印で示したように高速サージ電流がセンスセル側に集中してしまうため、センスセルにおけるＩＧＢＴのゲート電位が上昇してしまっていた。しかしながら、本実施形態の回路構成の場合には、ＣＲ並列回路の段数が増えたと状態になるため、図４（ａ）中の矢印で示したように高速サージ電流がセンスセルだけでなくメインセルにも連続的に流れることになる。このため、センスセル側から見たインピーダンスが低減されたことになってセンスセルにおけるＩＧＢＴ５ｂのゲート電位の上昇を抑えることが可能となる。これにより、ゲート電極２６の電圧上昇に伴いゲート絶縁膜２５が破壊されてしまうことを防止することが可能となる。

さらに、本実施形態では、メインセルのＩＧＢＴ５ａのゲート電極２６のうち、センスセルのＩＧＢＴ５ｂのゲート電極２６と物理的に繋げられて共通化されるものに関して、センスセルよりもゲートランナー３０の反対側に位置する部分の長さＬ２を１ｍｍ以上に設定している。このため、高速サージ電流が流れるときのＣＲ並列回路の段数がより多くなるような構造にでき、より上記効果を得ることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置のうちのメインセルとセンスセルの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは異なる部分についてのみ説明する。

図５は、メインセルおよびセンスセルにおけるＩＧＢＴ５ａ、５ｂのレイアウトを示した平面図である。なお、図は、図中左側に示したスイッチＩＣ２中におけるＩＧＢＴ５ａ、５ｂの形成領域の一部を拡大したものに相当しているが、ＩＧＢＴ５ａ、５ｂの主となる構成要素のレイアウトのみを示してある。

この図に示されるように、第１実施形態と同様、各ゲート電極２６の一端にゲートランナー３０が接続されているが、このゲートランナー３０から離れた位置、例えばスイッチＩＣ２の中央部において、メインセルに囲まれるようにセンスセルが形成されている。具体的には、各ゲート電極２６の長手方向の長さは、センスセルにおけるゲート電極２６の長さをＬ３とし、メインセルのうちセンスセルとゲートランナー３０の間に位置しているゲート電極２６の長さをＬ４、メインセルのうちセンスセルに対してゲートランナー３０とは反対側におけるゲート電極２６の長さをＬ５とすると、Ｌ３が５０μｍ以上かつ５００μｍ以下とされており、Ｌ４、Ｌ５が１ｍｍ以上かつ１０ｍｍ以下とされている。

このように、本実施形態のＩＧＢＴ５ａ、５ｂが構成されている。このように構成されたメインセルにおけるＩＧＢＴ５ａおよびセンスセルにおけるＩＧＢＴ５ｂでも、第１実施形態と同様に、ゲート電極２６をメインセルとセンスセルとで分割しておらず、メインセルとセンスセルとで共通化された構造としている。このため、これらＩＧＢＴ５ａ、５ｂの等価回路を示すと上記図３のようになる。

そして、ゲート電極２６の内部抵抗をｒｇ、ゲート絶縁膜２５による容量をＣｇｓとすると、本実施形態の回路構成に高速サージ電流が流れたときの様子は、図６の回路模式図のように示される。

したがって、本実施形態の回路構成の場合には、高速サージ電流がメインセルによって構成される数多い段数のＣＲ並列回路を通じてから、センスセルに流れることになる。このため、センスセルが高速サージ電流の影響を受け難く、ゲート絶縁膜２５が破壊されてしまうことを防止することが可能となる。

（他の実施形態）
上記実施形態では、ＭＯＳ型のパワー素子としてＩＧＢＴを例に挙げて説明したが、他のＭＯＳ型のパワー素子、例えば図２における半導体基板としてのＰ⁺型基板２１の導電型をＮ型にしたパワーＭＯＳＦＥＴに対しても本発明を適用することが可能である。このようなパワーＭＯＳＦＥＴとした場合には、電子電流からなるセンス電流に基づいてメイン電流の値を検出することになる。

また、上記各実施形態では、第１導電型としてＮ型、第２導電型としてＰ型の半導体装置を例に挙げて説明したが、これら各導電型が反対となるＭＯＳ型のパワー素子であっても本発明を適用することが可能である。

また、センスセルの位置に関しても、様々に変更可能であり、第２実施形態のように、メインセルに囲まれるようにスイッチＩＣ２の中央位置に配置しても良いし、スイッチＩＣ２のうちゲートランナー３０の反対側の位置においてセンスセルを配置しても良い。また、第１実施形態と第２実施形態とを組み合わせ、第２実施形態の構造において、メインセルのうちセンスセルに対してゲートランナー３０とは反対側におけるゲート電極２６の長さＬ５が、第１実施形態で示した長さＬ２の関係を満たすようにすれば、よりゲート絶縁膜２５の破壊防止効果を得ることが可能となる。

本発明の第１実施形態における点火装置１の回路構成図である。 （ａ）は、メインセルおよびセンスセルにおけるＩＧＢＴ５ａ、５ｂのレイアウトを示した平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’断面図である。 ＩＧＢＴ５ａ、５ｂの等価回路である。 （ａ）、（ｂ）は、それぞれ、第１実施形態の回路構成と従来の回路構成において、高速サージ電流が流れたときの様子を示した回路模式図である。 メインセルおよびセンスセルにおけるＩＧＢＴ５ａ、５ｂのレイアウトを示した平面図である。 本発明の第２実施形態の回路構成において、高速サージ電流が流れたときの様子を示した回路模式図である。 従来の半導体装置におけるパワー素子等の等価回路図である。

符号の説明

１…点火装置、２…スイッチＩＣ、３…制御回路ＩＣ、４…点火コイル、４ａ…１次巻線、４ｂ…２次巻線、５ａ…メインセルのＩＧＢＴ、５ｂ…センスセルのＩＧＢＴ、６…電流検出抵抗、７…温度センサ、９…定電流制御回路、１０…過昇温停止回路、２１…Ｐ⁺型基板、２２…Ｎ^-型ドリフト層、２３…Ｐ型ボディ層、２４…Ｎ⁺型エミッタ層、２５…ゲート絶縁膜、２６…ゲート電極、２７…層間絶縁膜、２８…エミッタ電極、２９…コレクタ電極、３０…ゲートランナー。

Claims (7)

1. 半導体基板（２１）内に、ゲート電圧を印加することによってエミッタ−コレクタ間電流を流すように構成されるＭＯＳ型のパワー素子からなるメインセルを備えていると共に、該メインセル内において前記パワー素子と同じＭＯＳ型の素子からなるセンスセルが区画形成されており、さらに、前記センスセルにおけるエミッタ−コレクタ間に流れるセンス電流を流す電流検出抵抗（６）が備えられた半導体装置であって、
   前記メインセルを構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）および前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）に対してゲート電圧を印加するためのゲートランナー（３０）を有し、
   前記メインセルを構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）と前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）とが物理的に直接繋げられることで共通化されていると共に、前記センスセルに対して前記ゲートランナー（３０）とは反対側に前記メインセルの一部が備えられ、該メインセルの一部を構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）と前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）とが直接繋がることで電気的に接続されていると共に、該メインセルの一部を構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ２）が１ｍｍ以上かつ１０ｍｍ以下とされ、前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）の長さ（Ｌ１）が５０μｍ以上かつ５００μｍ以下とされており、前記ゲート電極（２６）に対して高速サージ電流が印加されたときに前記センスセルのゲート電圧上昇を抑えることで前記センスセルを構成する前記ＭＯＳ型の素子のゲート絶縁膜（２５）の破壊を防止することを特徴とする半導体装置。
2. 半導体基板（２１）内に、ゲート電圧を印加することによってエミッタ−コレクタ間電流を流すように構成されるＭＯＳ型のパワー素子からなるメインセルを備えていると共に、該メインセル内において前記パワー素子と同じＭＯＳ型の素子からなるセンスセルが区画形成されており、さらに、前記センスセルにおけるエミッタ−コレクタ間に流れるセンス電流を流す電流検出抵抗（６）が備えられた半導体装置であって、
   前記メインセルを構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）および前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）に対してゲート電圧を印加するためのゲートランナー（３０）を有し、
   前記センスセルに対して前記ゲートランナー（３０）とは反対側に前記メインセルの一部が備えられ、該メインセルの一部を構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）と前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）とが直接繋がることで電気的に接続されていると共に、該メインセルの一部を構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ２）が１ｍｍ以上かつ１０ｍｍ以下とされ、前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）の長さ（Ｌ１）が５０μｍ以上かつ５００μｍ以下とされており、前記ゲート電極（２６）に対して高速サージ電流が印加されたときに前記センスセルのゲート電圧上昇を抑えることで前記センスセルを構成する前記ＭＯＳ型の素子のゲート絶縁膜（２５）の破壊を防止することを特徴とする半導体装置。
3. 前記ゲートランナー（３０）と前記センスセルとの間にも前記メインセルの一部が配置されており、該メインセルの一部を構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）の長さ（Ｌ４）が１ｍｍ以上とされていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ゲートランナー（３０）からストライプ状にゲート電極（２６）が延設されており、該ゲート電極（２６）の少なくとも１本を前記メインセルを構成する前記ＭＯＳ型のパワー素子のゲート電極（２６）と前記センスセルを構成する前記ＭＯＳ型の素子のゲート電極（２６）として用いていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記センスセルは、前記メインセルに囲まれるように配置されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記センスセルは、前記メインセルの中央位置に配置されていることを特徴とする請求項５に記載の半導体装置。
7. 請求項１ないし６のいずれか１つに記載の半導体装置と、
   前記電流検出抵抗（６）に流れる前記センス電流を検出する電流検出回路（９）と、
   前記電流検出回路（９）の検出結果に基づいて、前記半導体装置における前記メインセルの前記パワー素子および前記センスセルの前記素子のゲート電圧を制御する制御回路（３）とを備え、
   前記半導体装置における前記メインセルの前記パワー素子により、点火コイル（４）への通電を制御し、点火プラグ（１１）の放電を制御するように構成されていることを特徴とする点火装置。

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