JP6465544B2 - 接合分離型半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000002955 isolation Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 46
- 239000003990 capacitor Substances 0.000 claims description 36
- 238000012545 processing Methods 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 238000002485 combustion reaction Methods 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000000969 carrier Substances 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- Ignition Installations For Internal Combustion Engines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
n形領域は、回路素子を埋め込むための素子埋込部3として用いられ、図7に示すように、npnトランジスタ20z、ダイオード21z、抵抗22z、コンデンサ23zの各素子を適宜組み合わせて任意の入力処理回路200zを形成し、集積回路とすることができる。
また、特許文献2には、集積回路内の絶縁膜上に薄膜抵抗を配することによりノイズ電流を基板に流さないようにした電磁ノイズ対策用フィルタが開示されている。
このために、比較例として図7に示すように、RCフィルタ回路100zを集積回路300z内に形成しても、外部から高周波ノイズや電磁波ノイズが侵入した場合に、接合容量Cjsを通過して入力処理部200zのp形半導体基板1z内に伝播され、基板電位が変動するおそれがある。
さらに、基板電位に変動が発生すると入力処理部200z内に設けたトランジスタ20zに寄生する接合容量Cjsを介して、変位電流が素子埋込部3内に逆流し、トランジスタ20zの誤動作を起こしたり、信号の遅延を起こしたりするおそれがある。
製造コスト低減のために薄膜抵抗を用いてフィルタ回路を形成しても、耐圧性の低い薄膜抵抗をサージ電圧から保護するために、耐圧性の高いディスクリート部品を用いてサージ保護回路を設ける必要を生じ、却って製造コストの増大を招くおそれもある。
正孔をキャリアとするp形半導体、若しくは、電子をキャリアとするn形半導体からなる半導体基板(1)に、該半導体基板(1)と反対のキャリアを有するn形領域、若しくは、p形領域からなる素子埋込部(3)を複数形成して、pn接合を素子間分離に用いて、前記素子埋込部(3)に抵抗(R22)、コンデンサ(C23)、トランジスタ(Tr20)、ダイオード(Di21)のいずれかから選択した素子を形成すると共に、前記素子埋め込み部(3)の表面を覆う絶縁層(2)と、各素子の所定位置において該絶縁層(2)の一部を除去したコンタクトホール(7)と、該コンタクトホール(7)に埋設した金属を介して各素子の所定位置に接続する金属配線(8)とを設けて回路を構成した入力処理回路(200)と、
前記素子埋込部(3)に形成され、該素子埋込部(3)とは反対のキャリアを有するp形領域、若しくは、n形領域からなる拡散抵抗領域(4R)と、その表面側を覆う絶縁層(2)と、前記拡散抵抗領域(4R)の両端に接続する金属配線(8)とからなる抵抗(10)、及び、前記抵抗(10)が形成されるのとは別の前記素子埋込部(3)に形成され、前記抵抗(10)と共にローパスフィルタを形成するコンデンサ(11)からなる入力フィルタ回路(100)と、を具備し、
前記コンデンサ(11)は、前記素子埋込部(3)に、該素子埋込部(3)と同じキャリアの濃度を高めたn+形領域、若しくは、p+形領域からなる容量形成領域(5+C)を設けて、所定の静電容量(C)を形成する接合分離型半導体集積回路(300)であって、
前記入力処理回路(200)においては、前記入力処理回路(200)を形成する複数の前記素子埋込部(3)の全体の外側を囲うように、前記入力フィルタ回路(100)においては、前記抵抗(10)が形成された前記素子埋込部(3)の外側と前記コンデンサ(11)が形成された前記素子埋込部(3)の外側をそれぞれ囲うように、前記半導体基板(1)と同じキャリアを含み、その濃度を前記半導体基板(1)よりも高くしたp+領域、若しくは、n+領域からなる素子外キャリアリッチ領域(4+)を設けると共に、該素子外キャリアリッチ領域(4+)を接地配線(GND)に接続せしめ、前記コンデンサ(11)を設けた前記素子埋込部(3)からのノイズ電流は、前記素子外キャリアリッチ領域(4+)から前記接地配線(GND)に排出されることを特徴とする。
しかも、前記素子外キャリアリッチ領域(4+)は、前記素子埋込部(3)内にキャリア領域(4)を形成すると同時に作り込むことができるため、製造コストの増加を招くことなく、耐ノイズ特性にすぐれた接合分離型半導体集積回路(300)を実現できる。
また、本発明によれば、素子埋込部内に設けた拡散抵抗層を利用して、ダサージ保護回路を集積回路内に作り込むことができるので、外付けのサージ保護回路を設ける場合に比べて容易に小型化できる。
本発明の特徴の理解を容易にするため、以下の説明においては、p形半導体基板1に、n形領域からなる素子埋込部3を設けた例として説明するが、本発明は、半導体基板1をp形に限定するものではなく、n形半導体を基板として用いて、p形領域からなる素子埋込部を形成して、pn接合によって素子間分離を行い、素子外キャリア領域として、n+領域を形成し、素子埋込部に各回路素子を形成するようにしても良い。
なお、本実施形態においては、入力処理回路200について、特定の回路に限定しておらず、トランジスタ20、ダイオード21、抵抗22、コンデンサ23、グランド配線24のいずれかを適宜選択して任意の回路に構成することができる。
本実施形態においては、半導体基板(p−Sub)1には、高純度のシリコン単結晶からなる真性半導体に、ボロンなどの3価元素を微量添加して、正孔をキャリアとする公知のp形半導体が用いられており、素子外キャリア領域4+はp+形領域となり、正孔の濃度が半導体基板1よりも高くなっている。
絶縁層2は、半導体基板1及び各素子の表面を酸化することによって形成した酸化膜で構成されている。
コンタクトホール7に埋設する金属材料、及び、金属配線8は、アルミニウム、アルミ合金、W、Ti/TiN等の金属材料が用いられ、スパッタリング、CVD、メッキ等の公知の方法によって形成されている。
コンデンサ11は、n形領域からなる素子埋込部3に、n+形領域からなる容量形成領域5+Cを設け、その表面を覆うように、薄膜の誘電体6を設けて、さらに、その表面側を覆うように設けた絶縁層2によって絶縁分離して、絶縁層2の一部を除去して金属材料を埋設したコンタクトホール7を介して容量形成領域5+Cの両端に接続するように金属配線8を形成することによって、所定の静電容量Cを形成している。
なお、以下の説明において、金属配線8の内、グランドに接続されるものを接地配線8Gとする。
コンデンサ11を構成する誘電体6は、絶縁層2をエッチング除去し、薄い酸化膜を形成した後、窒化ケイ素膜をCVDによって形成する等の公知の方法によって得られる。
抵抗10とコンデンサ11とで、ローパスフィルタを構成しており、小さなノイズはこのフィルタ回路100によって吸収される。
また、抵抗10に接続する金属配線8とコンデンサ11の上流側に接続する金属配線8とその下層に形成された素子外キャリアリッチ領域4+とは、絶縁層2を介して絶縁分離され、接地配線8G以外の金属配線8とは導通しないようになっている。
各素子埋込部3の周囲に設けた素子外キャリアリッチ領域4+は、コンタクトホール7を介して直接的に接地配線8Gに接続されるか、半導体基板1の内部側で他の素子外キャリアリッチ領域4+に接続され、その素子外キャリアリッチ領域4+を介して接地配線8Gに接続されている。
入力処理回路200には、トランジスタ20、ダイオード21、抵抗22、コンデンサ23、接地配線24から選択された任意の回路素子が形成され、これらの組み合わせによって任意の回路を構成することができる。
また、フィルタ回路部100においては、素子外キャリア領域4+を抵抗10とコンデンサ11との間にも設けて、入力処理回路200への流出を防ぐように構成したが、入力処理回路200においては、素子間の全てにキャリア領域4+を設けると、それが却って入力処理回路200内にノイズを引き込むことになるおそれがある。
そこで、入力処理回路200においては、入力処理回路200の周囲を取り囲むように素子外キャリア領域4+を配置し、キャリア領域4+は接地配線8Gに接続する。
ダイオード21は、素子埋込部3に、p領域4が形成され、p領域4内にn領域5が形成され、p領域4とn領域3との境界にn+領域5+が形成され、表面が絶縁層2によって覆われ、各領域の所定の位置に設けたコンタクトホール7を介して、それぞれ、アノード配線8A、カソード配線8Kが引き出されており、ダイオードを構成している。
抵抗22、コンデンサ23は、抵抗10、コンデンサ11と同様の構成によって作ることができる。
なお、素子埋込部3の表面に設けた絶縁層2の上に、コイル状にパターン形成した金属配線を設けることによりにコイルを形成することも可能であるが、大きなインダクタンスを得ることが困難であるため、大きなインダクタンスが必要な場合には、実装品を用いた方が実用的である。
外部で発生した高周波ノイズや電磁波ノイズが入力フィルタ回路100によって除去されず、入力配線8Iから侵入し、接合容量Cjsを介して、素子埋込部3から半導体基板1内に漏れ出るような範囲の周波数を有するものであったとしても、半導体基板1のキャリア濃度よりも素子外キャリアリッチ領域4+のキャリア濃度が高いので、素子外キャリアリッチ領域4+の方に電流が流れやすくなっており、ノイズ電流は直ちに素子外キャリアリッチ領域4+に吸収され、グランド配線8Gを介して接地GNDに放出されるため、半導体基板1の基板電位を変化させたり、他の素子埋込部3に再侵入したりし難くなっている。
コンデンサ11の変形例として図3Bに示すコンデンサ11bのように、素子埋込部3内にp形領域を形成せず、絶縁層2の表面の一部を覆うように金属配線8を形成し、その表面に重ねて薄膜状の誘電体6bを形成し、さらに、その表面に金属配線8bを形成して、平板コンデンサCを形成することによって作り込むこともできる。
このように形成したコンデンサ11bは、素子埋込部3が形成されていないので、接合容量Cjsが寄生しておらず、コンデンサ11bから基板1内へのノイズ電流の侵入を阻止することもできる。
また、図4Bに示すように、平面方向のレイアウトにおいて、素子外キャリアリッチ領域4+は、必ずしも、入力処理回路200の全周を囲むように設ける必要はなく、一部に素子外キャリアリッチ領域4+が形成されていない箇所があっても良い。
なお、図4Bでは、入力処理回路200として、差動増幅回路を構成した例を示しているが、作り込む素子の数、種類等を限定するものではない。
さらに、素子外キャリアリッチ領域4+が、他の素子外キャリアリッチ領域4+と接続されていない場合であっても、コンタクトホール7を介して半導体基板1の表面側に設けた接地配線8Gに接続されていれば、ノイズ電流の排出を行うことが可能である。
なお、以下の説明においては、素子としてトランジスタ20を形成する場合を例に説明するが、一般的な半導体集積回路と同様、回路パターンを適宜変更することで、フィルタ回路部100、及び、他の素子21〜25も同時に形成することができる。
また、以下の説明において、同じような公知の工程が繰り返されるので、適宜説明を省略してある。
したがって、従来の接合分離形集積回路の製造方法に比べて作業工程を増やすことなく、ノイズ特性の向上を図ることができる。
本図(a)に示すように、高純度のシリコン単結晶に、微量のリン、ヒ素等の5価の不純物(ドナー)を添加して半導体化したp形半導体からなる基板1の表面に絶縁層2を形成する。
絶縁層2は、例えば、基板2を高温下(900〜1200℃)で酸化処理して表面に絶縁酸化膜を形成することによって形成することができる。
次いで、本図(c)に示すように、絶縁層2のレジストで覆われていない部分をドライエッチング、ケミカルエッチング等の公知の方法によって除去する。
本図では、レジストを除去した状態でイオン注入するように記載してあるが、イオン注入後にレジストを除去するようにしても良い。以下の工程でも同様である。
このとき、基板1と素子埋込部3の境界には、pn接合によって空乏層が形成され、他の素子埋込部3との絶縁分離が行われる。ただし、上述の如く、当該空乏層は、接合容量Cjsとしても作用し得る。
次いで、エッチングにより、素子外キャリアリッチ領域4+、p領域4を形成する部分の絶縁層2を除去した後、本図(f)に示すように、ボロンなどの3価の不純物(アクセプタ)をイオン化し加速注入する。
さらに、本図(g)に示すように、絶縁層2の表面に再度レジストを形成し、素子埋込部3、及び、p領域4の所定位置に、それぞれ、n+領域(5+)、及び、n領域(5)を形成するために、ホトリソグラフィ工程により、所定のパターン露光、現像を行う。
次いで、再度高温酸化処理することで、素子埋込部3、及び、p領域4内の所定の部分へのドナーの拡散によるn+領域(5+)、及び、n領域(5)の区画と、素子埋込部3の表面の再酸化によって絶縁層2の形成を同時に行う。
以上により、p基板1中にpn接合により分離された素子埋込部3内にnpnトランジスタ20が形成され、素子埋込部3と他の素子埋込部3との間にグランドに接続する素子外キャリアリッチ領域4+が形成される。
また、本発明の要部である素子外キャリアリッチ領域4+は、基板1の表面に形成した金属配線8を介してGNDに接続されるか、基板1の内部で他の素子外キャリアリッチ領域4+と接続され、他の素子外キャリアリッチ領域4+及びこれに接続された金属配線8を介してGNDに接続されている。
なお、必要な場合には、絶縁層2の表面を研磨等の公知の方法により平滑化しながら各工程を実施しても良い。
このようにして、本発明の接合分離型半導体集積回路300が形成され、各素子に設けた配線部8の端部とリードフレーム等の入出力端子とがワイヤボンディング等により接続され、エポキシ樹脂等を用いた公知のモールド方法によりパッケージ化されて使用される。
点火装置90は、電源40と、電源40を昇圧して、点火プラグ70に高電圧を印加する点火コイル50と、電源40から点火コイル50への通電を制御する点火スイッチ60と、点火スイッチ60の開閉制御する制御回路として用いられる接合分離型半導体集積回路300と、図略の内燃機関に設けられ、内燃機関の点火を行う点火プラグ70と、内燃機関の運転状況に応じて点火信号IGtを発信するエンジン制御装置(ECU)80とによって構成されている。
接合分離型半導体集積回路300は、入力フィルタ部100と入力処理部200と駆動制御回路201とによって構成されている。
接合分離型半導体集積回路300は、上述の工程にしたがって、各素子の作り込みと同時に形成され、接地配線8Gを介してGNDに接続された素子外キャリアリッチ領域4+を含んでいる。
なお、本発明の要部である素子外キャリアリッチ領域4+は、電気的にはGNDと等価であるので図6の回路上には示されていない。
また、入力フィルタ部100には、外部から侵入するサージ電圧からの保護を図るため、ツェナダイオード12等のサージ保護回路が設けられている。
本実施形態において、ツェナダイオード12は、素子埋込部3内において、pn接合境界に多量の不純物ドナーを注入して、n+領域を形成して構成することができる。
入力処理部200は、点火信号IGtを増幅して点火スイッチ60を開閉駆動するのに必要な所定の駆動電圧VGを生成、出力する駆動制御回路(ゲートドライバ)201へ信号を送出する。
本発明においてゲートドライバ301の構成を特に限定するものではなく公知の構成を用いることができる。
点火コイル50は、一次コイルL1と、二次コイルL2と、整流素子Diとを含む公知の点火コイルを適宜用いることができる。
ECU80からの点火信号IGtにしたがって、点火スイッチ60が閉じられ、直流電源40から点火コイル50の一次コイルL1に直流電圧+Bが印加され、一次コイルL1の一次電流が流れ、点火スイッチ60が開かれると、一次電流が遮断され、相互誘導により、二次コイルL2側に20kV〜50kVの高い二次電圧V2が発生し、点火プラグ70に印加され、点火プラグ70に火花放電が発生し、内燃機関50の点火が行われる。
2 絶縁層
3 素子埋込部(n形領域/p形領域)
4 素子埋込部内キャリア領域(p形領域/n形領域)
4+ キャリアリッチ領域(p形+領域/n形+領域)
5 素子内キャリア領域(n形領域/p領域)
5+ 素子内キャリアリッチ領域(n形+領域/p形+領域)
6 誘電体
7 コンタクトホール(金属埋設部)
8 配線部
8G 接地配線部
100 入力フィルタ部
200 入力処理回路
Claims (3)
- 内燃機関の点火を制御する点火装置に用いられ、
正孔をキャリアとするp形半導体、若しくは、電子をキャリアとするn形半導体からなる半導体基板(1)に、該半導体基板(1)と反対のキャリアを有するn形領域、若しくは、p形領域からなる素子埋込部(3)を複数形成して、pn接合を素子間分離に用いて、前記素子埋込部(3)に抵抗(R22)、コンデンサ(C23)、トランジスタ(Tr20)、ダイオード(Di21)のいずれかから選択した素子を形成すると共に、前記素子埋め込み部(3)の表面を覆う絶縁層(2)と、各素子の所定位置において該絶縁層(2)の一部を除去したコンタクトホール(7)と、該コンタクトホール(7)に埋設した金属を介して各素子の所定位置に接続する金属配線(8)とを設けて回路を構成した入力処理回路(200)と、
前記素子埋込部(3)に形成され、該素子埋込部(3)とは反対のキャリアを有するp形領域、若しくは、n形領域からなる拡散抵抗領域(4R)と、その表面側を覆う絶縁層(2)と、前記拡散抵抗領域(4R)の両端に接続する金属配線(8)とからなる抵抗(10)、及び、前記抵抗(10)が形成されるのとは別の前記素子埋込部(3)に形成され、前記抵抗(10)と共にローパスフィルタを形成するコンデンサ(11)からなる入力フィルタ回路(100)と、を具備し、
前記コンデンサ(11)は、前記素子埋込部(3)に、該素子埋込部(3)と同じキャリアの濃度を高めたn+形領域、若しくは、p+形領域からなる容量形成領域(5+C)を設けて、所定の静電容量(C)を形成する接合分離型半導体集積回路(300)であって、
前記入力処理回路(200)においては、前記入力処理回路(200)を形成する複数の前記素子埋込部(3)の全体の外側を囲うように、前記入力フィルタ回路(100)においては、前記抵抗(10)が形成された前記素子埋込部(3)の外側と前記コンデンサ(11)が形成された前記素子埋込部(3)の外側をそれぞれ囲うように、前記半導体基板(1)と同じキャリアを含み、その濃度を前記半導体基板(1)よりも高くしたp+領域、若しくは、n+領域からなる素子外キャリアリッチ領域(4+)を設けると共に、該素子外キャリアリッチ領域(4+)を接地配線(GND)に接続せしめ、前記コンデンサ(11)を設けた前記素子埋込部(3)からのノイズ電流は、前記素子外キャリアリッチ領域(4+)から前記接地配線(GND)に排出されることを特徴とする接合分離型半導体集積回路 - 前記入力フィルタ回路(100)において、前記コンデンサ(11)は、前記容量形成領域(5+C)と、その表面を覆う薄膜の誘電体(6)と、絶縁層(2)によって絶縁分離され、前記容量形成領域(5+C)の両端に接続する金属配線(8)とからなる請求項1に記載の接合分離型半導体集積回路
- 内燃機関に設けられ、内燃機関の点火を行う点火プラグ(70)と、該点火プラグ(70)に高電圧を印加する点火コイル(50)と、該点火コイル(50)を開閉駆動する点火スイッチ(60)と、該点火スイッチ(60)の開閉制御を行う点火装置に用いられる接合分離型半導体集積回路であって、
前記内燃機関の運転状況に応じて外部に設けたエンジン制御装置(ECU80)から発信された点火信号(IGt)を増幅する入力処理回路(200)と、
その増幅された信号に基づいて前記点火スイッチ(60)を開閉駆動するための駆動電圧(VG)を発生する駆動制御回路(201)とを具備する請求項1又は2に記載の接合分離型半導体集積回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013197986A JP6465544B2 (ja) | 2013-09-25 | 2013-09-25 | 接合分離型半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013197986A JP6465544B2 (ja) | 2013-09-25 | 2013-09-25 | 接合分離型半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015065274A JP2015065274A (ja) | 2015-04-09 |
JP6465544B2 true JP6465544B2 (ja) | 2019-02-06 |
Family
ID=52832924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013197986A Active JP6465544B2 (ja) | 2013-09-25 | 2013-09-25 | 接合分離型半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6465544B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018014561A (ja) * | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | 半導体装置 |
JP7007564B2 (ja) * | 2017-11-10 | 2022-01-24 | ミツミ電機株式会社 | レギュレータ用半導体集積回路 |
CN112713864A (zh) * | 2019-10-25 | 2021-04-27 | 立锜科技股份有限公司 | 用于总线传送数据的输出级电路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5780745A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor device |
JPH069017B2 (ja) * | 1986-10-25 | 1994-02-02 | 富士通テン株式会社 | 電源回路用半導体集積回路 |
JPH01187965A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | サージ電圧保護回路 |
JPH05308120A (ja) * | 1992-04-28 | 1993-11-19 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JP3251735B2 (ja) * | 1992-09-25 | 2002-01-28 | 株式会社東芝 | 半導体集積回路装置 |
JPH08139205A (ja) * | 1994-09-16 | 1996-05-31 | Nippon Steel Corp | 半導体装置及びその製造方法 |
JPH09298437A (ja) * | 1996-05-07 | 1997-11-18 | Mitsubishi Electric Corp | フィルタ回路 |
JP5098264B2 (ja) * | 2006-09-21 | 2012-12-12 | 株式会社デンソー | Mos型パワー素子を有する半導体装置およびそれを備えた点火装置 |
JP5174434B2 (ja) * | 2007-11-16 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN102986027B (zh) * | 2011-03-15 | 2016-03-02 | 富士电机株式会社 | 高压集成电路设备 |
-
2013
- 2013-09-25 JP JP2013197986A patent/JP6465544B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015065274A (ja) | 2015-04-09 |
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