JP2015065274A - 接合分離型半導体集積回路とその製造方法 - Google Patents
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Abstract
【課題】工程の増加を伴うことなく、ノイズ抑制効果に優れた接合分離型半導体集積回路とその製造方法を提供する。
【解決手段】ｐ形半導体からなる基板１に、ｎ形領域からなる素子埋込部３を複数形成して、ｐｎ接合により形成した空乏層を素子間分離として用いて、素子埋込部３内に抵抗２２、コンデンサ２３、インダクタ２４、トランジスタ２０、ダイオード２１のいずれから選択した素子を形成して入力処理回路２００を構成した接合分離型半導体集積回路３００であって、複数の隣り合う素子埋込部３の間にｐ＋領域からなり、接地配線８Ｇに接続する素子外キャリアリッチ領域４＋を具備する。
【選択図】図１
【解決手段】ｐ形半導体からなる基板１に、ｎ形領域からなる素子埋込部３を複数形成して、ｐｎ接合により形成した空乏層を素子間分離として用いて、素子埋込部３内に抵抗２２、コンデンサ２３、インダクタ２４、トランジスタ２０、ダイオード２１のいずれから選択した素子を形成して入力処理回路２００を構成した接合分離型半導体集積回路３００であって、複数の隣り合う素子埋込部３の間にｐ＋領域からなり、接地配線８Ｇに接続する素子外キャリアリッチ領域４＋を具備する。
【選択図】図１
Description
この発明は、ノイズ伝播を抑制した接合分離型半導体集積回路とその製造方法に関するものであり、特に、内燃機関の点火装置に好適なものである。
プレーナ構造のバイポーラ型集積回路では、例えば、シリコン等の４価元素からなる真性半導体に、微量のボロン、アルミニウム等の３価元素からなの添加物（アクセプタ）をドーピングしたｐ形半導体基板の所定の範囲に、リン、ヒ素等の５価元素からなる添加物（ドナー）をイオン化して打ち込んで熱拡散させることによってｎ形領域を形成し、ｐｎ接合の境界面に形成された空乏層を隣り合うｎ形領域の電気的な分離に用いている。
ｎ形領域は、回路素子を埋め込むための素子埋込部３として用いられ、図７に示すように、ｎｐｎトランジスタ２０ｚ、ダイオード２１ｚ、抵抗２２ｚ、コンデンサ２３ｚの各素子を適宜組み合わせて任意の入力処理回路２００ｚを形成し、集積回路とすることができる。
ｎ形領域は、回路素子を埋め込むための素子埋込部３として用いられ、図７に示すように、ｎｐｎトランジスタ２０ｚ、ダイオード２１ｚ、抵抗２２ｚ、コンデンサ２３ｚの各素子を適宜組み合わせて任意の入力処理回路２００ｚを形成し、集積回路とすることができる。
一方、特許文献１には、集積回路内部の入出力部にＲＣフィルタを構成して、センサ装置のケースに貫通コンデンサを設けることなく高周波ノイズ対策を施し、装置の小型化を図ったセンサ措置が開示されている。
また、特許文献２には、集積回路内の絶縁膜上に薄膜抵抗を配することによりノイズ電流を基板に流さないようにした電磁ノイズ対策用フィルタが開示されている。
また、特許文献２には、集積回路内の絶縁膜上に薄膜抵抗を配することによりノイズ電流を基板に流さないようにした電磁ノイズ対策用フィルタが開示されている。
ところが、プレーナ構造のバイポーラ型集積回路３００ｚにおいては、ｎ形領域からなる素子埋込部３とｐ形半導体基板１との境界に、比較的大きな容量の接合容量Ｃｊｓが寄生することになる。
このために、比較例として図７に示すように、ＲＣフィルタ回路１００ｚを集積回路３００ｚ内に形成しても、外部から高周波ノイズや電磁波ノイズが侵入した場合に、接合容量Ｃｊｓを通過して入力処理部２００ｚのｐ形半導体基板１ｚ内に伝播され、基板電位が変動するおそれがある。
さらに、基板電位に変動が発生すると入力処理部２００ｚ内に設けたトランジスタ２０ｚに寄生する接合容量Ｃｊｓを介して、変位電流が素子埋込部３内に逆流し、トランジスタ２０ｚの誤動作を起こしたり、信号の遅延を起こしたりするおそれがある。
このために、比較例として図７に示すように、ＲＣフィルタ回路１００ｚを集積回路３００ｚ内に形成しても、外部から高周波ノイズや電磁波ノイズが侵入した場合に、接合容量Ｃｊｓを通過して入力処理部２００ｚのｐ形半導体基板１ｚ内に伝播され、基板電位が変動するおそれがある。
さらに、基板電位に変動が発生すると入力処理部２００ｚ内に設けたトランジスタ２０ｚに寄生する接合容量Ｃｊｓを介して、変位電流が素子埋込部３内に逆流し、トランジスタ２０ｚの誤動作を起こしたり、信号の遅延を起こしたりするおそれがある。
一方、内燃機関の点火に用いられる点火装置において、点火コイルの開閉駆動を行う制御回路に、特許文献２にあるような絶縁基板上に薄膜工程により形成した薄膜抵抗を用いて入力フィルタ回路１００ｚを構成した場合には、火花放電時に発生する大きなサージ電圧によって薄膜抵抗の絶縁破壊を招くおそれもある。
製造コスト低減のために薄膜抵抗を用いてフィルタ回路を形成しても、耐圧性の低い薄膜抵抗をサージ電圧から保護するために、耐圧性の高いディスクリート部品を用いてサージ保護回路を設ける必要を生じ、却って製造コストの増大を招くおそれもある。
製造コスト低減のために薄膜抵抗を用いてフィルタ回路を形成しても、耐圧性の低い薄膜抵抗をサージ電圧から保護するために、耐圧性の高いディスクリート部品を用いてサージ保護回路を設ける必要を生じ、却って製造コストの増大を招くおそれもある。
そこで、本発明は、かかる実情に鑑み、低コストで、回路の小型化を図りつつ、耐電磁波、耐高周波ノイズ性の高い信頼性の高い接合分離集積回路の提供を目的とするものである。
本発明では、正孔をキャリアとするｐ形半導体、若しくは、電子をキャリアとするｎ形半導体からなる半導体基板（１）に、該半導体基板（１）と反対のキャリアを有するｎ形領域、若しくは、ｐ形領域からなる素子埋込部（３）を複数形成して、ｐｎ接合を素子間分離に用いて、前記素子埋込部（３）に抵抗（Ｒ２２）、コンデンサ（Ｃ２３）、トランジスタ（Ｔｒ２０）、ダイオード（Ｄｉ２１）のいずれから選択した素子を形成すると共に、前記素子埋め込み部（３）の表面を覆う絶縁層（２）と、各素子の所定位置において該絶縁層（２）の一部を除去したコンタクトホール（７）と、該コンタクトホール（７）に埋設した金属を介して各素子の所定位置に接続する金属配線（８）とを設けて回路を構成した接合分離型半導体集積回路（３００）であって、前記複数の隣り合う素子埋込部（３）の間、若しくは、前記複数の素子埋込部（３）の外側に、前記半導体基板（１）と同じキャリアを含み、その濃度を前記半導体基板（１）よりも高くしたｐ＋領域、若しくは、ｎ＋領域からなる素子外キャリアリッチ領域（４＋）を設けると共に、該素子外キャリアリッチ領域（４＋）を接地配線（ＧＮＤ）に接続せしめたことを特徴とする。
本発明によれば、ｐｎ接合により素子間分離を行った場合に、前記半導体基板（１）と前記素子埋込部（３）との境界部分に不可避的に接合容量（Ｃｊｓ）が形成され、その接合容量（Ｃｊｓ）を介して、外部から前記半導体基板（１）内にノイズ電流が侵入したとしても、前記素子外キャリアリッチ領域（４＋）の抵抗が前記半導体基板（１）の抵抗よりも小さいため、他の素子埋込部（３）に侵入することなく、前記素子外キャリアリッチ領域（４＋）に吸い込まれ、さらに、前記素子外キャリアリッチ領域（４＋）が接地されているため、前記半導体基板（１）の基板電位の変動を招くことがなく、前記トランジスタ（２０）の誤作動や、信号の遅延を招くことがない。
しかも、前記素子外キャリアリッチ領域（４＋）は、前記素子埋込部（３）内にキャリア領域（４）を形成すると同時に作り込むことができるため、製造コストの増加を招くことなく、耐ノイズ特性にすぐれた接合分離型半導体集積回路（３００）を実現できる。
また、本発明によれば、素子埋込部内に設けた拡散抵抗層を利用して、ダサージ保護回路を集積回路内に作り込むことができるので、外付けのサージ保護回路を設ける場合に比べて容易に小型化できる。
しかも、前記素子外キャリアリッチ領域（４＋）は、前記素子埋込部（３）内にキャリア領域（４）を形成すると同時に作り込むことができるため、製造コストの増加を招くことなく、耐ノイズ特性にすぐれた接合分離型半導体集積回路（３００）を実現できる。
また、本発明によれば、素子埋込部内に設けた拡散抵抗層を利用して、ダサージ保護回路を集積回路内に作り込むことができるので、外付けのサージ保護回路を設ける場合に比べて容易に小型化できる。
図１を参照して、本発明の接合分離型半導体集積回路３００の概要について説明する。本発明は、正孔をキャリアとするｐ形半導体、若しくは、電子をキャリアとするｎ形半導体からなる半導体基板１に、半導体基板１と反対のキャリアを有するｎ形領域、若しくは、ｐ形領域からなる素子埋込部３を複数形成して、ｐｎ接合を素子間分離に用いた接合分離型半導体集積回路に関するものであり、複数の素子埋込部３の間、若しくは、外側に、半導体基板１と同じキャリアを含み、その濃度を半導体基板１よりも高くしたｐ＋領域、若しくは、ｎ＋領域からなる素子外キャリアリッチ領域４＋を設けると共に、素子外キャリアリッチ領域４＋を接地配線８Ｇ（ＧＮＤ）に接続せしめたことを特徴とするものである。
本発明の特徴の理解を容易にするため、以下の説明においては、ｐ形半導体基板１に、ｎ形領域からなる素子埋込部３を設けた例として説明するが、本発明は、半導体基板１をｐ形に限定するものではなく、ｎ形半導体を基板として用いて、ｐ形領域からなる素子埋込部を形成して、ｐｎ接合によって素子間分離を行い、素子外キャリア領域として、ｎ＋領域を形成し、素子埋込部に各回路素子を形成するようにしても良い。
本発明の特徴の理解を容易にするため、以下の説明においては、ｐ形半導体基板１に、ｎ形領域からなる素子埋込部３を設けた例として説明するが、本発明は、半導体基板１をｐ形に限定するものではなく、ｎ形半導体を基板として用いて、ｐ形領域からなる素子埋込部を形成して、ｐｎ接合によって素子間分離を行い、素子外キャリア領域として、ｎ＋領域を形成し、素子埋込部に各回路素子を形成するようにしても良い。
本発明の第１の実施形態における接合分離型半導体集積回路３００は、入力フィルタ回路１００と入力処理回路２００とによって構成されている。
なお、本実施形態においては、入力処理回路２００について、特定の回路に限定しておらず、トランジスタ２０、ダイオード２１、抵抗２２、コンデンサ２３、グランド配線２４のいずれかを適宜選択して任意の回路に構成することができる。
本実施形態においては、半導体基板（ｐ−Ｓｕｂ）１には、高純度のシリコン単結晶からなる真性半導体に、ボロンなどの３価元素を微量添加して、正孔をキャリアとする公知のｐ形半導体が用いられており、素子外キャリア領域４＋はｐ＋形領域となり、正孔の濃度が半導体基板１よりも高くなっている。
なお、本実施形態においては、入力処理回路２００について、特定の回路に限定しておらず、トランジスタ２０、ダイオード２１、抵抗２２、コンデンサ２３、グランド配線２４のいずれかを適宜選択して任意の回路に構成することができる。
本実施形態においては、半導体基板（ｐ−Ｓｕｂ）１には、高純度のシリコン単結晶からなる真性半導体に、ボロンなどの３価元素を微量添加して、正孔をキャリアとする公知のｐ形半導体が用いられており、素子外キャリア領域４＋はｐ＋形領域となり、正孔の濃度が半導体基板１よりも高くなっている。
入力フィルタ部１００は、抵抗１０とコンデンサ１１とによって構成されている。抵抗１０は、ｎ形領域からなる素子埋込部３に、ｐ形領域からなる拡散抵抗領域４Ｒを設けて、その表面側を覆うように設けた絶縁層２によって絶縁分離して、絶縁層２の一部を除去して金属材料を埋設したコンタクトホール７を介してｐ形領域４の両端に接続するように金属配線８を形成することによって、ｐ形領域４Ｒの拡散抵抗を利用して、所定の抵抗値Ｒを出している。
絶縁層２は、半導体基板１及び各素子の表面を酸化することによって形成した酸化膜で構成されている。
コンタクトホール７に埋設する金属材料、及び、金属配線８は、アルミニウム、アルミ合金、Ｗ、Ｔｉ／ＴｉＮ等の金属材料が用いられ、スパッタリング、ＣＶＤ、メッキ等の公知の方法によって形成されている。
絶縁層２は、半導体基板１及び各素子の表面を酸化することによって形成した酸化膜で構成されている。
コンタクトホール７に埋設する金属材料、及び、金属配線８は、アルミニウム、アルミ合金、Ｗ、Ｔｉ／ＴｉＮ等の金属材料が用いられ、スパッタリング、ＣＶＤ、メッキ等の公知の方法によって形成されている。
抵抗１０に接続する金属配線８の内、入力側（入力配線８Ｉ）は、外部に接続され、下流側は、コンデンサ１１と入力処理回路２００とに接続されている。
コンデンサ１１は、ｎ形領域からなる素子埋込部３に、ｎ＋形領域からなる容量形成領域５＋Ｃを設け、その表面を覆うように、薄膜の誘電体６を設けて、さらに、その表面側を覆うように設けた絶縁層２によって絶縁分離して、絶縁層２の一部を除去して金属材料を埋設したコンタクトホール７を介して容量形成領域５＋Ｃの両端に接続するように金属配線８を形成することによって、所定の静電容量Ｃを形成している。
コンデンサ１１は、ｎ形領域からなる素子埋込部３に、ｎ＋形領域からなる容量形成領域５＋Ｃを設け、その表面を覆うように、薄膜の誘電体６を設けて、さらに、その表面側を覆うように設けた絶縁層２によって絶縁分離して、絶縁層２の一部を除去して金属材料を埋設したコンタクトホール７を介して容量形成領域５＋Ｃの両端に接続するように金属配線８を形成することによって、所定の静電容量Ｃを形成している。
コンデンサ１１に接続する金属配線８の一方の端は、抵抗１０に接続され、他方の端は、グランドＧＮＤに接続している。
なお、以下の説明において、金属配線８の内、グランドに接続されるものを接地配線８Ｇとする。
コンデンサ１１を構成する誘電体６は、絶縁層２をエッチング除去し、薄い酸化膜を形成した後、窒化ケイ素膜をＣＶＤによって形成する等の公知の方法によって得られる。
抵抗１０とコンデンサ１１とで、ローパスフィルタを構成しており、小さなノイズはこのフィルタ回路１００によって吸収される。
なお、以下の説明において、金属配線８の内、グランドに接続されるものを接地配線８Ｇとする。
コンデンサ１１を構成する誘電体６は、絶縁層２をエッチング除去し、薄い酸化膜を形成した後、窒化ケイ素膜をＣＶＤによって形成する等の公知の方法によって得られる。
抵抗１０とコンデンサ１１とで、ローパスフィルタを構成しており、小さなノイズはこのフィルタ回路１００によって吸収される。
抵抗１０及びコンデンサ１１を形成した素子埋込部３の素子間には、本発明の要部である素子外キャリアリッチ領域４＋として、ｐ＋領域が形成されている。
また、抵抗１０に接続する金属配線８とコンデンサ１１の上流側に接続する金属配線８とその下層に形成された素子外キャリアリッチ領域４＋とは、絶縁層２を介して絶縁分離され、接地配線８Ｇ以外の金属配線８とは導通しないようになっている。
各素子埋込部３の周囲に設けた素子外キャリアリッチ領域４＋は、コンタクトホール７を介して直接的に接地配線８Ｇに接続されるか、半導体基板１の内部側で他の素子外キャリアリッチ領域４＋に接続され、その素子外キャリアリッチ領域４＋を介して接地配線８Ｇに接続されている。
また、抵抗１０に接続する金属配線８とコンデンサ１１の上流側に接続する金属配線８とその下層に形成された素子外キャリアリッチ領域４＋とは、絶縁層２を介して絶縁分離され、接地配線８Ｇ以外の金属配線８とは導通しないようになっている。
各素子埋込部３の周囲に設けた素子外キャリアリッチ領域４＋は、コンタクトホール７を介して直接的に接地配線８Ｇに接続されるか、半導体基板１の内部側で他の素子外キャリアリッチ領域４＋に接続され、その素子外キャリアリッチ領域４＋を介して接地配線８Ｇに接続されている。
入力処理回路２００について説明する。
入力処理回路２００には、トランジスタ２０、ダイオード２１、抵抗２２、コンデンサ２３、接地配線２４から選択された任意の回路素子が形成され、これらの組み合わせによって任意の回路を構成することができる。
また、フィルタ回路部１００においては、素子外キャリア領域４＋を抵抗１０とコンデンサ１１との間にも設けて、入力処理回路２００への流出を防ぐように構成したが、入力処理回路２００においては、素子間の全てにキャリア領域４＋を設けると、それが却って入力処理回路２００内にノイズを引き込むことになるおそれがある。
そこで、入力処理回路２００においては、入力処理回路２００の周囲を取り囲むように素子外キャリア領域４＋を配置し、キャリア領域４＋は接地配線８Ｇに接続する。
入力処理回路２００には、トランジスタ２０、ダイオード２１、抵抗２２、コンデンサ２３、接地配線２４から選択された任意の回路素子が形成され、これらの組み合わせによって任意の回路を構成することができる。
また、フィルタ回路部１００においては、素子外キャリア領域４＋を抵抗１０とコンデンサ１１との間にも設けて、入力処理回路２００への流出を防ぐように構成したが、入力処理回路２００においては、素子間の全てにキャリア領域４＋を設けると、それが却って入力処理回路２００内にノイズを引き込むことになるおそれがある。
そこで、入力処理回路２００においては、入力処理回路２００の周囲を取り囲むように素子外キャリア領域４＋を配置し、キャリア領域４＋は接地配線８Ｇに接続する。
トランジスタ２０は、素子埋込部３にｐ領域４とｎ＋領域５＋とが形成され、ｐ領域４内にｐ＋領域４＋が形成され、表面が絶縁層２によって覆われ、各領域の所定の位置に設けたコンタクトホール７を介して、それぞれ、エミッタ配線８Ｅ、ベース配線８Ｂ、コレクタ配線８Ｃが引き出されており、ｐｎｐトランジスタを構成している。
ダイオード２１は、素子埋込部３に、ｐ領域４が形成され、ｐ領域４内にｎ領域５が形成され、ｐ領域４とｎ領域３との境界にｎ＋領域５＋が形成され、表面が絶縁層２によって覆われ、各領域の所定の位置に設けたコンタクトホール７を介して、それぞれ、アノード配線８Ａ、カソード配線８Ｋが引き出されており、ダイオードを構成している。
抵抗２２、コンデンサ２３は、抵抗１０、コンデンサ１１と同様の構成によって作ることができる。
ダイオード２１は、素子埋込部３に、ｐ領域４が形成され、ｐ領域４内にｎ領域５が形成され、ｐ領域４とｎ領域３との境界にｎ＋領域５＋が形成され、表面が絶縁層２によって覆われ、各領域の所定の位置に設けたコンタクトホール７を介して、それぞれ、アノード配線８Ａ、カソード配線８Ｋが引き出されており、ダイオードを構成している。
抵抗２２、コンデンサ２３は、抵抗１０、コンデンサ１１と同様の構成によって作ることができる。
接地配線８Ｇの一方の端は、コンタクトホール７を介して素子外キャリアリッチ領域４＋に接続され、他方の端はＧＮＤに接続されている。
なお、素子埋込部３の表面に設けた絶縁層２の上に、コイル状にパターン形成した金属配線を設けることによりにコイルを形成することも可能であるが、大きなインダクタンスを得ることが困難であるため、大きなインダクタンスが必要な場合には、実装品を用いた方が実用的である。
なお、素子埋込部３の表面に設けた絶縁層２の上に、コイル状にパターン形成した金属配線を設けることによりにコイルを形成することも可能であるが、大きなインダクタンスを得ることが困難であるため、大きなインダクタンスが必要な場合には、実装品を用いた方が実用的である。
図２を参照して、本発明の効果について説明する。
外部で発生した高周波ノイズや電磁波ノイズが入力フィルタ回路１００によって除去されず、入力配線８Ｉから侵入し、接合容量Ｃｊｓを介して、素子埋込部３から半導体基板１内に漏れ出るような範囲の周波数を有するものであったとしても、半導体基板１のキャリア濃度よりも素子外キャリアリッチ領域４＋のキャリア濃度が高いので、素子外キャリアリッチ領域４＋の方に電流が流れやすくなっており、ノイズ電流は直ちに素子外キャリアリッチ領域４＋に吸収され、グランド配線８Ｇを介して接地ＧＮＤに放出されるため、半導体基板１の基板電位を変化させたり、他の素子埋込部３に再侵入したりし難くなっている。
外部で発生した高周波ノイズや電磁波ノイズが入力フィルタ回路１００によって除去されず、入力配線８Ｉから侵入し、接合容量Ｃｊｓを介して、素子埋込部３から半導体基板１内に漏れ出るような範囲の周波数を有するものであったとしても、半導体基板１のキャリア濃度よりも素子外キャリアリッチ領域４＋のキャリア濃度が高いので、素子外キャリアリッチ領域４＋の方に電流が流れやすくなっており、ノイズ電流は直ちに素子外キャリアリッチ領域４＋に吸収され、グランド配線８Ｇを介して接地ＧＮＤに放出されるため、半導体基板１の基板電位を変化させたり、他の素子埋込部３に再侵入したりし難くなっている。
また、図３Ａに示すように、コンデンサ１１を設けた素子埋込部３から、ノイズ電流が漏れ出た場合も、同様に、ノイズ電流は素子外キャリアリッチ領域４＋から、直ちにグランドに排出させることができる。
コンデンサ１１の変形例として図３Ｂに示すコンデンサ１１ｂのように、素子埋込部３内にｐ形領域を形成せず、絶縁層２の表面の一部を覆うように金属配線８を形成し、その表面に重ねて薄膜状の誘電体６ｂを形成し、さらに、その表面に金属配線８ｂを形成して、平板コンデンサＣを形成することによって作り込むこともできる。
このように形成したコンデンサ１１ｂは、素子埋込部３が形成されていないので、接合容量Ｃｊｓが寄生しておらず、コンデンサ１１ｂから基板１内へのノイズ電流の侵入を阻止することもできる。
コンデンサ１１の変形例として図３Ｂに示すコンデンサ１１ｂのように、素子埋込部３内にｐ形領域を形成せず、絶縁層２の表面の一部を覆うように金属配線８を形成し、その表面に重ねて薄膜状の誘電体６ｂを形成し、さらに、その表面に金属配線８ｂを形成して、平板コンデンサＣを形成することによって作り込むこともできる。
このように形成したコンデンサ１１ｂは、素子埋込部３が形成されていないので、接合容量Ｃｊｓが寄生しておらず、コンデンサ１１ｂから基板１内へのノイズ電流の侵入を阻止することもできる。
さらに、入力フィルタ回路１００から侵入したノイズ電流が完全に吸収されず、入力処理回路２００に侵入しようとした場合であっても、図４Ａに示すように、入力処理回路２００の周囲に設けた素子外キャリアリッチ領域４＋から、接地配線８Ｇに排出されるので、入力処理回路２００の誤作動を抑制することができる。
また、図４Ｂに示すように、平面方向のレイアウトにおいて、素子外キャリアリッチ領域４＋は、必ずしも、入力処理回路２００の全周を囲むように設ける必要はなく、一部に素子外キャリアリッチ領域４＋が形成されていない箇所があっても良い。
なお、図４Ｂでは、入力処理回路２００として、差動増幅回路を構成した例を示しているが、作り込む素子の数、種類等を限定するものではない。
また、図４Ｂに示すように、平面方向のレイアウトにおいて、素子外キャリアリッチ領域４＋は、必ずしも、入力処理回路２００の全周を囲むように設ける必要はなく、一部に素子外キャリアリッチ領域４＋が形成されていない箇所があっても良い。
なお、図４Ｂでは、入力処理回路２００として、差動増幅回路を構成した例を示しているが、作り込む素子の数、種類等を限定するものではない。
また、半導体基板１の内部で、素子外キャリアリッチ領域４＋が他の素子外キャリアリッチ領域４＋と接続され、その内のいずれかの領域で接地配線８Ｇに接続されていれば、半導体基板１の表面側に接地配線８Ｇが形成されていない部分があっても、ノイズ電流の排出を行うことが可能である。
さらに、素子外キャリアリッチ領域４＋が、他の素子外キャリアリッチ領域４＋と接続されていない場合であっても、コンタクトホール７を介して半導体基板１の表面側に設けた接地配線８Ｇに接続されていれば、ノイズ電流の排出を行うことが可能である。
さらに、素子外キャリアリッチ領域４＋が、他の素子外キャリアリッチ領域４＋と接続されていない場合であっても、コンタクトホール７を介して半導体基板１の表面側に設けた接地配線８Ｇに接続されていれば、ノイズ電流の排出を行うことが可能である。
図５を参照して、本発明の接合分離型半導体集積回路３００の製造方法について説明する。
なお、以下の説明においては、素子としてトランジスタ２０を形成する場合を例に説明するが、一般的な半導体集積回路と同様、回路パターンを適宜変更することで、フィルタ回路部１００、及び、他の素子２１〜２５も同時に形成することができる。
また、以下の説明において、同じような公知の工程が繰り返されるので、適宜説明を省略してある。
なお、以下の説明においては、素子としてトランジスタ２０を形成する場合を例に説明するが、一般的な半導体集積回路と同様、回路パターンを適宜変更することで、フィルタ回路部１００、及び、他の素子２１〜２５も同時に形成することができる。
また、以下の説明において、同じような公知の工程が繰り返されるので、適宜説明を省略してある。
本発明の接合分離形集積回路３００の製造においては、ｎ形半導体からなる素子埋込部３内にｐ領域４を作り込むのと同時に、本発明の要部であり、キャリアとして正孔を多く含む素子外キャリアリッチ領域４＋を成形することを特徴としている。
したがって、従来の接合分離形集積回路の製造方法に比べて作業工程を増やすことなく、ノイズ特性の向上を図ることができる。
したがって、従来の接合分離形集積回路の製造方法に比べて作業工程を増やすことなく、ノイズ特性の向上を図ることができる。
以下、工程の順にしたがって説明する。
本図（ａ）に示すように、高純度のシリコン単結晶に、微量のリン、ヒ素等の５価の不純物（ドナー）を添加して半導体化したｐ形半導体からなる基板１の表面に絶縁層２を形成する。
絶縁層２は、例えば、基板２を高温下（９００〜１２００℃）で酸化処理して表面に絶縁酸化膜を形成することによって形成することができる。
本図（ａ）に示すように、高純度のシリコン単結晶に、微量のリン、ヒ素等の５価の不純物（ドナー）を添加して半導体化したｐ形半導体からなる基板１の表面に絶縁層２を形成する。
絶縁層２は、例えば、基板２を高温下（９００〜１２００℃）で酸化処理して表面に絶縁酸化膜を形成することによって形成することができる。
次いで、本図（ｂ）に示すように、絶縁層２の表面をレジストで覆い、公知のホトリソグラフィ工程により、各素子埋込部３に相当する領域以外を覆うようにパターン成形したマスクによって遮蔽して、露光、現像を行い、絶縁層２の所定の範囲を覆うようにレジストを形成する。
次いで、本図（ｃ）に示すように、絶縁層２のレジストで覆われていない部分をドライエッチング、ケミカルエッチング等の公知の方法によって除去する。
次いで、本図（ｃ）に示すように、絶縁層２のレジストで覆われていない部分をドライエッチング、ケミカルエッチング等の公知の方法によって除去する。
次いで、本図（ｄ）に示すように、基板１の絶縁層２で覆われていない部分に、ｎ形領域からなる素子埋込部３を形成するために、リン、ヒ素等の５価の不純物（ドナー）をイオン化して加速注入する。
本図では、レジストを除去した状態でイオン注入するように記載してあるが、イオン注入後にレジストを除去するようにしても良い。以下の工程でも同様である。
本図では、レジストを除去した状態でイオン注入するように記載してあるが、イオン注入後にレジストを除去するようにしても良い。以下の工程でも同様である。
次いで、再度高温酸化処理することで、ドナーの拡散による素子埋込部３の区画とその表面の再酸化による絶縁層２の形成を同時に行う。
このとき、基板１と素子埋込部３の境界には、ｐｎ接合によって空乏層が形成され、他の素子埋込部３との絶縁分離が行われる。ただし、上述の如く、当該空乏層は、接合容量Ｃｊｓとしても作用し得る。
このとき、基板１と素子埋込部３の境界には、ｐｎ接合によって空乏層が形成され、他の素子埋込部３との絶縁分離が行われる。ただし、上述の如く、当該空乏層は、接合容量Ｃｊｓとしても作用し得る。
さらに、本図（ｅ）に示すように、絶縁層２の表面に再度レジストを形成し、本発明の要部である素子外キャリアリッチ領域４＋と、素子埋込部３内にｐ領域４とを形成するために、ホトリソグラフィ工程により、所定のパターン露光、現像を行う。
次いで、エッチングにより、素子外キャリアリッチ領域４＋、ｐ領域４を形成する部分の絶縁層２を除去した後、本図（ｆ）に示すように、ボロンなどの３価の不純物（アクセプタ）をイオン化し加速注入する。
次いで、エッチングにより、素子外キャリアリッチ領域４＋、ｐ領域４を形成する部分の絶縁層２を除去した後、本図（ｆ）に示すように、ボロンなどの３価の不純物（アクセプタ）をイオン化し加速注入する。
次いで、再度高温処理することで、素子埋込部３の所定の部分へのアクセプタの拡散と素子間の所定領域へのアクセプタの拡散と、素子埋込部３及び素子外キャリアリッチ領域４＋の表面の再酸化によって絶縁層２の形成を同時に行う。
さらに、本図（ｇ）に示すように、絶縁層２の表面に再度レジストを形成し、素子埋込部３、及び、ｐ領域４の所定位置に、それぞれ、ｎ＋領域（５＋）、及び、ｎ領域（５）を形成するために、ホトリソグラフィ工程により、所定のパターン露光、現像を行う。
さらに、本図（ｇ）に示すように、絶縁層２の表面に再度レジストを形成し、素子埋込部３、及び、ｐ領域４の所定位置に、それぞれ、ｎ＋領域（５＋）、及び、ｎ領域（５）を形成するために、ホトリソグラフィ工程により、所定のパターン露光、現像を行う。
次いで、エッチングにより、ｎ＋領域（５＋）、ｎ領域（５）を形成する部分の絶縁層２を除去した後、本図（ｈ）に示すように、リンなどの５価の不純物（ドナー）をイオン化し加速注入する。
次いで、再度高温酸化処理することで、素子埋込部３、及び、ｐ領域４内の所定の部分へのドナーの拡散によるｎ＋領域（５＋）、及び、ｎ領域（５）の区画と、素子埋込部３の表面の再酸化によって絶縁層２の形成を同時に行う。
次いで、再度高温酸化処理することで、素子埋込部３、及び、ｐ領域４内の所定の部分へのドナーの拡散によるｎ＋領域（５＋）、及び、ｎ領域（５）の区画と、素子埋込部３の表面の再酸化によって絶縁層２の形成を同時に行う。
本図（ｉ）に示すように、絶縁層２の表面に再度レジストを形成し、コンタクトホール７を形成するために、ホトリソグラフィ工程により、所定のパターン露光、現像を行う。次いで、エッチングにより、コンタクトホール７を形成する部分の絶縁層２を除去した後、所定の配線パターンとなるよう、レジストを設けて、アルミニウム、Ｗ、Ｔｉ／ＴｉＮ等の金属材料をスパッタリング、ＣＶＤ、メッキ等の公知の方法によって堆積させ、コンタクトホール７内に埋設した金属材料（ビア）を介して、所定のパターンに配線した配線部８と、各素子埋込部３に形成したｐ領域（４）、ｎ＋領域（５＋）、ｎ領域（５）及び素子外キャリアリッチ領域（４＋）との接続を図る。
以上により、ｐ基板１中にｐｎ接合により分離された素子埋込部３内にｎｐｎトランジスタ２０が形成され、素子埋込部３と他の素子埋込部３との間にグランドに接続する素子外キャリアリッチ領域４＋が形成される。
以上により、ｐ基板１中にｐｎ接合により分離された素子埋込部３内にｎｐｎトランジスタ２０が形成され、素子埋込部３と他の素子埋込部３との間にグランドに接続する素子外キャリアリッチ領域４＋が形成される。
ダイオード２１、抵抗２２、コンデンサ２３、接地配線２４等の他の素子もｐ領域、ｐ＋領域、ｎ領域、ｎ＋領域の各領域を適宜選択してパターン化したマスクを用いて、上述の工程を経ることにより、各素子に必要な領域を複数の素子に亘って同時に成形することができる。
また、本発明の要部である素子外キャリアリッチ領域４＋は、基板１の表面に形成した金属配線８を介してＧＮＤに接続されるか、基板１の内部で他の素子外キャリアリッチ領域４＋と接続され、他の素子外キャリアリッチ領域４＋及びこれに接続された金属配線８を介してＧＮＤに接続されている。
また、本発明の要部である素子外キャリアリッチ領域４＋は、基板１の表面に形成した金属配線８を介してＧＮＤに接続されるか、基板１の内部で他の素子外キャリアリッチ領域４＋と接続され、他の素子外キャリアリッチ領域４＋及びこれに接続された金属配線８を介してＧＮＤに接続されている。
このため、接合容量Ｃｊｓの存在によって、外部からノイズ電流が基板１内に侵入しても、素子外キャリアリッチ領域４＋を介して、グランドＧＮＤに排出されるので、ノイズ電流による入力処理回路２００の誤作動が抑制された信頼性の高い接合分離形集積回路３００の実現が可能となる。
なお、必要な場合には、絶縁層２の表面を研磨等の公知の方法により平滑化しながら各工程を実施しても良い。
このようにして、本発明の接合分離型半導体集積回路３００が形成され、各素子に設けた配線部８の端部とリードフレーム等の入出力端子とがワイヤボンディング等により接続され、エポキシ樹脂等を用いた公知のモールド方法によりパッケージ化されて使用される。
なお、必要な場合には、絶縁層２の表面を研磨等の公知の方法により平滑化しながら各工程を実施しても良い。
このようにして、本発明の接合分離型半導体集積回路３００が形成され、各素子に設けた配線部８の端部とリードフレーム等の入出力端子とがワイヤボンディング等により接続され、エポキシ樹脂等を用いた公知のモールド方法によりパッケージ化されて使用される。
図６を参照して、本発明の接合分離型半導体集積回路３００を、内燃機関の点火装置９０に用いた実施例について説明する。
点火装置９０は、電源４０と、電源４０を昇圧して、点火プラグ７０に高電圧を印加する点火コイル５０と、電源４０から点火コイル５０への通電を制御する点火スイッチ６０と、点火スイッチ６０の開閉制御する制御回路として用いられる接合分離型半導体集積回路３００と、図略の内燃機関に設けられ、内燃機関の点火を行う点火プラグ７０と、内燃機関の運転状況に応じて点火信号ＩＧｔを発信するエンジン制御装置（ＥＣＵ）８０とによって構成されている。
点火装置９０は、電源４０と、電源４０を昇圧して、点火プラグ７０に高電圧を印加する点火コイル５０と、電源４０から点火コイル５０への通電を制御する点火スイッチ６０と、点火スイッチ６０の開閉制御する制御回路として用いられる接合分離型半導体集積回路３００と、図略の内燃機関に設けられ、内燃機関の点火を行う点火プラグ７０と、内燃機関の運転状況に応じて点火信号ＩＧｔを発信するエンジン制御装置（ＥＣＵ）８０とによって構成されている。
本実施例における接合分離型半導体集積回路３００は、ＥＣＵ８０から発信された点火信号ＩＧｔ及び電源電圧＋Ｂを入力とし、点火スイッチ６０を開閉駆動するための駆動電圧ＶＧを出力とする。
接合分離型半導体集積回路３００は、入力フィルタ部１００と入力処理部２００と駆動制御回路２０１とによって構成されている。
接合分離型半導体集積回路３００は、上述の工程にしたがって、各素子の作り込みと同時に形成され、接地配線８Ｇを介してＧＮＤに接続された素子外キャリアリッチ領域４＋を含んでいる。
接合分離型半導体集積回路３００は、入力フィルタ部１００と入力処理部２００と駆動制御回路２０１とによって構成されている。
接合分離型半導体集積回路３００は、上述の工程にしたがって、各素子の作り込みと同時に形成され、接地配線８Ｇを介してＧＮＤに接続された素子外キャリアリッチ領域４＋を含んでいる。
このため、点火ノイズのような大きなノイズがフィルタ回路部１００で除去されずに侵入することがあっても、素子外キャリアリッチ領域４＋を介して接地側に排出されるので、入力処理部２００での誤作動を防止することができる。
なお、本発明の要部である素子外キャリアリッチ領域４＋は、電気的にはＧＮＤと等価であるので図６の回路上には示されていない。
なお、本発明の要部である素子外キャリアリッチ領域４＋は、電気的にはＧＮＤと等価であるので図６の回路上には示されていない。
入力フィルタ１００は、抵抗１０とコンデンサ１１とによって、ローパスフィルタを構成し、入力されたＩＧｔのノイズ成分を除去する。
また、入力フィルタ部１００には、外部から侵入するサージ電圧からの保護を図るため、ツェナダイオード１２等のサージ保護回路が設けられている。
本実施形態において、ツェナダイオード１２は、素子埋込部３内において、ｐｎ接合境界に多量の不純物ドナーを注入して、ｎ＋領域を形成して構成することができる。
入力処理部２００は、点火信号ＩＧｔを増幅して点火スイッチ６０を開閉駆動するのに必要な所定の駆動電圧ＶＧを生成、出力する駆動制御回路（ゲートドライバ）２０１へ信号を送出する。
本発明においてゲートドライバ３０１の構成を特に限定するものではなく公知の構成を用いることができる。
また、入力フィルタ部１００には、外部から侵入するサージ電圧からの保護を図るため、ツェナダイオード１２等のサージ保護回路が設けられている。
本実施形態において、ツェナダイオード１２は、素子埋込部３内において、ｐｎ接合境界に多量の不純物ドナーを注入して、ｎ＋領域を形成して構成することができる。
入力処理部２００は、点火信号ＩＧｔを増幅して点火スイッチ６０を開閉駆動するのに必要な所定の駆動電圧ＶＧを生成、出力する駆動制御回路（ゲートドライバ）２０１へ信号を送出する。
本発明においてゲートドライバ３０１の構成を特に限定するものではなく公知の構成を用いることができる。
点火スイッチ６０は、ＩＧＢＴ等のパワー半導体素子が用いられており、ゲートドライバ２０１から出力されたゲート電圧ＶＧによって開閉駆動される。
点火コイル５０は、一次コイルＬ１と、二次コイルＬ２と、整流素子Ｄｉとを含む公知の点火コイルを適宜用いることができる。
ＥＣＵ８０からの点火信号ＩＧｔにしたがって、点火スイッチ６０が閉じられ、直流電源４０から点火コイル５０の一次コイルＬ１に直流電圧＋Ｂが印加され、一次コイルＬ１の一次電流が流れ、点火スイッチ６０が開かれると、一次電流が遮断され、相互誘導により、二次コイルＬ２側に２０ｋＶ〜５０ｋＶの高い二次電圧Ｖ２が発生し、点火プラグ７０に印加され、点火プラグ７０に火花放電が発生し、内燃機関５０の点火が行われる。
点火コイル５０は、一次コイルＬ１と、二次コイルＬ２と、整流素子Ｄｉとを含む公知の点火コイルを適宜用いることができる。
ＥＣＵ８０からの点火信号ＩＧｔにしたがって、点火スイッチ６０が閉じられ、直流電源４０から点火コイル５０の一次コイルＬ１に直流電圧＋Ｂが印加され、一次コイルＬ１の一次電流が流れ、点火スイッチ６０が開かれると、一次電流が遮断され、相互誘導により、二次コイルＬ２側に２０ｋＶ〜５０ｋＶの高い二次電圧Ｖ２が発生し、点火プラグ７０に印加され、点火プラグ７０に火花放電が発生し、内燃機関５０の点火が行われる。
１ 半導体基板（ｐ形／ｎ形）
２ 絶縁層
３ 素子埋込部（ｎ形領域／ｐ形領域）
４ 素子埋込部内キャリア領域（ｐ形領域／ｎ形領域）
４＋ キャリアリッチ領域（ｐ形＋領域／ｎ形＋領域）
５ 素子内キャリア領域（ｎ形領域／ｐ領域）
５＋ 素子内キャリアリッチ領域（ｎ形＋領域／ｐ形＋領域）
６ 誘電体
７ コンタクトホール（金属埋設部）
８ 配線部
８Ｇ 接地配線部
１００ 入力フィルタ部
２００ 入力処理回路
２ 絶縁層
３ 素子埋込部（ｎ形領域／ｐ形領域）
４ 素子埋込部内キャリア領域（ｐ形領域／ｎ形領域）
４＋ キャリアリッチ領域（ｐ形＋領域／ｎ形＋領域）
５ 素子内キャリア領域（ｎ形領域／ｐ領域）
５＋ 素子内キャリアリッチ領域（ｎ形＋領域／ｐ形＋領域）
６ 誘電体
７ コンタクトホール（金属埋設部）
８ 配線部
８Ｇ 接地配線部
１００ 入力フィルタ部
２００ 入力処理回路
Claims (4)
- 正孔をキャリアとするｐ形半導体、若しくは、電子をキャリアとするｎ形半導体からなる半導体基板（１）に、該半導体基板（１）と反対のキャリアを有するｎ形領域、若しくは、ｐ形領域からなる素子埋込部（３）を複数形成して、ｐｎ接合を素子間分離に用いて、前記素子埋込部（３）に抵抗（Ｒ２２）、コンデンサ（Ｃ２３）、トランジスタ（Ｔｒ２０）、ダイオード（Ｄｉ２１）のいずれから選択した素子を形成すると共に、前記素子埋め込み部（３）の表面を覆う絶縁層（２）と、各素子の所定位置において該絶縁層（２）の一部を除去したコンタクトホール（７）と、該コンタクトホール（７）に埋設した金属を介して各素子の所定位置に接続する金属配線（８）とを設けて回路を構成した入力処理回路（２００）を具備する接合分離型半導体集積回路（３００）であって、
前記複数の隣り合う素子埋込部（３）の間、若しくは、前記複数の素子埋込部（３）の外側に、前記半導体基板（１）と同じキャリアを含み、その濃度を前記半導体基板（１）よりも高くしたｐ＋領域、若しくは、ｎ＋領域からなる素子外キャリアリッチ領域（４＋）を設けると共に、該素子外キャリアリッチ領域（４＋）を接地配線（ＧＮＤ）に接続せしめたことを特徴とする接合分離型半導体集積回路 - 前記素子埋込部（３）に、素子埋込部（３）とは反対のキャリアを有するｐ形領域、若しくは、ｎ形領域からなる拡散抵抗領域（４）と、その表面側を覆う絶縁層（２）と、前記拡散抵抗領域（４Ｒ）の両端に接続する金属配線（８）とからなる抵抗（１０）と、
前記素子埋込部（３）に、素子埋込部（３）と同じキャリアの濃度を高めたｎ＋形領域、若しくは、ｐ＋形領域からなる容量形成領域（５＋Ｃ）と、その表面を覆う薄膜の誘電体（６）と、絶縁層（２）によって絶縁分離され、前記容量形成領域（４Ｃ）の両端に接続する金属配線（８）とからなるコンデンサ（１１）とによって構成した入力フィルタ回路（１００）を具備する請求項１に記載の接合分離型半導体集積回路 - 内燃機関に設けられ、内燃機関の点火を行う点火プラグ（７０）と、該点火プラグ（７０）に高電圧を印加する点火コイル（５０）と、該点火コイル（５０）を開閉駆動する点火スイッチ（６０）と、該点火スイッチ（６０）の開閉制御を行う点火装置に用いられる接合分離型半導体集積回路であって、
前記内燃機関の運転状況に応じて外部に設けたエンジン制御装置（ＥＣＵ８０）から発信された点火信号（ＩＧｔ）を増幅する入力処理回路（２００）と、
その増幅された信号に基づいて前記点火スイッチ（６０）を開閉駆動するための駆動電圧（ＶＧ）を発生する駆動制御回路（２０１）とを具備する請求項１又は２に記載の接合分離型半導体集積回路 - 正孔をキャリアとするｐ形半導体、若しくは、電子をキャリアとするｎ形半導体からなる半導体基板（１）に、該半導体基板（１）と反対のキャリアを有するｎ形領域、若しくは、ｐ形領域からなる素子埋込部（３）を複数形成して、ｐｎ接合を素子間分離に用いて、それぞれの前記素子埋込部（３）に抵抗（Ｒ２２）、コンデンサ（Ｃ２３）、トランジスタ（Ｔｒ２０）、ダイオード（Ｄｉ２１）のいずれから選択した素子を形成して回路を構成した接合分離型半導体集積回路（３００）の製造方法であって、
前記素子埋込部（３）に該埋込部（３）のキャリアとは反対のキャリアを有するｐ形領域（４）、若しくは、ｎ形領域のいずれかを形成すると同時に、前記素子外キャリアリッチ領域（４＋）を形成することを特徴とする接合分離型半導体集積回路の製造方法
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018014561A (ja) * | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | 半導体装置 |
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| CN112713864A (zh) * | 2019-10-25 | 2021-04-27 | 立锜科技股份有限公司 | 用于总线传送数据的输出级电路 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780745A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor device |
| JPS63108769A (ja) * | 1986-10-25 | 1988-05-13 | Fujitsu Ten Ltd | 電源回路用半導体集積回路 |
| JPH01187965A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | サージ電圧保護回路 |
| JPH05308120A (ja) * | 1992-04-28 | 1993-11-19 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH06163823A (ja) * | 1992-09-25 | 1994-06-10 | Toshiba Corp | 半導体集積回路装置 |
| JPH08139205A (ja) * | 1994-09-16 | 1996-05-31 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JPH09298437A (ja) * | 1996-05-07 | 1997-11-18 | Mitsubishi Electric Corp | フィルタ回路 |
| JP2008078375A (ja) * | 2006-09-21 | 2008-04-03 | Denso Corp | Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置 |
| JP2009124003A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
| WO2012124677A1 (ja) * | 2011-03-15 | 2012-09-20 | 富士電機株式会社 | 高耐圧集積回路装置 |
-
2013
- 2013-09-25 JP JP2013197986A patent/JP6465544B2/ja active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780745A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor device |
| JPS63108769A (ja) * | 1986-10-25 | 1988-05-13 | Fujitsu Ten Ltd | 電源回路用半導体集積回路 |
| JPH01187965A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | サージ電圧保護回路 |
| JPH05308120A (ja) * | 1992-04-28 | 1993-11-19 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH06163823A (ja) * | 1992-09-25 | 1994-06-10 | Toshiba Corp | 半導体集積回路装置 |
| JPH08139205A (ja) * | 1994-09-16 | 1996-05-31 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JPH09298437A (ja) * | 1996-05-07 | 1997-11-18 | Mitsubishi Electric Corp | フィルタ回路 |
| JP2008078375A (ja) * | 2006-09-21 | 2008-04-03 | Denso Corp | Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置 |
| JP2009124003A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
| WO2012124677A1 (ja) * | 2011-03-15 | 2012-09-20 | 富士電機株式会社 | 高耐圧集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018014561A (ja) * | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | 半導体装置 |
| JP2019087699A (ja) * | 2017-11-10 | 2019-06-06 | ミツミ電機株式会社 | レギュレータ用半導体集積回路 |
| JP7007564B2 (ja) | 2017-11-10 | 2022-01-24 | ミツミ電機株式会社 | レギュレータ用半導体集積回路 |
| CN112713864A (zh) * | 2019-10-25 | 2021-04-27 | 立锜科技股份有限公司 | 用于总线传送数据的输出级电路 |
Also Published As
| Publication number | Publication date |
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