JPH01187965A - サージ電圧保護回路 - Google Patents
サージ電圧保護回路Info
- Publication number
- JPH01187965A JPH01187965A JP63012870A JP1287088A JPH01187965A JP H01187965 A JPH01187965 A JP H01187965A JP 63012870 A JP63012870 A JP 63012870A JP 1287088 A JP1287088 A JP 1287088A JP H01187965 A JPH01187965 A JP H01187965A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- surge voltage
- diffusion layer
- mis
- capacitive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路内に形成されたＭＩＳ構造容量素子
のサージ電圧保護に関するものである。
のサージ電圧保護に関するものである。
第３図は従来のＭＩＳ構造容量素子を示す断面図である
。図において（１） ＃ （８）は端子、（３）はｔ拡
散層、（４）は絶縁膜、（６）は第１のＭ電極、（９）
は分離、α０はフローティングコレクタ領域、（ロ）は
エピタキシャル層、（２）は戸基板である。１拡散層（
３）のコレクタ電極用の第３のＡＩ！電極（５）に接続
された端子（８）は容量素子の一方の端子であり、また
、絶縁膜（４）上に形成された第１のＡ／ｉ！極（６）
に接続された端子（１）は容量−素子の他方の端子であ
る。エピタキシャル層αυは分離（９）およびＰ 基板
（２）により囲まれている。
。図において（１） ＃ （８）は端子、（３）はｔ拡
散層、（４）は絶縁膜、（６）は第１のＭ電極、（９）
は分離、α０はフローティングコレクタ領域、（ロ）は
エピタキシャル層、（２）は戸基板である。１拡散層（
３）のコレクタ電極用の第３のＡＩ！電極（５）に接続
された端子（８）は容量素子の一方の端子であり、また
、絶縁膜（４）上に形成された第１のＡ／ｉ！極（６）
に接続された端子（１）は容量−素子の他方の端子であ
る。エピタキシャル層αυは分離（９）およびＰ 基板
（２）により囲まれている。
端子（１） ｔ （８）間には絶縁膜（４）を介して第
１のＭ電極（６）とＮ“拡散層（３）が存在し、いわゆ
るメタル−インシュレーターシリコン構造の容量素子と
して動作する。
１のＭ電極（６）とＮ“拡散層（３）が存在し、いわゆ
るメタル−インシュレーターシリコン構造の容量素子と
して動作する。
従来のＭＩＳ容量素子は集積回路においてはバイパスコ
ンデンサ、フィルタ回路移相器、あるいは発振圧コンデ
ンサ（位相補償用コンデンサ）等に多く用いられている
が、移相器のようにＩＣ外部部品と内蔵コンデンサとペ
アで特性を得る場合には、内蔵コンデンサの端子が直接
ＩＣ外部端子（ＩＣリード）に接続される。この場合、
ＩＣリードにサージ電圧が印加された場合の絶縁耐量は
内蔵コンデンサーの絶縁耐量で決まり、ＭＩＳ構造素子
の場合、菊ないし６０ｖ程度であり、市場要求３００■
以上は補償できない。
ンデンサ、フィルタ回路移相器、あるいは発振圧コンデ
ンサ（位相補償用コンデンサ）等に多く用いられている
が、移相器のようにＩＣ外部部品と内蔵コンデンサとペ
アで特性を得る場合には、内蔵コンデンサの端子が直接
ＩＣ外部端子（ＩＣリード）に接続される。この場合、
ＩＣリードにサージ電圧が印加された場合の絶縁耐量は
内蔵コンデンサーの絶縁耐量で決まり、ＭＩＳ構造素子
の場合、菊ないし６０ｖ程度であり、市場要求３００■
以上は補償できない。
この発明は上記のような問題点を解消するためなされた
もので、印加されたサージ電圧に対して簡単な構成で、
かつ十分なサージ電圧保護効果を得ることを目的とする
。
もので、印加されたサージ電圧に対して簡単な構成で、
かつ十分なサージ電圧保護効果を得ることを目的とする
。
この発明に操るサージ電圧保護回路は、サージ電圧に対
する絶縁耐量を強化する手段として、形成されたＭＩＳ
容量端子の両端にＰＮ接合ダイオード素子を付加したも
のである。
する絶縁耐量を強化する手段として、形成されたＭＩＳ
容量端子の両端にＰＮ接合ダイオード素子を付加したも
のである。
上記、付加されたＰＮ接合ダイオードには電圧クランプ
作用示あり、サージ電圧が順方向に印加されればベース
−エミッタ電圧（約０．７ Ｖ ）で、逆方向に印加さ
れればエミッターベース降伏電圧（約５〜７Ｖ）でクラ
ンプされる。上記ダイオードをＭＩＳ容量素子の両端に
付加することにより、サージ電圧が容量素子に印加され
てもクランプ作用により、ＭＩＳ容量素子の両端にかか
る電圧は絶縁対ｔ（４０〜６０ｖ）以下に抑圧される。
作用示あり、サージ電圧が順方向に印加されればベース
−エミッタ電圧（約０．７ Ｖ ）で、逆方向に印加さ
れればエミッターベース降伏電圧（約５〜７Ｖ）でクラ
ンプされる。上記ダイオードをＭＩＳ容量素子の両端に
付加することにより、サージ電圧が容量素子に印加され
てもクランプ作用により、ＭＩＳ容量素子の両端にかか
る電圧は絶縁対ｔ（４０〜６０ｖ）以下に抑圧される。
以下、この発明の一実施例を図について説明する。第１
図はＭＩＳ構造素子を示す断面図である。
図はＭＩＳ構造素子を示す断面図である。
図において（１） ｊ （３）ないしく６） ｅ （８
）ないしく２）は第３図の従来例において示したものと
同等であるので説明を省略する。（２）はエピタキシャ
ル層（ロ）内に形成されたＰ拡散層、（７）は第２のＡ
／電極である。端子（１）は第１のＡＩ！電極（６）と
第３のＡＩ！電極（５）を共通とする容量素子の端子で
ある。
）ないしく２）は第３図の従来例において示したものと
同等であるので説明を省略する。（２）はエピタキシャ
ル層（ロ）内に形成されたＰ拡散層、（７）は第２のＡ
／電極である。端子（１）は第１のＡＩ！電極（６）と
第３のＡＩ！電極（５）を共通とする容量素子の端子で
ある。
次に作用について説明する。
第１図においてエピタキシャル層（ロ）内に形成された
ＭＩＳ容量素子の両端、すなわち第１のＡ／電極（６）
と第２（７）ＡＪ［極（７）間に、第３ ノＡ／［８（
５） トｉ ２のＡ／電極（７）で構成されるＰＮ＋接
合ダイオードが並列に接続された構成となる。これを等
測的に第２図の回路図に示す。（至）はＭＩＳ容量素子
であり、α◆は上記ＰＮ＋接合ダイオードである。本構
成により、例えば容量素子の一方の端子（８）がＩＣ外
部リードに接続され、他方の端子（１）がＩＣ内部回路
に接続された場合、ＩＣ外部リードに印加されたサージ
電圧は容量素子とＩＣ内部回路に印加される。この時、
ＭＩＳ容量素子（至）には並列にＰ虻接合ダイオードα
→があるため、印加された電圧はダイオードクランプさ
れ、ＭＩＳ構造容量の絶縁耐圧以下、すなわち正サージ
電圧では約５〜７Ｖ１負サージ電圧では約０．７ｖでク
ランプされる。ＭＩＳ容量素子（至）の一方の端子（８
）が内部回路に接続され、他方の端子（１）がＩＣ外部
リードに接続されても同様である。
ＭＩＳ容量素子の両端、すなわち第１のＡ／電極（６）
と第２（７）ＡＪ［極（７）間に、第３ ノＡ／［８（
５） トｉ ２のＡ／電極（７）で構成されるＰＮ＋接
合ダイオードが並列に接続された構成となる。これを等
測的に第２図の回路図に示す。（至）はＭＩＳ容量素子
であり、α◆は上記ＰＮ＋接合ダイオードである。本構
成により、例えば容量素子の一方の端子（８）がＩＣ外
部リードに接続され、他方の端子（１）がＩＣ内部回路
に接続された場合、ＩＣ外部リードに印加されたサージ
電圧は容量素子とＩＣ内部回路に印加される。この時、
ＭＩＳ容量素子（至）には並列にＰ虻接合ダイオードα
→があるため、印加された電圧はダイオードクランプさ
れ、ＭＩＳ構造容量の絶縁耐圧以下、すなわち正サージ
電圧では約５〜７Ｖ１負サージ電圧では約０．７ｖでク
ランプされる。ＭＩＳ容量素子（至）の一方の端子（８
）が内部回路に接続され、他方の端子（１）がＩＣ外部
リードに接続されても同様である。
上記実施例ではＰＮ＋接合ダイオードＱ４を同一エピタ
キシャル層に形成したが、ＰＮ＋接合Ｑ４を異なるエピ
タキシャル層内に形成してもよい。
キシャル層に形成したが、ＰＮ＋接合Ｑ４を異なるエピ
タキシャル層内に形成してもよい。
以上のように、この発明によればＭＩＳ構造容量素子の
両端に並列にＰＮ＋接合ダイオードを設けたため、簡単
でサージ保護効果の高いサージ保護回路が構成できる。
両端に並列にＰＮ＋接合ダイオードを設けたため、簡単
でサージ保護効果の高いサージ保護回路が構成できる。
第１図はこの発明によるＭＩＳ構造素子の一実施例を示
す断面図、第２図はこの発明の等価回路図、第３図は従
来のＭＩＳ構造素子の実施例を示す断面図である。図に
おいて（１） ＃ （８）は端子、（２）はＰ拡散層、
（３）は？拡散層、（４）は絶縁膜、（５）は第３のＡ
ｆ電極、（６）ハ第１ （ＤＡｅ電極、（７）ハ第２（
７）Ａ／電極、（９）ハ分離、αＱはフローティングコ
レクタ領域、（ロ）はエピタキシャル層、（６）はＰ
基板、（６）はＭＩＳ容量素子、０４はＰＮ＋接合ダイ
オードである。 なお、図中、同一符号は同一、又は相当部分を示す。
す断面図、第２図はこの発明の等価回路図、第３図は従
来のＭＩＳ構造素子の実施例を示す断面図である。図に
おいて（１） ＃ （８）は端子、（２）はＰ拡散層、
（３）は？拡散層、（４）は絶縁膜、（５）は第３のＡ
ｆ電極、（６）ハ第１ （ＤＡｅ電極、（７）ハ第２（
７）Ａ／電極、（９）ハ分離、αＱはフローティングコ
レクタ領域、（ロ）はエピタキシャル層、（６）はＰ
基板、（６）はＭＩＳ容量素子、０４はＰＮ＋接合ダイ
オードである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 分離で囲まれたエピタキシャル層内に形成されたＰ拡
散層内にＮ＾＋拡散層を形成し、上記Ｎ＾＋拡散層上に
絶縁膜を設け、上記絶縁膜上に第１のＡｌ電極を計け、
上記Ｎ＾＋拡散層のコンタクト電極として第２のＡｌ電
極を設けて形成されたメタル−インシュレーターシリコ
ン容量（以下ＭＩＳ容量という）において、上記Ｐ拡散
層のコンタクト電極として第３のＡｌ電極を設けて、第
１のＡｌ電極と第３のＡｌ電極を接続したことを特徴と
するサージ電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012870A JPH01187965A (ja) | 1988-01-22 | 1988-01-22 | サージ電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012870A JPH01187965A (ja) | 1988-01-22 | 1988-01-22 | サージ電圧保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187965A true JPH01187965A (ja) | 1989-07-27 |
Family
ID=11817455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012870A Pending JPH01187965A (ja) | 1988-01-22 | 1988-01-22 | サージ電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232222B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 커패시터 |
| WO2015025753A1 (ja) * | 2013-08-19 | 2015-02-26 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
-
1988
- 1988-01-22 JP JP63012870A patent/JPH01187965A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232222B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 커패시터 |
| WO2015025753A1 (ja) * | 2013-08-19 | 2015-02-26 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| JP5704291B1 (ja) * | 2013-08-19 | 2015-04-22 | 株式会社村田製作所 | Ｅｓｄ保護機能付薄膜キャパシタ装置およびその製造方法 |
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
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