JPS63108769A - 電源回路用半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数系統の電圧安定化回路が同一チップ上に形
成されている電源回路用半導体集積回路に関する。

〔従来の技術、及び発明が解決しようとする問題点〕

複数系統の電圧安定化回路が同一チップ上に形成されて
いる半導体集積回路（以下ＩＣという）において、一系
統の入力電圧を切断した場合、その電源入力端子と外部
で接続されている誘導性負荷等の効果により、当該端子
にｒｃ基板電位を下回る負電圧が印加されることがある
。例えば第４図において、スイッチ４５がオフされると
、Ｆｌ性負荷としてのコイル４６の自己誘導起電力によ
Ｓ抽圧安定化回路Ａ４８の電源入力端子に負電圧が印加
される。ＩＣにおいて基板電位を下回る負電圧が印加さ
れると、第５図に破線で示すように、寄生ｎｐｎ型トラ
ンジスタ５０が発生し、同図中に矢印で示した素子部分
から電流が引き抜かれてしまう。なお、第５図において
、５１はｎｐｎ型トランジスタ、５２はｎ＋型型数散層
島電位が印加されている抵抗、５３はｎｐｎ型トランジ
スタ、５４はｐｎｐ型トランジスタ、５５はコンデンサ
、及び５６は接地されているサブコンタクトを示し、ｎ
ｐｎ型トランジスタ５１のコレクタに負電圧が印加され
ている。

ところで、電圧安定化回路は、第６図に示すように、定
電流シンクロ路６０及び基準電圧発生回路６１を具備し
ているが、これらの定電流シンク回路６０及び基準電圧
発生回路６１は小電流（数十〜数百マイクロアンペア）
で動作している。このため、定電流シンク回路６０及び
基準電圧発生回路６１は上記寄生トランジスタの影響を
受けやすく、第４図の電圧安定化回路Ａ４８に負電圧が
印加すると、電圧安定化回路Ｂ４９の定電流シンク回路
及び基準電圧発生回路はそれらの回路電流が抜けてしま
うので動作しな（なり、この結果、電圧安定化回路Ｂ４
９の出力電圧は低下もしくは消滅する。このため、第４
図に示される、二系統の電圧安定化回路が同一チップ上
に形成されている電源回路用ＩＣ４７を例えば自動車に
搭載されるマイクロコンピュータに適用した場合、すな
わち、ＣＰＵ、Ｉｌｏ、ＲＯＭ等に電力を供給する主電
源として電圧安定化回路Ａ４８を使用し、主電源切断後
も、そのメモリ内容を保持するＲＡＭ　（以下スタンバ
イＲＡＭという）に電力を供給するスタンバイＲＡＭ用
電源として電圧安定化回路Ｂ４９を使用するとき、主電
源のオフに伴い、常時オンであるべきスタンバイＲＡＭ
用電源の出力が低下もしくは消滅し、スタンバイＲＡＭ
に格納されていたデータが消失するという不都合が生じ
る。

そこで、従来は、第４図におけるスイッチ４５をオフし
たときにコイル４６によって発生した逆起電力が電圧安
定化回路Ａ４８に負電圧として印加するのを防ぐことに
より、電圧安定化回路Ｂ４９の出力電圧の低下もしくは
消滅を防止してきた。そのための方法として、第７図に
示すように、ＩＣ電源入力に直列にダイオード７０を挿
入する第１方法、及び第８図に示すように、誘導性負荷
としてのコイル８１に直列にダイオード８０を挿入する
第２方法が提案されている。

しかしながら、上記第１方法には電源の入出方間電位差
を増大させるという問題点があり、また、上記第２方法
には、誘導性負荷がアクチュエータの場合、アクチュエ
ータ動作最低電圧を上昇させ、またアクチュエータが大
電流型のときには使用ダイオードの大型化による実装面
積の増大及びコストアップを招くという不都合がある。

本発明は上記問題点に鑑みてなされたもので、一系統の
電圧安定化回路に負電圧が印加された場合、そのときに
発生する寄生ｎｐｎ型トランジスタによる電流引抜作用
を積極的に活用することにより、他系統の電圧安定化回
路の出力電圧の低下を防止した電源回路用半導体集積回
路を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明によれば、複数系統の
電圧安定化回路が同一チップ上に形成されている電源回
路用半導体集積回路であって、各該電圧安定化回路は制
御トランジスタと該制御トランジスタのベースにベース
電流を供給するカレントミラー回路とを具備するものに
おいて、各該制御トランジスタの近傍位置にｎ型ウェル
を設け、各該ｎ型ウェルと、他の該ｎ型ウェルが属する
該電圧安定化回路の該カレントミラー回路を構成するト
ランジスタのベースとを電気的に接続したことを特徴と
する電源回路用半導体集積回路が提供される。

〔作　用〕

一系統の電圧安定化回路の電源入力端子に負電圧が印加
すると、該回路の制御トランジスタの近傍位置に設けら
れたｎ型ウェルをコレクタとする寄生ｎｐｎ型トランジ
スタが発生し、該ｎ型ウェルに電気的に接続されている
、他系統の電圧安定化回路のカレントミラー回路を構成
するトランジスタのベースから電流が引き抜かれる。こ
の結果、該カレントミラー回路からそのカレントミラー
回路が属する他系統の電圧安定化回路の制御トランジス
タのベースにベース電流が供給され、その制御トランジ
スタはオン状態を維持するので、他系統の電圧安定化回
路の出力電圧は低下しない。

〔実施例〕

以下、本発明の実施例を図面に基づいで説明する。

第１図及び第２図は、本発明に適用される制御トランジ
スタの構造を模式的に示す図であり、第２図は第１図の
ｎ−ｒｒ線に沿う断面図である。第１図及び第２図にお
いて、ｐ型基板１上にはｎ゛型埋込み層２が形成され、
このｎ°型埋め込み層２の上部のｎ型エピタキシャル層
３上には、ｎｐｎ型トランジスタが形成されている。こ
のｎｐｎ型トランジスタは前記ｎ型エピタキシャル層３
をコレクタと（７、ｎ型エピタキシャルＮ３上に形成さ
れたｐ型拡散層４をベースとし、ｐ型拡散層４上に形成
されたｎ゛型型数散層５エミッタとしている。そして、
上記ｎｐｎ型トランジスタの近傍位置には、それを取り
囲むようにして、本発明に係るｎ型ウェル６（斜線部分
）が形成されている。なお、上記トランジスタのコレク
タ端子はｎ型エピタキシャル層３上に形成されたｎ゛゛
散層７に付設される。

第３図は、第２図のｐ型基板１上に形成される、本発明
に係る複数系統の電圧安定化回路の内の一系統の実施例
を示す回路図である。第３図に示すように、本発明に係
る電圧安定化回路は、制御トランジスタベース電流源１
０、制御トランジスタ２０、誤差検出制御回路３０及び
出力クランプ回路４０から構成されると共に、後述する
ように、制御トランジスタベース電流源１０のカレント
ミラー回路を構成するトランジスタのベースが他系統の
電圧安定化回路の前記ｎ型ウェル６（第１図及び第２図
参照）に接続されている。

制′４１■トランジスタベース電流源１０は、抵抗１１
及び１２、Ｉ・ランジスタ１３及び】４、並びに定電流
シンク回路１５から成り、抵抗１１　、１２及びトラン
ジスタ１３　、１４はカレントミラー回路を構成してい
る。そして、前述したように、トランジスタ１３　、、
１４のベースは、第３図中にＰで示す、図示しない他系
統の電圧安定化回路の制御トランジスタの近傍位置に設
けられているｎ型ウェル６に接続されている。

誤差検出制御回路３０は、トランジスタ３１、コンパレ
ータ３２、基準電圧発生回路３３、並びに抵抗３４及び
３５から構成されている。

出力クランプ回路４０は、トランジスタ４１、ツェナー
ダイオード４２、並びに抵抗４３及び４４から構成され
ており、ツェナーダイオード４２のツェナー電圧は、当
該電圧安定化回路の定格出力電圧よりも若干高い電圧に
設定されている。

次に、上記構成の動作について説明する。

図示しない他系統の電圧安定化回路の電源入力端子、す
なわち制御トランジスタのコレクタに正電圧が印加され
ているときには寄生トランジスタは発生しない。従って
、この場合には、第３図に示される本発明に係る電圧安
定化回路は、第６図に示される従来の電圧安定化回路と
同様の動作を行う。すなわち、制御トランジスタベース
電流源１０から制御トランジスタ２０に供給されるベー
ス電流を誤差検出制御回路３０が制御することにより、
出力電圧は定格値に保持される。このとき、出力クラン
プ回路４０のツェナーダイオード４２のツェナー電圧は
当該電圧安定化回路の定格出力電圧よりも若干高く設定
されているので、出力クランプ回路４０は動作しない。

他方、合筆１図及び第２図に示される制御トランジスタ
を他系統の電圧安定化回路の制御トランジスタとし、そ
の制御トランジスタのコレクタすなわちｎ型エピタキシ
ャル層３に負電圧が印加されたとすると、ｎ型エピタキ
シャル層３とｐ型基板１とこのｐ型基板１上に形成され
ている他の素子（図示せず）のｎ型領域とから成る寄生
ｎｐｎ型トランジスタが発生すると同時に、第２図中に
破線で示す、ｎ型ウェル６とｐ型基板１とｎ型エピタキ
シャル層３とから成る寄生ｎｐｎ型トランジスタ８が発
生する。そして、寄生トランジスタが発生すると、前述
したように、小電流で動作し。

ている定電流シンク回路１５　（第３図）及び基準電圧
発生回路３３は、寄生トランジスタによってそれらの回
路電流が引き抜かれるため、正常に動作しなくなる。

しかし、本発明に係る電圧安定化回路は、制御トランジ
スタベース電流源１０におけるカレントミラー回路を構
成しているトランジスタ１３及び１４０ベースがｎ型ウ
ェル６（第２図）に接続されている。このため、寄生ト
ランジスタ８により、ｎ型ウェル６を介して、トランジ
スタ１３のベースから電流が引き抜かれることになる。

換言すると、トランジスタ１３のコレクタ電流が流れる
ことになる。この結果、トランジスタ１４のコレクタ電
流も流れ、そのコレクタ電流は、制御トランジスタ２０
０ベースにベース電流として入力するので、定電流シン
ク回路１５が正常に動作しなくても、制御トランジスタ
２０のオン状態は保持される。

ところで、この場合、誤差検出側７１１回路３００基準
電圧発生回路３３もまた正常な動作を行わない。このた
め、誤差検出制御１回路３０は、制御トランジスタ２０
に上述のようにして供給されるベース電流を制御できな
くなり、当該電圧安定化回路の定格出力電圧を大幅に超
える電圧が出力される場合が生じる。これは、負荷に損
傷を与えるおそれがある。そこで、本実施例においては
、出力クランプ回路４０が設けられている。すなわち、
出力電圧が、定格出力電圧よりも若干高く設定されてい
る、ツェナーダイオード４２のツェナー電圧よりも高く
なると、トランジスタ４１がオンし、制御トランジスタ
２０のベース電流がバイパスされるので、結局、出力電
圧は上記ツェナー電圧に保持されることになる。

なお、本実施例においては、他系統の電圧安定化回路の
電源入力端子に負電圧が印加された場合における出力電
圧の確保について述べたが、これに限るものではな（、
同一メカニズムにて発生する出力電圧の低下に対し、そ
の負電圧印加端子が電源入力端子以外であっても同様の
手段によって対処できることはもちろんである。

〔発明の効果〕

以上説明したように、本発明の電源回路用半導体集積回
路によれば、一系統の電圧安定化回路に負電圧が印加さ
れても、他系統の電圧安定化回路の出力電圧の低下を防
止できる。

【図面の簡単な説明】

第１図は本発明に通用される制御トランジスタの構造を
模式的に示す図、 第２図は第１図のｎ−ｎ線に沿う断面図、第３図は本発
明に係る電圧安定化回路の実施例を示す回路図、 第４図は電源回路用ＩＣの使用状態を説明する図、 第５図は寄生トランジスタによる誤動作のメカニズムを
説明する図、 第６図は従来の電圧安定化回路を示す図、第７図は電圧
安定化回路の電源入力端子に負電圧が印加するのを防止
するための第１従来方法を示す図、及び 第８図は同じく第２従来方法を示す図である。 ６・・・ｎ型ウェル、 ８・・・寄生ｐｎｐ型トランジスタ、 １０・・・制御トランジスタベース電流源、２０・・・
制御トランジスタ、 ３０・・・誤差検出制御回路、 ４０・・・出力クランプ回路。

Claims (1)

1. 【特許請求の範囲】 １、複数系統の電圧安定化回路が同一チップ上に形成さ
   れている電源回路用半導体集積回路であって、各該電圧
   安定化回路は制御トランジスタと該制御トランジスタの
   ベースにベース電流を供給するカレントミラー回路とを
   具備するものにおいて、 各該制御トランジスタの近傍位置にｎ型ウェルを設け、
   各該ｎ型ウェルと、他の該ｎ型ウェルが属する該電圧安
   定化回路の該カレントミラー回路を構成するトランジス
   タのベースとを電気的に接続したことを特徴とする電源
   回路用半導体集積回路。