CN107431042B - 具有片上噪声保护电路的半导体芯片 - Google Patents

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Abstract

本发明提供一种具有耐噪性高的保护电路的半导体芯片。本发明的半导体芯片具有压焊块、保护元件及内部电路，其特征在于，到达至所述压焊块和所述保护元件的路径上的金属配线的电阻值高于所述保护元件的电阻值。

Description

具有片上噪声保护电路的半导体芯片
技术领域
本发明涉及一种具有通过形成于芯片上的保护电路来保护内部电路免受噪声影响的功能的半导体芯片。
背景技术
当因静电、电涌等噪声而导致过大电压施加至半导体芯片的内部电路时，会引起栅极氧化膜的绝缘破坏或者PN接合部的破坏、劣化，从而引起半导体芯片的永久故障或者电路特性的变化等。为了防止这种由噪声所引起的内部电路的破坏或劣化而实现可靠性高的半导体芯片，必须在压焊块与内部电路之间设置保护电路，以使得即便在噪声施加时也不会对内部电路施加过大电压。专利文献1中记载的技术是在输入压焊块与内部电路之间配备多晶硅电阻和钳位晶体管。当过电压施加至压焊块时，钳位晶体管进行击穿或骤回动作而成为低电阻状态，使得电流从压焊块经由多晶硅电阻和钳位晶体管朝接地端子流动。此时，噪声的能量的大部分被多晶硅电阻吸收，施加至内部电路的电压被钳制在一定值以下，因此，能够防止前文所述那样的元件破坏和特性的劣化。
现有技术文献
专利文献
专利文献1：日本专利特开昭61-32563号公报
发明内容
发明要解决的问题
然而，在现有技术中，为了连接压焊块与多晶硅电阻而需要触点压焊块，从而存在该触点容易被噪声破坏的问题。通常，触点是由钨等金属材料构成，而多晶硅电阻是由半导体材料构成，因此，会在两者的接合部分产生寄生电阻。此外，还存在因近来的微细化而使得触点尺寸缩小的情况，导致触点的电阻相对较高。结果，噪声的能量集中于触点部分，从而有触点烧损之虞。
本发明是鉴于上述情况而成，其目的在于提高片上噪声保护电路的耐噪性，提供一种可靠性更高的半导体芯片。
解决问题的技术手段
达成上述目的的本发明的半导体芯片的特征在于，到达至压焊块和保护元件的路径上的金属配线的电阻值高于所述保护元件的电阻值。
发明的效果
根据本发明，在压焊块与保护电阻之间不需要触点，从而能够提供可靠性更高的半导体芯片。
附图说明
图1为形成第1实施例的半导体芯片的电路构成。
图2为保护元件的电阻值的说明图。
图3为形成第1实施例的半导体芯片的截面图。
图4为形成第2实施例的半导体芯片的俯视图。
图5为第2实施例的变形例。
图6为形成第3实施例的半导体芯片的截面图。
图7为第3实施例的变形例。
图8为形成第4实施例的半导体芯片的电路构成。
图9为形成第4实施例的半导体芯片的截面图。
图10为形成第5实施例的半导体芯片的电路构成。
图11为形成第5实施例的半导体芯片的俯视图。
图12为第1实施例的变形例。
图13为第1实施例的变形例。
图14为形成第6实施例的半导体芯片的电路构成。
图15为形成第7实施例的半导体芯片的截面图。
图16为第7实施例的变形例。
图17为第5实施例的变形例。
图18为形成第8实施例的半导体芯片的俯视图。
图19为形成第9实施例的半导体芯片的俯视图。
图20为第9实施例的变形例。
图21为第1实施例的变形例。
图22为第1实施例的变形例。
具体实施方式
下面，参考附图，对本发明的实施方式进行说明。利用图1、2、3对形成本发明的第1实施例的半导体芯片进行说明。图1表示形成第1实施例的半导体芯片的电路构成。图2为表示保护元件102的特性的一例的说明图。图3为包括图1所示的半导体芯片的压焊块100、金属保护电阻101及保护元件102的截面图。
利用图1对本实施例中的半导体芯片的构成进行说明。本实施例中的半导体芯片106具备压焊块100、金属保护电阻101、保护元件102(以下，将金属保护电阻101和保护元件102统称为保护电路107)、接地104、以及包含MOS晶体管的内部电路105。压焊块100由金属材料例如铝制作。金属保护电阻101与压焊块100一样由铝等金属材料构成。保护元件102是将阳极连接于接地104、将阴极连接于从金属保护电阻101到达至内部电路105的配线108的二极管元件，例如是在P型基板上形成N型扩散层而成。金属保护电阻101的电阻值Rm高于保护元件102的电阻值Rd。换句话说，连接保护元件102与压焊块100的金属配线在保护元件102与压焊块100的电路径上具有电阻高于保护元件102的高电阻部。
使用图2，对本实施例中的噪声施加时的动作进行说明。图2为二极管的逆向偏压时的电流-电压特性。在半导体芯片106的平常动作时，二极管以内部电路的动作电压VCC附近的电压受到逆向偏压，几乎不流动电流。另一方面，当噪声被施加至压焊块100而导致二极管的两端电压达到击穿电压VBD以上时，被称为齐纳击穿、雪崩击穿等的物理现象会导致电流Id流至二极管。此时，若将被金属保护电阻101和二极管消耗的能量分别设为Em、Ed，则以下关系成立。
[数式1]
Figure BDA0001432181750000031
[数式2]
Figure BDA0001432181750000032
此处，将施加至压焊块100的噪声电压设为VN。此外，Rd是二极管的两端电压Vd除以Id而得的值，定义为包含二极管自身的电阻分量和去往扩散层的触点的电阻分量的值。此外，内部电路105的消耗电流与二极管的击穿时的电流Id相比极小，此处忽略掉。根据数式1、数式2所知，被保护电阻和二极管消耗的能量之比与各自的电阻值之比相等。在本实施例中，由于Rm大于Rd，因此，至少能使电阻吸收噪声的能量的一半以上，从而能够防止包括触点的二极管元件的破坏。
在半导体芯片106中，压焊块100具有电源端子、信号输入端子、信号输出端子、信号输入输出端子中的任一方的功能。在压焊块100为电源端子的情况下，金属保护电阻101的电阻值Rm较理想为以满足下式的方式进行设定。
[数式3]
Figure BDA0001432181750000041
此处，VIN为半导体芯片的使用时供给至压焊块的电压，VCCMIN为内部电路105的最低动作电压，ICC为内部电路105的消耗电流。通过将Rm设定在式(数式3)的范围内，能够防止因平常动作时由保护电阻产生的电压降而导致内部电路105进行误动作，从而能够实现可靠性更高的半导体芯片。
图3为说明图1的压焊块100到保护电路107的截面结构的一例的图。金属保护电阻101由与压焊块100相同的金属配线层构成，金属保护电阻101的输入端306直接与压焊块100连接。另一方面，金属保护电阻101的输出端307经由通孔305、下层的金属配线层304以及去往扩散层的触点303而连接至保护元件102的扩散层302。根据如此构成，由于在压焊块100与金属保护电阻101之间不需要不耐噪声的触点，因此半导体芯片106的耐噪性提高。本构成的另一优点是保护电阻的对基板耐压提高。氧化膜的耐压的基准通常为10MV/cm，换句话说，每1nm为1V。即，保护电阻与基板301的距离离得越远，处于保护电阻与基板之间的层间绝缘膜的耐压越是提高。在本构成中，由于金属保护电阻101和被直接施加由噪声引起的高电压的金属保护电阻101的输入端子306处于远离基板301的位置，因此，与形成于场氧化膜上的专利文献1中记载的多晶硅保护电阻相比，金属保护电阻101的输入端306的对基板耐压提高。在静电试验中，根据规格，200～500V的电压会被瞬间施加至压焊块，因此，要防止金属保护电阻101与基板301之间的层间绝缘膜的绝缘破坏，较理想为金属保护电阻101与基板301的距离相距500nm以上。即，较理想为将形成于基板301上的绝缘膜的层叠结构的厚度设为500nm以上，在该层叠结构上形成金属配线膜。在图3记载的例子中，展示的是金属配线层为2层的情况，但金属配线层的数量并不限定于2层。即便在1层的情况或者3层以上的情况下，通过同样的构成也会获得效果。
此外，保护元件102的种类不限定于二极管。例如，也可为像图12所示那样将栅极和源极与接地连接而成的Gate Grounded NMOS(ggNMOS)1201，或者像图22所示那样将栅极和源极与高电位侧连接而成的PMOS 2201。此外，也可像图13所示那样为变阻器元件1301。此外，在像图21那样晶体管2101的漏极扩散层与金属保护电阻101连接的电路的情况下，可将形成于晶体管2101的扩散层与基板或阱(ウェル)之间的寄生二极管2102作为保护元件。晶体管2101不限于图21所示的NMOS，也可为PMOS或双极型晶体管。在双极型晶体管的情况下，寄生二极管形成于集电极、基极、发射极中的任一方与基板或阱之间。
对本实施例中的半导体芯片107的效果进行说明。第1效果为，由于压焊块100与金属保护电阻101之间没有不耐噪声的触点，而且去往保护元件102的触点受到前级的金属保护电阻101的保护，因此保护电路107不易被噪声破坏。第2效果为，与以往的多晶硅保护电阻相比，保护电阻的输入端子远离基板，因此对基板耐压高，即便是对于电压更高的噪声，也能提供保护功能。
利用图4，对形成本发明的第2实施例的半导体芯片的保护电路进行说明。图4为形成第2实施例的半导体芯片的保护电路的俯视图。对于与第1实施例相同的构成，省略说明。第2实施例中的保护电路的特征在于，利用螺旋状的金属配线电阻406来构成形成第1实施例的半导体芯片106中的金属保护电阻101。金属配线电阻406由与压焊块400相同的配线层构成，经由通孔401、下层的配线层404以及触点402与保护元件102的扩散层403连接。根据如此构成，除了与第1实施例中展示的半导体芯片106同等的效果以外，还能通过螺旋状的金属配线所具有的电感分量而使得金属保护电阻101对静电这样的具有高频率分量的噪声具有更高的阻抗。具体而言，金属保护电阻101的阻抗Zm以下式表示。
[数式4]
Zm＝Rm+jωLm
此处，Rm为金属配线电阻101的电阻分量，ω为噪声的角频率，Lm为金属配线电阻101所具有的电感。若将噪声电压设为VN、将保护元件的导通电阻设为Rd，则施加至内部电路的电压Vd以下式求出。
[数式5]
Figure BDA0001432181750000061
根据式(数式5)所知，金属配线电阻101的电感使得噪声施加时施加至内部电路的电压降低。换句话说，金属保护电阻101的保护性能提高。
螺旋形状的金属配线电阻406更佳为将角部的角倒圆。更具体而言，使配线的弯折角小于90度。图4展示的是利用2次45度的弯折来构成金属配线电阻406的角部407的例子。此外，来自压焊块400的取出部分宜具有一定程度的直线区间405。根据如此构成，能够抑制因噪声施加时的电流集中于配线的角部而引起的配线的损伤，从而能够实现可靠性更高的半导体芯片。
图5为形成第2实施例的半导体芯片的保护电路的变形例。其特征在于，利用形成于压焊块100的下层的螺旋状的金属配线电阻501来构成金属保护电阻101，配置在压焊块之下。根据如此构成，由于是在压焊块100与触点303之间形成金属保护电阻101，因此，除了与第2实施例同等的效果以外，还能进一步节省保护电路的面积。
利用图6对形成本发明的第3实施例的半导体芯片的保护电路进行说明。图6为形成第3实施例的半导体芯片的保护电路的截面图。对于与第一实施例相同的构成，省略说明。第3实施例中的保护电路107的特征在于，利用与压焊块100同层的金属配线601、压焊块100的下层的金属配线603、以及连结金属配线601与金属配线603的通孔602来构成第1实施例中的金属保护电阻101。金属配线603的内部电路侧的端子通过触点605与保护元件102的扩散层606连接。根据如此构成，除了与第1实施例同等的效果以外，还能以与第1实施例相同的电阻面积确保更长的配线长度。即，能够将保护电阻高电阻化。换句话说，在以相同电阻值进行比较的情况下，能够削减电阻的面积。图6是使用2层金属配线层来构成金属保护电阻101，但当然也可使用3层以上的金属配线层。在该情况下，能够进一步节省金属保护电阻101的面积。
图7为形成第3实施例的半导体芯片的保护电路的变形例。本变形例中的保护电路是利用多个配线层和通孔来构成金属保护电阻101。即，其特征在于，利用通孔701来串联多个金属配线层705与其下层的金属配线层706。根据如此构成，除了与第1实施例同等的效果以外，还能以与第1实施例相同的电阻面积确保更长的配线长度。即，能够将保护电阻高电阻化。换句话说，在以相同电阻值进行比较的情况下，能够削减电阻的面积。此外，若将通孔701的材料设为钨等高电阻金属，则能够进一步节省面积。
利用图8对形成本发明的第4实施例的半导体芯片的保护电路进行说明。本实施例中的保护电路的特征在于，在形成第1实施例的半导体芯片106中的保护电阻101与保护元件102之间进而串联有多晶硅电阻801。图9为说明图8的压焊块到保护电路的截面结构的一例的图。利用与压焊块100相同的金属配线层来构成保护电阻101，将保护电阻101经由通孔901和触点902而连接至多晶硅电阻801。通常，多晶硅电阻的电阻率比金属配线电阻高1位数以上，因此，若是相同电阻值，则多晶硅电阻比金属配线电阻节省面积。在本实施例中，利用金属配线电阻101来保护不耐噪声的去往多晶硅电阻801的触点902。此外，金属配线电阻101还有降低施加至多晶硅电阻801的电压的效果。通过利用对基板耐压较高的金属配线电阻101来降低噪声电压，对基板耐压相对较低的多晶硅电阻的利用也成为可能。另一方面，通过将保护电阻的一部分设为电阻率高的多晶硅电阻，能够减小保护电阻整体上的面积。根据如此构成，除了与第1实施例同等的效果以外，还能较第1实施例而言削减电阻的面积。作为第4实施例的变形例，将金属保护电阻101的构成设为第2实施例记载的螺旋状，或者设为第3实施例记载的多金属膜层结构，或者设为将第2实施例的螺旋状与第3实施例的多金属膜层组合而成的结构，也能取得同样的效果。
利用图10对形成本发明的第5实施例的半导体芯片的保护电路进行说明。本实施例中的保护电路107的特征在于，对第1实施例中的金属保护电阻101进而并列追加有保护电容1005。图10中，为方便说明，将金属保护电阻101假想性地分割为3个串联电阻1002、1003、1004，在各电阻之间连接有保护电容1005和1006，但分割数、保护电容的连接位置并不限于此。金属保护电阻101和保护电容1005、1006构成RC低通滤波器，因此，与形成实施例1的保护电路相比，本实施例中的保护电路对于高频噪声能够进一步降低峰值电压。因而，噪声施加时施加至内部电路的电压得以减轻，从而能够实现可靠性更高的半导体芯片。
图11为说明图10的压焊块到保护电路的结构的一例的俯视图。其特征在于，在金属配线电阻101的两侧使用相同金属配线层而配置有电极1101、1102。通过电极1101和电极1102分别固定在接地电位，将形成于金属配线电阻101与电极1101之间的寄生电容以及形成于金属配线电阻101与电极1102之间的寄生电容分别用作保护电容1005、1006。根据如此构成，无须准备特别的电容元件即可构成RC低通滤波器，从而能够进一步减小保护电路的面积。保护电容1005、1006的实现方法不限于图10的结构。例如，图17为保护电容的另一实现方法，可以立体地包围金属配线电阻101的上下左右的方式配置配线1702、1703、1704以及连接它们的通孔1705、1706，从而在它们与金属配线电阻101之间构成电容。
利用图14对包括形成本发明的第6实施例的半导体芯片1409的传感器装置1400进行说明。本实施例中的传感器装置1400包括传感元件1413、半导体芯片1409、电源端子1401、输出端子1402及接地端子1403。传感元件1413是电特性根据物理量而变化的元件。图14中，是以分立零件的形式来展示传感元件1413，但也可形成于半导体芯片1409上。半导体芯片1409由电源压焊块1410、输出压焊块1411、接地压焊块1412、金属保护电阻1404及金属保护电阻1405、保护元件1406及保护元件1407以及内部电路1408构成。半导体芯片1409控制传感元件1413，对传感元件1413的输出信号进行处理并输出至输出压焊块1411。金属保护电阻1404及金属保护电阻1405、保护元件1406及保护元件1407是前面实施例中展示过的。电源端子1401通过保护电阻1404和保护元件1406而受到保护，输出端子1402通过保护电阻1405和保护元件1407而受到保护，从而免受从传感器装置1400的外部施加至端子1401、1402、1403的静电、电涌等噪声的影响。根据如此构成，通过使半导体芯片1409具有对噪声的耐性，一方面能够削减半导体芯片1409的外置保护元件、削减传感器装置1400中所包括的分立零件而抑制成本，另一方面能够提高传感器装置1400的可靠性。
利用图15对形成本发明的第7实施例的半导体芯片的保护电路进行说明。图15为说明形成第7实施例的半导体芯片的保护电路的截面结构的一例的图。本实施例中的保护电路107的特征在于，在形成第1实施例的半导体芯片106中的金属保护电阻101与基板301之间配置有热电阻比层间绝缘膜1502低的薄膜1501。根据如此构成，更容易将噪声施加时由保护电阻101产生的热散逸至基板，从而能够提高金属保护电阻101对噪声的能量的耐性。结果，能够实现可靠性更高的半导体芯片。层间绝缘膜1502例如为SiO2(热电阻值的例子0.77℃·m/W)，作为热电阻比SiO2低的材料，氮化硅膜Si3N4(热电阻值的例子0.034℃·m/W)或其混合物SiON、氧化铝Al2O3、氮化铝AlN等较为适合。再者，热电阻比层间绝缘膜1502低的薄膜1501不限于氮化硅膜这样的绝缘膜。也可像图16所示那样为金属保护电阻101的下层的金属配线层，或者利用通孔连结多个金属配线层而成的结构1601。通常，金属材料的热电阻比氮化硅膜还要低一位数左右，从而能够进一步提高散热性。结果，提高了保护电阻对噪声的能量的耐性，从而能够实现可靠性更高的半导体芯片。本实施例不仅能运用于第1实施例，也能运用于之前记述过的其他实施例。
利用图18对形成本发明的第8实施例的半导体芯片的保护电路进行说明。图18为形成第8实施例的半导体芯片106上的多个压焊块1801、1802、金属配线电阻1803、1804以及保护元件1805、1806的配置图。本实施例中的保护电路107的特征在于，在半导体芯片106上呈交叉状配置压焊块1801、1802和与它们各自对应的保护元件1805、1806，并利用金属配线电阻1803、1804将它们分别连接。根据如此构成，能够配置金属配线电阻而不会扩大压焊块1801、1802与保护元件1805、1806之间的距离。就图18而言，能够取得压焊块1801、1802与保护元件保护元件1805、1806之间的距离而不会扩大纵向的距离，因此，能够抑制芯片面积的增大而确保金属配线电阻1803、1804的电阻值。
利用图19对形成本发明的第9实施例的半导体芯片的保护电路进行说明。图19为形成第9实施例的半导体芯片106上的多个压焊块1901、1902、金属配线电阻1903、1904以及保护元件1905、1906的配置图。本实施例中的保护电路的特征在于，在半导体芯片106上沿半导体芯片106的不同边配置多个压焊块1901、1902和与它们各自对应的保护元件1905、1906，并且沿半导体芯片106的外周的空白区域配置金属配线电阻1904的一部分。根据如此构成，能够有效利用半导体芯片106的外周的空白区域来配置金属配线电阻1904，因此，能够抑制芯片面积的增大而确保金属配线电阻1904的电阻值。图20为第9实施例的变形例，其特征在于，在包围内部电路区域2003的电源环2004之下配置连结压焊块2001与保护元件2002的金属电阻配线2005。根据如此构成，无须为了配置金属配线电阻而确保新的区域，因此，能够抑制芯片面积的增大而确保金属配线电阻的电阻值。
符号说明
100压焊块、101金属保护电阻、102保护元件、104接地端子、105内部电路、106半导体芯片、107保护电路、108配线、301基板、302扩散层、303触点、304金属配线层、305通孔、306输入端、307输出端、401通孔、402触点、403扩散层、404配线层、405直线区间、406金属配线电阻、407角部、501金属配线电阻、502通孔、503触点、504扩散层、601金属配线、602通孔、603金属配线、604配线、605触点、606扩散层、701通孔、702配线、703触点、704扩散层、705金属配线层、706金属配线层、801多晶硅电阻、901通孔、902触点、903触点、904配线、905触点、906扩散层、1002金属配线电阻、1003金属配线电阻、1004金属配线电阻、1005保护电容、1006保护电容、1101电极、1102电极、1103扩散层、1104配线、1105通孔、1106触点、1201ggNMOS、1301变阻器、1400传感器装置、1401电源端子、1402输出端子、1403接地端子、1404金属保护电阻、1405金属保护电阻、1406保护元件、1407保护元件、1408内部电路、1409半导体芯片、1410电源压焊块、1411输出压焊块、1412接地压焊块、1501薄膜、1502层间绝缘膜、1601利用通孔连结多个金属配线层而成的结构、1702金属配线层、1703金属配线层、1704金属配线层、1705通孔、1706通孔、1801压焊块、1802压焊块、1803金属配线电阻、1804金属配线电阻、1805保护元件、1806保护元件、1901压焊块、1902压焊块、1903金属配线电阻、1904金属配线电阻、1905保护元件、1906保护元件、2001压焊块、2002保护元件、2003内部电路区域、2004电源环、2005金属配线电阻、2101晶体管、2102寄生二极管、2201PMOS、Rm电阻值、Id电流、Vd电压、Rd电阻值、VN噪声电压、VCC电源、Out输出、Gnd接地、VBD击穿电压。

Claims (14)

1.一种半导体芯片，其具有：基板；压焊块；形成在所述基板上的保护元件，其保护内部电路；以及金属配线，其用以将所述压焊块与所述保护元件电连接，该半导体芯片的特征在于，
所述金属配线具有电阻值比所述保护元件的电阻值高的高电阻部和多个弯折角度低于90度的部分，所述高电阻部连接在所述压焊块与所述保护元件之间，
所述高电阻部与所述基板在所述基板的厚度方向上相距500nm以上。
2.根据权利要求1所述的半导体芯片，其特征在于，所述高电阻部具有与所述压焊块形成于同层的金属薄膜层。
3.根据权利要求1所述的半导体芯片，其特征在于，所述高电阻部具有：金属薄膜层，其形成于所述压焊块的下层；以及通孔，其连接所述金属薄膜层与所述压焊块。
4.根据权利要求2或3所述的半导体芯片，其特征在于，所述金属薄膜层形成为螺旋状。
5.根据权利要求4所述的半导体芯片，其特征在于，所述金属薄膜层的形成为螺旋状的部分的弯折的角度为45度。
6.根据权利要求1所述的半导体芯片，其特征在于，所述高电阻部具有：第一金属薄膜层，其与压焊块形成于同层；第二金属薄膜层，其形成于所述第一金属薄膜层的下层；以及通孔，其连接所述第一金属薄膜层与所述第二金属薄膜层。
7.根据权利要求6所述的半导体芯片，其特征在于，所述第一金属薄膜层与所述第二金属薄膜层由所述通孔加以串联。
8.根据权利要求1或2所述的半导体芯片，其特征在于，具有多晶硅电阻，
所述多晶硅电阻的一端侧经由第一触点与所述高电阻部连接，另一端侧经由第二触点和金属薄膜层与所述保护元件连接。
9.根据权利要求2或3所述的半导体芯片，其特征在于，具有与所述金属薄膜层同层、以与所述金属配线并排布线的方式形成的第一电极膜和第二电极膜，
所述第一电极膜和所述第二电极膜与接地电位连接，
在所述第一电极膜与所述金属薄膜层之间以及所述第二电极膜与所述金属薄膜层之间形成电容。
10.根据权利要求9所述的半导体芯片，其特征在于，具有：
第三电极膜，其形成于所述金属薄膜的上层侧，经由通孔与所述第一电极膜和所述第二电极膜中的各方连接；以及
第四电极膜，其形成于所述金属薄膜的下层侧，经由通孔与所述第一电极膜和所述第二电极膜中的各方连接，
所述第一电极膜至所述第四电极膜是以立体地包围所述金属薄膜层的方式形成，
在所述第一电极膜至所述第四电极膜与所述金属薄膜层之间分别形成电容。
11.根据权利要求2或3所述的半导体芯片，其特征在于，在所述金属薄膜层与半导体基板之间的层间绝缘膜中具有热电阻比所述层间绝缘膜低的层。
12.根据权利要求1所述的半导体芯片，其特征在于，具有以包围内部电路的方式配置的电源环，
所述高电阻部配置在所述电源环区域内。
13.根据权利要求1所述的半导体芯片，其特征在于，
所述压焊块具有第一压焊块和第二压焊块，
所述保护元件具有第一保护元件和第二保护元件，
所述金属配线具有：
第一金属配线，其存在于所述第一压焊块与所述第一保护元件的电路径上；以及
第二金属配线，其存在于所述第二压焊块与所述第二保护元件的电路径上，
所述第一金属配线具有电阻值比所述第一保护元件高的第一高电阻部，
所述第二金属配线具有电阻值比所述第二保护元件高的第二高电阻部，
所述第一压焊块、所述第一保护元件、所述第二压焊块及所述第二保护元件呈交叉状配置。
14.根据权利要求1所述的半导体芯片，其特征在于，
所述压焊块具有第一压焊块和第二压焊块，
所述保护元件具有第一保护元件和第二保护元件，
所述金属配线具有：
第一金属配线，其存在于所述第一压焊块与所述第一保护元件的电路径上；以及
第二金属配线，其存在于所述第二压焊块与所述第二保护元件的电路径上，
所述第一金属配线具有电阻值比所述第一保护元件高的第一高电阻部，
所述第二金属配线具有电阻值比所述第二保护元件高的第二高电阻部，
所述第一压焊块和所述第二压焊块沿所述半导体芯片的第一边配置，
所述第一保护元件和所述第二保护元件沿所述半导体芯片的第二边配置。
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