JPH05326851A

JPH05326851A - 半導体集積回路装置

Info

Publication number: JPH05326851A
Application number: JP12622392A
Authority: JP
Inventors: Kazuto Mitsui; 一人三井; Hideaki Nakamura; 英明中村; Shigeru Honjo; 繁本城; Kazuo Yoshizaki; 和夫吉崎; Yasushi Yamazaki; 康司山▲崎▼
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1993-12-10

Abstract

(57)【要約】【目的】静電気破壊防止回路を有する半導体集積回路
装置において、静電気破壊防止回路の静電気破壊耐圧を
向上し、静電気破壊防止回路の占有面積を縮小する。【構成】静電気破壊防止回路Ｃｐを備えた半導体集積
回路装置において、前記静電気破壊防止回路Ｃｐの保護
抵抗素子Ｒが、第１保護抵抗素子Ｒ１及び第１保護抵抗
素子Ｒに比べて、溶融点が高く、電流密度が小さく、し
かも比抵抗値が小さい材料で形成された第２保護抵抗素
子Ｒ２で構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、静電気破壊防止回路を有する半導体集積回
路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】先に出願された特願平２−３０４５１号
乃至特願平２−３０４５４号の夫々に記載されるＳＲＡ
Ｍ(Ｓtatic Ｒandom Ａccess Ｍemory）は４〔Ｍbit〕
の大容量を備える。このＳＲＡＭの１〔bit〕の情報を
記憶するメモリセルは、相補型データ線とワード線との
交差部毎に配置され、フリップフロップ回路及び２個の
転送用ＭＯＳＦＥＴで構成される。フリップフロップ回
路は、情報蓄積部として構成され、２個の駆動用ＭＯＳ
ＦＥＴ及び２個の負荷素子で構成される。転送用ＭＯＳ
ＦＥＴ、駆動用ＭＯＳＦＥＴのいずれもｎチャネル導電
型で構成され、負荷素子は低消費電力化を主目的として
ｐチャネルＭＯＳＦＥＴで構成される。つまり、メモリ
セルは完全ＣＭＯＳ（フルＣＭＯＳ）で構成される。

【０００３】この種のＳＲＡＭは、人為的取り扱いや組
立プロセス中に人体、パッケージ、若しくはデバイスに
帯電された過大な静電気が外部端子（ボンディングパッ
ド）を通して入力初段回路にサージ電流として流れ込む
所謂静電気破壊を防止する目的で静電気破壊防止回路が
配置される。静電気破壊は、外部端子に入力初段回路の
ＭＯＳＦＥＴのゲート電極が電気的に接続される場合、
このＭＯＳＦＥＴのゲート絶縁膜が破壊される現象であ
る。

【０００４】前記静電気破壊防止回路は外部端子と入力
初段回路との間の結線経路に挿入される。この静電気破
壊防止回路は一般的にはサージ電流をなまらせる保護抵
抗素子及びサージ電流をクランプするクランプ用ＭＯＳ
ＦＥＴを主体に構成される。保護抵抗素子の一端側は外
部端子に電気的に接続され、他端側は入力初段回路例え
ばＭＯＳＦＥＴのゲート電極に電気的に接続される。ク
ランプ用ＭＯＳＦＥＴはドレイン領域が前記結線経路に
電気的に接続され、ゲート電極、ソース領域の夫々が固
定電位（接地電位）に電気的に接続される。本発明者が
開発中のＳＲＡＭは保護抵抗素子が多結晶珪素膜で形成
される所謂ポリシリコン抵抗で構成される。

【０００５】この種の静電気破壊防止回路はＳＲＡＭの
内部回路を形成する製造プロセスを利用し形成できる特
徴がある。具体的には、静電気破壊防止回路のクランプ
用ＭＯＳＦＥＴは例えばメモリセルの転送用ＭＯＳＦＥ
Ｔ又は駆動用ＭＯＳＦＥＴの製造プロセスと同一製造工
程で形成される。保護抵抗素子は例えばメモリセルの転
送用ＭＯＳＦＥＴ又は駆動用ＭＯＳＦＥＴの製造プロセ
スのうちゲート電極を形成する一部の製造工程で形成さ
れる。

【０００６】

【発明が解決しようとする課題】本発明者は、前述の大
容量を備えたＳＲＡＭの開発に先き立ち、静電気破壊試
験を行った結果、以下の問題点を見出した。

【０００７】（１）本発明者が開発中のＳＲＡＭにおい
て、静電気破壊防止回路の保護抵抗素子は約４０〜６０
〔Ω〕の抵抗値に設定される。ところが、静電気破壊が
生じるサージ電流がこの保護抵抗素子に流れた場合（保
護抵抗素子に高電圧が印加された場合）、サージ電流に
基づき熱が発生し、約１４００〔℃〕の高い融点をもち
ながら、多結晶珪素膜で形成された保護抵抗素子が溶断
される現象が発生した。このため、保護抵抗素子つまり
静電気破壊防止回路自体が破壊されるので、ＳＲＡＭの
静電気破壊耐圧が劣化する。

【０００８】（２）前記問題点（１）を解決するため
に、前記静電気破壊防止回路の保護抵抗素子の抵抗幅を
広げ、サージ電流の集中を低減し、保護抵抗素子の溶断
を防止することが考えられる。しかしながら、保護抵抗
素子の抵抗幅の増加は、保護抵抗素子の占有面積つまり
静電気破壊防止回路の占有面積を増大するので、ＳＲＡ
Ｍの集積度が低下する。

【０００９】（３）また、最近の静電気破壊試験（所謂
ミル規格に基づく静電気破壊試験）は、デバイスを帯電
し、このデバイスの帯電した電位を接地電位に放出した
際の破壊モードを検出する試験方法が採用されている。
この静電気破壊試験によれば、静電気破壊の防止は、保
護抵抗素子の抵抗値を高く設定する必要がなく、保護抵
抗素子の抵抗値を約１０〜２０〔Ω〕に設定すれば充分
な効果が得られることが解明されている。

【００１０】本発明の目的は、下記のとおりである。

【００１１】（１）静電気破壊防止回路を有する半導体
集積回路装置において、前記静電気破壊防止回路の静電
気破壊耐圧を向上する。

【００１２】（２）静電気破壊防止回路を有する半導体
集積回路装置において、前記静電気破壊防止回路の静電
気破壊耐圧を向上するとともに、静電気破壊防止回路の
占有面積を縮小し、半導体集積回路装置の集積度を向上
する。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１５】（１）外部端子と入力初段回路又は出力最
終段回路との間の結線経路に保護抵抗素子を有する静電
気破壊防止回路を備えた半導体集積回路装置において、
前記静電気破壊防止回路の保護抵抗素子が、一端側が外
部端子に電気的に接続されるとともに他端側が入力初段
回路又は出力最終段回路に電気的に接続される高融点金
属膜で構成される。

【００１６】（２）外部端子と入力初段回路又は出力最
終段回路との間の結線経路に保護抵抗素子を有する静電
気破壊防止回路を備えた半導体集積回路装置において、
前記静電気破壊防止回路の保護抵抗素子が、第１保護抵
抗素子、及びこの第１保護抵抗素子の一端側、他端側の
夫々に一端側、他端側の夫々が電気的に接続されるとと
もに、前記第１保護抵抗素子に比べて、溶融点が高く、
電流密度が小さく、しかも比抵抗値が小さい材料で形成
された第２保護抵抗素子を有し、前記保護抵抗素子の第
１保護抵抗素子の一端側が第２保護抵抗素子の一端側を
介在して外部端子に電気的に接続されるとともに、前記
保護抵抗素子の第１保護抵抗素子の他端側、第２保護抵
抗素子の他端側の夫々が入力初段回路又は出力最終段回
路に電気的に接続される。

【００１７】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。（１）前記静電気破壊防止回路の保護抵抗素子は珪素に
比べて電流密度が小さい材料で形成され、この保護抵抗
素子を流れるサージ電流に基づく熱の発生を低減できる
ので、この保護抵抗素子のサージ電流に基づく熱破壊を
防止し、静電気破壊防止回路の静電気破壊を防止でき
る。（２）また、前記静電気破壊防止回路の保護抵抗素子は
珪素に比べて溶融点が高い材料で形成され、この保護抵
抗素子を流れるサージ電流に基づく熱の耐熱性を向上で
きるので、この保護抵抗素子のサージ電流に基づく熱破
壊を防止し、静電気破壊防止回路の静電気破壊を防止で
きる。（３）また、前記静電気破壊防止回路の保護抵抗素子
は、比抵抗値が小さく抵抗長を短縮でき、しかも電流密
度が小さく抵抗幅を縮小できるので、保護抵抗素子の占
有面積つまり静電気破壊防止回路の占有面積を縮小で
き、半導体集積回路装置の集積度を向上できる。

【００１８】上述した手段（２）によれば、以下の作用
効果が得られる。（１）前記静電気破壊防止回路の保護抵抗素子は、前記
第１保護抵抗素子に比べて比抵抗値が小さい第２保護抵
抗素子が第１保護抵抗素子に電気的に並列接続で挿入さ
れ、前記外部端子にサージ電流が入力された場合、この
サージ電流が第２保護抵抗素子を迂回経路として流れる
ので、第１保護抵抗素子のサージ電流に基づく熱破壊
（主に、溶断）を防止し、静電気破壊防止回路の静電気
破壊を防止できる。（２）また、前記静電気破壊防止回路の保護抵抗素子の
第２保護抵抗素子は電流密度が小さい材料で形成され、
この第２保護抵抗素子を流れるサージ電流に基づく熱の
発生を低減できるので、この第２保護抵抗素子のサージ
電流に基づく熱破壊を防止し、静電気破壊防止回路の静
電気破壊を防止できる。（３）また、前記静電気破壊防止回路の保護抵抗素子の
第２保護抵抗素子は溶融点が高い材料で形成され、この
第２保護抵抗素子を流れるサージ電流に基づく熱の耐熱
性を向上できるので、この第２保護抵抗素子のサージ電
流に基づく熱破壊を防止し、静電気破壊防止回路の静電
気破壊を防止できる。（４）また、前記静電気破壊防止回路の保護抵抗素子の
第２保護抵抗素子は、比抵抗値が小さく抵抗長を短縮で
き、しかも電流密度が小さく抵抗幅を縮小できるので、
保護抵抗素子の占有面積つまり静電気破壊防止回路の占
有面積を縮小でき、半導体集積回路装置の集積度を向上
できる。

【００１９】以下、本発明の構成について、メモリセル
の情報蓄積部としてのフリップフロップ回路を完全ＣＭ
ＯＳで構成するＳＲＡＭの静電気破壊防止回路に本発明
を適用した、一実施例とともに説明する。

【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２１】

【実施例】（実施例１）本発明の実施例１であるＳＲＡＭのメ
モリセルの構成を図５（等価回路図）で示す。

【００２２】図５に示すように、ＳＲＡＭのメモリセル
は第１ワード線ＷＬ１及び第２ワード線ＷＬ２と第１デ
ータ線ＤＬ１及び第２データ線ＤＬ２との交差部に配置
される。メモリセルはフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴ（ＭetalＩnsulator Ｓemiconductor
Ｆield Ｅffect Ｔransistor）Ｑｔ１及びＱｔ２とで構
成される。フリップフロップ回路は情報蓄積部として構
成され、このメモリセルは１〔bit〕の情報を記憶す
る。２個の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々
はｎチャネル導電型で構成される。

【００２３】前記フリップフロップ回路は２個の駆動用
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル導電型で構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチ
ャネル導電型で構成される。つまり、本実施例のＳＲＡ
Ｍのメモリセルは完全ＣＭＯＳ（フルＣＭＯＳ）構造で
構成される。

【００２４】前記メモリセルの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々のソース領域は基準電圧Ｖss（例えば
０〔Ｖ〕）が供給される。この方式に限定されないが、
本実施例のＳＲＡＭは降圧電源回路を内蔵し、周辺回路
の一部（例えば入出力回路）に高い電源電圧Ｖccを供給
し、メモリセルアレイを主体に降圧された低い電源電圧
Ｖccを供給する。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の
夫々のソース領域はこの降圧された低い電源電圧Ｖcc
（例えば３〜４〔Ｖ〕）が供給される。

【００２５】本実施例のＳＲＡＭはデバイデッドワード
ライン方式が採用される。デバイデッドワードライン方
式は、Ｘデコーダ回路でメインワード線（ＭＷＬ）を介
してメモリブロック毎に配置された複数個のうちの１つ
のワードドライバ回路を選択し、この選択されたワード
ドライバ回路でメモリブロックに配置された複数個のう
ちの所定数のメモリセルアレイに延在する第１ワード線
ＷＬ１及び第２ワード線ＷＬ２を選択する。また、前記
ワードドライバ回路とメモリセルアレイに延在する第１
ワード線ＷＬ１、第２ワード線ＷＬ２の夫々はサブワー
ド線（ＳＷＬ）を介在して接続される。

【００２６】このＳＲＡＭの周辺の入力領域は、図４
（等価回路図）に示すように、外部端子（ボンディング
パッド）ＢＰと入力初段回路Ｃｉｎとの間の結線経路に
静電気破壊防止回路Ｃｐが構成される。

【００２７】入力初段回路Ｃｉｎは、この構造に限定は
されないが、ｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネ
ルＭＩＳＦＥＴＱｐで構成されるＣＭＯＳインバータ回
路で構成される。ｎチャネルＭＩＳＦＥＴＱｎのソース
領域は基準電圧Ｖssに接続され、ｐチャネルＭＩＳＦＥ
ＴＱｐのソース領域は高い電源電圧Ｖccに接続される。
ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
Ｑｐの夫々のゲート電極は外部端子ＢＰに接続される。

【００２８】静電気破壊防止回路Ｃｐは保護抵抗素子Ｒ
及びクランプ用ＭＩＳＦＥＴＱｋを主体に構成される。

【００２９】前記保護抵抗素子Ｒは、一端側が外部端子
ＢＰに接続され、他端側が入力初段回路Ｃｉｎに接続さ
れる（前記結線経路に直列に接続される）。保護抵抗素
子Ｒは外部端子ＢＰに入力されるサージ電流をなまらせ
る作用がある。

【００３０】前記クランプ用ＭＩＳＦＥＴＱｋは、前記
保護抵抗素子Ｒと入力初段回路Ｃｉｎとの間に配置さ
れ、前記結線経路にドレイン領域が接続され、ゲート電
極及びソース領域が基準電圧Ｖssに接続される。クラン
プ用ＭＩＳＦＥＴＱｋはサージ電流をクランプする作用
がある。

【００３１】次に、前記ＳＲＡＭのメモリセルの具体的
な構造について、図３(要部断面図)を使用し、簡単に説
明する。なお、このＳＲＡＭのメモリセルの構造及び製
造プロセスの詳細については、特願平２−３０４５１号
乃至特願平２−３０４５４号において記載されている。

【００３２】図３に示すように、ＳＲＡＭは単結晶珪素
からなるｐ- 型半導体基板１を主体に構成される。この
ｐ- 型半導体基板１の一部の領域の主面部にはｐ型ウエ
ル領域２が構成される。ｐ- 型半導体基板１の他の領域
の主面部にはｎ型ウエル領域（図示しない）が構成され
る。ｐ型ウエル領域２はｎチャネルＭＩＳＦＥＴＱｎの
形成領域つまりメモリセルアレイの形成領域及び周辺回
路の一部の領域において構成される。ｎ型ウエル領域は
ｐチャネルＭＩＳＦＥＴＱｐの形成領域つまり周辺回路
の他の領域において構成される。

【００３３】前記ＳＲＡＭのメモリセルはｐ型ウエル領
域２の活性領域の主面に構成される。メモリセルのう
ち、２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
は、素子分離絶縁膜４及びｐ型チャネルストッパ領域５
で周囲を規定された領域内において、ｐ型ウエル領域２
の主面に構成される。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２の夫々はｐ型ウエル領域２、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域を主体に構成され
る。

【００３４】ゲート電極７は、第１層目のゲート材形成
工程で形成され、例えばＣＶＤ法で堆積した単層構造の
多結晶珪素膜で形成される。この多結晶珪素膜には抵抗
値を低減するｎ型不純物例えばＰ（又はＡｓ）が導入さ
れる。多結晶珪素膜は、その膜厚を薄膜化し、上層の導
電層の下地となる層間絶縁膜の表面の平担化を主目的と
して、例えば８０〜１２０〔ｎｍ〕程度の膜厚で形成さ
れる。

【００３５】ソース領域、ドレイン領域の夫々は低い不
純物濃度のｎ型半導体領域１０及びその主面部に設けら
れた高い不純物濃度のｎ+ 型半導体領域１１で構成され
る。この不純物濃度が異なる２種類のｎ型半導体領域１
０、ｎ+ 型半導体領域１１の夫々は、前記ゲート電極７
及びその側壁に形成されたサイドウォールスペーサ９に
対して自己整合で形成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々のソース領域及びドレイン領
域は所謂２重ドレイン（ＤＤＤ：Ｄouble Ｄiffused Ｄ
rain）構造で構成される。前記ゲート電極７のゲート長
方向の側壁にはサイドウォールスペーサ９が構成され、
ゲート電極７の上部には絶縁膜８が構成される。

【００３６】メモリセルのうち、２個の転送用ＭＩＳＦ
ＥＴＱｔ１、Ｑｔ２の夫々は、素子分離絶縁膜４及びｐ
型チャネルストッパ領域５で周囲を規定された領域内に
おいて、ｐ型ウエル領域２の主面に構成される。転送用
ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々はｐ型ウエル領域
２、ゲート絶縁膜１２、ゲート電極１３、ソース領域及
びドレイン領域を主体に構成される。

【００３７】ゲート電極１３は、第２層目のゲート材形
成工程で形成され、例えば多結晶珪素膜１３Ａ、１３Ｂ
及び高融点金属珪化膜１３Ｃの夫々を順次積層した積層
構造（ポリサイド構造）で構成される。多結晶珪素膜１
３Ａ、１３Ｂの夫々は、ＣＶＤ法で堆積され、抵抗値を
低減するｎ型不純物例えばＰ（又はＡｓ）が導入され
る。下層の多結晶珪素膜１３Ａは、ゲート絶縁膜１２へ
のＰ漏れを抑え、ゲート絶縁膜１２の絶縁耐圧の劣化の
防止を目的として、低い不純物濃度に設定される。これ
に対して、上層の多結晶珪素膜１３Ｂは、ｎ+ 型半導体
領域１１への接続の際の抵抗値を低減する目的で、高い
不純物濃度に設定される。いずれの多結晶珪素膜１３
Ａ、１３Ｂの夫々も、上層の層間絶縁膜の表面の平担化
を主目的として、薄い膜厚例えば３０〜５０〔ｎｍ〕程
度の膜厚で形成される。高融点金属珪化膜１３Ｃは、例
えばスパッタ法若しくはＣＶＤ法で堆積したＷＳi₂膜で
形成される。上層の高融点金属珪化膜１３Ｃは、下層の
多結晶珪素膜１３Ａ、１３Ｂの夫々に比べて比抵抗値が
小さいので、信号伝達速度の高速化を図れ、例えば７０
〜９０〔ｎｍ〕程度の膜厚で形成される。なお、ゲート
電極１３の高融点金属珪化膜１３ＣとしてはＭoＳi
₂膜、ＴiＳi₂膜、ＴaＳi₂膜のいずれに変えてもよい。

【００３８】ソース領域、ドレイン領域の夫々は高い不
純物濃度のｎ+ 型半導体領域１８及びそれとチャネル形
成領域との間に設けられた低い不純物濃度のｎ型半導体
領域１７で構成される。つまり、転送用ＭＩＳＦＥＴＱ
ｔ１、Ｑｔ２の夫々はＬＤＤ（Ｌightly Ｄoped Ｄrai
n）構造で構成される。ｎ型半導体領域１７はゲート電
極１３に対して自己整合で形成され、ｎ+ 型半導体領域
１８はサイドウォールスペーサ１６に対して自己整合で
形成される。

【００３９】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々のゲート電極１３は、そのゲート幅方向において、
ワード線（ＷＬ）１３に接続される。ワード線１３は、
ゲート電極１３と一体に構成され、同一導電層で構成さ
れる。また、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
のソース領域（ｎ+ 型半導体領域１１）には基準電圧線
（Ｖss）１３が接続される。この基準電圧線１３は、多
結晶珪素膜１３Ａに形成された接続孔１４及びゲート絶
縁膜１２と同一層の絶縁膜１２に形成された接続孔１４
の夫々を通し、かつ多結晶珪素膜１３Ｂを介在し、高融
点金属珪化膜１３Ｃがソース領域に接続される。

【００４０】前記メモリセルの２個の負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々のうち、負荷用ＭＩＳＦＥＴＱ
ｐ１は駆動用ＭＩＳＦＥＴＱｄ２の領域上に構成され、
負荷用ＭＩＳＦＥＴＱｐ２は駆動用ＭＩＳＦＥＴＱｄ１
上に構成される。この負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ
２の夫々は、ｎ型チャネル形成領域２６Ｎ、ゲート絶縁
膜２４、ゲート電極２３、ソース領域２６Ｐ及びドレイ
ン領域２６Ｐを主体に構成される。

【００４１】前記ゲート電極２３は、第３層目のゲート
材形成工程で形成され、例えばＣＶＤ法で堆積された多
結晶珪素膜で形成される。この多結晶珪素膜は、抵抗値
を低減するｎ型不純物例えばＰ（又はＡｓ）が導入さ
れ、上層の層間絶縁膜の表面の平担化を主目的として、
例えば６０〜８０〔ｎｍ〕程度の薄い膜厚で形成され
る。ゲート電極２３の一部は中間導電層２３として構成
され、この中間導電層２３は、その下層の絶縁膜２１に
形成された接続孔２２を通して、転送用ＭＩＳＦＥＴＱ
ｔの一方のｎ+ 型半導体領域１８、駆動用ＭＩＳＦＥＴ
Ｑｄのドレイン領域に相当するｎ+ 型半導体領域１１及
びゲート電極７に接続される。

【００４２】ｎ型チャネル形成領域２６Ｎは、第４層目
のゲート材形成工程で形成され、例えばＣＶＤ法で堆積
された多結晶珪素膜で構成される。この多結晶珪素膜に
は負荷用ＭＩＳＦＥＴＱｐのしきい値電圧をエンハンス
メント型に設定するｎ型不純物（例えばＰ）が導入され
る。ソース領域２６Ｐ、ドレイン領域２６Ｐの夫々は前
記ｎ型チャネル形成領域２６Ｎの一端側、他端側の夫々
に一体に構成されかつ同一導電層で構成される。つま
り、ソース領域２６Ｐ、ドレイン領域２６Ｐの夫々は第
４層目のゲート材形成工程で形成された多結晶珪素膜で
形成され、この多結晶珪素膜にはｐ型不純物（例えばＢ
Ｆ₂ ）が導入される。ソース領域２６Ｐは電源電圧線
（Ｖcc）２６Ｐに一体に接続されかつ同一導電層で構成
される。電源電圧線２６Ｐは第４層目のゲート材形成工
程で形成された多結晶珪素膜で形成され、この多結晶珪
素膜にはソース領域２６Ｐ、ドレイン領域２６Ｐの夫々
と同様にｐ型不純物が導入される。この負荷用ＭＩＳＦ
ＥＴＱｐのｎ型チャネル形成領域２６Ｎ、ソース領域２
６Ｐ及びドレイン領域２６Ｐを構成する多結晶珪素膜
は、リーク電流量の低減を主目的として、薄い膜厚具体
的には３０〜５０〔ｎｍ〕程度の膜厚で形成される。

【００４３】メモリセルの転送用ＭＩＳＦＥＴＱｔの一
方のｎ+ 型半導体領域１８は、中間導電層２３、２９の
夫々を順次介在し、データ線（ＤＬ）３３に接続され
る。

【００４４】前記中間導電層２９は層間絶縁膜２７上に
構成され、中間導電層２９の一端側は層間絶縁膜２７に
形成された接続孔２８を通して前記中間導電層２３に接
続される。この中間導電層２３は転送用ＭＩＳＦＥＴＱ
ｔのｎ+ 型半導体領域１８に直接々続される。中間導電
層２９の他端側は、ワード線１３の延在方向に引き出さ
れ、層間絶縁膜３０に形成された接続孔３１を通してデ
ータ線３３に接続される。

【００４５】前記中間導電層２９は、製造プロセスにお
ける第１層目の金属配線材形成工程で形成され、例えば
高融点金属膜で形成される。この高融点金属膜は、例え
ばスパッタ法若しくはＣＶＤ法で堆積したＷ膜で形成さ
れ、２５０〜３５０〔ｎｍ〕程度の膜厚で形成される。

【００４６】この中間導電層２９の下地となる層間絶縁
膜２７は例えば酸化珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの
夫々を順次積層した複合膜で構成される。下層の酸化珪
素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに添加されたＰ若
しくはＢの漏れの防止を主目的として形成される。上層
のＢＰＳＧ膜２７Ｂは、リフローが施され、表面の平担
化を主目的として形成される。

【００４７】層間絶縁膜３０は、図１に示すように、堆
積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、
堆積型の酸化珪素膜３０Ｃの夫々を順次積層した３層の
積層構造で構成される。下層の酸化珪素膜３０Ａ、上層
の酸化珪素膜３０Ｃの夫々は、例えば、テトラエソキシ
シラン（ＴＥＯＳ:Ｔetra Ｅthoxy Ｓilane)ガスをソー
スガスとするプラズマＣＶＤ法で堆積される。中間層の
酸化珪素膜３０Ｂは、スピンオングラス（Ｓpin Ｏn Ｇ
lass）法で塗布され、ベーク処理が施された後、全面エ
ッチング（エッチバック）される。

【００４８】前記データ線(ＤＬ)３３は層間絶縁膜３０
上に構成される。データ線３３は、第２層目の金属配線
材形成工程で形成され、例えばバリア性金属膜３３Ａ、
アルミニウム合金膜３３Ｂ、反射防止膜３３Ｃの夫々を
順次積層した３層の積層構造で構成される。前記バリア
性金属膜３３ＡはＳｉ、Ａｌの夫々の相互拡散の防止を
主目的として形成される。バリア性金属膜３３Ａは、例
えばスパッタ法で堆積したＴｉＷ膜で形成され、３０〜
５０〔ｎｍ〕程度の膜厚で形成される。アルミニウム合
金膜３３Ｂは、例えばＣｕ、Ｓｉの少なくともいずれか
が添加されたアルミニウムで形成され、７００〜９００
〔ｎｍ〕程度の膜厚で形成される。なお、データ線３３
は単層のアルミニウム合金膜若しくはアルミニウム膜で
構成してもよい。反射防止膜３３Ｃは、データ線３３の
パターンニングの際にアルミニウム合金膜３３Ｂの表面
の反射率を低下し、回析現象を防止する目的で構成され
る。反射防止膜３３Ｃは、例えばスパッタ法で堆積した
ＴｉＷ膜で形成され、１５０〜２５０〔ｎｍ〕程度の膜
厚で形成される。

【００４９】前記メモリセル上にはメインワード線（Ｍ
ＷＬ）２９及びサブワード線（ＳＷＬ１）２９が配置さ
れる。メインワード線２９、サブワード線２９の夫々
は、同一導電層で構成され、前述の中間導電層２９と同
一導電層で構成される（第１層目の金属配線材形成工程
で形成される）。

【００５０】前記メモリセルのデータ線３３上を含む基
板全面（外部端子の領域は除く）には最終保護膜３４が
構成される。この最終保護膜３４は、その構造を詳細に
示していないが、堆積型酸化珪素膜、塗布型酸化珪素
膜、堆積型酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順
次積層した５層の積層構造で構成される。

【００５１】次に、静電気破壊防止回路Ｃｐの構成につ
いて、図１（要部平面図）及び図２（要部断面図）を使
用し、簡単に説明する。

【００５２】図１及び図２に示すように、静電気破壊防
止回路Ｃｐの保護抵抗素子Ｒは第１保護抵抗素子Ｒ１及
び第２保護抵抗素子Ｒ２で構成される。

【００５３】前記第１保護抵抗素子Ｒ１は、素子分離絶
縁膜４の上部において配置され、平面形状が長方形状で
構成される。この第１保護抵抗素子Ｒ１は、前述のメモ
リセルの転送用ＭＩＳＦＥＴＱｄのゲート電極１３と同
一導電層つまり第２層目のゲート材形成工程で形成され
る導電層１３で形成される。第１保護抵抗素子Ｒ１は、
例えば、抵抗幅が３０〔μｍ〕、抵抗長（一端側の接続
孔２２及び２８の領域から他端側の接続孔２２及び２８
までの間の実効的な抵抗長）が１６０〜２００〔μｍ〕
の夫々で構成される。このサイズに設定される第１保護
抵抗素子Ｒ１は約１００〔Ω〕の抵抗値が得られる。第
１保護抵抗素子Ｒ１は静電気破壊防止回路Ｃｐの保護抵
抗素子Ｒの抵抗値を確保することを主体として構成され
る。

【００５４】なお、本発明は、第１保護抵抗素子Ｒ１と
して第２層目のゲート材形成工程で形成される導電層１
３が使用されるが、同等の材料（膜厚、添加される不純
物種若しくは不純物濃度が異なるが）である第１層目、
第３層目、第４層目のいずれかのゲート材形成工程で形
成される導電層７、２３又は２６で形成してもよい。

【００５５】前記第２保護抵抗素子Ｒ２は、前記第１保
護抵抗素子Ｒ２の上部に（その占有面積内において）層
間絶縁膜２７等を介在して配置され、平面形状が接続領
域を除き細長い長方形状を蛇行させた形状で構成され
る。この第２保護抵抗素子Ｒ２は、前述のメモリセルの
上部を延在するメインワード線（ＭＷＬ）２９、サブワ
ード線（ＳＷＬ）２９の夫々と同一導電層つまり第１層
目の金属配線形成工程で形成される導電層２９で形成さ
れる。この第２保護抵抗素子Ｒ２は導電層２９つまり本
実施例ではＷ膜である高融点金属膜で形成され、このＷ
膜は多結晶珪素膜に比べて溶融点（約３３８７〔℃〕）
が高く、電流密度が小さくかつ比抵抗値が少なくとも１
桁若しくはそれ以上に小さい。

【００５６】第２保護抵抗素子Ｒ２は、例えば、抵抗幅
が５〜７〔μｍ〕、抵抗長（一端側の接続孔３１の領域
から他端側の接続孔３１までの間の実効的な抵抗長）が
２５０〜３５０〔μｍ〕の夫々で構成される。このサイ
ズに設定される第１保護抵抗素子Ｒ１は約２０〔Ω〕の
抵抗値が得られる。第２保護抵抗素子Ｒ２は、静電気破
壊を生じるサージ電流の通過経路を主目的として構成さ
れ、第１保護抵抗素子Ｒ１にサージ電流が直接流れるこ
とを防止する。第２保護抵抗素子Ｒ２は、前述のように
電流密度が小さい性質を有するので、サージ電流が流れ
た場合でも熱の発生が小さく、しかも溶融点が高い性質
を有するので、サージ電流が流れ熱が発生した場合でも
溶断することがない。この結果、第２保護抵抗素子Ｒ２
は、図１に示すように細長い形状に設定し、狭い範囲特
に第１保護抵抗素子Ｒ１の占有面積内においての引き回
しが行え、この第２保護抵抗素子Ｒ２の占有面積を極力
減少できる。

【００５７】この第１保護抵抗素子Ｒ１及び第２保護抵
抗素子Ｒ２で構成される保護抵抗素子Ｒは合成抵抗値と
して約１６〜１８〔Ω〕に設定される。保護抵抗素子Ｒ
のうち、上層の第２保護抵抗素子Ｒ２の一端側は層間絶
縁膜３０に形成された接続孔３１を通して外部端子（Ｂ
Ｐ）３３に直接々続され、他端側は同様に接続孔３１を
通して配線（静電気破壊防止回路Ｃｐのクランプ用ＭＩ
ＳＦＥＴＱｋ、入力初段回路Ｃｉｎの夫々に接続される
配線）３３に接続される。下層の第１保護抵抗素子Ｒ１
の一端側は、層間絶縁膜２７等に形成された接続孔２８
を通し、中間導電層２３を介在し、第２保護抵抗素子Ｒ
２の一端側に接続される。第１保護抵抗素子の他端側は
同様に第２保護抵抗素子Ｒ２の他端側に接続される。つ
まり、保護抵抗素子Ｒ１の一端側は、直接的に外部端子
３３に接続されずに、第２保護抵抗素子Ｒ２の一端側を
介在して間接的に外部端子３３に接続される。

【００５８】また、第１保護抵抗素子Ｒ１の一端側、他
端側の夫々と第２保護抵抗素子Ｒ２の一端側、他端側の
夫々との接続領域（接続孔２２及び２８の領域）は、第
２保護抵抗素子Ｒ２の一端側、他端側の夫々と外部端子
３３、配線３３の夫々との接続領域（接続孔３１の領
域）に対して実効的に抵抗素子として作用する内側から
見て外側に配置される。この接続領域の配置は第１保護
抵抗素子Ｒ１の実効的な抵抗長を稼ぐ目的で行われる。

【００５９】さらに、保護抵抗素子Ｒの一端側の上部に
は放熱体３３Ｓが配置される。この放熱体３３Ｓは、外
部端子３３が第２保護抵抗素子Ｒ２の一端側との接続領
域からそのまま引き伸ばされ（同一導電層で形成され）
構成される。この放熱体３３Ｓは、保護抵抗素子Ｒにサ
ージ電流が流れた際に発生する熱を外部に放出すること
を主目的として構成される。

【００６０】なお、本発明は、前述の保護抵抗素子Ｒの
第２保護抵抗素子Ｒ２として、他の高融点金属膜例えば
特に溶融点が高いＭｏ（２１８０〔℃〕）膜で構成して
もよい。

【００６１】前記静電気破壊防止回路Ｃｐのクランプ用
ＭＩＳＦＥＴＱｋは前述のメモリセルの転送用ＭＩＳＦ
ＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄのいずれかと同一又
は類似の構造で構成される。また、入力初段回路Ｃｉｎ
についても同様である。

【００６２】このように、本実施例のＳＲＡＭによれ
ば、以下の作用効果が得られる。

【００６３】（１）外部端子（ＢＰ）３３と入力初段回
路Ｃｉｎとの間の結線経路に保護抵抗素子Ｒを有する静
電気破壊防止回路Ｃｐを備えたＳＲＡＭにおいて、前記
静電気破壊防止回路Ｃｐの保護抵抗素子Ｒが一端側が外
部端子３３に電気的に接続されるとともに他端側が入力
初段回路Ｃｉｎに電気的に接続される高融点金属膜で構
成される（第２保護抵抗素子Ｒ２がＷ膜で構成され
る）。

【００６４】この構成により、以下の作用効果が得られ
る。前記静電気破壊防止回路Ｃｐの保護抵抗素子Ｒ（Ｒ
２）は多結晶珪素に比べて電流密度が小さい材料で形成
され、この保護抵抗素子Ｒを流れるサージ電流に基づく
熱の発生を低減できるので、この保護抵抗素子Ｒのサー
ジ電流に基づく熱破壊を防止し、静電気破壊防止回路Ｃ
ｐの静電気破壊を防止できる。また、前記静電気破壊防
止回路Ｃｐの保護抵抗素子Ｒ（Ｒ２）は多結晶珪素に比
べて溶融点が高い材料で形成され、この保護抵抗素子Ｒ
を流れるサージ電流に基づく熱の耐熱性を向上できるの
で、この保護抵抗素子Ｒのサージ電流に基づく熱破壊を
防止し、静電気破壊防止回路Ｃｐの静電気破壊を防止で
きる。また、前記静電気破壊防止回路Ｃｐの保護抵抗素
子Ｒ（Ｒ２）は、比抵抗値が小さく抵抗長を短縮でき、
しかも電流密度が小さく抵抗幅を縮小できるので、保護
抵抗素子Ｒの占有面積つまり静電気破壊防止回路Ｃｐの
占有面積を縮小でき、ＳＲＡＭの集積度を向上できる。

【００６５】（２）外部端子（ＢＰ）３３と入力初段回
路Ｃｉｎとの間の結線経路に保護抵抗素子Ｒを有する静
電気破壊防止回路Ｃｐを備えたＳＲＡＭにおいて、前記
静電気破壊防止回路Ｃｐの保護抵抗素子Ｒが、第１保護
抵抗素子Ｒ１、及びこの第１保護抵抗素子Ｒ１の一端
側、他端側の夫々に一端側、他端側の夫々が電気的に接
続されるとともに、前記第１保護抵抗素子Ｒに比べて、
溶融点が高く、電流密度が小さく、しかも比抵抗値が小
さい材料で形成された第２保護抵抗素子Ｒ２を有し、前
記保護抵抗素子Ｒの第１保護抵抗素子Ｒ１の一端側が第
２保護抵抗素子Ｒ２の一端側を介在して外部端子３３に
電気的に接続されるとともに、前記保護抵抗素子Ｒの第
１保護抵抗素子Ｒ１の他端側、第２保護抵抗素子Ｒ２の
他端側の夫々が入力初段回路Ｃｉｎに電気的に接続され
る。

【００６６】この構成により、以下の作用効果が得られ
る。前記静電気破壊防止回路Ｃｐの保護抵抗素子Ｒは、
前記第１保護抵抗素子Ｒ１に比べて比抵抗値が小さい第
２保護抵抗素子Ｒ２が第１保護抵抗素子Ｒ１に電気的に
並列接続で挿入され、前記外部端子３３にサージ電流が
入力された場合、このサージ電流が第２保護抵抗素子Ｒ
２を迂回経路として流れるので、第１保護抵抗素子Ｒ１
のサージ電流に基づく熱破壊を防止し、静電気破壊防止
回路Ｃｐの静電気破壊を防止できる。また、前記静電気
破壊防止回路Ｃｐの保護抵抗素子Ｒの第２保護抵抗素子
Ｒ２は電流密度が小さい材料で形成され、この第２保護
抵抗素子Ｒ２を流れるサージ電流に基づく熱の発生を低
減できるので、この第２保護抵抗素子Ｒ２のサージ電流
に基づく熱破壊を防止し、静電気破壊防止回路Ｃｐの静
電気破壊を防止できる。また、前記静電気破壊防止回路
Ｃｐの保護抵抗素子Ｒの第２保護抵抗素子Ｒ２は溶融点
が高い材料で形成され、この第２保護抵抗素子Ｒ２を流
れるサージ電流に基づく熱の耐熱性を向上できるので、
この第２保護抵抗素子Ｒ２のサージ電流に基づく熱破壊
を防止し、静電気破壊防止回路Ｃｐの静電気破壊を防止
できる。また、前記静電気破壊防止回路Ｃｐの保護抵抗
素子Ｒの第２保護抵抗素子Ｒ２は、比抵抗値が小さく抵
抗長を短縮でき、しかも電流密度が小さく抵抗幅を縮小
できるので、保護抵抗素子Ｒの占有面積つまり静電気破
壊防止回路Ｃｐの占有面積を縮小でき、ＳＲＡＭの集積
度を向上できる。

【００６７】（実施例２）本実施例２は、前記ＳＲ
ＡＭの静電気破壊防止回路の保護抵抗素子の他の構成に
ついて説明する、本発明の第２実施例である。

【００６８】本発明の実施例２であるＳＲＡＭの静電気
破壊防止回路の保護抵抗素子の構成について、図６及び
図７（概略平面図）、図８及び図９（概略断面図）の夫
々で示す。

【００６９】図６に示す静電気破壊防止回路Ｃｐの保護
抵抗素子Ｒは導電層２９つまりＷ膜のみ（前述の実施例
１において、第２保護抵抗素子Ｒ２に相当する）で構成
される。

【００７０】図７に示す静電気破壊防止回路Ｃｐの保護
抵抗素子Ｒは、導電層２９つまり各々Ｗ膜で形成される
２本の保護抵抗素子Ｒ１、Ｒ２の夫々が電気的に並列接
続をなして構成される。この保護抵抗素子Ｒはサージ電
流を２本の保護抵抗素子Ｒ１、Ｒ２の夫々に分散でき
る。

【００７１】図８に示す静電気破壊防止回路Ｃｐの保護
抵抗素子Ｒは、下層に導電層２９つまりＷ膜で形成した
第１保護抵抗素子Ｒ２を配置し、上層に導電層３３つま
りアルミニウム合金膜を主体に形成した第２保護抵抗素
子Ｒ３を配置し、これらが電気的に並列接続をなして構
成される。

【００７２】図９に示す静電気破壊防止回路Ｃｐの保護
抵抗素子Ｒは、下層に導電層１３つまり多結晶珪素膜を
主体に形成した第１保護抵抗素子Ｒ１を配置し、中層に
導電層２９つまりＷ膜で形成した第２保護抵抗素子Ｒ２
を配置し、上層に導電層３３つまりアルミニウム合金膜
を主体に形成した第３保護抵抗素子Ｒ３を配置し、これ
らが電気的に並列接続をなして構成される。

【００７３】このように構成される静電気破壊防止回路
Ｃｐを有するＳＲＡＭは前述の実施例１と同様の作用効
果が得られる。

【００７４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００７５】例えば、本発明は、ＳＲＡＭの出力最終段
回路例えばＣＭＯＳインバータ回路（ＭＩＳＦＥＴのド
レイン領域）と外部端子との結線経路に保護抵抗素子を
挿入する静電気破壊防止回路に適用できる。

【００７６】また、本発明は、ＳＲＡＭに限らず、記憶
回路若しくは論理回路を備えた半導体集積回路装置に搭
載された静電気破壊防止回路に広く適用できる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７８】（１）静電気破壊防止回路を有する半導体
集積回路装置において、前記静電気破壊防止回路の静電
気破壊耐圧を向上できる。

【００７９】（２）静電気破壊防止回路を有する半導体
集積回路装置において、前記静電気破壊防止回路の静電
気破壊耐圧を向上できるとともに、静電気破壊防止回路
の占有面積を縮小し、半導体集積回路装置の集積度を向
上できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるＳＲＡＭの静電気破
壊防止回路の平面図。

【図２】前記静電気破壊防止回路の断面図。

【図３】前記ＳＲＡＭのメモリセルの断面図。

【図４】前記メモリセルの等価回路図。

【図５】前記静電気破壊防止回路の等価回路図。

【図６】本発明の実施例２である静電気破壊防止回路
の概略平面図。

【図７】他の実施例の静電気破壊防止回路の概略平面
図。

【図８】他の実施例の静電気破壊防止回路の概略断面
図。

【図９】他の実施例の静電気破壊防止回路の概略断面
図。

【符号の説明】

１３，１３Ａ，１３Ｂ，１３Ｃ，２９，３３，３３Ａ，
３３Ｂ，３３Ｃ…導電層、２２，２８，３１…接続孔、
Ｒ１，Ｒ２，Ｒ３…保護抵抗素子、Ｑ…ＭＩＳＦＥＴ、
Ｃｐ…静電気破壊防止回路、Ｃｉｎ…入力段回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村英明東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者本城繁東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者吉崎和夫東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者山▲崎▼ 康司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】外部端子と入力初段回路又は出力最終段
回路との間の結線経路に保護抵抗素子を有する静電気破
壊防止回路を備えた半導体集積回路装置において、前記
静電気破壊防止回路の保護抵抗素子が、一端側が外部端
子に電気的に接続されるとともに他端側が入力初段回路
又は出力最終段回路に電気的に接続される高融点金属膜
で構成されることを特徴とする半導体集積回路装置。
【請求項２】外部端子と入力初段回路又は出力最終段
回路との間の結線経路に保護抵抗素子を有する静電気破
壊防止回路を備えた半導体集積回路装置において、前記
静電気破壊防止回路の保護抵抗素子が、第１保護抵抗素
子、及びこの第１保護抵抗素子の一端側、他端側の夫々
に一端側、他端側の夫々が電気的に接続されるととも
に、前記第１保護抵抗素子に比べて、溶融点が高く、電
流密度が小さく、しかも比抵抗値が小さい材料で形成さ
れた第２保護抵抗素子を有し、前記保護抵抗素子の第１
保護抵抗素子の一端側が第２保護抵抗素子の一端側を介
在して外部端子に電気的に接続されるとともに、前記保
護抵抗素子の第１保護抵抗素子の他端側、第２保護抵抗
素子の他端側の夫々が入力初段回路又は出力最終段回路
に電気的に接続されることを特徴とする半導体集積回路
装置。
【請求項３】前記請求項１に記載される静電気破壊防
止回路の保護抵抗素子の第１保護抵抗素子は珪素膜、こ
の珪素膜上に高融点金属珪化膜を積層した積層膜のいず
れかで構成され、前記第２保護素子は高融点金属膜で構
成される。