JP2002110919A - 静電破壊保護回路 - Google Patents
静電破壊保護回路Info
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Abstract
(57)【要約】
【課題】 異種電源間の静電破壊保護用の保護回路の数
を異種電源の数が増えても抑えること。 【解決手段】 入出力回路と信号入出力端子との間に挿
入されて前記信号入出力端子から侵入する静電電圧より
前記入出力回路を保護する第１の保護回路を複数の内部
回路対応で設け、前記複数の第１の保護回路全てに対し
て独立した共通対電源端子から電源を供給するように
し、前記複数の内部回路にそれぞれ電源を供給する複数
の対電源の各ＶＤＤ側端子に一方の電源端子を接続し、
他方の電源端子を前記共通対電源端子のＧＮＤ側端子に
接続するか、又は前記複数の対電源の各ＧＮＤ側端子に
一方の電源端子を接続し、他方の電源端子を前記共通対
電源端子のＶＤＤ側端子に接続して前記内部回路を静電
電圧より保護する第２の保護回路を前記複数の対電源対
応で設けることにより前記第２の保護回路の数を異種電
位電源の数が増えても増加しないようにする。
を異種電源の数が増えても抑えること。 【解決手段】 入出力回路と信号入出力端子との間に挿
入されて前記信号入出力端子から侵入する静電電圧より
前記入出力回路を保護する第１の保護回路を複数の内部
回路対応で設け、前記複数の第１の保護回路全てに対し
て独立した共通対電源端子から電源を供給するように
し、前記複数の内部回路にそれぞれ電源を供給する複数
の対電源の各ＶＤＤ側端子に一方の電源端子を接続し、
他方の電源端子を前記共通対電源端子のＧＮＤ側端子に
接続するか、又は前記複数の対電源の各ＧＮＤ側端子に
一方の電源端子を接続し、他方の電源端子を前記共通対
電源端子のＶＤＤ側端子に接続して前記内部回路を静電
電圧より保護する第２の保護回路を前記複数の対電源対
応で設けることにより前記第２の保護回路の数を異種電
位電源の数が増えても増加しないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に入出力回路及び内部回路を外部からの静電電
圧により破壊されないように保護する静電破壊保護回路
に関する。
係り、特に入出力回路及び内部回路を外部からの静電電
圧により破壊されないように保護する静電破壊保護回路
に関する。
【０００２】
【従来の技術】近年、半導体装置は多ピン化／多電源化
に伴い、チップ内部に図７に示すような第一回路群１０
を複数取り込む構成となっている。この第一回路群１０
は、外部の信号入出力端子（Ｉ／Ｏ ＰＡＤ）と、信号
を入出力する入出力回路１と、入出力回路１を外部から
の静電破壊から保護する保護回路Ａから成り、その対電
源（例えばＶＤＤ／ＧＮＤ）は入出力回路１も保護回路
Ａも同一電源となっている回路である。
に伴い、チップ内部に図７に示すような第一回路群１０
を複数取り込む構成となっている。この第一回路群１０
は、外部の信号入出力端子（Ｉ／Ｏ ＰＡＤ）と、信号
を入出力する入出力回路１と、入出力回路１を外部から
の静電破壊から保護する保護回路Ａから成り、その対電
源（例えばＶＤＤ／ＧＮＤ）は入出力回路１も保護回路
Ａも同一電源となっている回路である。
【０００３】図８は第二回路群を示した例である。第二
回路群２０は、内部回路３に対して静電破壊保護の耐圧
向上を目的に図７に示した第一回路群１０を具備し、そ
の対電源ＶＤＤ用のパッド（ＰＡＤ）２１とＧＮＤ用の
パッド（ＰＡＤ）２２間に保護回路Ｂを挿入している。
回路群２０は、内部回路３に対して静電破壊保護の耐圧
向上を目的に図７に示した第一回路群１０を具備し、そ
の対電源ＶＤＤ用のパッド（ＰＡＤ）２１とＧＮＤ用の
パッド（ＰＡＤ）２２間に保護回路Ｂを挿入している。
【０００４】図９は図８に示した第二回路群を用いて４
対の異なる電源系（ＶＤＤ１／ＧＮＤ１〜ＶＤＤ４／Ｇ
ＮＤ４）により動作する内部回路３−１〜３−４を有す
る回路に静電破壊保護対策を施した回路を例示した図で
ある。内部回路３−１〜３−４の静電破壊保護対策とし
て、第１回路群１０−１〜１０−４を備えた第二回路群
２０−１〜２０−４が各対電源ＶＤＤ１／ＧＮＤ１〜Ｖ
ＤＤ４／ＧＮＤ４に接続されている。更に、異なる電源
系間の静電電圧から各内部回路３−１〜３−４を保護す
るために、例えばＶＤＤ１は保護回路Ｃを介してＧＮＤ
４に接続されるが如く、異なる電源系間を１２個の保護
回路Ｃにより接続している。
対の異なる電源系（ＶＤＤ１／ＧＮＤ１〜ＶＤＤ４／Ｇ
ＮＤ４）により動作する内部回路３−１〜３−４を有す
る回路に静電破壊保護対策を施した回路を例示した図で
ある。内部回路３−１〜３−４の静電破壊保護対策とし
て、第１回路群１０−１〜１０−４を備えた第二回路群
２０−１〜２０−４が各対電源ＶＤＤ１／ＧＮＤ１〜Ｖ
ＤＤ４／ＧＮＤ４に接続されている。更に、異なる電源
系間の静電電圧から各内部回路３−１〜３−４を保護す
るために、例えばＶＤＤ１は保護回路Ｃを介してＧＮＤ
４に接続されるが如く、異なる電源系間を１２個の保護
回路Ｃにより接続している。
【０００５】図１０は前記図９の回路例を半導体装置全
体のレベルで表わした例である。この回路例から明らか
な如く、自己電源系だけではなく、異種電源系間の静電
破壊保護耐圧を向上させるため、各電源間全てに保護回
路Ｃを挿入していることが分かる。これにより、保護回
路Ｃの挿入領域は例えば内部回路３−２の領域に入り込
んでおり、このため、内部回路３−２は凹多角形状とな
っている。しかし、このような従来の静電破壊保護回路
の構成では以下のような問題が発生する。
体のレベルで表わした例である。この回路例から明らか
な如く、自己電源系だけではなく、異種電源系間の静電
破壊保護耐圧を向上させるため、各電源間全てに保護回
路Ｃを挿入していることが分かる。これにより、保護回
路Ｃの挿入領域は例えば内部回路３−２の領域に入り込
んでおり、このため、内部回路３−２は凹多角形状とな
っている。しかし、このような従来の静電破壊保護回路
の構成では以下のような問題が発生する。
【０００６】
【発明が解決しようとする課題】上記した複数の異なる
電源系により動作する複数の内部回路を静電破壊から保
護するための従来の静電破壊保護回路では図１０の
（１）〜（６）対応で、以下に述べるような問題があっ
た。（１）異種電源系の全ての組み合わせで保護回路Ｃ
を入れなければ、静電破壊保護耐圧向上の効果は期待で
きないため、保護回路Ｃの数が独立電源系の数の増加に
伴って急激に多くなってしまう。（２）保護回路Ｃの挿
入領域は内部回路の領域に多いため、電源ラインの引き
回しが複雑となる。（３）保護回路Ｃの挿入領域は内部
回路の領域に多いため、内部回路が電源ノイズ等の影響
を受け易くなる。（４）保護回路Ｃの挿入領域は内部回
路の領域に多いため、内部回路領域にデットスペースが
できやすい。（５）保護回路Ｃの挿入領域は内部回路の
領域に多いため、内部回路領域が断片化（３−１Ａ，３
−１Ｂ，３−１Ｃ）され集積度が低下する。（６）保護
回路Ｃの挿入領域は内部回路の領域に多いため、内部回
路領域が凹多角形状になり易く、集積度が低下する。
電源系により動作する複数の内部回路を静電破壊から保
護するための従来の静電破壊保護回路では図１０の
（１）〜（６）対応で、以下に述べるような問題があっ
た。（１）異種電源系の全ての組み合わせで保護回路Ｃ
を入れなければ、静電破壊保護耐圧向上の効果は期待で
きないため、保護回路Ｃの数が独立電源系の数の増加に
伴って急激に多くなってしまう。（２）保護回路Ｃの挿
入領域は内部回路の領域に多いため、電源ラインの引き
回しが複雑となる。（３）保護回路Ｃの挿入領域は内部
回路の領域に多いため、内部回路が電源ノイズ等の影響
を受け易くなる。（４）保護回路Ｃの挿入領域は内部回
路の領域に多いため、内部回路領域にデットスペースが
できやすい。（５）保護回路Ｃの挿入領域は内部回路の
領域に多いため、内部回路領域が断片化（３−１Ａ，３
−１Ｂ，３−１Ｃ）され集積度が低下する。（６）保護
回路Ｃの挿入領域は内部回路の領域に多いため、内部回
路領域が凹多角形状になり易く、集積度が低下する。
【０００７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、異種電源間の静
電破壊保護用の保護回路の数を異種電源の数が増えても
抑えることができ、それによって電源ラインの引き回し
を簡素化し、内部回路がノイズの影響を受けないように
でき、且つ、デッドスペースを削減して集積度の低下を
防止することができる静電破壊保護回路を提供すること
である。
るためになされたもので、その目的は、異種電源間の静
電破壊保護用の保護回路の数を異種電源の数が増えても
抑えることができ、それによって電源ラインの引き回し
を簡素化し、内部回路がノイズの影響を受けないように
でき、且つ、デッドスペースを削減して集積度の低下を
防止することができる静電破壊保護回路を提供すること
である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、対電源端子から電源が供
給され、且つ外部の信号入出力端子に対し信号を入出力
回路を介して入出力する内部回路を複数個有する回路に
あって、前記入出力回路及び前記複数の内部回路を外部
から侵入する静電電圧による破壊から保護する静電破壊
保護回路において、前記入出力回路と前記信号入出力端
子との間に挿入されて前記信号入出力端子から侵入する
静電電圧より前記入出力回路を保護する回路で前記複数
の内部回路対応で設けられた第１の保護回路と、前記複
数の第１の保護回路全てに対して前記対電源とは独立し
た電源を供給する共通対電源端子と、前記複数の内部回
路にそれぞれ電源を供給する前記複数の対電源の各第一
電源端子に一方の電源端子を接続し、他方の電源端子を
前記共通対電源端子の第二電源端子に接続するか、又は
前記複数の対電源の各第二電源端子に一方の電源端子を
接続し、他方の電源端子を前記共通対電源端子の第一電
源端子に接続して前記内部回路を静電電圧より保護する
回路で前記複数の対電源対応で設けられた複数の第２の
保護回路とを具備することにある。
に、請求項１の発明の特徴は、対電源端子から電源が供
給され、且つ外部の信号入出力端子に対し信号を入出力
回路を介して入出力する内部回路を複数個有する回路に
あって、前記入出力回路及び前記複数の内部回路を外部
から侵入する静電電圧による破壊から保護する静電破壊
保護回路において、前記入出力回路と前記信号入出力端
子との間に挿入されて前記信号入出力端子から侵入する
静電電圧より前記入出力回路を保護する回路で前記複数
の内部回路対応で設けられた第１の保護回路と、前記複
数の第１の保護回路全てに対して前記対電源とは独立し
た電源を供給する共通対電源端子と、前記複数の内部回
路にそれぞれ電源を供給する前記複数の対電源の各第一
電源端子に一方の電源端子を接続し、他方の電源端子を
前記共通対電源端子の第二電源端子に接続するか、又は
前記複数の対電源の各第二電源端子に一方の電源端子を
接続し、他方の電源端子を前記共通対電源端子の第一電
源端子に接続して前記内部回路を静電電圧より保護する
回路で前記複数の対電源対応で設けられた複数の第２の
保護回路とを具備することにある。
【０００９】請求項２の発明の特徴は、前記全ての第１
の保護回路に独立した別の対電源を供給する共通対電源
端子を、前記複数の内部回路に電源を供給する複数の対
電源端子のいずれかひとつの対電源端子と共用すること
にある。
の保護回路に独立した別の対電源を供給する共通対電源
端子を、前記複数の内部回路に電源を供給する複数の対
電源端子のいずれかひとつの対電源端子と共用すること
にある。
【００１０】請求項３の発明の特徴は、前記複数の内部
回路に電源を供給する複数の対電源端子の各第一電源端
子と各第二電源端子間を接続して前記内部回路を静電電
圧より保護する回路で前記複数の対電源対応で設けられ
た複数の第３の保護回路、及び前記全ての第１の保護回
路に独立した別の対電源を供給する共通対電源端子の第
一電源端子と第二電源端子間を接続して前記内部回路を
静電電圧より保護する同第３の保護回路を設けたことに
ある。
回路に電源を供給する複数の対電源端子の各第一電源端
子と各第二電源端子間を接続して前記内部回路を静電電
圧より保護する回路で前記複数の対電源対応で設けられ
た複数の第３の保護回路、及び前記全ての第１の保護回
路に独立した別の対電源を供給する共通対電源端子の第
一電源端子と第二電源端子間を接続して前記内部回路を
静電電圧より保護する同第３の保護回路を設けたことに
ある。
【００１１】請求項４の発明の特徴は、前記内部回路に
電源を供給する対電源の数は３個以上とすることにあ
る。
電源を供給する対電源の数は３個以上とすることにあ
る。
【００１２】請求項５の発明の特徴は、外部の信号入出
力端子と、対電源から電源を供給されて、前記信号入出
力端子との間で信号の入出力を行う入出力回路と、前記
入出力回路と前記信号入出力端子との間に挿入されて前
記信号入出力端子から侵入する静電電圧より前記入出力
回路を保護する保護回路と、前記対電源とは独立して前
記保護回路に電源を供給する独立した別の対電源とを具
備することにある。
力端子と、対電源から電源を供給されて、前記信号入出
力端子との間で信号の入出力を行う入出力回路と、前記
入出力回路と前記信号入出力端子との間に挿入されて前
記信号入出力端子から侵入する静電電圧より前記入出力
回路を保護する保護回路と、前記対電源とは独立して前
記保護回路に電源を供給する独立した別の対電源とを具
備することにある。
【００１３】本発明によれば、複数の独立した電源系を
持つ半導体装置において、外部信号入出力端子と入出力
回路との間に接続され、入出力回路を外部からの静電破
壊電圧より保護するために設けられた第１の保護回路の
対電源を共通の配線でバイアスすることにより、異種電
源間に挿入する静電破壊保護用の第２の保護回路の数を
削減する。これにより異種電源間に挿入する静電破壊保
護用の保護回路間の電源配線を容易にでき、フロアプラ
ンの自由度を向上させることができる。
持つ半導体装置において、外部信号入出力端子と入出力
回路との間に接続され、入出力回路を外部からの静電破
壊電圧より保護するために設けられた第１の保護回路の
対電源を共通の配線でバイアスすることにより、異種電
源間に挿入する静電破壊保護用の第２の保護回路の数を
削減する。これにより異種電源間に挿入する静電破壊保
護用の保護回路間の電源配線を容易にでき、フロアプラ
ンの自由度を向上させることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の静電破壊保護回
路の第１の実施形態に係る構成を示した回路図である。
但し、従来と同一構成要素には同一符号を付して説明す
る。対電源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤＤ４／ＧＮ
Ｄ４）から電源を供給されて動作する内部回路３−１〜
３−４の静電破壊保護として、第一回路群３０−１〜３
０−４を備えた第二回路群２０−１〜２０−４が各対電
源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤＤ４／ＧＮＤ４）対
応で設けられ、且つ、異種電源間の静電電圧による入出
力回路１−１〜１−４及び内部回路３−１〜３−４の破
壊を防止するために、保護回路Ｃ（１）〜保護回路Ｃ
（８）が挿入されている。 ここで、上記した第一回路
群３０の基本構成は図２を示した構成を有している。本
例の第一回路群３０は、入出力回路１を保護する保護回
路Ａが、内部回路３に電源を供給する対電源ＶＤＤとＧ
ＮＤとは独立した別の対電源ＶＤＤとＧＮＤから電源を
供給されるようになっており、その電源パッド（ＰＡ
Ｄ）８、９を備えている。但し、保護回路Ａは特許請求
の範囲の第１の保護回路に相当し、保護回路Ｃは第２の
保護回路に相当する。
に基づいて説明する。図１は、本発明の静電破壊保護回
路の第１の実施形態に係る構成を示した回路図である。
但し、従来と同一構成要素には同一符号を付して説明す
る。対電源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤＤ４／ＧＮ
Ｄ４）から電源を供給されて動作する内部回路３−１〜
３−４の静電破壊保護として、第一回路群３０−１〜３
０−４を備えた第二回路群２０−１〜２０−４が各対電
源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤＤ４／ＧＮＤ４）対
応で設けられ、且つ、異種電源間の静電電圧による入出
力回路１−１〜１−４及び内部回路３−１〜３−４の破
壊を防止するために、保護回路Ｃ（１）〜保護回路Ｃ
（８）が挿入されている。 ここで、上記した第一回路
群３０の基本構成は図２を示した構成を有している。本
例の第一回路群３０は、入出力回路１を保護する保護回
路Ａが、内部回路３に電源を供給する対電源ＶＤＤとＧ
ＮＤとは独立した別の対電源ＶＤＤとＧＮＤから電源を
供給されるようになっており、その電源パッド（ＰＡ
Ｄ）８、９を備えている。但し、保護回路Ａは特許請求
の範囲の第１の保護回路に相当し、保護回路Ｃは第２の
保護回路に相当する。
【００１５】従って、上記した図１の回路では、第一回
路群３０−１〜３０−４の保護回路Ａに接続される対電
源の端子が共通で、ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤと
なり、全ての保護回路ＡはＶＤＤ−ＥＳＤ用パッド（Ｐ
ＡＤ）４１とＧＮＤ−ＥＳＤ用パッド（ＰＡＤ）４２に
接続されている。又、ＶＤＤ１用パッド（ＰＡＤ）１
１、ＶＤＤ２用パッド（ＰＡＤ）１３、ＶＤＤ３用パッ
ド（ＰＡＤ）１５、ＶＤＤ４用パッド（ＰＡＤ）１７に
一方の電源端子を接続された保護回路Ｃ（１）、保護回
路Ｃ（３）、保護回路Ｃ（５）、保護回路Ｃ（７）は、
他方の電源端子をＧＮＤ−ＥＳＤパッド（ＰＡＤ）４２
に接続されている。ＧＮＤ１用パッド（ＰＡＤ）１２、
ＧＮＤ２用パッド（ＰＡＤ）１４、ＧＮＤ３用パッド
（ＰＡＤ）１６、ＧＮＤ４用パッド（ＰＡＤ）１８に一
方の電源端子を接続された保護回路Ｃ（２）、保護回路
Ｃ（４）、保護回路Ｃ（６）、保護回路Ｃ（８）は、他
方の電源端子をＶＤＤ−ＥＳＤ用パッド（ＰＡＤ）４２
に接続されている。
路群３０−１〜３０−４の保護回路Ａに接続される対電
源の端子が共通で、ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤと
なり、全ての保護回路ＡはＶＤＤ−ＥＳＤ用パッド（Ｐ
ＡＤ）４１とＧＮＤ−ＥＳＤ用パッド（ＰＡＤ）４２に
接続されている。又、ＶＤＤ１用パッド（ＰＡＤ）１
１、ＶＤＤ２用パッド（ＰＡＤ）１３、ＶＤＤ３用パッ
ド（ＰＡＤ）１５、ＶＤＤ４用パッド（ＰＡＤ）１７に
一方の電源端子を接続された保護回路Ｃ（１）、保護回
路Ｃ（３）、保護回路Ｃ（５）、保護回路Ｃ（７）は、
他方の電源端子をＧＮＤ−ＥＳＤパッド（ＰＡＤ）４２
に接続されている。ＧＮＤ１用パッド（ＰＡＤ）１２、
ＧＮＤ２用パッド（ＰＡＤ）１４、ＧＮＤ３用パッド
（ＰＡＤ）１６、ＧＮＤ４用パッド（ＰＡＤ）１８に一
方の電源端子を接続された保護回路Ｃ（２）、保護回路
Ｃ（４）、保護回路Ｃ（６）、保護回路Ｃ（８）は、他
方の電源端子をＶＤＤ−ＥＳＤ用パッド（ＰＡＤ）４２
に接続されている。
【００１６】次に本実施形態の動作について説明する。
まず、保護回路Ａ，Ｂ，Ｃはいずれも外部から侵入して
きた静電電圧が入出力回路１−１〜１−４や内部回路３
−１〜３−４に掛からないようにすることにより、これ
ら回路を保護している。例えば、ＶＤＤ−ＥＳＤを基準
端子（静電電圧をチップ外に逃がす端子）として第二回
路群２０−１に着目すると、対電源ＶＤＤ１とＧＮＤ１
用のパッド１１、１２から侵入する静電電圧に対して
は、保護回路Ｃ（１）、（２）と第一回路群３０−１〜
３０−４の保護回路Ａにより入出力回路１−１及び内部
回路３−１が保護される。また、第一回路群３０−１の
Ｉ／ＯＰＡＤよりの静電電圧に対しては、前記第一回路
群３０−１の保護回路Ａにより入出力回路１−１及び内
部回路３−１が保護される。他の第二回路群２０−２〜
２０−４の対電源ＶＤＤとＧＮＤ用のパッド１３〜１５
から侵入する静電電圧及び第二回路群２０−２〜２０−
４のＩ／ＯＰＡＤより侵入する静電電圧に対しても同様
のことが言え、対応する保護回路Ｃと保護回路Ａにより
入出力回路１−２〜１−４及び内部回路３−２〜３−４
が保護される。
まず、保護回路Ａ，Ｂ，Ｃはいずれも外部から侵入して
きた静電電圧が入出力回路１−１〜１−４や内部回路３
−１〜３−４に掛からないようにすることにより、これ
ら回路を保護している。例えば、ＶＤＤ−ＥＳＤを基準
端子（静電電圧をチップ外に逃がす端子）として第二回
路群２０−１に着目すると、対電源ＶＤＤ１とＧＮＤ１
用のパッド１１、１２から侵入する静電電圧に対して
は、保護回路Ｃ（１）、（２）と第一回路群３０−１〜
３０−４の保護回路Ａにより入出力回路１−１及び内部
回路３−１が保護される。また、第一回路群３０−１の
Ｉ／ＯＰＡＤよりの静電電圧に対しては、前記第一回路
群３０−１の保護回路Ａにより入出力回路１−１及び内
部回路３−１が保護される。他の第二回路群２０−２〜
２０−４の対電源ＶＤＤとＧＮＤ用のパッド１３〜１５
から侵入する静電電圧及び第二回路群２０−２〜２０−
４のＩ／ＯＰＡＤより侵入する静電電圧に対しても同様
のことが言え、対応する保護回路Ｃと保護回路Ａにより
入出力回路１−２〜１−４及び内部回路３−２〜３−４
が保護される。
【００１７】一方、共通対電源以外の電源ＰＡＤが基準
端子の場合に対しては、例えば電源ＶＤＤ１が基準端子
の場合、ＶＤＤ２間には保護回路Ｃ（１）と保護回路Ｃ
（３）の直列回路が挿入されていて、入出力回路及び内
部回路を保護しており、他のケースも同様である。ま
た、例えば電源ＶＤＤ１とＧＮＤ２間には保護回路Ｃ
（１）と第一回路群３０−２の保護回路Ａと保護回路Ｃ
（４）の直列回路が挿入されて、入出力回路及び内部回
路を保護しており、他のケースも同様である。
端子の場合に対しては、例えば電源ＶＤＤ１が基準端子
の場合、ＶＤＤ２間には保護回路Ｃ（１）と保護回路Ｃ
（３）の直列回路が挿入されていて、入出力回路及び内
部回路を保護しており、他のケースも同様である。ま
た、例えば電源ＶＤＤ１とＧＮＤ２間には保護回路Ｃ
（１）と第一回路群３０−２の保護回路Ａと保護回路Ｃ
（４）の直列回路が挿入されて、入出力回路及び内部回
路を保護しており、他のケースも同様である。
【００１８】本実施形態によれば、第一回路群３０の保
護回路Ａの基本構成を図２に示すように独立した別の対
電源ＶＤＤ／ＧＮＤに接続するようにし、図１の回路
で、全ての第一回路群３０−１〜３０−４の保護回路Ａ
を共通の独立の対電源ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤ
用のパッド４１、４２に接続する。また、保護回路
（１）、（３）、（５）、（７）の一方の端子を内部回
路３−１〜３−４に電源を供給する対電源のＶＤＤ１、
３、５、７に、他方の端子を共通対電源のＧＮＤ−ＥＳ
Ｄに接続し、保護回路（２）、（４）、（６）、（８）
の一方の端子を内部回路３−１〜３−４に電源を供給す
る対電源のＧＮＤ２、４、６、８に接続し、他方の端子
を共通対電源のＶＤＤ−ＥＳＤに接続する構成により、
異種電位電源の数が増えても保護回路Ｃの数を削減で
き、しかも、少ない数の保護回路Ｃにより、全ての異種
電位電源間から侵入する静電電圧に対して、内部回路３
−１〜３−４を保護することができる。
護回路Ａの基本構成を図２に示すように独立した別の対
電源ＶＤＤ／ＧＮＤに接続するようにし、図１の回路
で、全ての第一回路群３０−１〜３０−４の保護回路Ａ
を共通の独立の対電源ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤ
用のパッド４１、４２に接続する。また、保護回路
（１）、（３）、（５）、（７）の一方の端子を内部回
路３−１〜３−４に電源を供給する対電源のＶＤＤ１、
３、５、７に、他方の端子を共通対電源のＧＮＤ−ＥＳ
Ｄに接続し、保護回路（２）、（４）、（６）、（８）
の一方の端子を内部回路３−１〜３−４に電源を供給す
る対電源のＧＮＤ２、４、６、８に接続し、他方の端子
を共通対電源のＶＤＤ−ＥＳＤに接続する構成により、
異種電位電源の数が増えても保護回路Ｃの数を削減で
き、しかも、少ない数の保護回路Ｃにより、全ての異種
電位電源間から侵入する静電電圧に対して、内部回路３
−１〜３−４を保護することができる。
【００１９】又、全ての保護回路Ｃ（１）〜（８）の他
方の端子がＶＤＤ−ＥＳＤか、ＧＮＤ−ＥＳＤ用のいず
れかのパッド４１、４２に接続されるため、配線が簡素
化され電源ラインの引き回しが短くなると共に、保護回
路Ａと入出力回路１に電源を供給する対電源を別にした
ことと内部回路３−１〜３−４の領域に保護回路Ｃを入
り込ませないで済むようにしたため、内部回路３−１〜
３−４へのノイズの影響を無くすことができると共に、
デッドスペースを削減して集積度の低下を防止すること
ができる。
方の端子がＶＤＤ−ＥＳＤか、ＧＮＤ−ＥＳＤ用のいず
れかのパッド４１、４２に接続されるため、配線が簡素
化され電源ラインの引き回しが短くなると共に、保護回
路Ａと入出力回路１に電源を供給する対電源を別にした
ことと内部回路３−１〜３−４の領域に保護回路Ｃを入
り込ませないで済むようにしたため、内部回路３−１〜
３−４へのノイズの影響を無くすことができると共に、
デッドスペースを削減して集積度の低下を防止すること
ができる。
【００２０】図３は、本発明の静電破壊保護回路の第２
の実施形態に係る構成を示した回路図である。本例の構
成の保護回路Ａの基本構成も図２に示したものと同一で
あり、全ての第一回路群３０の保護回路Ａの独立対電源
を共通にし、図１に示した第１の実施形態と同様の回路
構成を有している。異なる点は、前記独立対電源を第１
の実施形態のように別に設けず、ＶＤＤ１とＧＮＤ１と
共用にしているところにある。このようにしても、入出
力回路１−１〜１−４及び内部回路３−１〜３−４に対
する静電破壊保護動作は全く第１の実施形態のそれと同
様で、同様の効果があるが、前記独立対電源をＶＤＤ１
及びＧＮＤ１と共用にしているため、パッドの数を削減
でき回路面積を縮小する上で多少とも有利である。
の実施形態に係る構成を示した回路図である。本例の構
成の保護回路Ａの基本構成も図２に示したものと同一で
あり、全ての第一回路群３０の保護回路Ａの独立対電源
を共通にし、図１に示した第１の実施形態と同様の回路
構成を有している。異なる点は、前記独立対電源を第１
の実施形態のように別に設けず、ＶＤＤ１とＧＮＤ１と
共用にしているところにある。このようにしても、入出
力回路１−１〜１−４及び内部回路３−１〜３−４に対
する静電破壊保護動作は全く第１の実施形態のそれと同
様で、同様の効果があるが、前記独立対電源をＶＤＤ１
及びＧＮＤ１と共用にしているため、パッドの数を削減
でき回路面積を縮小する上で多少とも有利である。
【００２１】図４は、本発明の静電破壊保護回路の第３
の実施形態に係る構成を示した回路図である。本例の構
成の保護回路Ａの基本構成も図２に示したものと同一で
あり、全ての第一回路群３０の保護回路Ａの独立対電源
ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤを共通にし、図１に示
した第１の実施形態と同様の回路構成を有している。異
なる点は、各内部回路３−１〜３−４に電源を供給して
いる各対電源ＶＤＤ１／ＧＮＤ１〜対電源ＶＤＤ４／Ｇ
ＮＤ４間に保護回路Ｂ（請求の範囲の第３の保護回路に
相当する）を挿入し、又、別の対電源ＶＤＤ−ＥＳＤ／
ＧＮＤ−ＥＳＤ間にも保護回路Ｂを接続することによ
り、上記第１、第２の実施形態に比較して静電破壊保護
耐圧の向上を図ることができる。他の効果は第１の実施
形態と同様である。
の実施形態に係る構成を示した回路図である。本例の構
成の保護回路Ａの基本構成も図２に示したものと同一で
あり、全ての第一回路群３０の保護回路Ａの独立対電源
ＶＤＤ−ＥＳＤとＧＮＤ−ＥＳＤを共通にし、図１に示
した第１の実施形態と同様の回路構成を有している。異
なる点は、各内部回路３−１〜３−４に電源を供給して
いる各対電源ＶＤＤ１／ＧＮＤ１〜対電源ＶＤＤ４／Ｇ
ＮＤ４間に保護回路Ｂ（請求の範囲の第３の保護回路に
相当する）を挿入し、又、別の対電源ＶＤＤ−ＥＳＤ／
ＧＮＤ−ＥＳＤ間にも保護回路Ｂを接続することによ
り、上記第１、第２の実施形態に比較して静電破壊保護
耐圧の向上を図ることができる。他の効果は第１の実施
形態と同様である。
【００２２】図５は、図４に示した静電破壊保護回路の
回路例を半導体装置全体のレベルで表わしたブロック図
である。４個の対電源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤ
Ｄ４／ＧＮＤ４）に対して、８個の保護回路Ｃを有して
いるが、従来構成では４個の対電源に対して１２個の保
護回路Ｃが必要であるため、明らかに保護回路Ｃの数を
減らすことができる。これにより、保護回路Ｃの挿入領
域は内部回路３−１〜３−４の外側となり、電源ライン
の引き回しが簡素化され、内部回路領域にデットスペー
スがなく、内部回路領域が断片化されることもなく、ま
た、内部回路領域が四角形状になっている。
回路例を半導体装置全体のレベルで表わしたブロック図
である。４個の対電源（ＶＤＤ１／ＧＮＤ１）〜（ＶＤ
Ｄ４／ＧＮＤ４）に対して、８個の保護回路Ｃを有して
いるが、従来構成では４個の対電源に対して１２個の保
護回路Ｃが必要であるため、明らかに保護回路Ｃの数を
減らすことができる。これにより、保護回路Ｃの挿入領
域は内部回路３−１〜３−４の外側となり、電源ライン
の引き回しが簡素化され、内部回路領域にデットスペー
スがなく、内部回路領域が断片化されることもなく、ま
た、内部回路領域が四角形状になっている。
【００２３】図６は対電源数の増加に対する電源間保護
回路数の変化を本発明の構成と従来の構成で比較した特
性図である。図から明らかなように対電源数が４個以上
になると、本発明の効果が表れ、対電源数が多くなれば
なるほど、保護回路Ｃを削減する効果が著しくなること
が分かる。
回路数の変化を本発明の構成と従来の構成で比較した特
性図である。図から明らかなように対電源数が４個以上
になると、本発明の効果が表れ、対電源数が多くなれば
なるほど、保護回路Ｃを削減する効果が著しくなること
が分かる。
【００２４】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
【００２５】
【発明の効果】以上詳細に説明したように、本発明の静
電破壊保護回路によれば、入出力回路の対電源と保護回
路Ａの対電源とを分離しているため、内部回路へのノイ
ズ等の悪影響を抑えることができる。異種電源間に保護
回路Ａ、Ｂ、Ｃを入れることにより電源間の寄生容量が
増え、静電破壊保護耐圧を上げることができる。保護回
路Ａに電源を供給する別の対電源を共有化することによ
り電源間の寄生容量が増えて静電破壊保護耐圧を上げる
ことができる。保護回路Ａに使用している対電源を共有
化するために異種電源の観念が消え、異種電源間に挿入
する保護回路Ｃの数を削減でき、特に内部回路領域に入
っていた保護回路Ｃを削減することにより、内部回路領
域のフロアプランの自由度を上げることができ、更に、
内部回路領域にデッドスペースを作らなくて済ますこと
ができ、且つ半導体装置全体のサイズを小さくすること
ができる。
電破壊保護回路によれば、入出力回路の対電源と保護回
路Ａの対電源とを分離しているため、内部回路へのノイ
ズ等の悪影響を抑えることができる。異種電源間に保護
回路Ａ、Ｂ、Ｃを入れることにより電源間の寄生容量が
増え、静電破壊保護耐圧を上げることができる。保護回
路Ａに電源を供給する別の対電源を共有化することによ
り電源間の寄生容量が増えて静電破壊保護耐圧を上げる
ことができる。保護回路Ａに使用している対電源を共有
化するために異種電源の観念が消え、異種電源間に挿入
する保護回路Ｃの数を削減でき、特に内部回路領域に入
っていた保護回路Ｃを削減することにより、内部回路領
域のフロアプランの自由度を上げることができ、更に、
内部回路領域にデッドスペースを作らなくて済ますこと
ができ、且つ半導体装置全体のサイズを小さくすること
ができる。
【図１】本発明の静電破壊保護回路の第１の実施形態に
係る構成を示した回路図である。
係る構成を示した回路図である。
【図２】図１に示した第一回路群の基本構成例を示した
回路図である。
回路図である。
【図３】本発明の静電破壊保護回路の第２の実施形態に
係る構成を示した回路図である。
係る構成を示した回路図である。
【図４】本発明の静電破壊保護回路の第３の実施形態に
係る構成を示した回路図である。
係る構成を示した回路図である。
【図５】図４に示した静電破壊保護回路例を半導体装置
全体のレベルで表わしたブロック図である。
全体のレベルで表わしたブロック図である。
【図６】対電源数の増加に対する電源間保護回路数の変
化を本発明の構成と従来の構成で比較した特性図であ
る。
化を本発明の構成と従来の構成で比較した特性図であ
る。
【図７】従来の第一回路群の構成例を示した回路図であ
る。
る。
【図８】従来の第二回路群の構成例を示した回路図であ
る。
る。
【図９】従来の静電破壊保護回路の構成例を示した回路
図である。
図である。
【図１０】図９に示した静電破壊保護回路例を半導体装
置全体のレベルで表わしたブロック図である。
置全体のレベルで表わしたブロック図である。
１−１〜１−４ 入出力回路 ３−１〜３−４ 内部回路 １１ ＶＤＤ１用パッド（ＰＡＤ） １２ ＧＮＤ１用パッド（ＰＡＤ） １３ ＶＤＤ２用パッド（ＰＡＤ） １４ ＧＮＤ２用パッド（ＰＡＤ） １５ ＶＤＤ３用パッド（ＰＡＤ） １６ ＧＮＤ３用パッド（ＰＡＤ） １７ ＶＤＤ４用パッド（ＰＡＤ） １８ ＧＮＤ４用パッド（ＰＡＤ） ２０、２０−１〜２０−４ 第二回路群 ３０、３０−１〜３０−４ 第一回路群 ４１ ＶＤＤ−ＥＳＤ用パッド（ＰＡＤ） ４２ ＧＮＤ−ＥＳＤ用パッド（ＰＡＤ） Ａ、Ｂ、Ｃ 保護回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川瀬 智和 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 原 雅之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5F038 BE09 BH13 CA07 CD02 DF11 DF14 EZ20
Claims (5)
- 【請求項１】 対電源端子から電源が供給され、且つ外
部の信号入出力端子に対し信号を入出力回路を介して入
出力する内部回路を複数個有する回路にあって、前記入
出力回路及び前記内部回路を外部から侵入する静電電圧
による破壊から保護する静電破壊保護回路において、 前記入出力回路と前記信号入出力端子との間に挿入され
て前記信号入出力端子から侵入する静電電圧より前記入
出力回路を保護する回路で前記内部回路対応で設けられ
た第１の保護回路と、 前記複数の第１の保護回路全てに対して前記対電源とは
独立した電源を供給する共通対電源端子と、 前記複数の内部回路にそれぞれ電源を供給する前記複数
の対電源の第一電源端子に一方の電源端子を接続し、他
方の電源端子を前記共通対電源端子の第二電源端子に接
続するか、又は前記複数の対電源の第二電源端子に一方
の電源端子を接続し、他方の電源端子を前記共通対電源
端子の第一電源端子に接続して前記内部回路を静電電圧
より保護する回路で前記複数の対電源対応で設けられた
複数の第２の保護回路と、 を具備することを特徴とする静電破壊保護回路。 - 【請求項２】 前記全ての第１の保護回路に独立した別
の対電源を供給する共通対電源端子を、前記複数の内部
回路に電源を供給する複数の対電源端子のいずれかひと
つの対電源端子と共用することを特徴とする請求項１に
記載の静電破壊保護回路。 - 【請求項３】 前記複数の内部回路に電源を供給する複
数の対電源端子の第一電源端子と第二電源端子間を接続
して前記内部回路を静電電圧より保護する回路で前記複
数の対電源対応で設けられた複数の第３の保護回路、及
び前記全ての第１の保護回路に独立した別の対電源を供
給する共通対電源端子の第一電源端子と第二電源端子間
を接続して前記内部回路を静電電圧より保護する同第３
の保護回路を設けたことを特徴とする請求項１又は２に
記載の静電破壊保護回路。 - 【請求項４】 前記内部回路に電源を供給する対電源の
数は３個以上とすることを特徴とする請求項１乃至３い
ずれかに記載の静電破壊保護回路。 - 【請求項５】 外部の信号入出力端子と、 対電源から電源を供給されて、前記信号入出力端子との
間で信号の入出力を行う入出力回路と、 前記入出力回路と前記信号入出力端子との間に挿入され
て前記信号入出力端子から侵入する静電電圧より前記入
出力回路を保護する保護回路と、 前記対電源とは独立して前記保護回路に電源を供給する
独立した別の対電源と、 を具備することを特徴とする静電破壊保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295216A JP2002110919A (ja) | 2000-09-27 | 2000-09-27 | 静電破壊保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000295216A JP2002110919A (ja) | 2000-09-27 | 2000-09-27 | 静電破壊保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110919A true JP2002110919A (ja) | 2002-04-12 |
Family
ID=18777678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000295216A Pending JP2002110919A (ja) | 2000-09-27 | 2000-09-27 | 静電破壊保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110919A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004193475A (ja) * | 2002-12-13 | 2004-07-08 | Ricoh Co Ltd | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| WO2005088701A1 (ja) * | 2004-03-12 | 2005-09-22 | Rohm Co., Ltd | 半導体装置 |
| JP2016006837A (ja) * | 2014-06-20 | 2016-01-14 | ザインエレクトロニクス株式会社 | 半導体装置 |
| JP2016207846A (ja) * | 2015-04-23 | 2016-12-08 | 日立オートモティブシステムズ株式会社 | オンチップノイズ保護回路を有する半導体チップ |
-
2000
- 2000-09-27 JP JP2000295216A patent/JP2002110919A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004193475A (ja) * | 2002-12-13 | 2004-07-08 | Ricoh Co Ltd | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| JP4499985B2 (ja) * | 2002-12-13 | 2010-07-14 | 株式会社リコー | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| US7856253B2 (en) | 2002-12-13 | 2010-12-21 | Ricoh Company, Ltd. | Power supply IC having switching regulator and series regulator |
| WO2005088701A1 (ja) * | 2004-03-12 | 2005-09-22 | Rohm Co., Ltd | 半導体装置 |
| JP4978998B2 (ja) * | 2004-03-12 | 2012-07-18 | ローム株式会社 | 半導体装置 |
| JP2016006837A (ja) * | 2014-06-20 | 2016-01-14 | ザインエレクトロニクス株式会社 | 半導体装置 |
| US10504860B2 (en) | 2014-06-20 | 2019-12-10 | Thine Electronics, Inc. | Semiconductor device |
| JP2016207846A (ja) * | 2015-04-23 | 2016-12-08 | 日立オートモティブシステムズ株式会社 | オンチップノイズ保護回路を有する半導体チップ |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041116 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050215 |