JP2005191370A - 集積回路の静電破壊防止回路 - Google Patents
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Abstract
【課題】 集積回路の静電破壊防止機能用保護素子をチップ面積を圧迫せずに配置する。
【解決手段】 内部領域2にはロジック回路、メモリ回路、アナログ回路等の内部回路10が配置される。チップ周辺領域3には、前記内部回路10の入出力回路に電源を供給する入出力回路用の2本の電源配線11A、12Aと、これ等の電源配線に接続される電源端子19A、20Aと、前記内部回路10用の2個の電源端子13A、14Aが配置される。入出力回路用の2本の電源配線11A、12Aのうち一方の電源配線11Aは、内部回路10の近傍の位置で分離されて、分離配線15が形成される。この分離配線15は、内部回路10用の2個の電源端子13A、14Aのうち一方の電源端子14Aと接続される。前記チップ周辺領域3には、内部回路10用の2個の電源端子13A、14A間用の保護素子16が配置され、この保護素子16は、前記分離配線15と前記内部回路10用の2個の電源端子13A、14Aのうち他方の電源端子13Aと接続される。
【選択図】図2
【解決手段】 内部領域2にはロジック回路、メモリ回路、アナログ回路等の内部回路10が配置される。チップ周辺領域3には、前記内部回路10の入出力回路に電源を供給する入出力回路用の2本の電源配線11A、12Aと、これ等の電源配線に接続される電源端子19A、20Aと、前記内部回路10用の2個の電源端子13A、14Aが配置される。入出力回路用の2本の電源配線11A、12Aのうち一方の電源配線11Aは、内部回路10の近傍の位置で分離されて、分離配線15が形成される。この分離配線15は、内部回路10用の2個の電源端子13A、14Aのうち一方の電源端子14Aと接続される。前記チップ周辺領域3には、内部回路10用の2個の電源端子13A、14A間用の保護素子16が配置され、この保護素子16は、前記分離配線15と前記内部回路10用の2個の電源端子13A、14Aのうち他方の電源端子13Aと接続される。
【選択図】図2
Description
本発明は、複数の電源により駆動され、半導体チップの内部回路に電源電圧を供給する電源端子と接地端子との間のサージ保護機能を備えた集積回路の静電破壊防止回路に関する。
近年、半導体素子の微細化技術の急速な発展に伴い、LSIの高集積化が革新的に進んでいる。このような状況の下では、所定電圧の電源で駆動されるロジック回路と、多種多様なアナログ回路やメモリ回路等が各々の専用電源により駆動されるハードマクロとが1チップ化されて、システムオンチップ化される傾向にあって、LSIは、多電源で駆動される多電源化が進んでいる。
ところで、半導体装置には、サージに対する保護、例えばESD(静電気放電、Electro-Static Discharge)保護が必要であり、多電源半導体集積回路においても、サージ保護として、1系統の所定電源及び接地電源と他系統の所定電源及び接地電源との間に保護素子を配置して、サージ電荷を集積回路の外部に速やかに放電するようにしている。このような設計思想は、電源の種類に依らずに基本的に同一である。
従来の静電破壊防止機能を持った集積回路は例えば特許文献1に記載される。従来の集積回路の構成を図12に示す。同図では、半導体チップ1の内方の内部領域2に、内部回路として、ディジタル回路10、アナログ回路32及びメモリ回路33が配置され、これ等の内部回路には、個別に、1組の電源端子(13A、14A)、(13B、14B)、(13C、14C)から電源供給を受ける。一方、チップ周辺の周辺回路領域3には、前記各内部回路に対するデータの入出力回路24A、24B、24Cが配置され、これ等入出力回路には、チップ周辺に沿って平行に配置した1組の電源配線(11A、12A)、(11B、12B)、(11C、12C)から電源供給を受ける。
ここで、内部ディジタル回路10に関するサージ保護について例を挙げて構成を説明すると、内部ディジタル回路10に電源供給する2個の電源端子13A、14Aと、その内部ディジタル回路10の入出力回路24Aに電源供給する2個の電源端子19A、20Aとの間に、各々、サージ対策用の保護素子17A、17B、34A、34Bが配置される。
特開2001−332692号公報
ところで、半導体集積回路におけるサージ保護は、多電源方式では、自系統の電源と他系統の電源間に保護素子を配置するだけでなく、更には、半導体チップの内方に配置した内部回路に電源供給する電源系統の所定電源と接地電源との間に保護素子を配置することが望ましい。このようなサージ保護は、図12では、例えば内部ディジタル回路10用の電源系統では、内部ディジタル回路10に電源供給する2個の電源端子(所定電源の電源端子及び接地端子)13A、14A間に保護素子16を追加して配置することにより、達成可能である。
しかしながら、そのように提案した保護素子16の配置構成では、次の欠点が生じる。すなわち、内部ディジタル回路10周りの構成を図13に拡大して示すように、内部ディジタル回路10と、その電源供給用の2個の電源端子13A、14Aとの間には、内部ディジタル回路10への電源配線40、41が位置し、更には、内部ディジタル回路10の入出力回路24A用の電源配線11A、12Aがチップ周囲に沿って同図中で左右方向に延びるために、周辺回路領域3には、これ等電源配線40、41と電源配線11A、12Aとの間を接続する保護素子17A、17B、34A、34Bが配置される。このため、内部ディジタル回路10用の2個の電源端子13A、14A間のサージ保護用の保護素子16は、周辺回路領域3よりもチップ内方の内部領域2に配置する必要が生じる。しかし、内部領域2に保護素子16を配置すると、この保護素子16や、これを接続するための配線が大きな面積を占めて、内部領域2の面積が拡大し、チップサイズが大型化して、チップコストの面で不利となる。
本発明の目的は、前記従来の問題に鑑み、内部回路用の2個の電源端子間のサージ保護用の保護素子を周辺回路領域に配置できるように対策して、チップ内方の内部領域をできる限り広く確保し、チップサイズの小型化を図ることにある。
そこで、本発明者等は、多電源方式の集積回路において、サージ対策用の保護素子を通じたサージの抜けパスを検討したところ、次のことが判った。すなわち、図14(a)に示すように、従来では、入出力回路用の2個の電源端子VDD3、VSSと、内部回路N用の2個の電源端子AVDD、AVSSとが配置される場合に、2個の電源端子の組毎に、その2個の電源端子間にサージ対策用の保護素子(同図ではダイオードで表現されている)a、b、c、d、e及びfが配置される。しかし、同図(b)に示すように、例えば、周辺回路領域に配置する電源端子VDD3に対する2個の保護素子a及びcを配置しなくても、サージの抜けパスは存在する。例えば、電源端子AVSSにサージが侵入した場合に、同図(a)に従来の構成では、同図(a)に太線矢印で示すパス、すなわち、電源端子AVSSから専用の保護素子cを経て電源端子VDD3に抜けるパスが存在するが、同図(b)でも、太線矢印で示すように、電源端子AVSSから2段の保護素子d、fを経て電源端子VDD3に抜けるサージの抜けパスが存在する。以上、電源端子VDD3に対する2個の保護素子a及びcを配置しない場合を例示したが、電源端子VSSに対する2個の保護素子b及びdを配置しない場合も同様に2段の保護素子を介した抜けパスが存在する。従って、このように、2個の保護素子を配置しなくても、従来と同一のサージ対策が可能であることから、入出力回路用の電源端子VDD3又はVSSに対する2個の保護素子を配置しない空き空間には、1個の内部回路電源間保護素子を配置できることが判った。
以上のことから、本発明では、前記の目的を達成するために、チップ周辺の周辺回路領域において、チップの内部領域に配置される内部回路に電源電圧を供給する電源端子と接地端子同士の間の電源間保護素子を配置することとする。
具体的に、請求項1記載の発明の集積回路の静電破壊防止回路は、チップ内方の内部領域に配置された内部回路と、前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、前記周辺回路領域には、前記内部回路に内部回路用の2本の電源配線を介して接続される内部回路用の2個の電源端子と、前記内部回路用の2個の電源端子間でサージを短絡させる内部回路電源間用の保護素子とが配置されることを特徴とする。
請求項2記載の発明の集積回路の静電破壊防止回路は、チップ内方の内部領域に配置された内部回路と、前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、前記周辺回路領域には、前記内部回路に内部回路用の2本の電源配線を介して接続される内部回路用の2個の電源端子と、前記チップ周辺に沿って延びる入出力回路用の2本の電源配線を介して前記入出力回路に接続される入出力回路用の2個の電源端子と、前記内部回路用の2個の電源端子間でサージを短絡させる内部回路電源間用の1個の保護素子と、前記内部回路用の2個の電源端子と前記入出力回路用の一方の電源端子との間でサージを短絡させる内部回路-入出力回路電源間用の2個の保護素子と、前記入出力回路用の2個の電源端子間でサージを短絡させる入出力回路電源間用の1個の保護素子とが配置されることを特徴とする。
請求項3記載の発明は、前記請求項2記載の集積回路の静電破壊防止回路において、前記2本の入出力回路用の電源配線のうち何れか1本は、前記内部回路用の2個の電源端子の近傍に位置する配線部分が分離されて、分離配線が形成されており、前記内部回路用の2個の電源端子のうち何れか1個は前記分離配線と接続され、前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の2個の電源端子のうち他の1個とに接続されることを特徴とする。
請求項4記載の発明は、前記請求項2又は3記載の集積回路の静電破壊防止回路において、前記入出力回路用の2本の電源配線のうち一本は接地配線であり、前記内部回路-入出力回路電源間用の2個の保護素子は、前記入出力回路用の接地配線と前記内部回路用の2個の電源端子との間に各々配置されることを特徴とする。
請求項5記載の発明は、前記請求項2又は3記載の集積回路の静電破壊防止回路において、前記入出力回路用の2本の電源配線のうち一本は、所定電圧を持つ電源配線であり、前記内部回路-入出力回路電源間用の2個の保護素子は、前記入出力回路用の所定電圧を持つ電源配線と前記内部回路用の2個の電源端子との間に各々配置されることを特徴とする。
請求項6記載の発明は、前記請求項2又は3記載の集積回路の静電破壊防止回路において、前記内部回路用の2本の電源配線のうち一本は接地配線であり、前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の接地配線との間に配置されることを特徴とする。
請求項7記載の発明は、前記請求項2又は3記載の集積回路の静電破壊防止回路において、前記内部回路用の2本の電源配線のうち一本は、所定電圧を持つ電源配線であり、前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の所定電圧を持つ電源配線との間に配置されることを特徴とする。
請求項8記載の発明は、前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、バイポーラ接合トランジスタで構成されることを特徴とする。
請求項9記載の発明は、前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、電界効果トランジスタで構成されることを特徴とする。
請求項10記載の発明は、前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、ダイオードで構成されることを特徴とする。
請求項11記載の発明は、前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、サイリスタで構成されることを特徴とする。
請求項12記載の発明は、前記請求項3記載の集積回路の静電破壊防止回路において、前記分離配線の配線層とは異なる配線層には、前記分離配線が分離された入出力回路用の電源配線の2つの端部を繋ぐ接続配線が配置されることを特徴とする。
請求項13記載の発明は、前記請求項12記載の集積回路の静電破壊防止回路において、前記接続配線は、前記入出力回路用の2本の電源配線と平行して、チップ周囲に沿って延びることを特徴とする。
請求項14記載の発明は、前記請求項2記載の集積回路の静電破壊防止回路において、前記内部回路は、デジタル回路、アナログ回路及びメモリ回路の少なくとも2つを含むことを特徴とする。
請求項15記載の発明は、前記請求項14記載の集積回路の静電破壊防止回路において、前記内部回路として含まれるデジタル回路、アナログ回路又はメモリ回路別に、前記内部回路用の2個の電源端子と、入出力回路用の2個の電源端子と、内部回路電源間用の1個の保護素子と、内部回路-入出力回路電源間用の2個の保護素子と、入出力回路電源間用の1個の保護素子とを備えることを特徴とする。
以上により、請求項1〜15記載の発明では、内部回路電源間用の保護素子がチップ周辺に位置する周辺回路領域に配置されるので、この内部回路電源間用の保護素子が従来のようにチップ内方の内部領域に配置される場合と比較して、内部領域をコンパクトにできて、チップサイズが小型化される。特に、内部領域に配置される内部回路が多種類となって、これら内部回路に各々電源電圧を供給する電源端子の個数が増えても、内部領域の拡大が抑制されて、チップサイズの小型化は維持される。
しかも、請求項2記載の発明では、周辺回路領域に配置される内部回路-入出力回路電源間用の保護素子は、内部回路用の2個の電源端子と入出力回路用の一方の電源端子との間にのみ2個配置されていて、入出力回路用の他方の電源端子と内部回路用の2個の電源端子との間には配置されないが、この入出力回路用の他方の電源端子と内部回路用の2個の電源端子との間のサージ保護については、前記内部回路-入出力回路電源間用の各保護素子と、入出力回路電源間用の1個保護素子との2段の保護素子を介したパスにより行われる。ここで、入出力回路用の他方の電源端子と内部回路用の2個の電源端子との間、すなわち、従来では配置されていた内部回路-入出力回路電源間用の他の2個の保護素子の配置空間は、空き空間となっており、この空き空間に内部回路電源間用の保護素子が配置されるので、周辺回路領域の拡大を招くことはない。
また、請求項3記載の発明では、入出力回路用の何れか1本の電源配線は、内部回路用の電源端子の近傍部分が分離されて、分離配線が形成されており、この分離配線を利用して、内部回路電源間用の保護素子が内部回路用の2個の電源端子間に配置されるので、少ない配線の追加でサージ保護が可能である。
以上説明したように、請求項1〜15記載の発明の集積回路の静電破壊防止回路によれば、内部回路電源間用の保護素子を、チップ周辺に位置する周辺回路領域に配置できるようにしたので、チップ内方の内部領域に混載する内部回路の個数を増やしても、サージ保護用の多数個の保護素子が内部領域を圧迫することがないので、集積回路チップの小型化を確実に図ることができる。
以下、本発明の集積回路の静電破壊防止回路の実施形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は本発明の第1の実施形態の集積回路の静電破壊防止回路の全体構成を示す。
図1は本発明の第1の実施形態の集積回路の静電破壊防止回路の全体構成を示す。
同図において、1は集積回路を構成する半導体チップであって、その領域は、チップ内方に位置する内部領域2と、この内部領域2の外方であるチップ周辺に位置する周辺回路領域3とに区分される。前記内部領域2には、内部回路として、内部ディジタル回路10と、内部アナログ回路32と、内部メモリ回路33とが配置される。一方、前記周辺回路領域3には、前記内部ディジタル回路10に対するデータの入出力用の2個の入出力回路24Aと、内部アナログ回路32用の入出力回路24Bと、内部メモリ回路33用の入出力回路24Cとが配置されている。
また、前記周辺回路領域3には、同図に太実線で示すように、半導体チップ1の周辺に沿って、前記内部ディジタル回路10の2個の入出力回路24Aに電源を供給する2本の電源配線11A、12Aと、前記内部アナログ回路32の入出力回路24Bに電源を供給する2本の電源配線11B、12Bと、内部メモリ回路33の入出力回路24Cに電源を供給する2本の電源配線11C、12Cとが、各々、独立して、平行に配置されている。
前記内部ディジタル回路10の周りの構成を詳細に説明する。この内部ディジタル回路10の周りは、図2にも拡大して示すように、周辺回路領域3において、前記内部ディジタル回路10の入出力回路24A用の2本の電源配線11A、12Aに接続される入出力回路用の2個の電源端子19A、20Aと、前記内部ディジタル回路10に電源電圧を供給する2本の電源配線28A、29Aに接続される内部ディジタル回路10用の2個の電源端子13A、14Aと、内部ディジタル回路10の入出力回路24Aに接続される入出力端子23Aとが配置される。図2では、前記入出力回路24A用の2本の電源配線11A、12Aのうち、外方に位置する電源配線12Aの電源端子20Aが接地され、内方に位置する電源配線11Aの電源端子19Aには、所定電圧が印加される。また、内部ディジタル回路10用の2個の電源端子13A、14Aのうち、一方の電源端子14Aは接地され、他方の電源端子13Aには所定電圧が印加される。以下、便宜上、接地された電源端子20A、14Aを接地端子20A、14Aと言い、これ等端子に接続される電源配線12A、29Aを接地配線12A、29Aと言う。
以下、内部ディジタル回路10周りについて、サージ対策用の保護素子の配置を説明する。前記周辺回路領域3には、内部ディジタル回路10用の電源端子13A及び接地端子14Aの両端子と、入出力回路24A用の接地端子20Aとの間には、各々、内部回路-入出力回路電源間用の保護素子17A、17Bが配置される。また、入出力回路24A用の電源端子19Aと接地端子20Aとの間には、入出力回路電源間用の1個の保護素子18が配置される。一方、入出力回路24A用の電源端子19Aと内部ディジタル回路10用の電源端子13A及び接地端子14Aの両端子との間には、保護素子は配置されないが、図14で既述したように、これ等端子間のサージ保護は、2段の保護素子(17A、18)、(17B、18)を介したサージの抜けパスにより達成される。
そして、周辺回路領域3において、内部回路-入出力回路電源間用の2個の保護素子17A、17Bの図2で上方に位置する空き領域には、内部回路電源間用の1個の保護素子16が配置される。以下、この保護素子16の配置の詳細を図3及び図4に基づいて説明する。
図3及び図4において、入出力回路用の電源配線11A及び接地配線12Aのうち、チップ内方側に位置する電源配線11Aは、内部ディジタル回路10とその電源端子13A、14Aとの間に位置する配線部分が分離されて、分離配線15が形成されている。一方、内部ディジタル回路10用の電源配線28A及び接地配線29Aは、図4に示すように、入出力回路用の電源配線11Aの配線層よりも下層の配線層に配置される。そして、前記分離配線15は、接続コンタクト21を介して下層の内部ディジタル回路10用の接地配線29Aに接続されている。また、内部回路電源間用の保護素子16は、前記分離配線15の下方において、前記内部ディジタル回路10用の電源配線28A及び接地配線29Aの配線層よりも更に下層の配線層に配置されており、この保護端子16の一端は配線27及び接続コンタクト21を介して内部ディジタル回路10用の電源配線28Aと接続され、その他端は、配線及び接続コンタクト21を介して前記分離配線15に接続されている。これ等の構成により、内部回路電源間用の保護素子16は、その一端が内部ディジタル回路10用の電源配線28Aを介して内部ディジタル回路10用の電源端子13Aに接続され、その他端が分離配線15及び内部ディジタル回路10用の接地配線29Aを介して内部ディジタル回路10用の接地端子14Aに接続される。
一方、前記分離配線15の上層には、電源配線26が配置され、この電源配線26は、その両端が接続コンタクト21を介して、前記分離配線15が分離された入出力回路用の電源配線11Aと接続されて、入出力回路用の電源配線11Aとして1本に連続する。尚、上層の電源配線26は、図5に示すように、両端を延ばして、その下層の入出力回路用の電源配線11Aと平行にチップ周縁に沿って延びる形状としても良い。この場合には、電源電圧の供給の一層の強化が可能である。
前記4個の保護素子16、17A、17B、18は、具体的には、バイポーラ接合トランジスタ、電界効果トランジスタ、ダイオード又はサイリスタにより構成される。バイポーラ接合トランジスタで保護素子を構成する場合は、電界効果トランジスタよりも耐圧に優れ、高電源電圧の使用時にメリットがある。また、電界効果トランジスタで構成する場合は、バイポーラ接合トランジスタよりも能力が高く、CMOSプロセスでの使用時にメリットがある。更に、ダイオードで構成する場合は、CMOSプロセスでの使用時にメリットがあるが、単一な方向性を持つため、使用時に注意が必要である。サイリスタで構成する場合は、保護能力が電界効果トランジスタよりも優れているので、電界効果トランジスタと同等の能力を持たせたときに、サイズの縮小が可能である。
以上、内部ディジタル回路10周りの構成について説明したが、内部アナログ回路32及び内部メモリ回路33周りの構成についても、前記内部ディジタル回路10周りと同様であるので、同一符号又はその符号に添え符号B又はCを付して、その説明を省略する。
従って、本実施形態を示す図3と従来例を示す図13とを対比して判るように、本実施形態では、内部回路用の電源端子13A及び接地端子14Aと入出力回路用の電源配線11Aとを接続する2個の保護素子(図13の従来の保護素子34A、34B)を周辺回路領域3に配置せず、この配置しない空き領域に内部回路電源間用の1個の保護素子16を配置し、これにより、内部領域2への内部回路10、32、33の配置を圧迫しないので、内部領域2を拡大する必要がなく、半導体チップ1のサイズのコンパクト化が可能である。
また、周辺回路領域3の空き領域に内部回路電源間用の保護素子16を配置するので、周辺回路領域3の面積増大を生じることもない。
しかも、内部ディジタル回路10用の電源端子13A及び接地端子14Aと入出力回路24A用の電源端子19Aとの間のサージ保護については、従来の2個の保護素子34A、34Bを配置しなくても、2段の保護素子(17A、18)、(17B、18)を介したサージの抜けパスが存在するので、問題はない。
更に、チップ周辺に沿って延びる入出力回路24A用の電源配線11Aの配線部分を分離して分離配線15を形成し、この分離配線15を利用して、内部ディジタル回路10用の電源端子13Aと接地端子14Aとの間に、内部ディジタル回路10用の保護素子16を接続しているので、少ない配線の付け足しだけでサージ保護が可能である。
加えて、本実施形態では、内部ディジタル回路10、内部アナログ回路32及び内部メモリ回路33別に、それ等への電源端子(13A、14A)、(13B、14B)及び(13C、14C)を独立して配置すると共に、それ等3つの内部回路用の各入出力回路24A、24B及び24C別に、それ等入出力回路への電源端子(19A、20A)、(19B、20B)及び(19C、20C)を独立して配置したので、何れかの内部回路及びその入出力回路のサージやノイズが他の内部回路及びその入出力回路に影響を及ぼすことがなく、これらディジタル回路、アナログ回路及びメモリ回路等を混載した多電源LSIの小型化且つ高集積化が可能である。
尚、図2に示した本実施形態の構成は、チップ周辺に沿って延びる入出力回路24A用の接地配線12Aを基準とする保護構成であって、内部ディジタル回路10への電源配線28A側にサージ保護を集約したレイアウト構成である。
(第2の実施形態)
図6及び図7は本発明の第2の実施形態の集積回路の静電破壊防止回路の構成を示す。
図6及び図7は本発明の第2の実施形態の集積回路の静電破壊防止回路の構成を示す。
本実施形態と前記第1の実施形態との相違点は、前記第1の実施形態では、内部回路電源用の保護素子16を、内部ディジタル回路10用の電源配線28Aと分離配線15との間に配置すると共に、分離配線15と内部ディジタル回路10用の接地配線29Aとを接続したが、本実施の形態では、その構成を逆にして、内部回路電源用の保護素子16を、内部ディジタル回路10用の接地配線29Aと分離配線15との間に配置し、分離配線15と内部ディジタル回路10用の電源配線28Aとを接続した構成を持つ。すなわち、本実施の形態は、内部ディジタル回路10用の接地配線29A側にサージ保護を集約したレイアウト構成である。
本実施形態の他の構成は、第1の実施形態と同一であり、第1の実施形態と同一の作用効果を奏する。
(第3の実施形態)
図8及び図9は本発明の第3の実施形態の集積回路の静電破壊防止回路の構成を示す。
図8及び図9は本発明の第3の実施形態の集積回路の静電破壊防止回路の構成を示す。
本実施形態と前記第1の実施形態との相違点は次の通りである。すなわち、本実施形態では、入出力回路24A用の2本の電源配線11A、12Aのうち、チップ内方側の電源配線12Aを所定電圧供給用の電源配線とし、チップ外方側の電源配線11Aを接地端子20Aに接続される接地配線とし、その上で、その入出力回路24A用の電源配線12Aと内部ディジタル回路10用の電源端子13A及び接地端子14Aとの間に、各々、内部回路-入出力回路電源間用の保護素子17A、17Bを配置する。更に、周辺回路領域3内において、これ等保護素子17A、17Bのチップ外方に、内部回路電源間用の1個の保護素子16を配置すると共に、入出力回路24A用の接地配線11Aから分離配線15を形成し、この分離配線15の一端と内部ディジタル回路10用の接地端子14Aとを接続し、分離配線15の他端と内部ディジタル回路10用の電源端子13Aとの間に前記内部回路電源間用の保護素子16を配置したものである。
本実施形態は、チップ周辺に沿って延びる入出力回路24A用の電源配線12Aを基準とする保護構成であって、内部ディジタル回路10用の電源配線28A側にサージ保護を集約したレイアウト構成である。
本実施形態の他の構成は、前記第1の実施形態と同一であり、第1の実施形態と同一の作用効果を奏する。
(第4の実施形態)
図10及び図11は本発明の第4の実施形態の集積回路の静電破壊防止回路の構成を示す。
図10及び図11は本発明の第4の実施形態の集積回路の静電破壊防止回路の構成を示す。
本実施形態と前記第3の実施形態との相違点は、前記第3の実施形態では、内部回路電源用の保護素子16を、内部ディジタル回路10用の電源配線28Aと分離配線15との間に配置すると共に、分離配線15と内部ディジタル回路10用の接地配線29Aとを接続したが、本実施の形態では、その構成を逆にして、内部回路電源用の保護素子16を、内部ディジタル回路10用の接地配線29Aと分離配線15との間に配置すると共に、分離配線15と内部ディジタル回路10用の電源配線28Aとを接続した構成を持つ。すなわち、本実施の形態は、内部ディジタル回路10用の接地配線29A側にサージ保護を集約したレイアウト構成である。
本実施形態の他の構成は、前記第3の実施形態と同一であるので、第3の実施形態と同一の作用効果を奏する。
以上説明したように、本発明は、チップ内方の内部領域に混載する内部回路の個数を増やしても、サージ保護用の多数個の保護素子が内部領域を圧迫することがなく、集積回路チップの小型化を図ることができるので、静電破壊防止機能を有する集積回路等として有用である。
1 半導体チップ
2 内部領域
3 周辺回路領域
10 内部ディジタル回路
11A、12A 入出力回路用の2本の電源配線
13A、14A 内部回路用の2本の電源端子
15 分離配線
16 内部回路電源間用の1個の保護素子
17A、17B 内部回路-入出力回路電源用の2個の保護素子
18 入出力回路電源間用の1個の保護素子
19A、20A 入出力回路用の2本の電源端子
24A、24B、24C 入出力回路
25 半導体チップ
26 接続配線
28A、29A 内部回路用の2本の電源配線
32 内部アナログ回路
33 内部メモリ回路
2 内部領域
3 周辺回路領域
10 内部ディジタル回路
11A、12A 入出力回路用の2本の電源配線
13A、14A 内部回路用の2本の電源端子
15 分離配線
16 内部回路電源間用の1個の保護素子
17A、17B 内部回路-入出力回路電源用の2個の保護素子
18 入出力回路電源間用の1個の保護素子
19A、20A 入出力回路用の2本の電源端子
24A、24B、24C 入出力回路
25 半導体チップ
26 接続配線
28A、29A 内部回路用の2本の電源配線
32 内部アナログ回路
33 内部メモリ回路
Claims (15)
- チップ内方の内部領域に配置された内部回路と、
前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、
前記周辺回路領域には、
前記内部回路に内部回路用の2本の電源配線を介して接続される内部回路用の2個の電源端子と、
前記内部回路用の2個の電源端子間でサージを短絡させる内部回路電源間用の保護素子とが配置される
ことを特徴とする集積回路の静電破壊防止回路。 - チップ内方の内部領域に配置された内部回路と、
前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、
前記周辺回路領域には、
前記内部回路に内部回路用の2本の電源配線を介して接続される内部回路用の2個の電源端子と、
前記チップ周辺に沿って延びる入出力回路用の2本の電源配線を介して前記入出力回路に接続される入出力回路用の2個の電源端子と、
前記内部回路用の2個の電源端子間でサージを短絡させる内部回路電源間用の1個の保護素子と、
前記内部回路用の2個の電源端子と前記入出力回路用の一方の電源端子との間でサージを短絡させる内部回路-入出力回路電源間用の2個の保護素子と、
前記入出力回路用の2個の電源端子間でサージを短絡させる入出力回路電源間用の1個の保護素子とが配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2記載の集積回路の静電破壊防止回路において、
前記2本の入出力回路用の電源配線のうち何れか1本は、前記内部回路用の2個の電源端子の近傍に位置する配線部分が分離されて、分離配線が形成されており、
前記内部回路用の2個の電源端子のうち何れか1個は前記分離配線と接続され、
前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の2個の電源端子のうち他の1個とに接続される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2又は3記載の集積回路の静電破壊防止回路において、
前記入出力回路用の2本の電源配線のうち一本は接地配線であり、
前記内部回路-入出力回路電源間用の2個の保護素子は、前記入出力回路用の接地配線と前記内部回路用の2個の電源端子との間に各々配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2又は3記載の集積回路の静電破壊防止回路において、
前記入出力回路用の2本の電源配線のうち一本は、所定電圧を持つ電源配線であり、
前記内部回路-入出力回路電源間用の2個の保護素子は、前記入出力回路用の所定電圧を持つ電源配線と前記内部回路用の2個の電源端子との間に各々配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2又は3記載の集積回路の静電破壊防止回路において、
前記内部回路用の2本の電源配線のうち一本は接地配線であり、
前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の接地配線との間に配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2又は3記載の集積回路の静電破壊防止回路において、
前記内部回路用の2本の電源配線のうち一本は、所定電圧を持つ電源配線であり、
前記内部回路電源間用の1個の保護素子は、前記分離配線と前記内部回路用の所定電圧を持つ電源配線との間に配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、バイポーラ接合トランジスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、電界効果トランジスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、ダイオードで構成される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項1〜7の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、サイリスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項3記載の集積回路の静電破壊防止回路において、
前記分離配線の配線層とは異なる配線層には、前記分離配線が分離された入出力回路用の電源配線の2つの端部を繋ぐ接続配線が配置される
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項12記載の集積回路の静電破壊防止回路において、
前記接続配線は、前記入出力回路用の2本の電源配線と平行して、チップ周囲に沿って延びる
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項2記載の集積回路の静電破壊防止回路において、
前記内部回路は、デジタル回路、アナログ回路及びメモリ回路の少なくとも2つを含む
ことを特徴とする集積回路の静電破壊防止回路。 - 前記請求項14記載の集積回路の静電破壊防止回路において、
前記内部回路として含まれるデジタル回路、アナログ回路又はメモリ回路別に、
前記内部回路用の2個の電源端子と、入出力回路用の2個の電源端子と、内部回路電源間用の1個の保護素子と、内部回路-入出力回路電源間用の2個の保護素子と、入出力回路電源間用の1個の保護素子とを備える
ことを特徴とする集積回路の静電破壊防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003432507A JP2005191370A (ja) | 2003-12-26 | 2003-12-26 | 集積回路の静電破壊防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003432507A JP2005191370A (ja) | 2003-12-26 | 2003-12-26 | 集積回路の静電破壊防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005191370A true JP2005191370A (ja) | 2005-07-14 |
Family
ID=34790190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003432507A Pending JP2005191370A (ja) | 2003-12-26 | 2003-12-26 | 集積回路の静電破壊防止回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2005191370A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064974A (ja) * | 2007-09-06 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
-
2003
- 2003-12-26 JP JP2003432507A patent/JP2005191370A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009064974A (ja) * | 2007-09-06 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
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