JP4978998B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の電源系を有する半導体装置に関する。
従来から、複数の電源系を有する半導体装置、すなわち電源端子とグランド端子の対が複数有ってそれぞれの対の間に半導体素子が設けられている半導体装置は、信号端子に印加された静電気がいずれかの電源端子やグランド端子を経由して放電しても、その静電気放電（ＥＳＤ）によって破壊されないように、全ての電源端子及びグランド端子を基準としたＥＳＤ対策が取られてきた（例えば特許文献１）。
図４は、デジタル用電源系とアナログ用電源系の２個の電源系を有した従来の半導体装置における各端子の接続状態を示す部分回路図である。この半導体装置１０１は、例えば５Ｖのデジタル用電源系に、電源（ＶＣＣ１）端子１１０、グランド（ＧＮＤ１）端子１１２、及び外部と信号の入出力を行う少なくとも１つの信号（ＳＩＧ１）端子１１１と、同じく５Ｖのアナログ用電源系に、電源（ＶＣＣ２）端子１１３、グランド（ＧＮＤ２）端子１１５、及び外部と信号の入出力を行う少なくとも１つの信号（ＳＩＧ２）端子１１４と、を有している。それら各端子は、ボンディングワイヤ１２０乃至１２５によってそれぞれＶＣＣ１ボンディングパッド１３０、ＧＮＤ１ボンディングパッド１３２、ＳＩＧ１ボンディングパッド１３１、ＶＣＣ２ボンディングパッド１３３、ＧＮＤ２ボンディングパッド１３５、ＳＩＧ２ボンディングパッド１３４に接続されている。
ＶＣＣ１ボンディングパッド１３０及びＧＮＤ１ボンディングパッド１３２は、半導体基板上に形成されたＶＣＣ１配線１５０及びＧＮＤ１配線１５２にそれぞれ接続される。ＶＣＣ１配線１５０及びＧＮＤ１配線１５２は、デジタル用電源系の少なくとも１つの入出力回路１４３及び内部回路１４５の素子に接続されると共に後述のように信号用ＥＳＤ保護素子部１４１に接続される。入出力回路１４３はＳＩＧ１ボンディングパッド１３１との間で信号を入力又は出力し、内部回路１４５は入出力回路１４３から入力した信号に応じて信号処理を行い入出力回路１４３に信号を出力する。なお、図４における入出力回路１４３（及び後述の入出力回路１４４）では入力素子の図示は省略している。
前述した信号用ＥＳＤ保護素子部１４１は、入出力回路１４３のＥＳＤによる破壊を防止するものであり、ＶＣＣ１端子１１０を基準にＳＩＧ１端子１１１に印加された静電気をＶＣＣ１端子１１０に逃がすためのＶＣＣ１側の保護素子と、ＧＮＤ１端子１１２を基準にＳＩＧ１端子１１１に印加された静電気をＧＮＤ１端子１１２に逃がすためのＧＮＤ１側の保護素子と、から構成される。これらの保護素子は、具体的には図４に示すようなダイオード、又はフィールドトランジスタ（メタル配線をゲートとしたしきい値の高いＭＯＳトランジスタ）などが用いられる。こうして、ＳＩＧ１端子１１１についてＶＣＣ１端子１１０及びＧＮＤ１端子１１２を基準としたＥＳＤ対策が取られる。他の電源系のＶＣＣ２端子１１３及びＧＮＤ２端子１１５を基準としたＥＳＤ対策については後述する。
また、ＶＣＣ２ボンディングパッド１３３及びＧＮＤ２ボンディングパッド１３５も、半導体基板上に形成されたＶＣＣ２配線１５３及びＧＮＤ２配線１５５にそれぞれ接続される。ＶＣＣ２配線１５３及びＧＮＤ２配線１５５は、アナログ用電源系の少なくとも１つの入出力回路１４４及び内部回路１４６の素子に接続されると共に信号用ＥＳＤ保護素子部１４２に接続される。入出力回路１４４はＳＩＧ２ボンディングパッド１３４との間で信号を入力又は出力し、内部回路１４６は入出力回路１４４から入力した信号に応じて信号処理を行い入出力回路１４４に信号を出力する。信号用ＥＳＤ保護素子部１４２も、入出力回路１４４のＥＳＤによる破壊を防止するものであり、その構成や機能は前述の信号用ＥＳＤ保護素子部１４１と実質的に同じである。
電源用ＥＳＤ保護素子部１４０は、いずれの電源端子間又はグランド端子間に静電気が印加された場合でも、入出力回路１４３、１４４又は内部回路１４５、１４６の素子のＥＳＤによる破壊を防止するものであり、ＶＣＣ１端子１１０−ＧＮＤ１端子１１２間の保護素子（１個のダイオード）と、ＶＣＣ２端子１１３−ＧＮＤ１端子１１２間の保護素子（１個のダイオード）と、ＶＣＣ２端子１１３−ＧＮＤ２端子１１５間の保護素子（１個のダイオード）と、ＧＮＤ２端子１１５−ＧＮＤ１端子１１２間の保護素子（２個のダイオード）と、ＶＣＣ１端子１１０−ＶＣＣ２端子１１３間の保護素子（２個のダイオード）と、ＶＣＣ１端子１１０−ＧＮＤ２端子１１５間の保護素子（１個のダイオード）と、から構成される。ＧＮＤ２端子１１５−ＧＮＤ１端子１１２間の保護素子とＶＣＣ１端子１１０−ＶＣＣ２端子１１３間の保護素子とがそれぞれ２個の互いに逆方向のダイオードから構成されるのは、ＥＳＤに対して保護能力が高いからである。この構成は、ダイオードの陽極と陰極が同電位であるから可能である。その他の保護素子（例えばＶＣＣ１端子１１０−ＧＮＤ１端子１１２間の保護素子など）は、保護素子の面積を更に大きくするなどして保護能力を高めている。
次に、ＳＩＧ１端子１１１について他の電源系のＶＣＣ２端子１１３及びＧＮＤ２端子１１５を基準としたＥＳＤによる破壊防止の動作について説明する。ＶＣＣ２端子１１３を基準にＳＩＧ１端子１１１に印加された静電気は、信号用ＥＳＤ保護素子部１４１を構成するＶＣＣ１側の保護素子、ＶＣＣ１配線１５０、電源用ＥＳＤ保護素子部１４０を構成するＶＣＣ１端子１１０−ＶＣＣ２端子１１３間の保護素子、ＶＣＣ２配線１５３を通ってＶＣＣ２端子１１３に逃げる。ＧＮＤ２端子１１５を基準にＳＩＧ１端子１１１に印加された静電気も、同様にして、信号用ＥＳＤ保護素子部１４１を構成するＧＮＤ１側の保護素子、ＧＮＤ１配線１５２、電源用ＥＳＤ保護素子部１４０を構成するＧＮＤ２端子１１５−ＧＮＤ１端子１１２間の保護素子、ＧＮＤ２配線１５５を通ってＧＮＤ２端子１１５に逃げる。また、ＳＩＧ２端子１１４について他の電源系のＶＣＣ１端子１１０及びＧＮＤ１端子１１２を基準としたＥＳＤに対しても、同様にして、信号用ＥＳＤ保護素子部１４２及び電源用ＥＳＤ保護素子部１４０を介して破壊防止が実現される。
このように、複数の電源系を有する半導体装置において、いずれかの電源系の信号端子について他の電源系の電源端子やグランド端子を基準としたＥＳＤ対策は、信号用ＥＳＤ保護素子部及び電源用ＥＳＤ保護素子部を介して破壊防止が実現される。なお、上記の半導体装置１０１は、複数の電源系として、デジタル用電源系とアナログ用電源系の２個の電源系を有する半導体装置であるが、それに限らず、例えば５Ｖ電源系と３Ｖ電源系のように、電源電圧が異なる複数の電源系を有する半導体装置においても、電源用ＥＳＤ保護素子部１４０を設けることで、他の電源系の電源端子やグランド端子を基準としたＥＳＤによる破壊防止を実現することができる。ただし、例えばＶＣＣ１端子１１０が５ＶでＶＣＣ２端子１１３が３Ｖとすると、電源用ＥＳＤ保護素子部１４０におけるＶＣＣ１端子１１０−ＶＣＣ２端子１１３間の保護素子は通常動作で逆バイアスとなる１個のダイオード（又はフィールドトランジスタなど）から構成される。
特開平８−１４８６５０号公報
しかし、複数の電源系を有する半導体装置における電源用ＥＳＤ保護素子部は、半導体装置１０１の電源用ＥＳＤ保護素子部１４０のように、多くの電源端子間やグランド端子間の保護素子から構成され、それらの保護素子はそれぞれが大きな面積を占有するものである。従って、半導体装置は、電源用ＥＳＤ保護素子部を内部回路や入出力回路の素子が配置されてない空きスペースに配置するだけでは足りず、内部回路や入出力回路のスペースの他に電源用ＥＳＤ保護素子部のためのスペースを確保しなければならないので、チップサイズの増大の要因となっている。
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、複数の電源系を有する半導体装置において、いずれかの電源系の信号端子について他の電源系の電源端子やグランド端子を基準としたＥＳＤによる破壊防止を実現しつつ、それによるチップサイズの増大を抑制できる半導体装置を提供することにある。
上記の課題を解決するために、本発明の望ましい実施形態に係る半導体装置は、複数の電源系として少なくとも第１と第２の電源系を有し、第１と第２の電源系はそれぞれ電源端子、グランド端子、及び信号の入出力を行う少なくとも１つの信号端子と、半導体基板上に形成され、前記電源端子に接続される電源ボンディングパッド、前記グランド端子に接続されるグランドボンディングパッド、及び前記信号端子に接続される信号ボンディングパッドと、これら各ボンディングパッドに接続されると共に信号ボンディングパッドとの間で信号の入力又は出力を行う入出力回路と、を有する半導体装置であって、第１と第２の電源系は半導体基板上にそれぞれ、前記電源ボンディングパッド又は前記グランドボンディングパッドの一方に接続された前記電源端子又は前記グランド端子の一方に接続される第１のＥＳＤ保護ボンディングパッドと、前記信号ボンディングパッドと第１のＥＳＤ保護ボンディングパッドとの間及び前記信号ボンディングパッドと前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間に接続される信号用ＥＳＤ保護素子部と、を備え、第１と第２の電源系の第１のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続されており、第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第１の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間、第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第２の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間、及び第１の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方と第２の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間に接続される電源用ＥＳＤ保護素子部を備えている。
これらのボンディングパッドと端子の接続には、望ましくは、ボンディングワイヤが用いられる。
本発明の望ましい別の実施形態に係る半導体装置は、複数の電源系として少なくとも第１と第２の電源系を有し、第１と第２の電源系はそれぞれ電源端子、グランド端子、及び信号の入出力を行う少なくとも１つの信号端子と、半導体基板上に形成され、前記電源端子に接続される電源ボンディングパッド、前記グランド端子に接続されるグランドボンディングパッド、及び前記信号端子に接続される信号ボンディングパッドと、これら各ボンディングパッドに接続されると共に信号ボンディングパッドとの間で信号の入力又は出力を行う入出力回路と、を有する半導体装置であって、第１と第２の電源系は半導体基板上にそれぞれ、前記電源ボンディングパッド又は前記グランドボンディングパッドの一方に接続された前記電源端子又は前記グランド端子の一方に接続される第１のＥＳＤ保護ボンディングパッドと、前記電源ボンディングパッド又は前記グランドボンディングパッドの他方に接続された前記電源端子又は前記グランド端子の他方に接続される第２のＥＳＤ保護ボンディングパッドと、前記信号ボンディングパッドと第１のＥＳＤ保護ボンディングパッドとの間及び前記信号ボンディングパッドと第２のＥＳＤ保護ボンディングパッドとの間に接続される信号用ＥＳＤ保護素子部と、を備え、第１と第２の電源系の第１のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続され、第１と第２の電源系の第２のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続されており、第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第１と第２の電源系のいずれかの第２のＥＳＤ保護ボンディングパッドとの間に接続される電源用ＥＳＤ保護素子部を備えている。
これらのボンディングパッドと端子の接続には、望ましくは、ボンディングワイヤが用いられる。
本発明の望ましい実施形態に係る半導体装置は、複数の電源系を有する半導体装置のそれぞれの電源系において、電源ボンディングパッド及びグランドボンディングパッドの他にＥＳＤ保護ボンディングパッドを設け、それを介して信号端子に印加された静電気を逃がす。それにより、１つの電源系の信号端子について他の電源系の電源端子やグランド端子を基準としたＥＳＤ破壊対策を実現しつつ、チップサイズの増大を抑制することが可能になる。
本発明の望ましい第１実施形態に係る半導体装置における部分回路図。 同上の全体レイアウト図。 本発明の望ましい第２実施形態に係る半導体装置における部分回路図。 従来の半導体装置における部分回路図。
１ 第１実施形態の半導体装置
２ 第２実施形態の半導体装置
１０ ＶＣＣ１（第１の電源系の電源）端子
１１ ＳＩＧ１（第１の電源系の信号）端子
１２ ＧＮＤ１（第１の電源系のグランド）端子
１３ ＶＣＣ２（第２の電源系の電源）端子
１４ ＳＩＧ２（第２の電源系の信号）端子
１５ ＧＮＤ２（第２の電源系のグランド）端子
２０乃至２９ ボンディングワイヤ
３０ ＶＣＣ１（第１の電源系の電源）ボンディングパッド
３１ ＳＩＧ１（第１の電源系の信号）ボンディングパッド
３２ ＧＮＤ１（第１の電源系のグランド）ボンディングパッド
３３ ＶＣＣ２（第２の電源系の電源）ボンディングパッド
３４ ＳＩＧ２（第２の電源系の信号）ボンディングパッド
３５ ＧＮＤ２（第２の電源系のグランド）ボンディングパッド
３６ ＶＣＣ１（第１の電源系の第２の）ＥＳＤ保護ボンディングパッド
３７ ＧＮＤ１（第１の電源系の第１の）ＥＳＤ保護ボンディングパッド
３８ ＶＣＣ２（第２の電源系の第２の）ＥＳＤ保護ボンディングパッド
３９ ＧＮＤ２（第２の電源系の第１の）ＥＳＤ保護ボンディングパッド
４０ａ 第１実施形態の電源用ＥＳＤ保護素子部
４０ｂ 第２実施形態の電源用ＥＳＤ保護素子部
４１ａ 第１実施形態の第１の電源系の信号用ＥＳＤ保護素子部
４２ａ 第１実施形態の第２の電源系の信号用ＥＳＤ保護素子部
４１ｂ 第２実施形態の第１の電源系の信号用ＥＳＤ保護素子部
４２ｂ 第２実施形態の第２の電源系の信号用ＥＳＤ保護素子部
４３ 第１の電源系の入出力回路
４４ 第２の電源系の入出力回路
４５ 第１の電源系の内部回路
４６ 第２の電源系の内部回路
以下、本発明の最良の実施形態を図面を参照しながら説明する。図１は本発明の望ましい第１実施形態である半導体装置において各端子の接続状態を示す部分回路図である。この半導体装置１は、複数の電源系として５Ｖのデジタル用電源系（第１の電源系）と５Ｖのアナログ用電源系（第２の電源系）の２個の電源系を有している。
第１の電源系は、電源（ＶＣＣ１）端子１０、グランド（ＧＮＤ１）端子１２、及び外部と信号の入出力を行う少なくとも１つの信号（ＳＩＧ１）端子１１を有する。第２の電源系は、電源（ＶＣＣ２）端子１３、グランド（ＧＮＤ２）端子１５、及び外部と信号の入出力を行う少なくとも１つの信号（ＳＩＧ２）端子１４と、を有する。また、第１の電源系は、半導体基板上に、電源（ＶＣＣ１）ボンディングパッド３０、グランド（ＧＮＤ１）ボンディングパッド３２、少なくとも１つの信号（ＳＩＧ１）ボンディングパッド３１を有する。第２の電源系は、半導体基板上に、電源（ＶＣＣ２）ボンディングパッド３３、グランド（ＧＮＤ２）ボンディングパッド３５、少なくとも１つの信号（ＳＩＧ２）ボンディングパッド３４を有する。ＶＣＣ１端子１０、ＳＩＧ１端子１１、ＧＮＤ１端子１２、ＶＣＣ２端子１３、ＳＩＧ２端子１４、ＧＮＤ２端子１５は、ボンディングワイヤ２０乃至２５を介してそれぞれＶＣＣ１ボンディングパッド３０、ＳＩＧ１ボンディングパッド３１、ＧＮＤ１ボンディングパッド３２、ＶＣＣ２ボンディングパッド３３、ＳＩＧ２ボンディングパッド３４、ＧＮＤ２ボンディングパッド３５に接続されている。
第１の電源系には、半導体基板上に、ＶＣＣ１ボンディングパッド３０に近接してＶＣＣ１ＥＳＤ保護ボンディングパッド（第１の電源系の第２のＥＳＤ保護ボンディングパッド）３６、ＧＮＤ１ボンディングパッド３２に近接してＧＮＤ１ＥＳＤ保護ボンディングパッド（第１の電源系の第１のＥＳＤ保護ボンディングパッド）３７が設けられている。第２の電源系には、半導体基板上に、ＶＣＣ２ボンディングパッド３３に近接してＶＣＣ２ＥＳＤ保護ボンディングパッド（第２の電源系の第２のＥＳＤ保護ボンディングパッド）３８、ＧＮＤ２ボンディングパッド３５に近接してＧＮＤ２ＥＳＤ保護ボンディングパッド（第２の電源系の第１のＥＳＤ保護ボンディングパッド）３９が設けられている。これら各ＥＳＤ保護ボンディングパッド３６、３７、３８、３９は、ボンディングワイヤ２６乃至２９を介してＶＣＣ１端子１０、ＧＮＤ１端子１２、ＶＣＣ２端子１３、ＧＮＤ２端子１５に接続される。また、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６とＶＣＣ２ＥＳＤ保護ボンディングパッド３８は互いに接続され、かつ、ＧＮＤ１ＥＳＤ保護ボンディングパッド３７とＧＮＤ２ＥＳＤ保護ボンディングパッド３９は互いに接続されている。
ＶＣＣ１ボンディングパッド３０及びＧＮＤ１ボンディングパッド３２は、半導体基板上に形成されたＶＣＣ１配線５０及びＧＮＤ１配線５２にそれぞれ接続される。ＶＣＣ１配線５０及びＧＮＤ１配線５２は、第１の電源系の少なくとも１つの入出力回路４３及び内部回路４５の素子に接続される。入出力回路４３はＳＩＧ１ボンディングパッド３１との間で信号の入力又は出力を行い、内部回路４５は入出力回路４３から入力した信号に応じて信号処理を行ったり入出力回路４３に信号を出力したりする。なお、図１（及び後述の図３）における入出力回路４３（及び後述の入出力回路４４）では入力素子の図示は省略している。
ここで重要なことは、入出力回路４３のＥＳＤによる破壊防止のための信号用ＥＳＤ保護素子部４１ａは、ＶＣＣ１ＥＳＤ保護配線５６によりＳＩＧ１ボンディングパッド３１とＶＣＣ１ＥＳＤ保護ボンディングパッド３６間に、ＧＮＤ１ＥＳＤ保護配線５７によりＳＩＧ１ボンディングパッド３１とＧＮＤ１ＥＳＤ保護ボンディングパッド３７間に接続されることである。この信号用ＥＳＤ保護素子部４１ａは、ＶＣＣ１端子１０を基準にＳＩＧ１端子１１に印加された静電気をＶＣＣ１ＥＳＤ保護配線５６からＶＣＣ１ＥＳＤ保護ボンディングパッド３６を通ってＶＣＣ１端子１０に逃がすためのＶＣＣ１側の保護素子と、ＧＮＤ１端子１２を基準にＳＩＧ１端子１１に印加された静電気をＧＮＤ１ＥＳＤ保護配線５７からＧＮＤ１ＥＳＤ保護ボンディングパッド３７を通ってＧＮＤ１端子１２に逃がすためのＧＮＤ１側の保護素子と、から構成される。これら保護素子は、具体的にはダイオードやフィールドトランジスタ（メタル配線をゲートとしたしきい値の高いＭＯＳトランジスタ）などが用いられる。
また、ＶＣＣ２ボンディングパッド３３及びＧＮＤ２ボンディングパッド３５は、半導体基板上に形成されたＶＣＣ２配線５３及びＧＮＤ２配線５５にそれぞれ接続される。ＶＣＣ２配線５３及びＧＮＤ２配線５５は、第２の電源系の少なくとも１つの入出力回路４４及び内部回路４６の素子に接続される。この入出力回路４４も、前述した入出力回路４３と同様に、ＳＩＧ２ボンディングパッド３４との間で信号の入力又は出力を行い、内部回路４６は入出力回路４４から入力した信号に応じて信号処理を行ったり入出力回路４４に信号を出力したりする。そして、入出力回路４４のＥＳＤによる破壊防止のための信号用ＥＳＤ保護素子部４２ａも、ＶＣＣ２ＥＳＤ保護配線５８によりＳＩＧ２ボンディングパッド３４とＶＣＣ２ＥＳＤ保護ボンディングパッド３８間に、ＧＮＤ２ＥＳＤ保護配線５９によりＳＩＧ２ボンディングパッド３４とＧＮＤ２ＥＳＤ保護ボンディングパッド３９間に接続される。この信号用ＥＳＤ保護素子部４２ａは、ＶＣＣ２端子１３を基準にＳＩＧ２端子１４に印加された静電気をＶＣＣ２ＥＳＤ保護配線５８からＶＣＣ２ＥＳＤ保護ボンディングパッド３８を通ってＶＣＣ２端子１３に逃がすためのＶＣＣ２側の保護素子と、ＧＮＤ２端子１５を基準にＳＩＧ２端子１４に印加された静電気をＧＮＤ２ＥＳＤ保護配線５９からＧＮＤ２ＥＳＤ保護ボンディングパッド３９を通ってＧＮＤ２端子１５に逃がすためのＧＮＤ２側の保護素子と、から構成される。
半導体装置１の電源用ＥＳＤ保護素子部４０ａは、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６とＧＮＤ１ＥＳＤ保護ボンディングパッド３７間に、具体的にはＶＣＣ１ＥＳＤ保護配線５６とＧＮＤ１ＥＳＤ保護配線５７間に接続される保護素子（１個のダイオード）から構成される。この電源用ＥＳＤ保護素子部４０ａは、ＶＣＣ１端子１０−ＧＮＤ１端子１２間に静電気が印加された場合に、入出力回路４３又は内部回路４５の素子が破壊されないよう静電気を逃がすためのものである。また、前述したように、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６とＶＣＣ２ＥＳＤ保護ボンディングパッド３８は互いに接続され、かつ、ＧＮＤ１ＥＳＤ保護ボンディングパッド３７とＧＮＤ２ＥＳＤ保護ボンディングパッド３９は互いに接続されている。具体的には、ＶＣＣ１ＥＳＤ保護配線５６及びＧＮＤ１ＥＳＤ保護配線５７は、それぞれＶＣＣ２ＥＳＤ保護配線５８及びＧＮＤ２ＥＳＤ保護配線５９に半導体基板上で互いに接続されている。従って、ＶＣＣ２端子１３−ＧＮＤ２端子１５間に静電気が印加された場合も、ＶＣＣ２ＥＳＤ保護配線５８及びＧＮＤ２ＥＳＤ保護配線５９を介し、電源用ＥＳＤ保護素子部４０ａ、すなわち、ＶＣＣ１ＥＳＤ保護配線５６とＧＮＤ１ＥＳＤ保護配線５７間に接続された保護素子を通して静電気が逃げる。また、それ以外の組み合わせの電源（グランドを含む）端子間に静電気が印加された場合も同様である。
次に、１つの電源系の信号端子について他の電源系の電源端子やグランド端子を基準としたＥＳＤによる破壊防止が実現される動作を説明する。ＶＣＣ２端子１３を基準にＳＩＧ１端子１１に印加された静電気は、信号用ＥＳＤ保護素子部４１ａを構成するＶＣＣ１側の保護素子からＶＣＣ１ＥＳＤ保護配線５６、ＶＣＣ２ＥＳＤ保護配線５８、ＶＣＣ２ＥＳＤ保護ボンディングパッド３８、ボンディングワイヤ２８を通ってＶＣＣ２端子１３に逃げる。ＧＮＤ２端子１５を基準にＳＩＧ１端子１１に印加された静電気も、同様にして、信号用ＥＳＤ保護素子部４１ａを構成するＧＮＤ１側の保護素子からＧＮＤ１ＥＳＤ保護配線５７、ＧＮＤ２ＥＳＤ保護配線５９、ＧＮＤ２ＥＳＤ保護ボンディングパッド３９、ボンディングワイヤ２９を通ってＧＮＤ２端子１１５に逃げる。このように、ＳＩＧ１端子１１について他の電源系の電源端子やグランド端子を基準としたＥＳＤによる破壊防止を実現することができるのである。また、ＳＩＧ２端子１４について他の電源系の電源端子やグランド端子、すなわちＶＣＣ１端子１０及びＧＮＤ１端子１２を基準としたＥＳＤによる破壊防止も、同様にして実現することができる。
図２は半導体装置１全体を表したレイアウト図である。リード端子である各端子１０乃至１５は、その内側であるインナーリード部がボンディングワイヤ２０乃至２９によって各ボンディングパッド３０乃至３９に接続されている。信号端子であるＳＩＧ１端子１１及びＳＩＧ２端子１４はそれぞれ複数設けられ、その各々にボンディングワイヤ２１又は２４、ＳＩＧ１ボンディングパッド３１又はＳＩＧ２ボンディングパッド３４、信号用ＥＳＤ保護素子部４１ａ又は４２ａ、入出力回路４３又は４４が設けられている。なお、図２において、ＳＩＧ１ボンディングパッド３１又はＳＩＧ２ボンディングパッド３４、信号用ＥＳＤ保護素子部４１ａ又は４２ａなどについて符号は省略している。ＧＮＤ１ＥＳＤ保護配線５７又はＧＮＤ２ＥＳＤ保護配線５９は各ボンディングパッド３０乃至３９を囲んで外側に、ＶＣＣ１ＥＳＤ保護配線５６又はＶＣＣ２ＥＳＤ保護配線５８は各ボンディングパッド３０乃至３９の内側に、ＶＣＣ１配線５０又はＶＣＣ２配線５３はＶＣＣ１ＥＳＤ保護配線５６又はＶＣＣ２ＥＳＤ保護配線５８の内側であり入出力回路４３又は４４を囲んで外側に、ＧＮＤ１配線５２又はＧＮＤ２配線５５は入出力回路４３又は４４の内側に、それぞれ設けられている。また、電源用ＥＳＤ保護素子部４０ａを構成する保護素子は、半導体装置１の空きスペース（すなわち図２における半導体装置１の４コーナ）に分割して配置されている。
以上のように、この半導体装置１は、電源用ＥＳＤ保護素子部４０ａを構成する保護素子の数を削減することができ、それによりチップサイズの増大を抑制することが可能となる。また、半導体装置のＥＳＤに対する破壊強度を測定する場合、ＶＣＣ１端子１０を基準にした場合とＶＣＣ２端子１３を基準にした場合とでは原理的にほとんど破壊強度は変わらないのでＶＣＣ２端子１３を基準にした測定を省略することも可能である。ＧＮＤ１端子１２を基準にした場合とＧＮＤ２端子１５を基準にした場合も同様である。
なお、第１の電源系、すなわち、デジタル用電源系の素子に起因して電源配線に重畳した電源ノイズが伝達される経路、すなわちＶＣＣ１ボンディングパッド３０、ボンディングワイヤ２０、ＶＣＣ１端子１０、ボンディングワイヤ２６、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６、ＶＣＣ１ＥＳＤ保護配線５６、ＶＣＣ２ＥＳＤ保護配線５８、ＶＣＣ２ＥＳＤ保護ボンディングパッド３８、ボンディングワイヤ２８、ＶＣＣ２端子１３、ボンディングワイヤ２３、ＶＣＣ２ボンディングパッド３３の経路で、デジタル用電源系のＶＣＣ１配線５０から第２の電源系、すなわち、アナログ用電源系のＶＣＣ２配線５３に電源ノイズが伝達される可能性も想定されるが、電源ノイズは、その経路中の複数のボンディングワイヤのインピーダンスが高いために減衰され、かつそれに比べてインピーダンスが低いＶＣＣ１端子１０及びＶＣＣ２端子１３を介して外部電源で吸収されるため、極めて微小となり、問題とはならない。グランド配線に重畳した電源ノイズについても同様である。
次に、本発明の望ましい第２実施形態である半導体装置について図３に基づいて説明する。この半導体装置２は、複数の電源系として電源電圧が異なる複数の電源系、すなわち、５Ｖの第１の電源系と３Ｖの第２の電源系を有する。この半導体装置２のＶＣＣ１端子１０はＶＣＣ１ボンディングパッド３０にのみ接続されており、前述の半導体装置１におけるＶＣＣ１ＥＳＤ保護ボンディングパッド３６は存在せず、従ってＶＣＣ１ＥＳＤ保護配線５６も存在しない。同じく、ＶＣＣ２端子１３はＶＣＣ２ボンディングパッド３３にのみ接続されており、半導体装置１におけるＶＣＣ２ＥＳＤ保護ボンディングパッド３８は存在せず、従ってＶＣＣ２ＥＳＤ保護配線５８も存在しない。しかし、ＧＮＤ１ＥＳＤ保護ボンディングパッド（第１の電源系の第１のＥＳＤ保護ボンディングパッド）３７とＧＮＤ２ＥＳＤ保護ボンディングパッド（第２の電源系の第１のＥＳＤ保護ボンディングパッド）３９は存在する。それらは、ＧＮＤ１ＥＳＤ保護配線５７とＧＮＤ２ＥＳＤ保護配線５９とを介して半導体基板上で互いに接続される。そして、半導体装置１における信号用ＥＳＤ保護素子部４１ａ及び４２ａに替え、ＶＣＣ１側の保護素子、ＶＣＣ２側の保護素子がＶＣＣ１配線５０、ＶＣＣ２配線５３に接続され、ＧＮＤ１側の保護素子、ＧＮＤ２側の保護素子がＧＮＤ１ＥＳＤ保護ボンディングパッド３７及びＧＮＤ２ＥＳＤ保護ボンディングパッド３９に接続された信号用ＥＳＤ保護素子部４１ｂ及び４２ｂを備える。また、電源用ＥＳＤ保護素子部４０ａに替え、ＶＣＣ１ボンディングパッド３０−ＧＮＤ１ＥＳＤ保護ボンディングパッド３７間の保護素子（１個のダイオード）と、ＶＣＣ２ボンディングパッド３３−ＧＮＤ１ＥＳＤ保護ボンディングパッド３７間の保護素子（１個のダイオード）と、ＶＣＣ１ボンディングパッド３０−ＶＣＣ２ボンディングパッド３３間の保護素子（１個のダイオード）と、を有する電源用ＥＳＤ保護素子部４０ｂを備える。
この半導体装置２では、１つの電源系の信号端子について他の電源系のグランド端子を基準とした場合、すなわちＧＮＤ２端子１５を基準にＳＩＧ１端子１１に静電気が印加された場合とＧＮＤ１端子１２を基準にＳＩＧ２端子１４に静電気が印加された場合のＥＳＤによる破壊防止は半導体装置１と同様にして実現される。そして、１つの電源系の信号端子について他の電源系の電源端子を基準とした場合、すなわちＶＣＣ２端子１３を基準にＳＩＧ１端子１１に静電気が印加された場合とＶＣＣ１端子１０を基準にＳＩＧ２端子１４に静電気が印加された場合のＥＳＤによる破壊防止は前述の従来の半導体装置と同様にして実現される。
半導体装置２の電源用ＥＳＤ保護素子部４０ｂは、半導体装置１の電源用ＥＳＤ保護素子部４０ａに比べて構成要素である保護素子の数が多いが、従来の電源用ＥＳＤ保護素子部に比べて保護素子の数を削減することができ、それによりチップサイズの増大を抑制することが可能となる。
また、複数の電源系の電圧によっては、半導体装置２とは逆に、半導体装置１におけるＶＣＣ１ＥＳＤ保護ボンディングパッド３６とＶＣＣ２ＥＳＤ保護ボンディングパッド３８が存在し、ＧＮＤ１ＥＳＤ保護ボンディングパッド３７とＧＮＤ２ＥＳＤ保護ボンディングパッド３９が存在しない場合も可能である。
また、以上説明した実施形態では、端子とそれに対応するボンディングパッドはボンディングワイヤを用いて接続されているが、ある程度高いインピーダンスを有する接続部材（例えばバンプ）を用いても同様な効果を得ることが可能である。また、半導体基板が直接、プリント基板などに実装される場合は、プリント基板の配線により各ＥＳＤ保護ボンディングパッドを対応する電源ボンディングパッド又はグランドボンディングパッドに接続するようにする。
なお、本発明は、上述した実施形態に限られることなく、請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、以上の実施形態では、請求の範囲の理解のために、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６が第１の電源系の第２のＥＳＤ保護ボンディングパッド、ＧＮＤ１ＥＳＤ保護ボンディングパッド３７が第１の電源系の第１のＥＳＤ保護ボンディングパッド、ＶＣＣ２ＥＳＤ保護ボンディングパッド３８が第２の電源系の第２のＥＳＤ保護ボンディングパッド、ＧＮＤ２ＥＳＤ保護ボンディングパッド３９が第２の電源系の第１のＥＳＤ保護ボンディングパッド、にそれぞれ対応するように説明したが、ＶＣＣ１ＥＳＤ保護ボンディングパッド３６が第１の電源系の第１のＥＳＤ保護ボンディングパッド、ＧＮＤ１ＥＳＤ保護ボンディングパッド３７が第１の電源系の第２のＥＳＤ保護ボンディングパッド、ＶＣＣ２ＥＳＤ保護ボンディングパッド３８が第２の電源系の第１のＥＳＤ保護ボンディングパッド、ＧＮＤ２ＥＳＤ保護ボンディングパッド３９が第２の電源系の第２のＥＳＤ保護ボンディングパッド、にそれぞれ対応するようにしても構わない。また、以上の実施形態では複数の電源系を有する半導体装置として２個の電源系を有する半導体装置を説明したが、３個以上の電源系を有する半導体装置の電源系の全部又は一部にも本発明を適用することができるのは勿論である。

Claims (4)

  1. 複数の電源系として少なくとも第１と第２の電源系を有し、第１と第２の電源系はそれぞれ電源端子、グランド端子、及び信号の入出力を行う少なくとも１つの信号端子と、半導体基板上に形成され、前記電源端子に接続される電源ボンディングパッド、前記グランド端子に接続されるグランドボンディングパッド、及び前記信号端子に接続される信号ボンディングパッドと、これら各ボンディングパッドに接続されると共に信号ボンディングパッドとの間で信号の入力又は出力を行う入出力回路と、を有する半導体装置であって、
    第１と第２の電源系は半導体基板上にそれぞれ、
    前記電源ボンディングパッド又は前記グランドボンディングパッドの一方に接続された前記電源端子又は前記グランド端子の一方に接続される第１のＥＳＤ保護ボンディングパッドと、
    前記信号ボンディングパッドと第１のＥＳＤ保護ボンディングパッドとの間及び前記信号ボンディングパッドと前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間に接続される信号用ＥＳＤ保護素子部と、
    を備え、
    第１と第２の電源系の第１のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続されており、
    第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第１の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間、第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第２の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間、及び第１の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方と第２の電源系の前記電源ボンディングパッド又は前記グランドボンディングパッドの他方との間に接続される電源用ＥＳＤ保護素子部を備えていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    第１と第２の電源系はそれぞれ、電源ボンディングパッドと電源端子の接続、グランドボンディングパッドとグランド端子の接続、信号ボンディングパッドと信号端子の接続、第１のＥＳＤ保護ボンディングパッドと電源端子又はグランド端子の一方の接続、がボンディングワイヤを介していることを特徴とする半導体装置。
  3. 複数の電源系として少なくとも第１と第２の電源系を有し、第１と第２の電源系はそれぞれ電源端子、グランド端子、及び信号の入出力を行う少なくとも１つの信号端子と、半導体基板上に形成され、前記電源端子に接続される電源ボンディングパッド、前記グランド端子に接続されるグランドボンディングパッド、及び前記信号端子に接続される信号ボンディングパッドと、これら各ボンディングパッドに接続されると共に信号ボンディングパッドとの間で信号の入力又は出力を行う入出力回路と、を有する半導体装置であって、
    第１と第２の電源系は半導体基板上にそれぞれ、
    前記電源ボンディングパッド又は前記グランドボンディングパッドの一方に接続された前記電源端子又は前記グランド端子の一方に接続される第１のＥＳＤ保護ボンディングパッドと、
    前記電源ボンディングパッド又は前記グランドボンディングパッドの他方に接続された前記電源端子又は前記グランド端子の他方に接続される第２のＥＳＤ保護ボンディングパッドと、
    前記信号ボンディングパッドと第１のＥＳＤ保護ボンディングパッドとの間及び前記信号ボンディングパッドと第２のＥＳＤ保護ボンディングパッドとの間に接続される信号用ＥＳＤ保護素子部と、
    を備え、
    第１と第２の電源系の第１のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続され、第１と第２の電源系の第２のＥＳＤ保護ボンディングパッドは半導体基板上で互いに接続されており、
    第１と第２の電源系のいずれかの第１のＥＳＤ保護ボンディングパッドと第１と第２の電源系のいずれかの第２のＥＳＤ保護ボンディングパッドとの間に接続される電源用ＥＳＤ保護素子部を備えていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    第１と第２の電源系はそれぞれ、電源ボンディングパッドと電源端子の接続、グランドボンディングパッドとグランド端子の接続、信号ボンディングパッドと信号端子の接続、第１のＥＳＤ保護ボンディングパッドと電源端子又はグランド端子の一方の接続、第２のＥＳＤ保護ボンディングパッドと電源端子又はグランド端子の他方の接続がボンディングワイヤを介していることを特徴とする半導体装置。
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