JPH10173134A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10173134A JPH10173134A JP33435396A JP33435396A JPH10173134A JP H10173134 A JPH10173134 A JP H10173134A JP 33435396 A JP33435396 A JP 33435396A JP 33435396 A JP33435396 A JP 33435396A JP H10173134 A JPH10173134 A JP H10173134A
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Abstract
(57)【要約】
【課題】 複数の電源とグランドを持つ半導体装置にお
いて、保護回路の必要個数を削減することによって、保
護回路の必要個数が多いことに起因する半導体装置の面
積の増大を防ぐことのできる半導体装置を提供するこ
と。 【解決手段】 互いに電気的に分離した複数の電源を持
つ半導体装置において、各正電源を共通の接点を中心と
して放射状に接続し、該接点と各正電源との間に静電気
放電保護用素子を用いた保護回路を設け、また、各負電
源または各グランドを共通の接点を中心として放射状に
接続し、該接点と各負電源または各グランドとの間に静
電気放電保護用素子を用いた保護回路を設けるようにし
た。
いて、保護回路の必要個数を削減することによって、保
護回路の必要個数が多いことに起因する半導体装置の面
積の増大を防ぐことのできる半導体装置を提供するこ
と。 【解決手段】 互いに電気的に分離した複数の電源を持
つ半導体装置において、各正電源を共通の接点を中心と
して放射状に接続し、該接点と各正電源との間に静電気
放電保護用素子を用いた保護回路を設け、また、各負電
源または各グランドを共通の接点を中心として放射状に
接続し、該接点と各負電源または各グランドとの間に静
電気放電保護用素子を用いた保護回路を設けるようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに電気的に分
離した複数の電源を持つ半導体装置に関し、特に保護ダ
イオードにより構成される静電気放電(Electric Static
Discharge（ＥＳＤ））保護回路を備える半導体装置の
改良に関する。
離した複数の電源を持つ半導体装置に関し、特に保護ダ
イオードにより構成される静電気放電(Electric Static
Discharge（ＥＳＤ））保護回路を備える半導体装置の
改良に関する。
【０００２】
【従来の技術】半導体装置では、装置内の回路別に電源
を持つものがある。例えば、半導体メモリと装置外の大
容量負荷を駆動し得るＣＭＯＳバッファが同じ半導体装
置内に内蔵される場合、バッファ駆動時の電源−ＧＮＤ
（グランド）間の電位変動により、電源−ＧＮＤ間の電
位変動に対し比較的感度の高いメモリ回路の電源−ＧＮ
Ｄ間の電位変動を防ぐために、バッファとメモリ各々の
電源、ＧＮＤを分離することがある。
を持つものがある。例えば、半導体メモリと装置外の大
容量負荷を駆動し得るＣＭＯＳバッファが同じ半導体装
置内に内蔵される場合、バッファ駆動時の電源−ＧＮＤ
（グランド）間の電位変動により、電源−ＧＮＤ間の電
位変動に対し比較的感度の高いメモリ回路の電源−ＧＮ
Ｄ間の電位変動を防ぐために、バッファとメモリ各々の
電源、ＧＮＤを分離することがある。
【０００３】また、最近は半導体装置の高集積化が進み
一つの電源で装置内すべての回路に電流を供給できない
ため、一つの半導体装置に複数の電源入力端子を設け、
その結果一つの半導体装置で装置内の回路が回路別に電
源を持つことがある。
一つの電源で装置内すべての回路に電流を供給できない
ため、一つの半導体装置に複数の電源入力端子を設け、
その結果一つの半導体装置で装置内の回路が回路別に電
源を持つことがある。
【０００４】ここで、このような複数の電源を持つ半導
体装置に静電気放電保護回路（以下「保護回路」とい
う）を設けた場合の従来の構成を、図３、図４および図
５を用いて説明する。図３に示す半導体装置では、回路
Ｃ１、Ｃ２、Ｃ３、・・・・ＣＮのＮ個の回路を有し、回路
Ｃ１は電源Ｅ１およびＧＮＤ（または負電源）Ｇ１に、
回路Ｃ２は電源Ｅ２およびＧＮＤＧ２にというように、
各回路Ｃ１〜ＣＮはそれぞれ、各電源Ｅ１、Ｅ２、Ｅ
３、・・・・ＥＮおよび各ＧＮＤ（または負電源）Ｇ１、Ｇ
２、Ｇ３、・・・・ＧＮのそれぞれに接続されている。
体装置に静電気放電保護回路（以下「保護回路」とい
う）を設けた場合の従来の構成を、図３、図４および図
５を用いて説明する。図３に示す半導体装置では、回路
Ｃ１、Ｃ２、Ｃ３、・・・・ＣＮのＮ個の回路を有し、回路
Ｃ１は電源Ｅ１およびＧＮＤ（または負電源）Ｇ１に、
回路Ｃ２は電源Ｅ２およびＧＮＤＧ２にというように、
各回路Ｃ１〜ＣＮはそれぞれ、各電源Ｅ１、Ｅ２、Ｅ
３、・・・・ＥＮおよび各ＧＮＤ（または負電源）Ｇ１、Ｇ
２、Ｇ３、・・・・ＧＮのそれぞれに接続されている。
【０００５】ここで、例えば電源Ｅ１と電源Ｅ２との間
には保護回路２−１が、電源Ｅ１と電源Ｅ３との間には
保護回路２−２が、ＧＮＤＧ１とＧＮＤＧ２との間には
保護回路２−３が、ＧＮＤＧ１とＧＮＤＧ３との間には
保護回路２−６が、それぞれ挿入されているように、各
電源と他の各々の電源との間、および各ＧＮＤと他の各
々のＧＮＤとの間に保護回路がそれぞれ挿入されてい
る。
には保護回路２−１が、電源Ｅ１と電源Ｅ３との間には
保護回路２−２が、ＧＮＤＧ１とＧＮＤＧ２との間には
保護回路２−３が、ＧＮＤＧ１とＧＮＤＧ３との間には
保護回路２−６が、それぞれ挿入されているように、各
電源と他の各々の電源との間、および各ＧＮＤと他の各
々のＧＮＤとの間に保護回路がそれぞれ挿入されてい
る。
【０００６】この保護回路は図４に示すように、Ｄ１と
Ｄ２の２個のダイオードで構成することが多い。今、図
３に示すＧＮＤＧ１とＧＮＤＧ２との間に図４に示す保
護回路を挿入する場合、図５に示すように、ＧＮＤＧ１
を基準に動作する端子１とＧＮＤＧ２との間は、ダイオ
ードＤ３とダイオードＤ１の２個のダイオードにより直
列接続される。このとき、端子１とＧＮＤＧ２の間に静
電気放電による高電圧パルスが印加されても、Ｄ１、Ｄ
３の２個のダイオードの容量によりパルスが緩和され内
部回路Ｅ１が高電圧パルスにより破壊されることを防
ぐ。
Ｄ２の２個のダイオードで構成することが多い。今、図
３に示すＧＮＤＧ１とＧＮＤＧ２との間に図４に示す保
護回路を挿入する場合、図５に示すように、ＧＮＤＧ１
を基準に動作する端子１とＧＮＤＧ２との間は、ダイオ
ードＤ３とダイオードＤ１の２個のダイオードにより直
列接続される。このとき、端子１とＧＮＤＧ２の間に静
電気放電による高電圧パルスが印加されても、Ｄ１、Ｄ
３の２個のダイオードの容量によりパルスが緩和され内
部回路Ｅ１が高電圧パルスにより破壊されることを防
ぐ。
【０００７】このように、半導体装置が複数の電源とＧ
ＮＤを持つとき、一つの電源とＧＮＤを基準に動作する
回路を、他のすべての電源とＧＮＤを基準に印加される
静電気放電による高電圧パルスから保護し内部回路破壊
を防止するために、図３に示すように、各電源と他の各
電源との間、また各ＧＮＤと他の各ＧＮＤとの間に保護
回路を挿入している。
ＮＤを持つとき、一つの電源とＧＮＤを基準に動作する
回路を、他のすべての電源とＧＮＤを基準に印加される
静電気放電による高電圧パルスから保護し内部回路破壊
を防止するために、図３に示すように、各電源と他の各
電源との間、また各ＧＮＤと他の各ＧＮＤとの間に保護
回路を挿入している。
【０００８】
【発明が解決しようとする課題】しかしながら、図３〜
図５に示すような従来の保護回路の挿入方式では、電源
数、ＧＮＤ数が増えるに従い必要な保護回路数が加速度
的に増加し、半導体集積回路の面積が増大する要因にな
るという問題がある。すなわち、従来の方法では電源数
Ｎに対する保護回路の必要個数は下記に示した数１によ
って求められるからである。
図５に示すような従来の保護回路の挿入方式では、電源
数、ＧＮＤ数が増えるに従い必要な保護回路数が加速度
的に増加し、半導体集積回路の面積が増大する要因にな
るという問題がある。すなわち、従来の方法では電源数
Ｎに対する保護回路の必要個数は下記に示した数１によ
って求められるからである。
【０００９】
【数１】 保護回路の必要個数＝（Ｎ−１）＋（Ｎ−２）＋・・・・＋１ 例えば半導体装置に６個の電源数があるとすると１５個
の保護回路が必要である。ここでＧＮＤ数も６個である
とすればＧＮＤ側でも同数の保護回路が必要であるた
め、合計３０個の保護回路が必要となる。
の保護回路が必要である。ここでＧＮＤ数も６個である
とすればＧＮＤ側でも同数の保護回路が必要であるた
め、合計３０個の保護回路が必要となる。
【００１０】本発明は上記した問題点にかんがみてなさ
れたものであり、その目的は、複数の電源とＧＮＤを持
つ半導体装置において、保護回路の必要個数を削減する
ことによって、保護回路の必要個数が多いことに起因す
る半導体装置の面積の増大を防ぐことのできる半導体装
置を提供することにある。
れたものであり、その目的は、複数の電源とＧＮＤを持
つ半導体装置において、保護回路の必要個数を削減する
ことによって、保護回路の必要個数が多いことに起因す
る半導体装置の面積の増大を防ぐことのできる半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、互いに電気的に分離し
た複数の電源を持つ半導体装置において、各正電源を共
通の接点を中心として放射状に接続し、該接点と各正電
源との間に静電気放電保護用素子を用いた保護回路を設
け、また、各負電源または各グランドを共通の接点を中
心として放射状に接続し、該接点と各負電源または各グ
ランドとの間に静電気放電保護用素子を用いた保護回路
を設けたことを特徴とする。
に、本発明による半導体装置は、互いに電気的に分離し
た複数の電源を持つ半導体装置において、各正電源を共
通の接点を中心として放射状に接続し、該接点と各正電
源との間に静電気放電保護用素子を用いた保護回路を設
け、また、各負電源または各グランドを共通の接点を中
心として放射状に接続し、該接点と各負電源または各グ
ランドとの間に静電気放電保護用素子を用いた保護回路
を設けたことを特徴とする。
【００１２】さらに、前記静電気放電保護用素子が保護
ダイオードによって実現され、前記保護回路は、いずれ
かの正電源と他の各正電源間を、またはいずれかの負電
源または各グランドと他の各負電源または各グランド間
を、複数の保護ダイオードを直列に接続して構成した回
路であることを特徴とする。
ダイオードによって実現され、前記保護回路は、いずれ
かの正電源と他の各正電源間を、またはいずれかの負電
源または各グランドと他の各負電源または各グランド間
を、複数の保護ダイオードを直列に接続して構成した回
路であることを特徴とする。
【００１３】
【作用】本発明によれば、電源数Ｎまたはグランド数Ｎ
に対し必要な保護回路数はＮ個である。従来例では電源
またはグランドの組み合わせ数分だけ保護回路が必要で
あるので、本発明によれば電源またはグランド数が増加
するほど保護回路の必要個数を削減することができる。
従って、数個（例えば６個）以上の複数の電源およびグ
ランド数を持つとき、保護回路の必要個数を削減し、保
護回路の必要数が多いことに起因する半導体装置の面積
の増大を防止することができる。
に対し必要な保護回路数はＮ個である。従来例では電源
またはグランドの組み合わせ数分だけ保護回路が必要で
あるので、本発明によれば電源またはグランド数が増加
するほど保護回路の必要個数を削減することができる。
従って、数個（例えば６個）以上の複数の電源およびグ
ランド数を持つとき、保護回路の必要個数を削減し、保
護回路の必要数が多いことに起因する半導体装置の面積
の増大を防止することができる。
【００１４】
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照して説明する。図１は本発明による半
導体装置の実施の形態を示すブロック図であり、図１に
示す半導体装置は、回路Ｃ１、Ｃ２、Ｃ３、・・・・ＣＮの
Ｎ個の回路を有し、回路Ｃ１〜ＣＮの各々が、正電源Ｅ
１、Ｅ２、Ｅ３、・・・・ＥＮの各々およびＧＮＤ（または
負電源）Ｇ１、Ｇ２、Ｇ３、・・・・ＧＮの各々に接続され
ている。
ついて図面を参照して説明する。図１は本発明による半
導体装置の実施の形態を示すブロック図であり、図１に
示す半導体装置は、回路Ｃ１、Ｃ２、Ｃ３、・・・・ＣＮの
Ｎ個の回路を有し、回路Ｃ１〜ＣＮの各々が、正電源Ｅ
１、Ｅ２、Ｅ３、・・・・ＥＮの各々およびＧＮＤ（または
負電源）Ｇ１、Ｇ２、Ｇ３、・・・・ＧＮの各々に接続され
ている。
【００１５】ここで、正電源Ｅ１〜ＥＮは共通の接点Ａ
を中心として放射状に接続されており、接点Ａと各正電
源Ｅ１〜ＥＮとの間には静電気放電による高電圧パルス
から各回路を保護するための保護回路１−１、１−２、
・・・・１−Ｎが挿入されている。また、各負電源（ま
たはＧＮＤ）Ｇ１〜ＧＮは共通の接点Ｂを中心として放
射状に接続されており、接点Ｂと各負電源（またはＧＮ
Ｄ）Ｇ１〜ＧＮとの間には静電気放電による高電圧パル
スから各回路を保護するための保護素子１−１、１−
２、・・・・１−Ｎが挿入されている。
を中心として放射状に接続されており、接点Ａと各正電
源Ｅ１〜ＥＮとの間には静電気放電による高電圧パルス
から各回路を保護するための保護回路１−１、１−２、
・・・・１−Ｎが挿入されている。また、各負電源（ま
たはＧＮＤ）Ｇ１〜ＧＮは共通の接点Ｂを中心として放
射状に接続されており、接点Ｂと各負電源（またはＧＮ
Ｄ）Ｇ１〜ＧＮとの間には静電気放電による高電圧パル
スから各回路を保護するための保護素子１−１、１−
２、・・・・１−Ｎが挿入されている。
【００１６】ここで、上記保護回路１−１〜１−Ｎは例
えば保護ダイオードによって実現され、いずれかの正電
源と他の正電源、またはいずれかの負電源（またはＧＮ
Ｄ）と他の負電源（またはＧＮＤ）は複数の保護ダイオ
ードが直列に接続された回路により接続される。
えば保護ダイオードによって実現され、いずれかの正電
源と他の正電源、またはいずれかの負電源（またはＧＮ
Ｄ）と他の負電源（またはＧＮＤ）は複数の保護ダイオ
ードが直列に接続された回路により接続される。
【００１７】本実施の形態によれば、正電源数Ｎまたは
負電源（またはＧＮＤ）数Ｎに対し必要な保護回路の数
はＮ個である。従来例では正電源または負電源（または
ＧＮＤ）の組み合わせ数分だけ保護回路が必要であるの
で、本実施の形態によれば電源（ＧＮＤ）数が増加する
ほど保護回路の必要個数を従来例に比べ少なくすること
ができる。
負電源（またはＧＮＤ）数Ｎに対し必要な保護回路の数
はＮ個である。従来例では正電源または負電源（または
ＧＮＤ）の組み合わせ数分だけ保護回路が必要であるの
で、本実施の形態によれば電源（ＧＮＤ）数が増加する
ほど保護回路の必要個数を従来例に比べ少なくすること
ができる。
【００１８】なお、本実施の形態では保護回路に用いる
保護素子に保護ダイオードを用いているが、本発明にお
ける保護素子は保護ダイオードには限定されない。ま
た、本発明における保護回路の回路構成も従来例の図
４、図５で示したものには限られない。
保護素子に保護ダイオードを用いているが、本発明にお
ける保護素子は保護ダイオードには限定されない。ま
た、本発明における保護回路の回路構成も従来例の図
４、図５で示したものには限られない。
【００１９】
【実施例】以下、本発明による実施例を図２を用いて説
明する。図２は本発明による半導体装置の、電源数、Ｇ
ＮＤ数共に６個であるときの実施例を示している。
明する。図２は本発明による半導体装置の、電源数、Ｇ
ＮＤ数共に６個であるときの実施例を示している。
【００２０】正電源Ｅ１〜Ｅ６は共通の接点Ａを中心と
して放射状に接続されており、接点Ａと各正電源Ｅ１〜
Ｅ６との間には静電気放電による高電圧パルスから各回
路を保護するための保護回路５−１、５−２、５−３、
５−５、５−１０、５−１２が挿入されている。また、
各ＧＮＤＧ１〜Ｇ６は共通の接点Ｂを中心として放射状
に接続されており、接点Ｂと各ＧＮＤＧ１〜Ｇ６との間
には静電気放電による高電圧パルスから各回路を保護す
るための保護回路５−４、５−６、５−７、５−８、５
−９、５−１１が挿入されている。これらの保護回路
は、いずれかの正電源と他の正電源、またはいずれかの
ＧＮＤと他のＧＮＤを複数の保護ダイオードで直列に接
続した回路である。
して放射状に接続されており、接点Ａと各正電源Ｅ１〜
Ｅ６との間には静電気放電による高電圧パルスから各回
路を保護するための保護回路５−１、５−２、５−３、
５−５、５−１０、５−１２が挿入されている。また、
各ＧＮＤＧ１〜Ｇ６は共通の接点Ｂを中心として放射状
に接続されており、接点Ｂと各ＧＮＤＧ１〜Ｇ６との間
には静電気放電による高電圧パルスから各回路を保護す
るための保護回路５−４、５−６、５−７、５−８、５
−９、５−１１が挿入されている。これらの保護回路
は、いずれかの正電源と他の正電源、またはいずれかの
ＧＮＤと他のＧＮＤを複数の保護ダイオードで直列に接
続した回路である。
【００２１】本実施例において必要な保護回路数は、電
源側、ＧＮＤ側各々６個づつで合計１２個となる。一
方、従来の保護回路の挿入方法では、電源側ＧＮＤ側各
々１５個づつで合計３０個必要であり、本実施例では保
護回路の必要数を相当数削減することができる。
源側、ＧＮＤ側各々６個づつで合計１２個となる。一
方、従来の保護回路の挿入方法では、電源側ＧＮＤ側各
々１５個づつで合計３０個必要であり、本実施例では保
護回路の必要数を相当数削減することができる。
【００２２】ここで、保護回路に必要な保護ダイオード
の面積について考えると、従来例では各電源間（または
各ＧＮＤ間）は保護回路１つで接続されているが、本発
明では各電源間（または各ＧＮＤ間）は保護回路２つで
接続されている。保護回路は容量として作用するため、
２個直列となった場合、容量は１／２となる。そのため
本発明において電源間の保護素子による容量を従来と同
じにしようとすれば、各ダイオードのサイズ（面積）は
２倍必要である。この条件に基づいて従来例と本発明の
電源（ＧＮＤ）数による保護素子の総面積を比べると、
従来例の１保護回路のダイオードの面積を１とした場合
下記の表１のようになる。
の面積について考えると、従来例では各電源間（または
各ＧＮＤ間）は保護回路１つで接続されているが、本発
明では各電源間（または各ＧＮＤ間）は保護回路２つで
接続されている。保護回路は容量として作用するため、
２個直列となった場合、容量は１／２となる。そのため
本発明において電源間の保護素子による容量を従来と同
じにしようとすれば、各ダイオードのサイズ（面積）は
２倍必要である。この条件に基づいて従来例と本発明の
電源（ＧＮＤ）数による保護素子の総面積を比べると、
従来例の１保護回路のダイオードの面積を１とした場合
下記の表１のようになる。
【００２３】
【表１】 電源とＧＮＤの組み合わせ数 ２ ３ ４ ５ ６ ７ 従来例の保護ダイオード総面積 ２ ６ 12 20 30 42 本発明の保護ダイオード総面積 ８ 12 16 20 24 28 表１に示されるように、電源およびＧＮＤの数が６個以
上になると、本発明による保護回路の挿入方式の方が従
来の方式より保護ダイオードの総面積が少なくなること
がわかる。
上になると、本発明による保護回路の挿入方式の方が従
来の方式より保護ダイオードの総面積が少なくなること
がわかる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
互いに電気的に分離した複数の電源を持つ半導体装置に
おいて、各正電源を共通の接点を中心として放射状に接
続し、該接点と各正電源との間に静電気放電保護用素子
を用いた保護回路を設け、また各負電源または各グラン
ドを共通の接点を中心として放射状に接続し、該接点と
正電源、また該接点と各負電源または各グランドとの間
に静電気放電保護用素子を用いた保護回路を設けるよう
にしたので、従来例に比し電源または負電源（グラン
ド）の数が増加するほど保護回路の必要個数を削減する
ことができ、保護回路の必要数が多いことに起因する半
導体装置の面積増大を防ぐことができる。
互いに電気的に分離した複数の電源を持つ半導体装置に
おいて、各正電源を共通の接点を中心として放射状に接
続し、該接点と各正電源との間に静電気放電保護用素子
を用いた保護回路を設け、また各負電源または各グラン
ドを共通の接点を中心として放射状に接続し、該接点と
正電源、また該接点と各負電源または各グランドとの間
に静電気放電保護用素子を用いた保護回路を設けるよう
にしたので、従来例に比し電源または負電源（グラン
ド）の数が増加するほど保護回路の必要個数を削減する
ことができ、保護回路の必要数が多いことに起因する半
導体装置の面積増大を防ぐことができる。
【図１】本発明による半導体装置の回路構成を示すブロ
ック図である。
ック図である。
【図２】本発明による半導体装置の実施例の回路構成を
示すブロック図である。
示すブロック図である。
【図３】従来例の半導体装置の回路構成を示すブロック
図である。
図である。
【図４】保護回路の例を示す回路図である。
【図５】保護回路の例を示す回路図である。
Ａ、Ｂ 接点 Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、ＣＮ 回路 Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、ＥＮ 電源 Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、ＧＮ ＧＮＤ
（グランド） １−１、１−２、１−３、１−４、１−５、１−６、１
−７、１−８ 保護回路 ２−１、２−２、２−３、２−４、２−５、２−６、２
−７、２−８、２−９、２−１０、２−１１、２−１２
保護回路 ５−１、５−２、５−３、５−４、５−５、５−６、５
−７、５−８、５−９、５−１０、５−１１、５−１２
保護回路
（グランド） １−１、１−２、１−３、１−４、１−５、１−６、１
−７、１−８ 保護回路 ２−１、２−２、２−３、２−４、２−５、２−６、２
−７、２−８、２−９、２−１０、２−１１、２−１２
保護回路 ５−１、５−２、５−３、５−４、５−５、５−６、５
−７、５−８、５−９、５−１０、５−１１、５−１２
保護回路
Claims (4)
- 【請求項１】 互いに電気的に分離した複数の電源を持
つ半導体装置において、各正電源を共通の接点を中心と
して放射状に接続し、該接点と各正電源との間に静電気
放電保護用素子を用いた保護回路を設けたことを特徴と
する半導体装置。 - 【請求項２】 互いに電気的に分離した複数の電源を持
つ半導体装置において、各負電源または各グランドを共
通の接点を中心として放射状に接続し、該接点と各負電
源または各グランドとの間に静電気放電保護用素子を用
いた保護回路を設けたことを特徴とする半導体装置。 - 【請求項３】 前記静電気放電保護用素子が保護ダイオ
ードによって実現される請求項１または請求項２に記載
の半導体装置。 - 【請求項４】 前記保護回路は、いずれかの正電源と他
の各正電源間を、またはいずれかの負電源または各グラ
ンドと他の各負電源または各グランド間を、複数の保護
ダイオードを直列に接続して構成した回路である、請求
項１または請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435396A JP2870514B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435396A JP2870514B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173134A true JPH10173134A (ja) | 1998-06-26 |
| JP2870514B2 JP2870514B2 (ja) | 1999-03-17 |
Family
ID=18276427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33435396A Expired - Lifetime JP2870514B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870514B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014519A (en) * | 1996-08-19 | 2000-01-11 | Nec Corporation | Language processing unit and a language processing method to translate a source program and generate an object module file |
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- 1996-12-16 JP JP33435396A patent/JP2870514B2/ja not_active Expired - Lifetime
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