JPH0714984A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0714984A JPH0714984A JP14308593A JP14308593A JPH0714984A JP H0714984 A JPH0714984 A JP H0714984A JP 14308593 A JP14308593 A JP 14308593A JP 14308593 A JP14308593 A JP 14308593A JP H0714984 A JPH0714984 A JP H0714984A
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- JP
- Japan
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- circuit
- semiconductor integrated
- integrated circuit
- power supply
- terminals
- Prior art date
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Abstract
(57)【要約】
【目的】電源端子が接地された状態において、他の電源
端子に高レベルのサージが印加されても、内部回路を保
護することのできる半導体集積回路を提供する。 【構成】本発明の半導体集積回路は、電源端子３１、３
２および３３と、接地端子３４、３５および３６に対応
して、半導体集積回路を構成する機能回路としてのＲ系
回路１６、Ｃ系回路１７およびＤ系回路１８と、当該半
導体集積回路内に配置され接続される１５個の保護素子
１〜１５とを備えて構成される。これらの保護素子１〜
１５は、各電源端子および接地端子に接続される配線の
組合わせに対して、マトリクス状に配置されており、電
源端子の内の、どの電源端子が接地されている状態にお
いて他の電源端子または入出力端子に外部から高レベル
のサージが印加されても、何れかの保護素子が有効に動
作して、半導体集積回路内の内部回路の破壊が未然に防
止される。
端子に高レベルのサージが印加されても、内部回路を保
護することのできる半導体集積回路を提供する。 【構成】本発明の半導体集積回路は、電源端子３１、３
２および３３と、接地端子３４、３５および３６に対応
して、半導体集積回路を構成する機能回路としてのＲ系
回路１６、Ｃ系回路１７およびＤ系回路１８と、当該半
導体集積回路内に配置され接続される１５個の保護素子
１〜１５とを備えて構成される。これらの保護素子１〜
１５は、各電源端子および接地端子に接続される配線の
組合わせに対して、マトリクス状に配置されており、電
源端子の内の、どの電源端子が接地されている状態にお
いて他の電源端子または入出力端子に外部から高レベル
のサージが印加されても、何れかの保護素子が有効に動
作して、半導体集積回路内の内部回路の破壊が未然に防
止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来の半導体集積回路において、複数の
電源端子を有する製品の場合においては、当該半導体集
積回路に含まれる一方の回路において発生したノイズ
が、同じく当該半導体集積回路に含まれる他方の回路に
影響を与えないようにするために、各電源配線は、それ
ぞれ他の電源端子より分離された位置に配置されてい
る。図２に示されるのは、一例として、半導体集積回路
を構成する機能回路として、Ｒ系回路２０、Ｃ系回路２
２およびＤ系回路２４が含まれている場合における、各
機能回路に対する電源電圧供給状況を示す図であり、電
源電圧ＶCC1 は、電源端子３７よりＲ系回路２０のみに
接続され、接地電位ＧＮＤ1 は、接地端子３８より、同
様にＲ系回路２０のみに接続されている。このことは、
他の機能回路についても同様であり、Ｃ系回路２２にお
いては、電源端子３９および接地端子４０が接続され
て、電源電圧ＶCC2 および接地電位ＧＮＤ2 が供給さ
れ、Ｄ系回路２４においては、電源端子４１および接地
端子４２が接続されて、電源電圧ＶCC3 および接地電位
ＧＮＤ3 が供給されている。また、図３に示されるのは
半導体集積回路の外形図であり、それぞれ電源端子およ
び接地端子に対応する電源電圧ＶCC1 〜ＶCC3 および接
地電位ＧＮＤ1 〜ＧＮＤ3 の記号が示されている。
電源端子を有する製品の場合においては、当該半導体集
積回路に含まれる一方の回路において発生したノイズ
が、同じく当該半導体集積回路に含まれる他方の回路に
影響を与えないようにするために、各電源配線は、それ
ぞれ他の電源端子より分離された位置に配置されてい
る。図２に示されるのは、一例として、半導体集積回路
を構成する機能回路として、Ｒ系回路２０、Ｃ系回路２
２およびＤ系回路２４が含まれている場合における、各
機能回路に対する電源電圧供給状況を示す図であり、電
源電圧ＶCC1 は、電源端子３７よりＲ系回路２０のみに
接続され、接地電位ＧＮＤ1 は、接地端子３８より、同
様にＲ系回路２０のみに接続されている。このことは、
他の機能回路についても同様であり、Ｃ系回路２２にお
いては、電源端子３９および接地端子４０が接続され
て、電源電圧ＶCC2 および接地電位ＧＮＤ2 が供給さ
れ、Ｄ系回路２４においては、電源端子４１および接地
端子４２が接続されて、電源電圧ＶCC3 および接地電位
ＧＮＤ3 が供給されている。また、図３に示されるのは
半導体集積回路の外形図であり、それぞれ電源端子およ
び接地端子に対応する電源電圧ＶCC1 〜ＶCC3 および接
地電位ＧＮＤ1 〜ＧＮＤ3 の記号が示されている。
【０００３】なお、図２においては、Ｒ系回路２０、Ｃ
系回路２２およびＤ系回路２４に対してそれぞれ並列に
保護素子１９、２１および２３が接続されているが、そ
れぞれの回路における接地端子が接地された状態におい
て、電源端子に外部から高レベルのサージが印加された
場合に、それぞれの電源端子と接地端子の間に接続され
たこの保護素子により、当該半導体集積回路の内部回路
が、前記サージによる障害から保護される。
系回路２２およびＤ系回路２４に対してそれぞれ並列に
保護素子１９、２１および２３が接続されているが、そ
れぞれの回路における接地端子が接地された状態におい
て、電源端子に外部から高レベルのサージが印加された
場合に、それぞれの電源端子と接地端子の間に接続され
たこの保護素子により、当該半導体集積回路の内部回路
が、前記サージによる障害から保護される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、外部からのサージに対する保護素
子が、電源端子と接地端子の間のみに接続されている。
即ち、Ｒ系回路２０、Ｃ系回路２２およびＤ系回路２４
に対する保護素子１９、２１おおび２３は、それぞれ電
源端子３７と接地端子３８との間、電源端子３９と接地
端子４０との間、そして電源端子４１と接地端子４２と
の間のみに接続されている。このために、例えば、接地
端子４２が接地されている状態において、電源端子３７
に外部より高レベルのサージが印加された場合には、半
導体集積回路内において対応する保護素子が接続されて
いないために、Ｒ系回路２０またはＤ系回路２４が破壊
される可能性が高く、半導体集積回路の信頼性が劣化す
るという欠点がある。
集積回路においては、外部からのサージに対する保護素
子が、電源端子と接地端子の間のみに接続されている。
即ち、Ｒ系回路２０、Ｃ系回路２２およびＤ系回路２４
に対する保護素子１９、２１おおび２３は、それぞれ電
源端子３７と接地端子３８との間、電源端子３９と接地
端子４０との間、そして電源端子４１と接地端子４２と
の間のみに接続されている。このために、例えば、接地
端子４２が接地されている状態において、電源端子３７
に外部より高レベルのサージが印加された場合には、半
導体集積回路内において対応する保護素子が接続されて
いないために、Ｒ系回路２０またはＤ系回路２４が破壊
される可能性が高く、半導体集積回路の信頼性が劣化す
るという欠点がある。
【０００５】また、外部から印加されたサージを、一つ
の保護素子だけで回避させるためには大きな保護素子を
設けなければならず、従って、一箇所に大きな占有面積
が必要となり、半導体集積回路のチップサイズが増大す
るという欠点がある。
の保護素子だけで回避させるためには大きな保護素子を
設けなければならず、従って、一箇所に大きな占有面積
が必要となり、半導体集積回路のチップサイズが増大す
るという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の電源端子ならびに複数の接地端子を有する半
導体集積回路において、前記電源端子ならびに接地端子
を含む端子間に、マトリクス状に接続されて配置される
保護素子を備えることを特徴としている。
は、複数の電源端子ならびに複数の接地端子を有する半
導体集積回路において、前記電源端子ならびに接地端子
を含む端子間に、マトリクス状に接続されて配置される
保護素子を備えることを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、それぞれ
電源電圧ＶCC1 、ＶCC2 およびＶCC3 が印加される電源
端子３１、３２および３３と、それぞれ接地電位ＧＮＤ
1 、ＧＮＤ2 およびＧＮＤ3が印加される接地端子３
４、３５および３６に対応して、半導体集積回路を構成
する機能回路としてのＲ系回路１６、Ｃ系回路１７およ
びＤ系回路１８と、当該半導体集積回路内に配置され接
続される１５個の保護素子１〜１５とを備えて構成され
る。図１より明らかなように、これらの１５個の保護素
子１〜１５は、各電源端子および接地端子に接続される
配線の組合わせに対して、それぞれマトリクス状に配置
されており、電源端子３１、３２および３３の内の、ど
の電源端子が接地されている状態において、他の電源端
子または入出力端子に外部から高レベルのサージが印加
されることがあっても、必らず何れかの保護素子が有効
に動作して、半導体集積回路内の内部回路の破壊が未然
に防止される。即ち、如何なるサージ入力に対しても内
部回路を保護することができる。
である。図１に示されるように、本実施例は、それぞれ
電源電圧ＶCC1 、ＶCC2 およびＶCC3 が印加される電源
端子３１、３２および３３と、それぞれ接地電位ＧＮＤ
1 、ＧＮＤ2 およびＧＮＤ3が印加される接地端子３
４、３５および３６に対応して、半導体集積回路を構成
する機能回路としてのＲ系回路１６、Ｃ系回路１７およ
びＤ系回路１８と、当該半導体集積回路内に配置され接
続される１５個の保護素子１〜１５とを備えて構成され
る。図１より明らかなように、これらの１５個の保護素
子１〜１５は、各電源端子および接地端子に接続される
配線の組合わせに対して、それぞれマトリクス状に配置
されており、電源端子３１、３２および３３の内の、ど
の電源端子が接地されている状態において、他の電源端
子または入出力端子に外部から高レベルのサージが印加
されることがあっても、必らず何れかの保護素子が有効
に動作して、半導体集積回路内の内部回路の破壊が未然
に防止される。即ち、如何なるサージ入力に対しても内
部回路を保護することができる。
【０００９】
【発明の効果】以上説明したように、本発明は、保護素
子を、各電源端子および接地端子に接続される配線の組
合わせに対して配置することにより、どの電源端子が接
地されている状態において他の電源端子または入出力端
子に外部から高レベルのサージが印加されても、半導体
集積回路内の内部回路を保護することができ、信頼性の
高い半導体集積回路を提供することができるという効果
がある。
子を、各電源端子および接地端子に接続される配線の組
合わせに対して配置することにより、どの電源端子が接
地されている状態において他の電源端子または入出力端
子に外部から高レベルのサージが印加されても、半導体
集積回路内の内部回路を保護することができ、信頼性の
高い半導体集積回路を提供することができるという効果
がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】半導体集積回路の外形図である。
１〜１５、１９、２１、２３ 保護素子 １６、２０ Ｒ系回路 １７、２２ Ｃ系回路 １８、２４ Ｄ系回路
Claims (1)
- 【請求項１】 複数の電源端子ならびに複数の接地端子
を有する半導体集積回路において、前記電源端子ならび
に接地端子を含む端子間に、マトリクス状に接続されて
配置される保護素子を備えることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308593A JPH0714984A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308593A JPH0714984A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714984A true JPH0714984A (ja) | 1995-01-17 |
Family
ID=15330567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14308593A Pending JPH0714984A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011108445A1 (ja) * | 2010-03-03 | 2011-09-09 | シャープ株式会社 | Ｅｓｄ保護回路及びこれを備えた半導体装置 |
-
1993
- 1993-06-15 JP JP14308593A patent/JPH0714984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011108445A1 (ja) * | 2010-03-03 | 2011-09-09 | シャープ株式会社 | Ｅｓｄ保護回路及びこれを備えた半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |