JP2002313933A - 半導体集積回路のレイアウト構造 - Google Patents

半導体集積回路のレイアウト構造

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JP2002313933A
JP2002313933A JP2001114331A JP2001114331A JP2002313933A JP 2002313933 A JP2002313933 A JP 2002313933A JP 2001114331 A JP2001114331 A JP 2001114331A JP 2001114331 A JP2001114331 A JP 2001114331A JP 2002313933 A JP2002313933 A JP 2002313933A
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capacitor
circuit
semiconductor integrated
potential
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Katsuyuki Uematsu
克之 植松
Mutsuo Nishikawa
睦雄 西川
Katsumichi Kamiyanagi
勝道 上▲柳▼
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular

Abstract

(57)【要約】 【課題】 アナログ回路やディジタル回路とともに電磁
波ノイズ対策用のＲＣフィルタを集積した半導体集積回
路においてノイズ耐性およびサージ耐性を向上させるこ
と。 【解決手段】 電磁波ノイズ対策用のＲＣフィルタをア
ナログ回路やディジタル回路とともに同一基板上に集積
してなる半導体集積回路において、ＲＣフィルタを構成
するキャパシタ１の正電極１１を、アナログ回路やディ
ジタル回路を構成する素子や配線２から、正電極１１に
重畳されたノイズによって回路素子の誤動作が起こらな
い程度、または正電極１１に印加されたサージによって
ＲＣフィルタのキャパシタ１の絶縁破壊、回路素子のラ
ッチアップや絶縁破壊が起こらない程度に離したレイア
ウトとする。具体的には、ＲＣフィルタの正電極１１
と、回路素子や配線２との間隔を、レイアウトルールの
最小間隔以上、またはそれに安全マージンを見込んでレ
イアウトルールの最小間隔の５倍とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト構造に関し、特にＲＣフィルタ回路と、アナ
ログ回路およびディジタル回路が混在する半導体集積回
路のサージ対策およびノイズ対策として有効なレイアウ
ト構造に関する。
【０００２】
【従来の技術】近時、半導体集積回路に対する電磁波ノ
イズ対策として、外来の電磁波ノイズを遮断するための
フィルタ回路をＩＣチップ内に搭載することがある。た
とえば自動車などに用いられるＩＣチップでは、抵抗と
キャパシタからなるＲＣフィルタを一段構成、または二
次フィルタのような多段構成として集積回路の電源ライ
ンや入出力信号ラインに接続した構成となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たようにＲＣフィルタが集積回路の電源ラインや入出力
信号ラインに接続されているため、これらのラインに接
続されたパッドを介してＲＣフィルタにサージが印加さ
れ易い。ＲＣフィルタを構成するキャパシタの高電位側
電極にサージが印加されると、その電極とその周辺の回
路素子や配線との間に電界集中が生じ、その電界集中に
よりキャパシタが絶縁破壊してフィルタ回路が破壊され
てしまうことがある。
【０００４】また、ＲＣフィルタを構成するキャパシタ
の電極はＩＣチップ内の広範囲に設けられるため、キャ
パシタの電極と周辺のアナログ回路やディジタル回路と
が接近したレイアウトとなる。このようなレイアウトで
は、キャパシタの電極にノイズが重畳すると、そのノイ
ズが周辺の回路に誘導され易く、誘導されたノイズによ
って回路が誤動作を起こすことがある。つまり、十分な
ノイズ耐性が得られないおそれがある。また、サージが
印加された場合の影響も大きく、周辺の回路においてラ
ッチアップや絶縁破壊が起こりやすくなるという問題点
もある。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、アナログ回路やディジタル回路とともに電
磁波ノイズ対策用のＲＣフィルタを集積した半導体集積
回路においてノイズ耐性およびサージ耐性を向上させる
ことが可能なレイアウト構造を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体集積回路のレイアウト構造
は、電磁波ノイズ対策用のＲＣフィルタをアナログ回路
やディジタル回路とともに同一基板上に集積してなる半
導体集積回路において、ＲＣフィルタを構成するキャパ
シタの高電位側電極を、アナログ回路やディジタル回路
を構成する素子や配線から、高電位側電極に重畳された
ノイズによって回路素子の誤動作が起こらない程度、ま
たは高電位側電極に印加されたサージによってＲＣフィ
ルタのキャパシタの絶縁破壊、回路素子のラッチアップ
や絶縁破壊が起こらない程度に離したレイアウトとする
ことを特徴とする。具体的には、ＲＣフィルタの高電位
側電極と、アナログ回路等の素子や配線との間隔を、レ
イアウトルールの最小間隔以上、またはそれに安全マー
ジンを見込んでレイアウトルールの最小間隔のたとえば
５倍とする。
【０００７】この発明によれば、ＲＣフィルタを構成す
るキャパシタの高電位側電極が、アナログ回路やディジ
タル回路を構成する素子や配線から、高電位側電極に重
畳されたノイズによって回路素子の誤動作が起こらない
程度、または高電位側電極に印加されたサージによって
ＲＣフィルタのキャパシタの絶縁破壊、回路素子のラッ
チアップや絶縁破壊が起こらない程度に離れる。
【０００８】また、上述したレイアウト構造において、
上記ＲＣフィルタが二次以上のフィルタを構成している
場合には、フィルタを構成する全キャパシタのうち最も
外来ノイズやサージを受けやすい一次側フィルタキャパ
シタの高電位側電極を、アナログ回路やディジタル回路
を構成する素子や配線から、高電位側電極に重畳された
ノイズによって回路素子の誤動作が起こらない程度、ま
たは高電位側電極に印加されたサージによってＲＣフィ
ルタのキャパシタの絶縁破壊、回路素子のラッチアップ
や絶縁破壊が起こらない程度に離す。ここで、一次側フ
ィルタキャパシタとは、たとえばラインノイズが侵入す
るチップ上のパッドに最も近いフィルタのキャパシタの
ことである。
【０００９】この発明によれば、ＲＣフィルタが二次以
上のフィルタで構成されている場合、一次側フィルタキ
ャパシタの高電位側電極が、アナログ回路やディジタル
回路を構成する素子や配線から、高電位側電極に重畳さ
れたノイズによって回路素子の誤動作が起こらない程
度、または高電位側電極に印加されたサージによってＲ
Ｃフィルタのキャパシタの絶縁破壊、回路素子のラッチ
アップや絶縁破壊が起こらない程度に離れる。
【００１０】また、ＲＣフィルタが二次以上のフィルタ
を構成している場合に、一次側フィルタキャパシタをＩ
Ｃチップの外周部に配置し、その内側に二次側フィルタ
キャパシタを配置し、さらにその内側に三次側フィルタ
キャパシタを配置するというように、チップの外側から
内側に向かって次数順にキャパシタを配置し、最も内側
にＲＣフィルタ以外の回路素子を配置する。
【００１１】この発明によれば、一次側フィルタキャパ
シタがＩＣチップの外周部に配置され、その内側に二次
以降のキャパシタが次数順に配置され、最も内側にＲＣ
フィルタ以外の回路素子が配置される。
【００１２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１にかかる
半導体集積回路のレイアウト構造の要部を模式的に示す
図である。図１において、符号１はＲＣフィルタを構成
するキャパシタであり、たとえばポリシリコンでできた
正電極（高電位側電極）１１と不純物拡散層でできた負
電極１２を有する。正電極１１は、コンタクト部１３を
介してたとえば電源ライン用または信号ライン用の第１
のメタル配線１４に電気的に接続されている。負電極１
２は、コンタクト部１５を介してたとえばグランドライ
ン用の第２のメタル配線１６に電気的に接続されてい
る。
【００１３】正電極１１の面積は、ノイズ対策上必要と
されるキャパシタの容量値に応じて決まる。そのため、
たとえば自動車用のＩＣのように、一般的な家庭用電子
機器に用いられるＩＣに比べて大きなノイズの影響を受
けやすい環境で使用されるＩＣでは、キャパシタの容量
値が大きくなる。したがって、このような用途では特
に、第１のメタル配線１４はＩＣチップ内の広い範囲に
設置されることになるので、第１のメタル配線１４が、
アナログ回路やディジタル回路で構成された周辺回路素
子や他の配線２に接近しやすくなる。第１のメタル配線
１４と他の回路素子や配線２との間隔（図１においてａ
で示す）が狭すぎると、キャパシタ１の正電極１１にノ
イズが重畳したときに、そのノイズがそれら回路素子や
配線２に誘導され易くなり、誤動作が起こりやすくな
る。
【００１４】そこで、本実施の形態にかかるレイアウト
構造では、この第１のメタル配線１４は、その近くにあ
る回路素子や配線２から、正電極１１に重畳されたノイ
ズによって回路素子の誤動作が起こらない程度に離れた
位置に設けられる。また、第１のメタル配線１４は、そ
の近くにある回路素子や配線２から、正電極１１に印加
されたサージによってキャパシタ１の絶縁破壊や回路素
子のラッチアップや絶縁破壊が起こらない程度に離れた
位置に設けられる。
【００１５】具体的には、特に限定されないが、たとえ
ば第１のメタル配線１４と、その近くにある回路素子や
配線２との間隔ａは、レイアウトルールの最小間隔以
上、またはそれに安全マージンを見込んでレイアウトル
ールの最小間隔のたとえば５倍程度とされる。つまり、
レイアウトルールが２μｍルールの場合には、その間隔
ａはたとえば１０μｍである。なお、この１０μｍとい
う値は一例であり、実際には、使用するプロセスに応じ
て、たとえば絶縁膜の破壊耐量等を参考にして間隔ａを
決定するのが望ましい。
【００１６】図２は、図１に示すレイアウト構造をなす
半導体集積回路の等価回路を示す図である。なお、図２
において、図１の各部に対応する構成については同じ符
号を付している。図２において、符号３はキャパシタ１
とともにＲＣフィルタを構成する抵抗であり、符号４は
電源パッドまたは信号の入出力パッドであり、符号２１
はアナログ回路やディジタル回路で構成された内部回路
である。パッド４に接続されたＲＣフィルタによって外
来の電磁波ノイズがカットされる。
【００１７】上述した実施の形態１によれば、ＲＣフィ
ルタを構成するキャパシタ１の正電極１１に重畳したノ
イズが周辺のアナログ回路やディジタル回路に誘導され
るのを抑制することができるので、回路の誤動作や破壊
を防ぐことができる。また、キャパシタ１の正電極１１
にサージが印加されても、その正電極１１とその近傍の
回路素子や配線との間に生じる電界集中を緩和すること
ができるので、キャパシタ１の絶縁破壊を防ぐことがで
きる。
【００１８】実施の形態２．図３は、本発明の実施の形
態２にかかる半導体集積回路のレイアウト構造の要部を
模式的に示す図である。図３において、符号５は二次フ
ィルタを構成するＲＣフィルタ回路を内部回路６１，６
２とともに集積したＩＣチップ、符号７はＲＣフィルタ
の一次側フィルタを構成するキャパシタ（以下、一次側
フィルタキャパシタとする）、符号７１は一次側フィル
タキャパシタ７の高電位側電極である正電極（以下、一
次側フィルタキャパシタ電極とする）、符号８はＲＣフ
ィルタの二次側フィルタを構成するキャパシタ（以下、
二次側フィルタキャパシタとする）、符号８１は二次側
フィルタキャパシタ８の高電位側電極である正電極（以
下、二次側フィルタキャパシタ電極とする）である。
【００１９】一次側フィルタキャパシタ電極７１は、メ
タル配線７２を介して一次側フィルタ抵抗７３に電気的
に接続されている。この一次側フィルタ抵抗７３は電源
パッドまたは信号の入出力パッド５１に接続されてい
る。二次側フィルタキャパシタ電極８１は、メタル配線
８２を介して二次側フィルタ抵抗８３に電気的に接続さ
れており、この二次側フィルタ抵抗８３は一次側フィル
タ抵抗７３に接続されている。図３において、符号５２
はグランドパッドであり、符号５３および符号５４はグ
ランド配線である。
【００２０】図３に示すＲＣフィルタ回路においては、
電源パッドまたは信号の入出力パッド５１から侵入した
電磁波ノイズのレベル、あるいは電源パッドまたは信号
の入出力パッド５１に印加されたサージおよび過電圧の
レベルは、電源パッドまたは信号の入出力パッド５１に
近い一次側フィルタキャパシタ電極７１の方が、二次側
フィルタキャパシタ電極８１よりも高い。そこで、本実
施の形態２では、一次側フィルタキャパシタ電極７１と
その周辺の内部回路６１との間隔ｂを、実施の形態１と
同様に、一次側フィルタキャパシタ電極７１に重畳され
たノイズによって周辺の回路素子の誤動作が起こらない
程度、または一次側フィルタキャパシタ電極７１に印加
されたサージによって一次側フィルタキャパシタ７の絶
縁破壊や周辺の回路素子のラッチアップや絶縁破壊が起
こらない程度とする。また、一次側フィルタキャパシタ
電極７１とその周辺の配線（図３に示す例では、二次側
フィルタキャパシタ電極８１に接続されたメタル配線８
２）との間隔ｃも同様とする。
【００２１】具体的には、特に限定されないが、上記間
隔ｂまたは上記間隔ｃは、レイアウトルールの最小間隔
以上、たとえばレイアウトルールの最小間隔のたとえば
５倍程度、すなわちレイアウトルールが２μｍルールの
場合には１０μｍである。実際には、使用するプロセス
に応じて、たとえば絶縁膜の破壊耐量等を参考にして間
隔ｂまたは間隔ｃを決定するのが望ましい。
【００２２】ここで、図３に示すように、一次側フィル
タキャパシタ７はＩＣチップ５の外周部に配置される。
そして、その内側に二次側フィルタキャパシタ８や内部
回路６１，６２が配置される。このようなレイアウトに
おいて、図４に示すように、一次側フィルタキャパシタ
電極７１の近くに二次側フィルタキャパシタ８のグラン
ド側電極ライン８４を配置する場合には、それら一次側
フィルタキャパシタ電極７１とグランド側電極ライン８
４との間隔ｄを前記間隔ｂや前記間隔ｃと同様とする。
また、図５に示すように、一次側フィルタキャパシタ電
極７１の近くに二次側フィルタキャパシタ電極８１を配
置する場合には、それらの間隔ｅを前記間隔ｂや前記間
隔ｃと同様とする。これらの間隔ｄやｅについても、実
際に使用するプロセスに応じて、たとえば絶縁膜の破壊
耐量等を参考にして決定するのが望ましい。
【００２３】図６は、図３に示すレイアウト構造をなす
半導体集積回路の等価回路を示す図である。なお、図６
において、図３の各部に対応する構成については同じ符
号を付している。電源パッドまたは信号の入出力パッド
５１に接続された一次側フィルタキャパシタ７、一次側
フィルタ抵抗７３、二次側フィルタキャパシタ８および
二次側フィルタ抵抗８３よりなるＲＣフィルタ回路によ
って外来の電磁波ノイズがカットされる。
【００２４】上述した実施の形態２によれば、一次側フ
ィルタキャパシタ電極７１に重畳したノイズが周辺のア
ナログ回路やディジタル回路に誘導されるのを抑制する
ことができるので、回路の誤動作や破壊を防ぐことがで
きる。また、一次側フィルタキャパシタ電極７１にサー
ジが印加されても、一次側フィルタキャパシタ電極７１
とその近傍の回路素子や配線との間に生じる電界集中を
緩和することができるので、一次側フィルタキャパシタ
７の絶縁破壊および二次側フィルタキャパシタ８の絶縁
破壊を防ぐことができる。
【００２５】なお、図７および図８に示すように、二次
フィルタを構成するＲＣフィルタ回路の電源パッドまた
は信号の入出力パッド５１の近くに、内部回路６１で発
生したノイズを除去または低減するためのキャパシタ９
を追加した構成としてもよい。そうすれば、ＩＣチップ
５６内で発生したノイズが外部へ出力されるのを防止ま
たは抑制することができる。この場合、追加したキャパ
シタ９の高電位側電極９１には、電源パッドまたは信号
の入出力パッド５１に重畳した電磁波ノイズや、サージ
または過電圧が直接加わるため、このキャパシタ９の高
電位側電極９１と周辺の回路素子や配線との間隔につい
ては前記間隔ｂ〜ｅと同様とする。
【００２６】また、チップ上のレイアイウトでは、電源
パッドまたは信号の入出力パッド５１に最も近いキャパ
シタ、すなわち追加したキャパシタ９の高電位側電極９
１をＩＣチップ５６の最外周に配置し、その内側に他の
フィルタキャパシタ電極７１，８１を次数の順に配置す
る。その際、キャパシタ電極の配置やキャパシタ電極間
の間隔については、図４および図５に関連して説明した
配置や間隔を考慮するのが望ましい。図９に示すよう
に、キャパシタ１および抵抗３からなる一次のフィルタ
のみで構成されたＲＣフィルタ回路において、電源パッ
ドまたは信号の入出力パッド４の近くにキャパシタ９を
追加する場合も同様である。
【００２７】以上において本発明は、ＲＣフィルタ回路
を３次以上のフィルタで構成する場合にも適用可能であ
る。
【００２８】
【発明の効果】本発明によれば、ＲＣフィルタを構成す
るキャパシタの高電位側電極が、アナログ回路やディジ
タル回路を構成する素子や配線から、高電位側電極に重
畳されたノイズによって回路素子の誤動作が起こらない
程度、または高電位側電極に印加されたサージによって
ＲＣフィルタのキャパシタの絶縁破壊、回路素子のラッ
チアップや絶縁破壊が起こらない程度に離れるため、キ
ャパシタの高電位側電極に重畳したノイズがアナログ回
路やディジタル回路に誘導されるのを抑制することがで
きるので、回路の誤動作や破壊を防ぐことができる。ま
た、キャパシタの高電位側電極にサージが印加されて
も、その高電位側電極とその近傍の回路素子や配線との
間に生じる電界集中を緩和することができるので、キャ
パシタの絶縁破壊を防ぐことができる。
【００２９】また、本発明によれば、ＲＣフィルタが二
次以上のフィルタで構成されている場合、一次側フィル
タキャパシタの高電位側電極が、アナログ回路やディジ
タル回路を構成する素子や配線から、高電位側電極に重
畳されたノイズによって回路素子の誤動作が起こらない
程度、または高電位側電極に印加されたサージによって
ＲＣフィルタのキャパシタの絶縁破壊、回路素子のラッ
チアップや絶縁破壊が起こらない程度に離れるため、一
次側フィルタキャパシタの高電位側電極に重畳したノイ
ズがアナログ回路やディジタル回路に誘導されるのを抑
制することができるので、回路の誤動作や破壊を防ぐこ
とができる。また、一次側フィルタキャパシタの高電位
側電極にサージが印加されても、その高電位側電極とそ
の近傍の回路素子や配線との間に生じる電界集中を緩和
することができるので、一次側フィルタキャパシタの絶
縁破壊を防ぐことができる。したがって、二次以降のキ
ャパシタの絶縁破壊も当然のことながら防ぐことができ
る。
【００３０】さらに、本発明によれば、一次側フィルタ
キャパシタがＩＣチップの外周部に配置され、その内側
に二次以降のキャパシタが次数順に配置され、最も内側
にＲＣフィルタ以外の回路素子が配置されるため、一次
側フィルタキャパシタの高電位側電極に重畳したノイズ
がアナログ回路やディジタル回路に誘導されるのを極め
て有効に抑制することができるので、回路の誤動作や破
壊を確実に防ぐことができる。また、一次側フィルタキ
ャパシタの高電位側電極にサージが印加されても、その
高電位側電極とその近傍の回路素子や配線との間に生じ
る電界集中をより一層緩和することができるので、一次
側フィルタキャパシタの絶縁破壊、および二次以降のキ
ャパシタの絶縁破壊を確実に防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路
のレイアウト構造の要部を模式的に示す図である。
【図２】図１に示すレイアウト構造をなす半導体集積回
路の等価回路を示す図である。
【図３】本発明の実施の形態２にかかる半導体集積回路
のレイアウト構造の要部を模式的に示す図である。
【図４】本発明の実施の形態２にかかる半導体集積回路
において一次側フィルタキャパシタと二次側フィルタキ
ャパシタの配置の一例を模式的に示す図である。
【図５】本発明の実施の形態２にかかる半導体集積回路
において一次側フィルタキャパシタと二次側フィルタキ
ャパシタの配置の他の例を模式的に示す図である。
【図６】図３に示すレイアウト構造をなす半導体集積回
路の等価回路を示す図である。
【図７】本発明の実施の形態２にかかる半導体集積回路
のレイアウト構造の他の例の要部を模式的に示す図であ
る。
【図８】図７に示す構成にキャパシタを追加したＲＣフ
ィルタ回路の等価回路を示す図である。
【図９】図２に示す構成にキャパシタを追加したＲＣフ
ィルタ回路の等価回路を示す図である。
【符号の説明】
１ キャパシタ ２ 周辺回路や他の配線 ４，５１ 電源パッドまたは信号の入出力パッド ７ 一次側フィルタキャパシタ ８ 二次側フィルタキャパシタ １１ 正電極（キャパシタの高電位側電極） ７１ 一次側フィルタキャパシタ電極（一次側フィルタ
キャパシタの高電位側電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上▲柳▼ 勝道 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5F038 AC02 AC05 AC17 AR06 AR13 AZ03 5F064 CC22 CC23 DD05 DD42 EE53

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源ライン、入出力パッドまたは入出力
    信号ラインに接続するＲＣフィルタが集積された半導体
    集積回路において、 前記ＲＣフィルタを構成するキャパシタの高電位側電極
    と、前記ＲＣフィルタの最も近くに配置された回路素子
    または配線とが、前記高電位側電極に重畳されたノイズ
    によって前記回路素子の誤動作が起こらない間隔で離れ
    ていることを特徴とする半導体集積回路のレイアウト構
    造。
  2. 【請求項２】 電源ライン、入出力パッドまたは入出力
    信号ラインに接続するＲＣフィルタが集積された半導体
    集積回路において、 前記ＲＣフィルタを構成するキャパシタの高電位側電極
    と、前記ＲＣフィルタの最も近くに配置された回路素子
    または配線とが、前記高電位側電極に印加されたサージ
    によって前記キャパシタの絶縁破壊、または前記回路素
    子のラッチアップもしくは絶縁破壊が起こらない間隔で
    離れていることを特徴とする半導体集積回路のレイアウ
    ト構造。
  3. 【請求項３】 前記ＲＣフィルタを構成するキャパシタ
    の高電位側電極と、前記ＲＣフィルタの最も近くに配置
    された回路素子または配線との間隔は、レイアウトルー
    ルの最小間隔以上であることを特徴とする請求項１また
    は２に記載の半導体集積回路のレイアウト構造。
  4. 【請求項４】 前記ＲＣフィルタを構成するキャパシタ
    の高電位側電極と、前記ＲＣフィルタの最も近くに配置
    された回路素子または配線との間隔は、レイアウトルー
    ルの最小間隔の５倍であることを特徴とする請求項３に
    記載の半導体集積回路のレイアウト構造。
  5. 【請求項５】 前記ＲＣフィルタは、複数の抵抗および
    複数のキャパシタの組み合わせにより二次以上のフィル
    タを構成しており、該フィルタを構成する全キャパシタ
    のうち最も外来ノイズやサージを受けやすい一次側フィ
    ルタキャパシタの高電位側電極と、前記ＲＣフィルタの
    最も近くに配置された回路素子または配線とが、前記高
    電位側電極に重畳されたノイズによって前記回路素子の
    誤動作が起こらない間隔で離れていることを特徴とする
    請求項１または２に記載の半導体集積回路のレイアウト
    構造。
  6. 【請求項６】 前記一次側フィルタキャパシタの高電位
    側電極と、前記ＲＣフィルタの最も近くに配置された回
    路素子または配線との間隔は、レイアウトルールの最小
    間隔以上であることを特徴とする請求項５に記載の半導
    体集積回路のレイアウト構造。
  7. 【請求項７】 前記一次側フィルタキャパシタの高電位
    側電極と、前記ＲＣフィルタの最も近くに配置された回
    路素子または配線との間隔は、レイアウトルールの最小
    間隔の５倍であることを特徴とする請求項６に記載の半
    導体集積回路のレイアウト構造。
  8. 【請求項８】 前記ＲＣフィルタを構成する複数のキャ
    パシタは、外来ノイズを受けやすい順にＩＣチップの外
    周部から内側に向かって配置されており、前記ＲＣフィ
    ルタを構成する全キャパシタの内側に、ＲＣフィルタ以
    外の回路素子が配置されていることを特徴とする請求項
    ５〜７のいずれか一つに記載の半導体集積回路のレイア
    ウト構造。
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