JP4710496B2

JP4710496B2 - 回路基板及び電子回路装置

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Publication number: JP4710496B2
Application number: JP2005259700A
Authority: JP
Inventors: 昭伸牧野; 常雄渡邉
Original assignee: Denso Corp
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Filing date: 2005-09-07
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Description

本発明は、回路基板及び電子回路装置に関するものである。

従来、自動車用ＥＣＵでは乗員のＳＷ操作などにより、ワイヤーハーネスを通じて静電気がＥＣＵ入力に入り込み、ＥＣＵ内のＩＣにダメージを与えることがあり、その為にＥＣＵの入力系には静電気保護の為に抵抗などの電子部品が設けられている。

なお、この入力系の保護用の電子部品は静電気だけの為ではなく、外来ノイズがマイコンに侵入するのを抑制する為など、他の保護的機能もある。

一方、近年、自動車内でのＥＣＵ搭載数が増大や、車室内空間を大きくとるようになってきたため、ＥＣＵ個々のスペースが少なくなり、ＥＣＵ小型化が厳しく要求されてきた。また、ＥＣＵに盛り込まれる機能も向上しＥＣＵ内の素子数も多くなってきた。その為にＥＣＵ内の電子部品として小型部品を採用するようにして、小型化と機能向上（素子数増加）とを両立するようにしている。

また、はんだ寿命を長くする目的から電極を長方形の素子の短辺ではなく長辺側に設けることも行われている。この場合、電極を長方形の素子の短辺に設ける場合に比べて電極間隔が狭くなる。

この様なことから、静電気保護の電子部品も小型化して、電子部品の電極間が従来より遥かに狭くなり、電極に対応する回路基板上のランドの間隔も狭くなってきたために、本来、電子部品（抵抗）にて静電気のＩＣ側への侵入を防止していた（静電気を弱めていた）のが、電子部品を跨いでランド間で静電気が飛んで直接（素子内部で減衰することなく）ＩＣ側に侵入しＩＣにダメージを与えるようになるという現象が起きてきた。

このような静電気による悪影響を防止するための回路基板として特許文献１に示すものがある。

特許文献１に示す回路基板は、半導体回路パッケージの信号入力端子側に設けられ電流を制限する抵抗器を搭載する第１の配線、第１の配線と平行に延出する部分と半導体回路パッケージに接続される部分を有し接地導体として動作する第２の配線などを備える。そして、回路基板は、第１の配線と第２の配線とに対向する突起部を設けてスパークギャップを規定し、そのスパークギャップをテープにて被覆するものである。
特開昭６２−３５４８０号公報

一般的には、配線は絶縁皮膜によって覆われているものである。したがって、特許文献１に示す回路基板のように、第１の配線と第２の配線との間にスパークギャップを設ける場合、配線が絶縁皮膜によって覆われていると効率よく静電気を吸収できない可能性があった。

本発明は、上記問題点に鑑みなされたものであり、効率よく静電気による悪影響を防止することができる回路基板を提供することを目的とする。

上記目的を達成するために請求項１に記載の回路基板は、内層にグランドパターン又は電源パターンが設けられるとともにＩＣが設けられるものであり、
外部からの信号が入力される入力端子と、
第１の回路素子が実装されるものであり、入力端子に電気的に接続される第１のランドと、その第１のランドと間隔を隔てて設けられＩＣと電気的に接続される第２のランドとを備える一対のランドと、
第２の回路素子が実装されるものであり、第１のランド及び入力端子と電気的に接続される第３のランドと、第３のランドと間隔を隔てて設けられ、グランドパターン又は電源パターンに電気的に接続される第４のランドからなる一対のランドと、
第３のランドとの距離が第３のランドと第４のランドとの距離よりも短い位置に配置される静電気吸収導体とを備え、
第２の回路素子は、第１の回路素子よりも入力端子側に配置され、
静電気吸収導体は、グランドパターン又は電源パターンと電気的に接続されたヴィアを含むことを特徴とするものである。

通常、ランドは、回路素子などを実装するためのものであるため、絶縁皮膜などによって覆われておらず導体が露出しているものである。したがって、請求項１に示すように、第３のランドとの距離が第３及び第４のランドの距離よりも短い位置に配置される静電気吸収導体を備えることによって、入力端子から入力された静電気は、第３のランドから静電気吸収導体に吸収され、効率よく静電気による悪影響を防止することができる。また、静電気吸収導体は、グランドパターン又は電源パターンと電気的に接続されたヴィアを含むようにすることができる。

また、請求項２に記載の回路基板では、第２のランドとグランドパターン又は電源パターンとに電気的に接続されたコンデンサを備えることを特徴とするものである。

このように、第２のランドをコンデンサを介してグランドに電気的に接続することによって、静電気を静電気吸収導体にて吸収できなかった場合であっても、静電気を低減させて静電気による悪影響を防止することができる。

また、請求項３に示すように、第３のランドと第４のランドとの距離を第１のランドと第２のランドとの距離よりも短くすることによって、入力端子に静電気が入力された場合、第３のランドと第４のランドとの間において放電が生じることとなる。したがって、静電気は、第４のランド及びコンデンサを介してグランドに吸収され、静電気による悪影響を防止することができる。

また、請求項４に記載の回路基板では、静電気吸収導体は、第１のランドとの距離が第１のランドと第２のランドとの距離よりも短い位置にも配置されることを特徴とするものである。したがって、入力端子から入力された静電気は、第１のランドから静電気吸収導体に吸収され、効率よく静電気による悪影響を防止することができる。

また、請求項５に記載の回路基板では、第１のランドは、電界が集中する第１の角部による第１の電界集中部を備え、第１のランドとの距離が第１のランドと第２のランドとの距離よりも短い位置に配置された静電気吸収導体は、電界が集中する第２の角部による第２の電界集中部を備え、第１の角部及び第２の角部はともに鋭角であり、第２の電界集中部は、第１の電界集中部の近傍で第１の電界集中部と対向するように配置されることを特徴とするものである。電界集中では、静電気などが入力されると不平等電界が形成され電界が集中して放電が生じやすくなる。したがって、このように、静電気吸収導体を第１のランドの第１の電界集中部の近傍に配置することによって、より一層静電気が静電気吸収導体に吸収されやすくなる。

また、その第１の電界集中部は、第１のランドの第１の角部とすることができる。角部は放電が生じやすいため、静電気吸収導体を第１の角部に対向する位置に配置することによって、さらに静電気が静電気吸収導体に吸収されやすくなる。

また、第１の角部は、鋭角であることを特徴とするものである。このように、第１の角部を鋭角とすることによって、第１のランドに電界が生じた際に、その鋭角の部分に不平等電界が形成されやすく電界が集中しやすいので放電が生じやすくなる。

また、静電気吸収導体に第２の電界集中部を備えることによっても、放電が生じやすくなり効率よく静電気による悪影響を防止することができる。また、静電気吸収導体に第２の電界集中部を備えることによって、静電気吸収導体を第１のランドの第１の角部などの近傍に設けることができないような場合であっても、効率よく静電気による悪影響を防止することができる。

また、第２の電界集中部は、第１の電界集中部の近傍に配置されることを特徴とするものである。このように、放電が生じやすい第２の電界集中部と第１の電界集中部とを近傍に配置することによって、より一層静電気が静電気吸収導体に吸収されやすくなる。

また、第２の電界集中部は、第１の電界集中部と対向するように配置されることを特徴とするものである。このように、放電が生じやすい第２の電界集中部と第１の電界集中部とを対向するように配置することによって、さらに静電気が静電気吸収導体に吸収されやすくなる。

また、静電気吸収導体における第２の電界集中部を静電気吸収導体に設けられる第２の角部とすることができる。また、第２の角部は、鋭角であることを特徴とするものである。このように、静電吸収導体に関しても、第２の角部を鋭角とすることによって、第１の角部を鋭角とすることによって、静電気吸収導体に電界が生じた際に、その鋭角の部分には不平等電界が形成されやすく電界が集中しやすいので放電が生じやすくなる。

また、請求項６に記載の回路基板では、静電気吸収導体は、第１及び第２のランド間に配置されることを特徴とするものである。通常、第１のランドと第２ランドとの間は、そのランドに実装される第１の回路素子以外は実装されることが少ない。したがって、請求項６に示すように、静電気吸収導体を第１及び第２のランド間に配置することによって、回路基板の表面積を有効に利用することができる。

さらに、請求項７に示すように、静電気吸収導体を第１及び第２のランドに実装される第１の回路素子の下に配置することによって、回路基板の表面積をより一層有効に利用することができる。

また、請求項８に記載の回路基板では、第１のランドとの距離が第１のランドと第２のランドとの距離よりも短い位置に配置された静電気吸収導体を複数個備えることを特徴とするものである。このように、静電気吸収導体を複数個備えることによって、静電気が入力された際に放電する箇所が増加し、より一層静電気が静電気吸収導体に吸収されやすくなる。

また、請求項９に記載の回路基板では、第３のランドとの距離が第３のランドと第４のランドとの距離よりも短い位置に配置された静電気吸収導体を複数個備えることを特徴とするものである。このように、静電気吸収導体を複数個備えることによって、静電気が入力された際に放電する箇所が増加し、より一層静電気が静電気吸収導体に吸収されやすくなる。

また、請求項１０に記載の回路基板では、第１の回路素子は、静電気を低減するための静電気低減素子であることを特徴とするものである。このように、第１の回路素子を静電気低減素子とすることによって、より一層静電気による悪影響を防止することができる。また、その静電気低減素子としては、抵抗、コンデンサ、コイルを用いることができる。

以下、本発明の実施の形態を図に基づいて説明する。

（第１の実施の形態）
まず、本発明の第１の実施の形態を図に基づいて説明する。図１は、本発明の第１の実施の形態における電子回路装置の概略構成を示す平面図である。図２は、本発明の第１の実施の形態における電子回路装置のＡＡ二点鎖線での部分的断面図である。図２３は、本発明の第１の実施の形態におけるヴィアとランドとの関係を説明する平面図である。図４は、本発明の第１の実施の形態におけるランド間隔に対す静電耐量の関係を示すデータのグラフ（ａ）と表（ｂ）である。

図１及び図２に示すように、電子回路装置１００は、回路基板１０を備える。その回路基板１０は、導体パターンなどが形成された誘電体などからなるシートを積層した多層基板であり、配線２０〜２５、第１のランド３０〜第６のランド３５、内層グランドパターン４０、第１のヴィアＶ１〜第３のヴィアＶ３などを備える。また、回路基板１０には、コネクタ５０、入力用ＩＣ６０、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、コンデンサＣなどが実装される。なお、図２においては、回路基板１０は、２層構造の多層基板を例として説明しているが、本発明はこれに限定されるものではない。

配線２０は入力端子５１と第３のランド３２、配線２１は第３のランド３２と第１のランド３０、配線２２は第４のランド３３と第３のヴィアＶ３、配線２３は第３のヴィアＶ３と第６のランド３５、配線２４は第５のランド３４と第２のランド３１、配線２５は第２のランド３１と入力用ＩＣ６０とを電気的に接続する配線部材である。これらの配線２０〜２５は、端子やランドなどと接続される部分以外は絶縁皮膜によって覆われている。

第１のランド３０〜第６のランド３５は、第１及び第２の抵抗素子Ｒ１〜Ｒ２、コンデンサＣなどが実装されるものである。第１のランド３０〜第６のランド３５は、第１及び第２の抵抗素子Ｒ１〜Ｒ２、コンデンサＣと半田などによって電気的な接続をなすために、配線２０〜２５とは異なり、絶縁皮膜などによって覆われておらず導体が露出した状態である。

内層グランドパターン４０は、回路基板１０を構成する誘電体などのシートに形成される導体パターンであり、回路基板１０の内層に形成される。この内層グランドパターン４０には、ヴィアホールを介して第１のヴィアＶ１〜第３のヴィアＶ３及びグランド端子５２が電気的に接続されている。なお、第１及び第２ヴィアＶ１〜Ｖ２は、本発明の静電気吸収導体に相当するものである。

コネクタ５０は、外部との電気的な接続を行うものであり、入力端子５１、グランド端子５２などを備える。入力用ＩＣ６０は、アナログ信号をデジタル信号に変換するＡＤ変換器などを含む入力信号処理用のＩＣである。

第１の抵抗素子Ｒ１とコンデンサＣとは、ノイズ防止用のＲＣフィルタを構成し、このＲＣフィルタにて入力端子５１にて入力端子５１から入力される静電気を低減する。なお、第１の抵抗素子Ｒ１は、本発明の静電気低減素子に相当するものである。第２の抵抗素子Ｒ２は、入力端子５１に信号が供給されない場合のために設けられるものであり、グランドの電位を固定して入力用ＩＣ６０に与えるためのプルダウン抵抗素子である。なお、プルダウン抵抗である第２の抵抗素子Ｒ２は、必ずしも設ける必要はない。

ここで、本発明の特徴部分である第１のヴィアＶ１と第１のランド３０との距離ｌ_１と第１のランド３０と第２のランド３１との距離Ｌの関係について図２乃至図４を用いて説明する。なお、第２のヴィアＶ２と第３のランド３２との距離と第３のランド３２と第４のランド３３との距離に関しても同様の関係にあるため説明を省略する。

入力端子５１から入力された静電気は、配線２１を介して第１のランド３０へ伝播される。その静電気は、第１のランド３０と第２のランド３１にまたがって実装される第１の抵抗素子Ｒ１によって低減される。しかしながら、第１の抵抗素子Ｒ１が小型（具体的には、２.０ｍｍ×１．２５ｍｍ程度以下）であるような場合、第１のランド３０と第２のランド３１との距離Ｌが短くなる。静電気は、距離が近い導体間で放電するという性質を有しているため、このように距離Ｌが短くなると第１のランド３０と第２のランド３１との間で放電してしまう可能性がある。このように、第１のランド３０と第２のランド３１との間で放電するような状況においては、静電気は、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１を介して入力用ＩＣ６０に入力されてしまう。また、第１の抵抗素子Ｒ１が小型であるような場合は、第１の抵抗素子Ｒ１のエネルギー耐量が低下する。したがって、小型の第１の抵抗素子Ｒ１を静電気が直接通過すると、第１の抵抗素子Ｒ１が破壊してしまう可能性もある。

具体的には図４に示すように、素子サイズ（回路基板１０サイズ）が４．５ｍｍ×３．２ｍｍ程度である場合は、距離Ｌは３．４ｍｍ程度である。この素子サイズ４．５ｍｍ×３．２ｍｍ程度の場合、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１へ飛び越えてしまう（放電してしまう）電圧は、＋極性で５．４ｋＶ程度、−極性で６．４ｋＶ程度である。したがって、＋極性で５．４ｋＶ程度、−極性で６．４ｋＶより小さい電圧は、第１の抵抗素子Ｒ１にて低減することができる。

素子サイズ（回路基板１０サイズ）が３．２ｍｍ×１．６ｍｍ程度である場合は、距離Ｌは２．２ｍｍ程度である。この素子サイズ３．２ｍｍ×１．６ｍｍ程度の場合、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１へ飛び越えてしまう（放電してしまう）電圧は、＋極性で４．２ｋＶ程度、−極性で５ｋＶ程度である。したがって、＋極性で４．２ｋＶ程度、−極性で５ｋＶ程度より小さい電圧は、第１の抵抗素子Ｒ１にて低減することができる。

素子サイズ（回路基板１０サイズ）が２．０ｍｍ×１．２５ｍｍ程度である場合は、距離Ｌは２．２ｍｍ程度である。この素子サイズ２．０ｍｍ×１．２５ｍｍ程度の場合、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１へ飛び越えてしまう（放電してしまう）電圧は、＋極性で２．３ｋＶ程度、−極性で２．５ｋＶ程度である。したがって、＋極性で２．３ｋＶ程度、−極性で２．５ｋＶ程度より小さい電圧は、第１の抵抗素子Ｒ１にて低減することができる。

素子サイズ（回路基板１０サイズ）が１．６ｍｍ×０．８ｍｍ程度である場合は、距離Ｌは０．８ｍｍ程度である。この素子サイズ１．６ｍｍ×０．８ｍｍ程度の場合、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１へ飛び越えてしまう（放電してしまう）電圧は、＋極性で２ｋＶ程度、−極性で２ｋＶ程度である。したがって、＋極性で２ｋＶ程度、−極性で２ｋＶ程度より小さい電圧は、第１の抵抗素子Ｒ１にて低減することができる。

このように、素子サイズが小さくなるにしたがって、距離Ｌが小さくなり、第１の抵抗素子Ｒ１にて低減されることなく第１のランド３０から第２のランド３１へ飛び越えてしまう（放電してしまう）電圧も小さくなってしまう。

そこで、静電気が第１のランド３０から第１の抵抗素子Ｒ１を介することなく直接入力用ＩＣ６０に入力されないようにするため、または静電気エネルギーが直接抵抗素子Ｒ１を通過して抵抗素子Ｒ１破壊することがないようにするため、第１のランド３０からの距離が第２のランド３１よりも近い位置に静電気吸収導体としての第１のヴィアＶ１を設ける。すなわち、図３に示すように、第１のランド３０と第１のヴィアＶ１との距離ｌ_１を第１のランド３０と第２のランド３１との距離Ｌよりも短くする。

このように、第１のランド３０からの距離が第２のランド３１よりも近い位置に第１のヴィアＶ１を設けると、入力端子５１から入力された静電気は、第１のランド３０と第１のヴィアＶ１との間でも放電されることになる。この第１のヴィアＶ１は、内層グランドパターン４０に電気的に接続されている。したがって、静電気は、第１のヴィアＶ１を介してグランドに流れる。

また、第１のヴィアＶ１を設ける位置は、第１のランド３０の電界が集中する位置の近傍が好ましい。この電界が集中する位置とは、第１のランド３０の角部などである。このような角部においては、第１のランド３０に静電気などが印加された場合に不平等電界が形成されることによって電界が集中するので放電が生じやすくなる。したがって、第１のランド３０の電界が集中する角部などの近傍に第１のヴィアＶ１を設けることによって、第１のランド３０と第１のヴィアＶ１との間で放電が生じやすくなり、より一層静電気による悪影響を防止することができる。

また、第１のヴィアＶ１を設ける位置は、図３に示すように、第１のランド３０の角部に対向する位置がさらに好ましい。すなわち、この第１のランド３０の角部に対向する位置とは、第１のヴィアＶ１の第１のランド３０に対する距離において角部が一番近くになるような位置である。第１のランド３０の角部、すなわち電界が集中する位置は、その角部に対向する方向に電界が集中するため、第１のランド３０と第１のヴィアＶ１との間で放電が生じやすくなり、さらに静電気が静電気吸収導体に吸収されやすくなる。

また、第１のランド３０の角部は、鋭角とすることによって、第１のランド３０に電界が生じた際に、その鋭角の部分は不平等電界が形成され電界が集中しやすく放電が生じやすくなるため、さらに好適である。

また、静電気吸収導体（第１及び第２ヴィアＶ１）は、一つの回路素子（第１の抵抗素子Ｒ１など）が実装されるランド間（第１のランド３０と第２のランド３１の間など）に配置してもよい。このように、ランド間に静電気吸収導体を配置することによって、回路基板１０の基板面積を有効に使用することができる。

さらに、静電気吸収導体（第１及び第２ヴィアＶ１）は、回路素子（第１の抵抗素子Ｒ１など）の下に設けてもよい。このように、回路素子の下に静電気吸収導体を配置することによって、回路基板１０の基板面積をより一層有効に使用することができる。

また、静電気吸収導体（第１及び第２ヴィアＶ１）は、複数個配置してもよい。このように静電気吸収導体を複数個配置することによって、静電気が入力された際に放電する箇所が増加し、より一層静電気が静電気吸収導体に吸収されやすくなる。

なお、第１のヴィアＶ１と第１のランド３０との距離ｌ_１は、回路基板１０の仕様上の制約などに問題が生じない範囲においてできるだけ近いことが好ましい。また、第１のランド３０に第１のヴィアＶ１を近づけると、空気中の水分などによって第１のランド３０と第１のヴィアＶ１とが電気的に繋がったりするなど、回路基板１０に不具合が生じる可能性がる。したがって、第１のヴィアＶ１と第１のランド３０との距離は、回路基板１０として不具合が生じない範囲においてできるだけ近いことが好ましい。具体的には、素子サイズ２．０ｍｍ×１．２５ｍｍ程度の場合、距離ｌ_１が０．５ｍｍ程度であれば、ランド間（第１のランド３０と第２のランド３１の間）の距離Ｌの１ｍｍよりも短いため、静電気がヴィアＶ１側に吸収されることが期待できかつ第１のランド３０と第１のヴィアＶ１とが電気的に繋がることはない。さらに、距離ｌ_１が０．２５ｍｍ程度までは、第１のランド３０と第１のヴィアＶ１とが電気的に繋がることはない。

また、本実施の形態においては静電気吸収導体として内層グランドパターン４０に電気的に接続される第１及び第２ヴィアＶ１を用いる例にて説明したが、本発明はこれに限定されるものでない。例えば、回路基板１０の内層などに形成される電源パターンでもよいし、静電気による悪影響が少ない負荷に接続される導体パターンなどでもよい。

（第２の実施の形態）
次に、本発明の第２の実施の形態を図に基づいて説明する。図５は、本発明の第２の実施の形態におけるヴィアとランドとの関係を説明する平面図である。

第２の実施の形態における電子回路装置１００は、第１の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第２の実施の形態において、第１の実施の形態と異なる点は、第１のヴィアＶ１の形状にある。

第１のヴィアＶ１は、回路基板１０の仕様などの関係で第１のランド３０の角部に対向するような位置に設けることができない場合がある。そこで、図５に示すように、第１のヴィアＶ１の少なくとも一部に鋭角形状の電界が集中する部分を設ける。そして、第１のランド３０と第１のヴィアＶ１との距離ｌ_１を第１のランド３０と第２のランド３１との距離Ｌよりも短くする。以下、図５に示す一部が鋭角形状をなす第１のヴィアＶ１の形状をティアドロップ形状とも称する。

このように、第１のヴィアＶ１に電界が集中する部分を設けることによって、第１のランド３０に静電気が印加された場合に、その電界が集中する部分と第１のランド３０との間で放電が生じやすくなる。したがって、第１のヴィアＶ１を回路基板１０の仕様などの関係で第１のランド３０の角部に対向するような位置に設けることができない場合であっても、第１のヴィアＶ１を第１のランド３０の角部などの近傍に配置する場合と同様の効果を得ることができる。

また、第１のヴィアＶ１を設ける位置は、第１のランド３０の角部などの電界が集中する位置の近傍が好ましい。

なお、本実施の形態においては、第１のヴィアＶ１の形状として鋭角形状のティアドロップ形状を用いて説明したが、本発明はこれに限定されるものではない。第１のヴィアＶ１の形状としては、第１のランド３０に電界が生じた際に、第１のヴィアＶ１に電界が集中するような形状であれば本発明の目的を達成できるものであり、一部が直角の角部をなすような形状などであってもよい。

（第３の実施の形態）
次に、本発明の第３の実施の形態を図に基づいて説明する。図６は、本発明の第３の実施の形態におけるヴィアとランドとの関係を説明する平面図である。

第３の実施の形態における電子回路装置１００は、上述の第１及び第２の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第３の実施の形態において、上述の第１及び第２の実施の形態と異なる点は、第１のヴィアＶ１と第１のランド３０との位置関係にある。

図６に示すように、第１のヴィアＶ１は、鋭角形状の電界集中部を備えており、第１のランド３０は、角部からなる電界集中部を備えている。そして、第１のランド３０と第１のヴィアＶ１との距離ｌ_１を第１のランド３０と第２のランド３１との距離Ｌよりも短くし、第１のヴィアＶ１の電界集中部と第１のランド３０の電界集中部とを対向するように配置する。

このように、第１のヴィアＶ１の電界集中部と第１のランド３の電界集中部とを近傍に配置することによって、より一層静電気が静電気吸収導体である第１のヴィアＶ１に吸収されやすくなる。

（第４の実施の形態）
次に、本発明の第４の実施の形態を図に基づいて説明する。図７は、本発明の第４の実施の形態における表層グランドパターンとランドとの関係を説明する平面図である。

第４の実施の形態における電子回路装置１００は、上述の第１乃至第３の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第４の実施の形態において、上述の第１乃至第３の実施の形態と異なる点は、静電気吸収導体を表層グランドパターン７０の露出部７２とする点である。

回路基板１０には、第１のランド３０などが形成される面に電極パターンとしての表層グランドパターン７０などが形成されている場合がある。この表層グランドパターン７０は、導体がソルダレジスト７１などによって覆われている。そこで、図７に示すように、表層グランドパターン７０のソルダレジスト７１を一部覆わないようにして、静電気吸収導体としての露出部７２を設ける。その際に、第１のランド３０と露出部７２との距離ｌ_１を第１のランド３０と第２のランド３１との距離Ｌよりも短くする。

このように、表層グランドパターン７０の一部（露出部７２）を用いると、入力端子５１から静電気が入力された場合、静電気は、第１のランド３０と露出部７２との間で放電する。したがって、入力端子５１から静電気が入力された場合でも静電気による悪影響を防止することができる。

また、露出部７２は、第１のランド３０の角部などの電界が集中する位置の近傍に配置すると好ましい。さらに、露出部７２は、第１のランド３０の角部などの電界が集中する位置と対向するように配置するとより好ましい。

なお、本実施の形態においては、露出部７２の形状として直角形状を用いて説明したが、本発明はこれに限定されるものではない。露出部７２の形状としては、第１のランド３０に電界が生じた際に、露出部７２に電界集中が形成されるような形状であれば本発明の目的を達成できるものであり、一部が鋭角形状をなすような形状などであってもよい。

また、本実施の形態においては静電気吸収導体として表層グランドパターン７０の一部を用いる例にて説明したが、本発明はこれに限定されるものでない。例えば、回路基板１０の表層に形成される電源パターンでもよいし、静電気による悪影響が少ない負荷に接続される導体パターンなどでもよい。

（変形例）
また、変形例として、図１に示す入力端子５１と電気的に接続される第３のランド３２と第３のヴィアＶ３と電気的に接続される第４のランド３３との距離を第１のランド３０と第２のランド３１との距離よりも短くしてもよい。

この場合、入力端子５１に静電気が入力された場合、その静電気は、第１及び第２のヴィアＶ１に吸収されると共に、第３のランド３２と第４のランド３３との間で放電し第３のヴィアＶ３にも吸収されることになる。したがって、静電気による悪影響をより確実に防止することができる。

なお、上述第１乃至第４の実施の形態、及び変形例においては、静電気低減用の素子として抵抗素子を用いて説明したが、本発明はこれに限定されるものではなく、他にもコンデンサやコイルなど静電気を低減できる素子であればよい。

本発明の第１の実施の形態における電子回路装置の概略構成を示す平面図である。本発明の第１の実施の形態における電子回路装置のＡＡ二点鎖線での部分的断面図である。本発明の第１の実施の形態におけるヴィアとランドとの関係を説明する平面図である。本発明の第１の実施の形態におけるランド間隔に対す静電耐量の関係を示すデータのグラフ（ａ）と表（ｂ）である。本発明の第２の実施の形態におけるヴィアとランドとの関係を説明する平面図である。本発明の第３の実施の形態におけるヴィアとランドとの関係を説明する平面図である。本発明の第４の実施の形態における表層グランドパターンとランドとの関係を説明する平面図である。

符号の説明

１０回路基板、２０〜２５配線、３０第１のランド、３１第２のランド、３２第３のランド、３３第４のランド、３４第５のランド、３５第６のランド、４０内層グランドパターン、５０コネクタ、５１入力端子、５２グランド端子、６０入力用ＩＣ、７０表層グランドパターン、７１ソルダレジスト、７２露出部、１００電子回路装置、Ｒ１第１の抵抗素子、Ｒ２第２の抵抗素子、Ｃコンデンサ、Ｖ１第１のヴィア、Ｖ２第２のヴィア、Ｖ３第３のヴィア

Claims

内層にグランドパターン又は電源パターンが設けられるとともにＩＣが設けられた回路基板であって、
外部からの信号が入力される入力端子と、
第１の回路素子が実装されるものであり、前記入力端子に電気的に接続される第１のランドと、当該第１のランドと間隔を隔てて設けられ前記ＩＣと電気的に接続される第２のランドとを備える一対のランドと、
第２の回路素子が実装されるものであり、前記第１のランド及び前記入力端子と電気的に接続される第３のランドと、当該第３のランドと間隔を隔てて設けられ、前記グランドパターン又は前記電源パターンに電気的に接続される第４のランドからなる一対のランドと、
前記第３のランドとの距離が前記第３のランドと前記第４のランドとの距離よりも短い位置に配置される静電気吸収導体と、を備え、
前記第２の回路素子は、前記第１の回路素子よりも前記入力端子側に配置され、
前記静電気吸収導体は、前記グランドパターン又は前記電源パターンと電気的に接続されたヴィアを含むことを特徴とする回路基板。
前記第２のランドと前記グランドパターン又は前記電源パターンとに電気的に接続されたコンデンサを備えることを特徴とする請求項１に記載の回路基板。
前記第３のランドと前記第４のランドとの距離は、前記第１のランドと前記第２のランドとの距離よりも短いことを特徴とする請求項２に記載の回路基板。
前記静電気吸収導体は、前記第１のランドとの距離が前記第１のランドと前記第２のランドとの距離よりも短い位置にも配置されることを特徴とする請求項１乃至請求項３のいずれかに記載の回路基板。
前記第１のランドは、電界が集中する第１の角部による第１の電界集中部を備え、
前記第１のランドとの距離が前記第１のランドと前記第２のランドとの距離よりも短い位置に配置された前記静電気吸収導体は、電界が集中する第２の角部による第２の電界集中部を備え、
前記第１の角部及び前記第２の角部は、ともに鋭角であり、
前記第２の電界集中部は、前記第１の電界集中部の近傍で、当該第１の電界集中部と対向するように配置されることを特徴とする請求項４に記載の回路基板。
前記第１のランドとの距離が前記第１のランドと前記第２のランドとの距離よりも短い位置に配置された前記静電気吸収導体は、前記第１及び第２のランド間に配置されることを特徴とする請求項４又は請求項５に記載の回路基板。
前記第１のランドとの距離が前記第１のランドと前記第２のランドとの距離よりも短い位置に配置された前記静電気吸収導体は、前記第１の回路素子の下に配置されることを特徴とする請求項４乃至請求項６のいずれかに記載の回路基板。
前記第１のランドとの距離が前記第１のランドと前記第２のランドとの距離よりも短い位置に配置された前記静電気吸収導体は、複数個設けられることを特徴とする請求項４乃至請求項７のいずれかに記載の回路基板。
前記第３のランドとの距離が前記第３のランドと前記第４のランドとの距離よりも短い位置に配置された前記静電気吸収導体は、複数個設けられることを特徴とする請求項１乃至請求項８のいずれかに記載の回路基板。
前記第１の回路素子は、静電気を低減するための静電気低減素子であることを特徴とする請求項１乃至請求項９のいずれかに記載の回路基板。