JPH08255873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08255873A JPH08255873A JP5688795A JP5688795A JPH08255873A JP H08255873 A JPH08255873 A JP H08255873A JP 5688795 A JP5688795 A JP 5688795A JP 5688795 A JP5688795 A JP 5688795A JP H08255873 A JPH08255873 A JP H08255873A
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- JP
- Japan
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- electrode
- conductor film
- film
- capacitor
- conductor
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Abstract
(57)【要約】
【構成】本発明は、キャパシタを構成する電極をグラン
ドもしくはシールドとして利用するよう構成した半導体
集積回路装置である。 【効果】本発明によれば、キャパシタ電極間に生じる輻
射ノイズの発生を防ぎ、周囲に配置された素子との容量
性カップリングを防止することができる。
ドもしくはシールドとして利用するよう構成した半導体
集積回路装置である。 【効果】本発明によれば、キャパシタ電極間に生じる輻
射ノイズの発生を防ぎ、周囲に配置された素子との容量
性カップリングを防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上または誘
導体基板上に形成するキャパシタの他素子への干渉を防
止し、かつ高容量化などの高性能化を図ることのできる
半導体集積回路装置に関する。
導体基板上に形成するキャパシタの他素子への干渉を防
止し、かつ高容量化などの高性能化を図ることのできる
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、半導体基板上、誘導体基板上に誘
電体膜を挟んだ上下の導体膜によりキャパシタを構成
し、導体配線を用いてキャパシタの接続を行っている。
この際、図４に示すように、導体膜で構成されたキャパ
シタの上下の第一、第二電極と他の素子１５との間で容
量性カップリング１４が起きる。また、高周波（数ＧＨ
Ｚ以上）帯に於いては、キャパシタの電極より輻射１３
が起こり、周囲の素子が誤作動を起こす可能性がある。
また、キャパシタの電極長が波長の１、１／２倍の場
合、電極が送受信アンテナをして働き、波長の１／４近
傍の電極長では反射器または導波器として働く。この様
な他素子への干渉を防ぐ為に、キャパシタを他の素子よ
り隔離した配置をする必要がある。この為にチップ面積
が大きくなる欠点が在る。この欠点を改善するために、
従来技術としては、図５に示すように、キャパシタ１
６，１８の周囲にグランド２１を配置することでキャパ
シタとグランドとの容量カップリングを作ることで、他
素子との干渉を防ぐ方法を用いている。しかし、この場
合、必然的にチップ面積上でグランド面積の占める割合
が大きくなる欠点が残っている。尚、図中の符号１７は
インダクタ、１９はＦＥＴ、２０は配線を示す。
電体膜を挟んだ上下の導体膜によりキャパシタを構成
し、導体配線を用いてキャパシタの接続を行っている。
この際、図４に示すように、導体膜で構成されたキャパ
シタの上下の第一、第二電極と他の素子１５との間で容
量性カップリング１４が起きる。また、高周波（数ＧＨ
Ｚ以上）帯に於いては、キャパシタの電極より輻射１３
が起こり、周囲の素子が誤作動を起こす可能性がある。
また、キャパシタの電極長が波長の１、１／２倍の場
合、電極が送受信アンテナをして働き、波長の１／４近
傍の電極長では反射器または導波器として働く。この様
な他素子への干渉を防ぐ為に、キャパシタを他の素子よ
り隔離した配置をする必要がある。この為にチップ面積
が大きくなる欠点が在る。この欠点を改善するために、
従来技術としては、図５に示すように、キャパシタ１
６，１８の周囲にグランド２１を配置することでキャパ
シタとグランドとの容量カップリングを作ることで、他
素子との干渉を防ぐ方法を用いている。しかし、この場
合、必然的にチップ面積上でグランド面積の占める割合
が大きくなる欠点が残っている。尚、図中の符号１７は
インダクタ、１９はＦＥＴ、２０は配線を示す。
【０００３】
【発明が解決しようとする課題】レイアウト面積を増や
すこと無く、キャパシタの電極間に起因する輻射（ノイ
ズ）発生防止とキャパシタの電極と他の素子との容量性
のカップリングを防止する事を目的とする。
すこと無く、キャパシタの電極間に起因する輻射（ノイ
ズ）発生防止とキャパシタの電極と他の素子との容量性
のカップリングを防止する事を目的とする。
【０００４】
【課題を解決するための手段及び作用】本発明は、キャ
パシタを構成する第一導体膜を誘電体膜を挟んだ第二導
体膜で囲み、第一電極に対して第二電極をグランドまた
は、他素子に対するシールド材として使用し、上記ノイ
ズ発生、容量カップリングの防止を図る。
パシタを構成する第一導体膜を誘電体膜を挟んだ第二導
体膜で囲み、第一電極に対して第二電極をグランドまた
は、他素子に対するシールド材として使用し、上記ノイ
ズ発生、容量カップリングの防止を図る。
【０００５】
【実施例】以下に本発明の実施例を図面を参照して説明
する。本発明の装置を図１，図２，図３に示す。半導体
基板１上または誘導体基板上に第一の導体膜７を形成
し、第一の導体膜上に誘電体膜３を挟んでその上に第二
の導体膜４を形成し、第二の導体膜上に誘電体膜３を挟
んで第三の導体膜２を形成する。キャパシタの第一電極
を第二の導体膜を用いて構成し、第二の導体膜を囲む第
一、第三、及び第二導体層を用いてキャパシタの第二電
極を構成する。第二電極を構成する第一、第二、第三の
導体層をコンタクトホール５，６を用いて接続させて導
電位となる。この第二電極を用いて第一電極を囲み、第
一の電極をグランドに対して、または、隣接する他の素
子に対してシールドすることが可能となる。
する。本発明の装置を図１，図２，図３に示す。半導体
基板１上または誘導体基板上に第一の導体膜７を形成
し、第一の導体膜上に誘電体膜３を挟んでその上に第二
の導体膜４を形成し、第二の導体膜上に誘電体膜３を挟
んで第三の導体膜２を形成する。キャパシタの第一電極
を第二の導体膜を用いて構成し、第二の導体膜を囲む第
一、第三、及び第二導体層を用いてキャパシタの第二電
極を構成する。第二電極を構成する第一、第二、第三の
導体層をコンタクトホール５，６を用いて接続させて導
電位となる。この第二電極を用いて第一電極を囲み、第
一の電極をグランドに対して、または、隣接する他の素
子に対してシールドすることが可能となる。
【０００６】次に第一、第二導体膜を使用した場合の本
発明を図２に示す。半導体基板１２上または誘導体基板
上に第一の導体膜１０を形成し、第一の導体膜上に誘電
体膜９を挟んでその上に第二の導体膜８を形成する。キ
ャパシタの第一電極を第一の導体膜を用いて構成し、第
一の導体膜を囲む第一、第二導体膜を用いてキャパシタ
の第二電極を構成する。図１に示した本発明と同様に第
二電極は第一電極をシールドすることを目的とする。図
２に示す本発明は図１に示した本発明に比較して電極の
有効面積は１／２となる。しかし、高周波帯（ＧＨｚ）
では完全シールドでは無いが、第二電極を用いて第一電
極をシールドすることが可能となる。
発明を図２に示す。半導体基板１２上または誘導体基板
上に第一の導体膜１０を形成し、第一の導体膜上に誘電
体膜９を挟んでその上に第二の導体膜８を形成する。キ
ャパシタの第一電極を第一の導体膜を用いて構成し、第
一の導体膜を囲む第一、第二導体膜を用いてキャパシタ
の第二電極を構成する。図１に示した本発明と同様に第
二電極は第一電極をシールドすることを目的とする。図
２に示す本発明は図１に示した本発明に比較して電極の
有効面積は１／２となる。しかし、高周波帯（ＧＨｚ）
では完全シールドでは無いが、第二電極を用いて第一電
極をシールドすることが可能となる。
【０００７】本発明によるキャパシタの配置を図３に示
す。従来例の図５に比較して、キャパシタ２４，２５の
周囲に巡らしているグランド配線が無いために、レイア
ウト面積を小さくすることができる。尚、図中の符号２
２，２９はグランド、２３，２６，２８は配線、２７は
ＦＥＴを示す。また図１に示した本発明の場合、従来と
同面積を有するキャパシタでは、有効電極面積が従来の
電極面積の約２倍になり高容量化を図ることが可能とな
る。
す。従来例の図５に比較して、キャパシタ２４，２５の
周囲に巡らしているグランド配線が無いために、レイア
ウト面積を小さくすることができる。尚、図中の符号２
２，２９はグランド、２３，２６，２８は配線、２７は
ＦＥＴを示す。また図１に示した本発明の場合、従来と
同面積を有するキャパシタでは、有効電極面積が従来の
電極面積の約２倍になり高容量化を図ることが可能とな
る。
【０００８】
【発明の効果】この様に本発明を用いれば、キャパシタ
の電極間に起因する輻射（ノイズ）防止と、周囲に配置
された素子との容量性カップリングを防ぐ効果は極めて
大きい。
の電極間に起因する輻射（ノイズ）防止と、周囲に配置
された素子との容量性カップリングを防ぐ効果は極めて
大きい。
【図１】 本発明装置の斜視図。
【図２】 本発明装置の他の例を示す斜視図。
【図３】 本発明装置の平面図。
【図４】 従来装置の斜視図。
【図５】 従来装置の平面図。
１，１２…半導体基板 ２…第三導体膜 ３，９…誘電帯膜 ４，８…第二導体膜 ５，６，１１…コンタクトホール ７，１０…第一導体膜 １３…輻射（ノイズ） １４…容量性カップリング １５…隣接デバイス １６，１８，２４，２５…キャパシタ １７…インダクタ １９，２７…ＦＥＴ ２０，２３，２６，２８…配線 ２１，２２…グランド
Claims (2)
- 【請求項１】半導体基板上または誘導体基板上に第一の
導体膜を形成し、第一の導体膜上に誘電体膜を挟んでそ
の上に第二の導体膜を形成し、第二の導体膜上に誘電体
膜を挟んで第三の導体膜を形成し、キャパシタの第一電
極を第二の導体膜を用いて構成し、第二の導体膜を囲む
第一、第三、及び第二層を用いてキャパシタの第二電極
を構成し、同時に第二電極を用いて第一電極をシールド
することを特徴とする半導体集積回路装置。 - 【請求項２】半導体基板上または誘導体基板上に第一の
導体膜を形成し、第一の導体膜上に誘電体膜を挟んでそ
の上に第二の導体膜を形成し、キャパシタの第一電極を
第一の導体膜を用いて構成し、第一の導体膜を囲む第
一、第二導体膜を用いてキャパシタの第二電極を構成
し、同時に第二電極を用いて第一電極をシールドするこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688795A JPH08255873A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688795A JPH08255873A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255873A true JPH08255873A (ja) | 1996-10-01 |
Family
ID=13039946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5688795A Pending JPH08255873A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313933A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体集積回路のレイアウト構造 |
-
1995
- 1995-03-16 JP JP5688795A patent/JPH08255873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313933A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体集積回路のレイアウト構造 |
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