JP3211756B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波集積回路
用の半導体集積装置の構造に関する。
用の半導体集積装置の構造に関する。
【０００２】
【従来の技術】近年、ＰＨＳ等の携帯無線端末の普及に
より、高周波回路の低コスト化の要求が強まっている。
特に、ローノイズアンプやミキサー回路からなる高周波
のフロントエンド部をバイポーラトランジスラから絶縁
ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ、と
称す）へ置き換える研究開発が近年活発化している。
より、高周波回路の低コスト化の要求が強まっている。
特に、ローノイズアンプやミキサー回路からなる高周波
のフロントエンド部をバイポーラトランジスラから絶縁
ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ、と
称す）へ置き換える研究開発が近年活発化している。
【０００３】主にＭＯＳＦＥＴが高周波用途のローノイ
ズアンプやミキサー回路の入力回路部に適用される場
合、入力部の寄生容量の低減と、寄生抵抗の低減が重要
となる。
ズアンプやミキサー回路の入力回路部に適用される場
合、入力部の寄生容量の低減と、寄生抵抗の低減が重要
となる。
【０００４】これらは、雑音指数（ＮＦ）特性や入力整
合に大きな影響を与える。寄生容量および寄生抵抗の低
減は、デバイス自身や配線層の工夫により低減できる
が、チップから外部に配線を引き出すためにしようされ
るパッドを工夫することにより、さらに大きく低減させ
ることが可能である。
合に大きな影響を与える。寄生容量および寄生抵抗の低
減は、デバイス自身や配線層の工夫により低減できる
が、チップから外部に配線を引き出すためにしようされ
るパッドを工夫することにより、さらに大きく低減させ
ることが可能である。
【０００５】例えば、寄生抵抗に関しては、導電性の基
板とパッド間を静電シールドすることで減少させる方法
が知られている。
板とパッド間を静電シールドすることで減少させる方法
が知られている。
【０００６】一方、寄生容量に関しては、パッド部に多
数の貫通孔を設けて、パッド外形を変えることなく実質
的にその面積を減少させる方法が知られている。
数の貫通孔を設けて、パッド外形を変えることなく実質
的にその面積を減少させる方法が知られている。
【０００７】以下、これらの従来例を図示して説明す
る。
る。
【０００８】図５（Ａ）、（Ｂ）は、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，Ｖｏｌ．３１，Ｎｏ．７，Ｊｕｌｙ １９９
６，Ｐ．８８０−８８９に掲載の論文に記載されてい
る、寄生抵抗低減のためにＲＦの入力部をシールドした
パッド構造を示したものである。
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，Ｖｏｌ．３１，Ｎｏ．７，Ｊｕｌｙ １９９
６，Ｐ．８８０−８８９に掲載の論文に記載されてい
る、寄生抵抗低減のためにＲＦの入力部をシールドした
パッド構造を示したものである。
【０００９】本論文の記述によると、以前（この論文以
前）の従来のパッド構造は１００μｍの大きさで、ビア
ホールを介して互いに積層接続された２層メタルを使用
していたが、この構造では、パッドの下層メタル部が層
間絶縁膜を介して、接地されたシリコン基板へ容量的に
結合されている。この容量は無視することが出来ない大
きさであるから、容量を通して導電性のシリコン基板に
おける広がり抵抗成分Ｒが現れてしまい、周波数が１Ｇ
Ｈｚにおいてパッドの寄生抵抗は５０Ω程度となってし
まっていた。
前）の従来のパッド構造は１００μｍの大きさで、ビア
ホールを介して互いに積層接続された２層メタルを使用
していたが、この構造では、パッドの下層メタル部が層
間絶縁膜を介して、接地されたシリコン基板へ容量的に
結合されている。この容量は無視することが出来ない大
きさであるから、容量を通して導電性のシリコン基板に
おける広がり抵抗成分Ｒが現れてしまい、周波数が１Ｇ
Ｈｚにおいてパッドの寄生抵抗は５０Ω程度となってし
まっていた。
【００１０】この寄生抵抗は、パッドに接続された素子
との入力整合をとりにくくするだけではなく、熱ノイズ
の重大な発生源となっていた。実際、以前の従来のパッ
ド構造では、ローノイズアンプのＮＦは約３ｄＢ程度も
あった。
との入力整合をとりにくくするだけではなく、熱ノイズ
の重大な発生源となっていた。実際、以前の従来のパッ
ド構造では、ローノイズアンプのＮＦは約３ｄＢ程度も
あった。
【００１１】このためにこの論文で提示された従来のパ
ッド構造では、ビアホールを介して２層メタルを積層接
続する代わりに、第１層メタルをグランド電位部へ接続
して高周波部の入力パッドを第２層メタルだけで構成し
た。これによって、パッドの寄生インピーダンスは第
１、第２メタル間の容量のみとなるので、導電性のシリ
コン基板の広がり抵抗成分Ｒが現れることはなく、ノイ
ズの低減が図れるというものである。
ッド構造では、ビアホールを介して２層メタルを積層接
続する代わりに、第１層メタルをグランド電位部へ接続
して高周波部の入力パッドを第２層メタルだけで構成し
た。これによって、パッドの寄生インピーダンスは第
１、第２メタル間の容量のみとなるので、導電性のシリ
コン基板の広がり抵抗成分Ｒが現れることはなく、ノイ
ズの低減が図れるというものである。
【００１２】以下、この従来技術のパッド構造を図５
（Ａ）、（Ｂ）を参照して説明する。ここで（Ａ）は上
面図、（Ｂ）は（Ａ）のＤ−Ｄ部を拡大して示した断面
図である。
（Ａ）、（Ｂ）を参照して説明する。ここで（Ａ）は上
面図、（Ｂ）は（Ａ）のＤ−Ｄ部を拡大して示した断面
図である。
【００１３】Ｐ型シリコン基板１上にフィールド酸化膜
１４が形成され、さらに第１層層間絶縁膜５上にグラン
ド配線に接続されるシールドプレートとなる第１層配線
７がパッド部と同じ大きさかそれ以上の大きさで配置さ
れ、さらに第２層層間絶縁膜８上に集積回路装置の入力
回路部に接続される第２層配線９から形成されるパッド
部１１０が設置されたものである。
１４が形成され、さらに第１層層間絶縁膜５上にグラン
ド配線に接続されるシールドプレートとなる第１層配線
７がパッド部と同じ大きさかそれ以上の大きさで配置さ
れ、さらに第２層層間絶縁膜８上に集積回路装置の入力
回路部に接続される第２層配線９から形成されるパッド
部１１０が設置されたものである。
【００１４】ここで第１層配線７と第２層配線９との間
に容量Ｃ2 が発生し、第１層配線７とシリコン基板１と
の間に容量Ｃ3 が発生するが、第１層配線７およびシリ
コン基板１は共に接地電位であり容量Ｃ3 はほとんど無
視することができ、したがってシリコン基板１における
広がり抵抗成分は現れない。
に容量Ｃ2 が発生し、第１層配線７とシリコン基板１と
の間に容量Ｃ3 が発生するが、第１層配線７およびシリ
コン基板１は共に接地電位であり容量Ｃ3 はほとんど無
視することができ、したがってシリコン基板１における
広がり抵抗成分は現れない。
【００１５】次に、パッドの入力容量を減少させる方法
として、特開平８−７８４６８号公報に記載されている
技術が知られている。
として、特開平８−７８４６８号公報に記載されている
技術が知られている。
【００１６】以下、この従来技術のパッド構造を図６
（Ａ）、（Ｂ）を参照して説明する。ここで（Ａ）は上
面図、（Ｂ）は（Ａ）のＥ−Ｅ部を拡大して示した断面
図である。
（Ａ）、（Ｂ）を参照して説明する。ここで（Ａ）は上
面図、（Ｂ）は（Ａ）のＥ−Ｅ部を拡大して示した断面
図である。
【００１７】この従来技術のパッド構造は、Ｐ型シリコ
ン基板１上にフィールド酸化膜１４が形成され、さらに
第１層層間絶縁膜５上にパッド部に与えられた入力信号
を入力回路部へ伝える第１層配線７が配置されている。
この第１層配線７は第２層層間膜８上に第２層配線９か
ら形成されるパッド部１１０とビアホール１５を介して
接続されている。そして、ボンディングワイヤ１３が接
続される第２層配線９から形成されるパッド部１１０
は、多数の貫通孔（開孔部）１２が設けられており、こ
れによってパッド外形を変えることなく実質的にその面
積を減少させて、入力容量を削減している。この構造に
より、本公知例で示された実験結果によると、寄生容量
は半減する。
ン基板１上にフィールド酸化膜１４が形成され、さらに
第１層層間絶縁膜５上にパッド部に与えられた入力信号
を入力回路部へ伝える第１層配線７が配置されている。
この第１層配線７は第２層層間膜８上に第２層配線９か
ら形成されるパッド部１１０とビアホール１５を介して
接続されている。そして、ボンディングワイヤ１３が接
続される第２層配線９から形成されるパッド部１１０
は、多数の貫通孔（開孔部）１２が設けられており、こ
れによってパッド外形を変えることなく実質的にその面
積を減少させて、入力容量を削減している。この構造に
より、本公知例で示された実験結果によると、寄生容量
は半減する。
【００１８】
【発明が解決しようとする課題】しかし、図５に示す従
来技術のパッド構造では、導電性のシリコン基板の広が
り抵抗成分は除去できるが、パッド間とシールドプレー
トの下地配線間に電位差が生じ且つ両者の間隔は小とな
るため、寄生入力容量Ｃ2 が大きくなってしまう問題が
ある。
来技術のパッド構造では、導電性のシリコン基板の広が
り抵抗成分は除去できるが、パッド間とシールドプレー
トの下地配線間に電位差が生じ且つ両者の間隔は小とな
るため、寄生入力容量Ｃ2 が大きくなってしまう問題が
ある。
【００１９】このため、入力素子とのインピーダンス整
合をとるためには、高インダクタンス、高Ｑのインダク
ター素子が必要となり、チップ面積の増大など全く別の
観点の問題を生じてしまう。
合をとるためには、高インダクタンス、高Ｑのインダク
ター素子が必要となり、チップ面積の増大など全く別の
観点の問題を生じてしまう。
【００２０】一方、図６に示す従来技術のパッド構造で
は、最上層のメタル層のみをパッド部として使用する。
このメタル層とシリコン基板との間の間隔は大きくなる
から入力容量Ｃ4 は小になるが、図５のようにシールド
プレートが存在しないから、導電性のシリコン基板の広
がり抵抗成分Ｒがは除去できず現れて、これが熱ノイズ
の発生源となる。
は、最上層のメタル層のみをパッド部として使用する。
このメタル層とシリコン基板との間の間隔は大きくなる
から入力容量Ｃ4 は小になるが、図５のようにシールド
プレートが存在しないから、導電性のシリコン基板の広
がり抵抗成分Ｒがは除去できず現れて、これが熱ノイズ
の発生源となる。
【００２１】したがって本発明の目的は、高周波用のパ
ッドの構造に関して、パッド部の寄生容量すなわち寄生
入力容量を低減し、同時に基板における広がり抵抗成分
を低減した半導体集積回路装置を提供することである。
ッドの構造に関して、パッド部の寄生容量すなわち寄生
入力容量を低減し、同時に基板における広がり抵抗成分
を低減した半導体集積回路装置を提供することである。
【００２２】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成された素子の入力端子部へ外部から信号を
入力するために使用されるパッド部下の半導体基板表面
上の拡散層をシリサイド化し、前記パッド部とは異なる
配線層で、前記パッド部下に前記拡散層を取り囲むよう
なプレートとなる下層配線層を設置した半導体集積回路
装置にある。ここで、前記プレートから前記拡散層へ接
地電位を供給することが好ましい。また、層間絶縁膜上
に設けられた配線層がパッド部直下を通過しないことが
好ましい。
基板上に形成された素子の入力端子部へ外部から信号を
入力するために使用されるパッド部下の半導体基板表面
上の拡散層をシリサイド化し、前記パッド部とは異なる
配線層で、前記パッド部下に前記拡散層を取り囲むよう
なプレートとなる下層配線層を設置した半導体集積回路
装置にある。ここで、前記プレートから前記拡散層へ接
地電位を供給することが好ましい。また、層間絶縁膜上
に設けられた配線層がパッド部直下を通過しないことが
好ましい。
【００２３】あるいは本発明の特徴は、半導体基板上に
形成された素子の入力端子部へ外部から信号を入力する
ために使用されるパッド部下の半導体基板表面上の拡散
層をシリサイド化し、前記パット部とは異なる配線層で
パッド部直下にパッドと同じかそれ以上の大きさでプレ
ートとなる下層配線を設け、前記パッド部と前記プレー
ト部の双方に開口部を設けた半導体集積回路装置にあ
る。ここで、前記プレートから前記拡散層へ接地電位を
供給することが好ましい。また、前記パッド部の開口部
と前記プレートの開口部は上面からみて互い違いに配置
されていることが好ましい。
形成された素子の入力端子部へ外部から信号を入力する
ために使用されるパッド部下の半導体基板表面上の拡散
層をシリサイド化し、前記パット部とは異なる配線層で
パッド部直下にパッドと同じかそれ以上の大きさでプレ
ートとなる下層配線を設け、前記パッド部と前記プレー
ト部の双方に開口部を設けた半導体集積回路装置にあ
る。ここで、前記プレートから前記拡散層へ接地電位を
供給することが好ましい。また、前記パッド部の開口部
と前記プレートの開口部は上面からみて互い違いに配置
されていることが好ましい。
【００２４】このように本発明では、パッド部直下のシ
リサイド拡散層をシールドプレートとすることにより、
パッド部とシールドプレートの距離を離し、これにより
入力パッドの寄生容量成分とシリコン基板との容量結合
による抵抗成分の影響を同時に低減するものである。
リサイド拡散層をシールドプレートとすることにより、
パッド部とシールドプレートの距離を離し、これにより
入力パッドの寄生容量成分とシリコン基板との容量結合
による抵抗成分の影響を同時に低減するものである。
【００２５】すなわち図５の従来技術のようにパッド部
となる配線下にシールドプレートを設置すると、導電性
のシリコン基板の広がり抵抗成分をカットすることがで
きるが、パッド部となる配線とシールドプレート間の間
隔が狭くなるため、パッド部における寄生入力容量が大
きくなってしまう。
となる配線下にシールドプレートを設置すると、導電性
のシリコン基板の広がり抵抗成分をカットすることがで
きるが、パッド部となる配線とシールドプレート間の間
隔が狭くなるため、パッド部における寄生入力容量が大
きくなってしまう。
【００２６】しかし本発明では、シリコン基板の広がり
抵抗成分をカットするシールドプレートをシリコン基板
表面に例えばサリサイド技術を用いて形成するから、パ
ッド部となる配線とこのシールドプレート間の間隔を大
きくすることができ、これにより寄生入力容量を減少さ
せることができる。
抵抗成分をカットするシールドプレートをシリコン基板
表面に例えばサリサイド技術を用いて形成するから、パ
ッド部となる配線とこのシールドプレート間の間隔を大
きくすることができ、これにより寄生入力容量を減少さ
せることができる。
【００２７】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２８】先ず図１を用いて本発明の第１の実施の形
態を説明する。図１において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＡ−Ａ部を拡大して示した断面図である。
態を説明する。図１において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＡ−Ａ部を拡大して示した断面図である。
【００２９】比抵抗１Ω・ｃｍのＰ型シリコン基板１内
にはＰウエル２，フィールド酸化膜１４，Ｐ+ 拡散層３
が形成されている。
にはＰウエル２，フィールド酸化膜１４，Ｐ+ 拡散層３
が形成されている。
【００３０】Ｐ+ 拡散層３の表面にはチタン，コバルト
などの高融点金属を用いてシールドプレートとなるシリ
サイド層４が形成され、Ｐ+ 拡散層３の層抵抗を低減し
ている。
などの高融点金属を用いてシールドプレートとなるシリ
サイド層４が形成され、Ｐ+ 拡散層３の層抵抗を低減し
ている。
【００３１】そして、第１層層間絶縁膜５上に、第１層
配線７を使用したグランドプレート部１１１がＰ+ 拡散
層３の周りを取り囲むようにリング状に配置され、複数
のコンタクトホール６を介してＰ+ 拡散層３上のシリサ
イド層４に電気的に接続されている。この第１層配線７
はグランド電位を供給するグランド配線に接続されてい
る。
配線７を使用したグランドプレート部１１１がＰ+ 拡散
層３の周りを取り囲むようにリング状に配置され、複数
のコンタクトホール６を介してＰ+ 拡散層３上のシリサ
イド層４に電気的に接続されている。この第１層配線７
はグランド電位を供給するグランド配線に接続されてい
る。
【００３２】さらに、第２層層間絶縁膜８上に第２層配
線９を使用したパッド部１１０が配置され、パッド部の
下部には第１層配線７や他の配線層が通らないように空
間１０が形成されている。ここで空間１０とは配線のよ
うな導体が存在しないことを意味しており、この空間１
０には層間絶縁膜が充填している。
線９を使用したパッド部１１０が配置され、パッド部の
下部には第１層配線７や他の配線層が通らないように空
間１０が形成されている。ここで空間１０とは配線のよ
うな導体が存在しないことを意味しており、この空間１
０には層間絶縁膜が充填している。
【００３３】パッド部１１０とグランドプレート部１１
１の垂直方向の距離Ｙは第２層層間絶縁膜８の膜厚で決
定される。パッド部１１０とシールドプレートのシリサ
イド層４との間に発生する寄生容量Ｃ1 をできるだけ低
減するためには、膜厚は厚い方が望ましいが、図示して
いない領域で第１層配線と第２層配線を電気的に接続す
るためにビアホールが必要となるので、通常は１μｍ以
下程度となる。
１の垂直方向の距離Ｙは第２層層間絶縁膜８の膜厚で決
定される。パッド部１１０とシールドプレートのシリサ
イド層４との間に発生する寄生容量Ｃ1 をできるだけ低
減するためには、膜厚は厚い方が望ましいが、図示して
いない領域で第１層配線と第２層配線を電気的に接続す
るためにビアホールが必要となるので、通常は１μｍ以
下程度となる。
【００３４】また、パッド部１１０とグランドプレート
部１１１間の水平方向の距離Ｘ1 は、同様に寄生容量の
観点から離した方が望ましいが、あまり離すとＰ+ 拡散
層３の領域が大きくなってしまい、抵抗成分が現れやす
くなってしまうので、１〜２μｍ程度が適当である。
部１１１間の水平方向の距離Ｘ1 は、同様に寄生容量の
観点から離した方が望ましいが、あまり離すとＰ+ 拡散
層３の領域が大きくなってしまい、抵抗成分が現れやす
くなってしまうので、１〜２μｍ程度が適当である。
【００３５】パッド部１１０とグランドプレート部１１
１の大きさは例えば、パッド部１１０はボンディングワ
イヤーを接続するためにワイヤーのつぶれを考慮して、
一辺が７５μｍ程度の正方形とし、グランドプレート部
１１１はパッド部１１０とグランドプレート部１１１間
の水平方向の距離Ｘ1 と、グランドプレート部１１１の
幅Ｘ2 から決まる。
１の大きさは例えば、パッド部１１０はボンディングワ
イヤーを接続するためにワイヤーのつぶれを考慮して、
一辺が７５μｍ程度の正方形とし、グランドプレート部
１１１はパッド部１１０とグランドプレート部１１１間
の水平方向の距離Ｘ1 と、グランドプレート部１１１の
幅Ｘ2 から決まる。
【００３６】幅Ｘ2 はコンタクトホール６の直径が０．
４〜０．８μｍとすると、リソグラフィー工程での目ズ
レを考慮して、０．８〜１．６μｍ程度必要となる。従
って、リング上のグランドプレート部１１１の最外周で
の大きさは少なくとも約８０μｍ四方の領域が必要とな
る。
４〜０．８μｍとすると、リソグラフィー工程での目ズ
レを考慮して、０．８〜１．６μｍ程度必要となる。従
って、リング上のグランドプレート部１１１の最外周で
の大きさは少なくとも約８０μｍ四方の領域が必要とな
る。
【００３７】このようにこの実施の形態では、パット部
１１０とシリサイド層４との距離は第１および第２層層
間絶縁膜により大きくなり、且つ両者間には導体が存在
しないから、入力寄生容量Ｃ1 が減少したものとなる。
１１０とシリサイド層４との距離は第１および第２層層
間絶縁膜により大きくなり、且つ両者間には導体が存在
しないから、入力寄生容量Ｃ1 が減少したものとなる。
【００３８】そしてこのシリサイド層４がシールドプレ
ートとなるからシリコン基板内部の広がり抵抗成分が現
れない。
ートとなるからシリコン基板内部の広がり抵抗成分が現
れない。
【００３９】次に図２を用いて本発明の第２の実施の形
態を説明する。図２において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＢ−Ｂ部を拡大して示した断面図である。
態を説明する。図２において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＢ−Ｂ部を拡大して示した断面図である。
【００４０】図２においても、比抵抗１Ω・ｃｍのＰ型
シリコン基板１内にはＰウエル２，フィールド酸化膜１
４，Ｐ+ 拡散層３が形成され、このＰ+ 拡散層３の表面
にはチタン、コバルトなどの高融点金属を用いてシール
ドプレートのシリサイド層４が形成され、Ｐ+ 拡散層３
の層抵抗を低減している。
シリコン基板１内にはＰウエル２，フィールド酸化膜１
４，Ｐ+ 拡散層３が形成され、このＰ+ 拡散層３の表面
にはチタン、コバルトなどの高融点金属を用いてシール
ドプレートのシリサイド層４が形成され、Ｐ+ 拡散層３
の層抵抗を低減している。
【００４１】そして、第１層層間絶縁膜５上に、第１層
配線７を使用したグランドプレート部１１１がＰ+ 拡散
層３の周りを取り囲むようにリング状に配置され、複数
のコンタクトホール６を介してＰ+ 拡散層３上のシリサ
イド層４に電気的に接続されている。そして、第１層配
線７はグランド電位を供給する配線へと接続されてい
る。
配線７を使用したグランドプレート部１１１がＰ+ 拡散
層３の周りを取り囲むようにリング状に配置され、複数
のコンタクトホール６を介してＰ+ 拡散層３上のシリサ
イド層４に電気的に接続されている。そして、第１層配
線７はグランド電位を供給する配線へと接続されてい
る。
【００４２】さらに、第２層間絶縁膜８上に第２層配線
９を使用したパッド部１１０が配置され、パッド部の下
部には第１層配線７が通らないように空間１０が形成さ
れている。
９を使用したパッド部１１０が配置され、パッド部の下
部には第１層配線７が通らないように空間１０が形成さ
れている。
【００４３】ここで、この第２の実施の形態におけるパ
ッド部１１０の構造を説明するために図４を参照する。
パッド部１１０は第２層配線９を使用して形成するが、
第２層配線９のうちパット部のみに開口部１２０を設け
て、パッド部の実効面積を削減したものである。
ッド部１１０の構造を説明するために図４を参照する。
パッド部１１０は第２層配線９を使用して形成するが、
第２層配線９のうちパット部のみに開口部１２０を設け
て、パッド部の実効面積を削減したものである。
【００４４】この開口部１２は図４（Ａ）に示すように
円形の開口部をマトリックス状に配列してもよいし、図
４（Ｂ）に示すように短冊状の開口部を一方向に配列し
てもよい。
円形の開口部をマトリックス状に配列してもよいし、図
４（Ｂ）に示すように短冊状の開口部を一方向に配列し
てもよい。
【００４５】この第２実施の形態の図２におけるパッド
部１１０とグランドプレート部１１１の垂直方向の距離
Ｙ、パッド部１１０とグランドプレート部１１１間の水
平方向の距離Ｘ1 、グランドプレート部１１１の幅Ｘ2
の大きさなどは第１の実施の形態で説明した値と同様で
ある。
部１１０とグランドプレート部１１１の垂直方向の距離
Ｙ、パッド部１１０とグランドプレート部１１１間の水
平方向の距離Ｘ1 、グランドプレート部１１１の幅Ｘ2
の大きさなどは第１の実施の形態で説明した値と同様で
ある。
【００４６】この第２の実施の形態では、パッド部１１
０に多数の開口部１２０を設ける必要があるが、この開
口部１２０によりパッド部の実効面積が削減される。
０に多数の開口部１２０を設ける必要があるが、この開
口部１２０によりパッド部の実効面積が削減される。
【００４７】次に図３を用いて本発明の第３の実施の形
態を説明する。図３において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＣ−Ｃ部を拡大して示した断面図である。
態を説明する。図３において、（Ａ）は上面図、（Ｂ）
は（Ａ）のＣ−Ｃ部を拡大して示した断面図である。
【００４８】図３でも図１や図２と同様に、比抵抗１Ω
・ｃｍのＰ型シリコン基板１内にはＰウエル２，フィー
ルド絶縁膜１４，Ｐ+ 拡散層３が形成されている。Ｐ+
拡散層３はチタン、コバルトなどの高融点金属を用いて
シールドプレートのシリサイド層４が形成され、Ｐ+ 拡
散層３の層抵抗を低減している。
・ｃｍのＰ型シリコン基板１内にはＰウエル２，フィー
ルド絶縁膜１４，Ｐ+ 拡散層３が形成されている。Ｐ+
拡散層３はチタン、コバルトなどの高融点金属を用いて
シールドプレートのシリサイド層４が形成され、Ｐ+ 拡
散層３の層抵抗を低減している。
【００４９】そして、第１層間絶縁膜５上に、第１層配
線７を使用したグランドプレート部１１１が複数のコン
タクトホール６を介してＰ+ 拡散層３上のシリサイド層
４に電気的に接続され、この第１層配線７はグランド電
位を供給する配線に接続されている。
線７を使用したグランドプレート部１１１が複数のコン
タクトホール６を介してＰ+ 拡散層３上のシリサイド層
４に電気的に接続され、この第１層配線７はグランド電
位を供給する配線に接続されている。
【００５０】さらに、第２層間絶縁膜８上に第２層配線
９を使用したパッド部１１０が配置されている。
９を使用したパッド部１１０が配置されている。
【００５１】そして、パッド部１１０には第２の実施の
形態と同様に、複数の開口部１２０が設けられている。
形態と同様に、複数の開口部１２０が設けられている。
【００５２】さらにこの第３の実施の形態では、特に図
３（Ａ）に示されたように、グランドプレート部１１１
にも複数の開口部１２１がマトリックス状に配列形成さ
れている。
３（Ａ）に示されたように、グランドプレート部１１１
にも複数の開口部１２１がマトリックス状に配列形成さ
れている。
【００５３】尚、図３（Ｂ）では１個の開口部１２１の
みを図示している。
みを図示している。
【００５４】ここで、パッド部１１０とグランドプレー
ト部１１１の構造を説明する。パッド部１１０は第２層
配線９を使用して形成するが、第２層配線のうちパッド
部のみに開口部１２０を設けて、パッド部の実効面積を
削減したものである。他方、グランドプレート部１１１
は第１層配線７を使用して形成するが、第１層配線のう
ちグランドプレート部のみに開口部１２１を設けて、グ
ランドプレート部の実効面積を削減したものである。
ト部１１１の構造を説明する。パッド部１１０は第２層
配線９を使用して形成するが、第２層配線のうちパッド
部のみに開口部１２０を設けて、パッド部の実効面積を
削減したものである。他方、グランドプレート部１１１
は第１層配線７を使用して形成するが、第１層配線のう
ちグランドプレート部のみに開口部１２１を設けて、グ
ランドプレート部の実効面積を削減したものである。
【００５５】これらのグランドプレート部１１１の開口
部１２１も、パッド部１１０の開口部１２０と同様に、
図４（Ａ）に示すように円形の開口部をマトリックス状
に配列してもよいし、図４（Ｂ）に示すように短冊状の
開口部を一方向に配列してもよい。
部１２１も、パッド部１１０の開口部１２０と同様に、
図４（Ａ）に示すように円形の開口部をマトリックス状
に配列してもよいし、図４（Ｂ）に示すように短冊状の
開口部を一方向に配列してもよい。
【００５６】パッド部の開口部１２０とグランドプレー
ト部の開口部１２１は上面から見て、互い違いに配置さ
れている。すなわちパッド部を構成する導体箇所の下に
はなるべくグランドプレートの開口部１２１を位置さ
せ、これによりパッド部を構成する導体箇所は、なるべ
く開口部１２１を通して、直下のシリサイド層４と寄生
容量を形成させることにより、特にボンディングワイヤ
が存在しない箇所の入力寄生容量を減少させた開口部相
対的配列としている。
ト部の開口部１２１は上面から見て、互い違いに配置さ
れている。すなわちパッド部を構成する導体箇所の下に
はなるべくグランドプレートの開口部１２１を位置さ
せ、これによりパッド部を構成する導体箇所は、なるべ
く開口部１２１を通して、直下のシリサイド層４と寄生
容量を形成させることにより、特にボンディングワイヤ
が存在しない箇所の入力寄生容量を減少させた開口部相
対的配列としている。
【００５７】また図３に示す第３の実施の形態における
パッド部１１０とグランドプレート部１１１の垂直方向
の距離Ｙは第１の実施の形態で記載したものと同様であ
る。これから、グランドプレート部１１１の幅Ｘ3 は９
０μｍ程度必要となる。
パッド部１１０とグランドプレート部１１１の垂直方向
の距離Ｙは第１の実施の形態で記載したものと同様であ
る。これから、グランドプレート部１１１の幅Ｘ3 は９
０μｍ程度必要となる。
【００５８】
【発明の効果】パッド部全面下にシールドプレートを設
けないで、シリサイド拡散層をシールドプレートとした
ことから、入力パッドの寄生容量は図５の従来構造に比
較して５０％削減できた。
けないで、シリサイド拡散層をシールドプレートとした
ことから、入力パッドの寄生容量は図５の従来構造に比
較して５０％削減できた。
【００５９】また、シリコン基板との容量結合による抵
抗成分は正確に実測できないため、図５の従来構造のパ
ッドにトランジスタを接続したパターンにてＮＦで比較
評価したところ、２．５ｄＢから２．０ｄＢへ２０％削
減することができた。
抗成分は正確に実測できないため、図５の従来構造のパ
ッドにトランジスタを接続したパターンにてＮＦで比較
評価したところ、２．５ｄＢから２．０ｄＢへ２０％削
減することができた。
【００６０】以上から本発明によれば、入力パッドの寄
生容量とシリコン基板との容量結合による抵抗の影響を
同時に解決できることが判明した。
生容量とシリコン基板との容量結合による抵抗の影響を
同時に解決できることが判明した。
【図１】本発明の第１の実施形態を示した図であり、
（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ部を拡大した
断面図である。
（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ部を拡大した
断面図である。
【図２】本発明の第２の実施形態を示した図であり、
（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ部を拡大した
断面図である。
（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ部を拡大した
断面図である。
【図３】本発明の第３の実施形態を示した図であり、
（Ａ）は上面図、（Ｂ）は（Ａ）のＣ−Ｃ部を拡大した
断面図である。
（Ａ）は上面図、（Ｂ）は（Ａ）のＣ−Ｃ部を拡大した
断面図である。
【図４】本発明の第２及び第３の実施の形態における開
口部を例示して示した上面図である。
口部を例示して示した上面図である。
【図５】従来技術を示した図であり、（Ａ）は上面図、
（Ｂ）は（Ａ）のＤ−Ｄ部を拡大した断面図である。
（Ｂ）は（Ａ）のＤ−Ｄ部を拡大した断面図である。
【図６】他の従来技術を示した図であり、（Ａ）は上面
図、（Ｂ）は（Ａ）のＥ−Ｅを示した断面図である。
図、（Ｂ）は（Ａ）のＥ−Ｅを示した断面図である。
１ Ｐ型シリコン基板 ２ Ｐウエル ３ Ｐ+ 拡散層 ４ シリサイド層 ５ 第１層層間絶縁膜 ６ コンタクトホール ７ 第１層配線 ８ 第２層層間絶縁膜 ９ 第２層配線 １０ 空間 １３ ボンディングワイヤ １４ フィールド酸化膜 １５ ビアホール １１０ パッド部 １１１ グランドプレート部 １２０ パッド部の開口部 １２１ グランドプレートの開口部 Ｙ グランドプレート部の垂直方向の距離 Ｘ1 パッド部とグランドプレート部間の水平方向の
距離 Ｘ2 ，Ｘ3 グランドプレート部の幅
距離 Ｘ2 ，Ｘ3 グランドプレート部の幅
Claims (6)
- 【請求項１】 半導体基板上に形成された素子の入力端
子部へ外部から信号を入力するために使用されるパッド
部下の半導体基板表面上の拡散層をシリサイド化し、前
記パッド部とは異なる配線層で、前記パッド部下に前記
拡散層を取り囲むようなプレートとなる下層配線層を設
置したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記プレートから前記拡散層へ接地電位
を供給することを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項３】 層間絶縁膜上に設けられた配線層がパッ
ド部直下を通過しないことを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 半導体基板上に形成された素子の入力端
子部へ外部から信号を入力するために使用されるパッド
部下の半導体基板表面上の拡散層をシリサイド化し、前
記パット部とは異なる配線層でパッド部直下にパッドと
同じかそれ以上の大きさでプレートとなる下層配線を設
け、前記パッド部と前記プレート部の双方に開口部を設
けたことを特徴とする半導体集積回路装置。 - 【請求項５】 前記プレートから前記拡散層へ接地電位
を供給することを特徴とする請求項４記載の半導体集積
回路装置。 - 【請求項６】 前記パッド部の開口部と前記プレートの
開口部は上面からみて互い違いに配置されていることを
特徴とする請求項４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33419197A JP3211756B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33419197A JP3211756B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168100A JPH11168100A (ja) | 1999-06-22 |
| JP3211756B2 true JP3211756B2 (ja) | 2001-09-25 |
Family
ID=18274568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33419197A Expired - Fee Related JP3211756B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211756B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4274730B2 (ja) * | 2002-01-30 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US9048019B2 (en) | 2011-09-27 | 2015-06-02 | Infineon Technologies Ag | Semiconductor structure including guard ring |
-
1997
- 1997-12-04 JP JP33419197A patent/JP3211756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11168100A (ja) | 1999-06-22 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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