JPH08162621A

JPH08162621A - モノリシック集積回路

Info

Publication number: JPH08162621A
Application number: JP24146895A
Authority: JP
Inventors: Kazuhiko Toyoda; 一彦豊田; Tsuneo Tokumitsu; 恒雄徳満; Kenjiro Nishikawa; 健二郎西川; Kenji Kamogawa; 健司鴨川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1994-09-22
Filing date: 1995-09-20
Publication date: 1996-06-21
Anticipated expiration: 2015-09-20
Also published as: JP3230958B2

Abstract

(57)【要約】【課題】不使用素子領域を配線として有効に利用し、
かつ高周波特性をよくしたモノリシック集積回路を提供
する。【解決手段】半導体基板１上に能動素子２、キャパシ
タ用電極６、抵抗素子２１の組がアレイ状に形成されて
共通基板とされ、誘電体膜２３を介して接地導体２５が
形成され、接地導体２５上に厚さ１μｍ以上の誘電体膜
２８が形成され、誘電体膜２８上に配線２９が形成さ
れ、スルーホール３１により、配線２９と基板１上の能
動素子２などが、誘電体膜２３の穴２４、接地導体２５
の開口２６を通じて接続されて回路が構成される。開口
２６は、回路に使われる能動素子上に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体基板上に多
数の能動素子が形成された半導体基板を有する高周波モ
ノリシック集積回路に関する。

【０００２】

【従来の技術】近年の移動体通信などの急速な発達によ
って、無線部ＩＣを、短い開発期間および低い製造コス
トで、実現することが強く要求されている。このような
要求に対して、様々な提案がなされている。

【０００３】図１に、第１の従来例としてのモノリシッ
ク集積回路の平面図を示す。半導体にてなる基板１の一
面（主面）にＦＥＴなどの能動素子２と、インダクタ３
やキャパシタ４などの受動回路素子および配線パタン５
が形成され、これにより回路が構成されている。

【０００４】この従来のモノリシック集積回路では、個
々の要求される機能をもつ回路についてその各素子の配
置が異なり、半導体集積回路製造プロセス（以下、半導
体プロセスと記す）の際に必要となるフォトマスクも各
回路について個別に必要であった。通常のモノリシック
集積回路用の半導体プロセスでは能動素子形成のために
１０枚程度のフォトマスクと２カ月程度の時間を必要と
し、全体の半導体プロセスに必要なフォトマスク数の半
分以上および２／３以上の時間を能動素子形成のために
費やしている。したがって、少量多品種生産の場合には
製造コストにおけるフォトマスクの占める割合が大きく
コスト高であり、また、製造に長い時間を要していた。

【０００５】この問題を解決する第２の従来例として、
マスタスライス方式のモノリシック集積回路が、１９８
８年に米国で紹介された（Ｅ．Ｔｕｒｎｅｒｅｔａ
ｌ．“ＡＰＰＬＩＣＡＴＩＯＮＳＰＥＣＩＦＩＣＭ
ＭＩＣ：ＡＵＮＩＱＵＥＡＮＤＡＦＦＯＲＤＡＢＬ
ＥＡＰＰＲＯＡＣＨＴＯＭＭＩＣＤＥＶＥＬＯ
ＰＭＥＮＴ”，ＩＥＥＥ１９８８Ｍｉｃｒｏｗａｖ
ｅａｎｄＭｉｌｌｉｍｅｔｅｒ−ＷａｖｅＣｉｒ
ｃｕｉｔＳｙｍｐｏｓｉｕｍ，ｐｐ．９−１４）。

【０００６】このマスタスライス方式のモノリシック集
積回路は図２に示すように、まず、半導体にてなる基板
１の一面に、ＦＥＴなどの能動素子２と薄膜キャパシタ
の下側電極用導体６を形成し、これを共通の基板とし
て、この基板上に配線導体を形成することにより各種周
波数帯域あるいは機能の回路を実現するものである。

【０００７】図３（Ａ）は図２の共通基板上に配線導体
５を形成することにより２７ＧＨｚ帯の狭帯域増幅器を
実現した例である。また、図３（Ｂ）は図２の共通基板
上に配線導体５′を形成することにより３０ＧＨｚ帯の
広帯域増幅器を実現した例である。

【０００８】このようにマスタスライス方式のモノリシ
ック集積回路では、能動素子を予め形成した共通基板上
に形成する配線導体のパタンを変更することにより、増
幅器のみならず発振器や周波数変換器などの各種機能回
路を同一の共通基板から実現することができる。すなわ
ち、各種回路を同一の能動素子配置で構成するため、能
動素子形成用のフォトマスクを共通にすることができ、
上述の従来のモノリシック集積回路における製造コスト
の問題を解決することができる。また、半導体プロセス
においては能動素子形成のために多くの製造工程と時間
を要するが、能動素子の配置を同一とすることによって
回路の設計に先行して半導体プロセスを始めることがで
き、回路の開発期間を大幅に短縮することができるとい
う特徴がある。さらに、通常の半導体プロセスでは１０
枚以上のウエハを同時に加工するが、マスタスライス方
式のモノリシック集積回路ではウエハ枚数が１，２枚程
度の少量生産の場合においても共通基板部分は大量生産
することができ経済的である。またこのようなマスタス
ライス方式のモノリシック集積回路では、共通基板上に
能動素子などをアレイ状に形成することにより上記共通
基板の汎用性を高めることができる。

【０００９】マスタスライス方式と類似の従来技術とし
てＬＳＩ製造におけるゲートアレイ技術や、アナログ・
ディジタル混載ＡＳＩＣなどに用いられるアナログマス
タスライス技術が挙げられる。図４（Ａ）および図４
（Ｂ）は、第３の従来例としてのＣＭＯＳゲートアレイ
を示す。これは、Ｒ．Ｂｌｕｍｂｅｒｇｅｔａｌ．
“Ａ６４０ＫＴｒａｎｓｉｓｔｏｒＳｅａ−ｏｆ
−Ｇａｔｅｓ１．２ＭｉｃｒｏｎＨＣＭＯＳＴｅ
ｃｈｎｏｌｏｇｙ”，１９８８，ＩＥＥＥＩｎｔｅｒ
ｎａｔｉｏｎａｌＳｏｌｉｄＳｔａｔｅＣｉｒｃ
ｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，１９８８，Ｆｅｂｒ
ｕａｒｙ１７．に開示された技術である（産業調査会
発行「ＡＳＩＣハンドブック」参照）。同図（Ａ）は内
部基本セルの平面図であり、基板上にｐ型拡散層１１、
ｎ型拡散層１２およびゲート１３が形成されている。こ
のような基本セルをアレイ状に形成してマスタセルを構
成している。上記基本内部セル上に図４（Ｂ）に示すよ
うな１層配線１４および２層配線１５を施すことにより
２入力のＮＡＮＤ回路等を実現することができる。アナ
ログマスタスライス方式の場合も同様である。これらの
技術は上記のマスタスライス方式のモノリシック集積回
路と同様、チップ上にトランジスタ等の基本素子をあら
かじめ配置しておき、これらの部品を配線工程により接
続することによりユーザ仕様の論理や特性を実現しよう
とするものである。

【００１０】第４の従来例としては、Ｓ．Ｂａｎｂａ，
“Ｓｍａｌｌ−ＳｉｚｅｄＭＭＩＣＡｍｐｌｉｆｉ
ｅｒｓＵｓｉｎｇＴｈｉｎＤｉｅｌｅｃｔｒｉｃ
Ｌａｙｅｒｓ”，ＩＥＥＥ，ＴＲＡＮＳＡＣＴＩＯ
ＮＳＯＮＭＩＣＲＯＷＡＶＥＴＨＥＯＲＹＡＮ
ＤＴＥＣＨＮＩＱＵＥＳ，ＶＯＬ．４３，ＮＯ．３，
ＭＡＲＣＨ１９９５に記載された技術が挙げられる。
これは、基板上に、多層配線層を形成して、チップ面積
の減少と、低コスト化を図ったものである。

【００１１】

【発明が解決しようとする課題】上述の従来技術１で
は、各ＩＣ回路における、受動素子の割合が大きく、回
路素子の配置が回路特性に大きく影響するので、各ＩＣ
回路について、個別に回路素子配置などを設計しなけれ
ばならない。これは、開発期間や製造コストの増大につ
ながっていた。

【００１２】また、従来技術２では、各回路素子を平面
的に接続しているため、素子間隔を広くとり、配線導体
を形成する領域を予め空けておかなければならず、基板
上の無駄な面積が大きかった。

【００１３】また、能動素子等をアレイ状に配置した場
合には、アレイ状に配置した能動素子のうち所望の特性
を実現するために必要な素子を選んで使用することにな
る。このため、上記のアレイ状に配置された能動素子の
うち使用しないものが存在することになるが、従来のマ
スタスライス方式のモノリシック集積回路では、その使
用していない能動素子上には高周波用の他の受動回路や
伝送線路などを形成することができなかった。したがっ
て、この場合受動素子や配線を形成するための領域を予
め用意しておく必要があり、基板上の無駄な面積が一層
増大するという欠点があった。つまり、回路機能に寄与
しない能動素子の領域はそのまま放置しなければなら
ず、回路の小型化や低コスト化の障害となっていた。さ
らに、上述の能動素子、受動素子および配線導体が同一
平面上に形成されており、しかも能動素子が予め決めら
れた位置に形成されているために受動素子および配線を
形成するための自由度が制限されていた。そのため、能
動素子の部分を迂回するといった配線の余分な引き回し
が必要となり、寄生の容量やインダクタンスおよび抵抗
などが生じ回路特性を劣化させるなどという問題があっ
た。また、配線の自由度を高めようとすれば、各素子の
間隔を大きくしなければならず、形状が大きくなり実用
的ではなかった。

【００１４】従来技術３におけるゲートアレイ技術や、
アナログ・ディジタル混載ＡＳＩＣに見られるようなア
ナログマスタスライス技術では、ユーザ仕様に基づいた
後工程はほとんどの場合配線工程のみである。この配線
工程では絶縁に用いる誘電体膜の厚さは０．５ミクロン
から０．７ミクロンと薄く、また、面状の接地導体が存
在していない。したがって、その配線工程によって形成
された導体は高周波伝送線路ではなく、単なる配線とし
てしか用いることができなかった。言い換えれば、この
配線が分布定数線として振る舞うような高周波領域では
その配線の特性インピーダンスや電気長を精密に設計す
ることが不可能であり、ゲートアレイやアナログマスタ
スライスの適用できる周波数に限界があった。さらに上
記配線を分布定数伝送線路として取り扱うことができな
いため、高周波回路で用いる各種ハイブリッド等のよう
な機能を有する回路を後工程により付加することができ
なかった。

【００１５】従来技術４では、チップ面積の縮小と、製
造コストの低減を図ることができるものの、素子配置
は、各機能ＩＣ毎に個別に設計しなければならないた
め、従来例１と同様の問題をもっている。

【００１６】この発明の目的は、例えば通信用ＭＭＩＣ
（ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等に適用することを
可能とし、かつ開発期間の短縮と製造コストの低減に適
したモノリシック集積回路を提供するものである。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のモノリシック集積回路は、表面に複数の
能動素子が形成された半導体基板と、前記能動素子の上
に形成された第１の誘電体膜と、前記第１の誘電体膜の
上に形成され、１以上の窓とカバー部とを備え、該窓が
前記能動素子中の使用能動素子上に形成され、前記カバ
ー部が前記能動素子中の不使用能動素子を覆うようにし
た選択プレートと、前記選択プレート上に形成された配
線層と、前記使用能動素子を前記配線層に接続する接続
手段とを具備することを特徴とする。

【００１８】前記選択プレートは、第１の接地導体から
なるものであってもよい。

【００１９】前記半導体基板と前記第１の接地導体との
間隔は、１，０００〜５，０００オングストロームであ
ってもよい。

【００２０】前記配線層は、前記使用能動素子を配線す
る第１の導体と、前記選択プレートと前記第１の導体と
の間に形成された第１の配線層誘電体膜とを有するもの
であってもよい。

【００２１】前記第１の配線層誘電体膜の厚さは、１ミ
クロン以上であってもよい。

【００２２】前記配線層は、多層配線層であってもよ
い。

【００２３】前記配線層は、前記選択プレート上に形成
された第１の配線層誘電体膜と、該第１の配線層誘電体
膜上に形成された第１の導体と、該第１の導体の上に形
成された第２の配線層誘電体膜と、該第２の配線層誘電
体膜の上に形成された第２の導体とを有するものであっ
てもよい。

【００２４】前記第１の配線層誘電体膜および第２の配
線層誘電体膜の厚さは、それぞれ１ミクロン以上であっ
てもよい。

【００２５】前記第１の導体の上に形成された第２の誘
電体膜と、前記第２の誘電体膜と前記第２の配線層誘電
体膜との間に形成された第２の接地導体とを、さらに有
するものであってもよい。

【００２６】前記第１の配線層誘電体膜、前記第２の配
線層誘電体膜、および前記第２の誘電体膜の厚さは、そ
れぞれ１ミクロン以上であってもよい。

【００２７】前記半導体基板上の能動素子は、該半導体
基板上で受動素子と並置され、該受動素子は、前記配線
層と接続されたものであってもよい。

【００２８】前記受動素子は、前記半導体基板上に形成
された複数の第１のキャパシタ電極を備え、これらの第
１のキャパシタ電極の１以上の電極は、前記選択プレー
トおよび前記第１の誘電体膜と、キャパシタを形成する
ものであってもよい。

【００２９】前記モノリシック集積回路は、さらに、前
記選択プレートと同一平面内に形成され、かつ前記選択
プレートから絶縁された複数の第２のキャパシタ電極を
備え、前記受動素子は、前記半導体基板上に形成された
複数の第１のキャパシタ電極を備え、これらの第１キャ
パシタ電極の１以上の電極は、前記第２のキャパシタ電
極の対応電極および前記第１の誘電体膜とキャパシタを
形成し、該キャパシタは、前記配線層に接続されたもの
であってもよい。

【００３０】前記配線層は、前記使用能動素子に接続さ
れた１以上の受動素子を具備するものであってもよい。

【００３１】前記配線層は、前記使用能動素子に接続さ
れたコプレーナ伝送線路を具備するものであってもよ
い。

【００３２】

【発明の実施の形態】ところで、前述した従来技術４や
特開平５−１２９８０３号には、接地導体を使用する技
術が開示されている。すなわち、従来技術４は、２つの
配線層の間に挿入された接地導体を有し、導体間の干渉
を防止している。また、特開平５−１２９８０３号は、
第１の誘電体層１２と第２の誘電体層１３との間に挿入
された接地導体１４を備え、これらの誘電体層１２およ
び１３を挟む形で形成されたストリップ導体１５および
１６間の干渉を防止している。しかしながら、これらの
接地導体は、以下の点で、本願の接地導体と異なってい
る。

【００３３】（１）本願の接地導体は、不使用能動素子
を覆うことによって、使用する能動素子と使用しない能
動素子を選択・区別するとともに、不使用能動素子の真
上に受動回路を形成することを可能とするものである。
すなわち、不使用能動素子と受動回路とを分離するため
に設けられたものである。これに対して、先行技術の接
地導体は、その上下に配置された配線間の干渉を防止す
るためのものである。本願では、不使用能動素子には、
信号が流れないことを考えれば、本願の接地導体が、干
渉防止を目的としたものではないことは、明らかであ
る。

【００３４】（２）さらに、接地導体の下に設けられた
誘電体層の作用も異なっている。すなわち、本願の接地
導体下の誘電体層は、能動素子を保護するとともに、キ
ャパシタを形成するための絶縁膜として機能するもので
ある。これに対して、先行技術の接地導体下の誘電体層
は、接地導体と信号線とを分離するためのものである。

【００３５】（３）本願の接地導体は、使用能動素子上
に窓を有する。一方、先行技術の接地導体は、スルーホ
ールは有するものの、この種の窓は備えていない。薄い
誘電体膜を介して接地導体に覆われた能動素子は、性能
が劣化するため、この窓は、使用能動素子の性能劣化を
避ける上で必須の要件である。

【００３６】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。

【００３７】実施例１図５にこの発明の実施例を示す。半導体基板１の一面
（主面）上に少なくとも能動素子２を多数形成する。こ
の例では能動素子２の他に受動素子として、薄膜キャパ
シタ（ＭＩＭキャパシタ）の下側電極用導体６とイオン
注入抵抗素子２１とがそれぞれ多数形成された場合であ
る。能動素子２はＦＥＴの場合でソース２Ｓ、ゲート２
Ｇ、ドレイン２Ｄからなり、３つのＦＥＴが形成された
ものが行、列に配列形成され、その各３つのＦＥＴの各
組ごとに下側電極用導体６が３つのＦＥＴの配列と並ん
でそれぞれ形成され、真中の下側電極用導体６は、両側
のそれより３倍程度の長さとされている。各抵抗素子２
１はＦＥＴの各組ごとに、そのＦＥＴの配列の一端側に
位置して形成され、長手方向がＦＥＴの配列と直角方向
とされている。つまり３つのＦＥＴ２と３つの下側電極
用導体６と、１つの抵抗素子２１とが１つの組として、
行、列（アレイ状）に配列形成されている。これら能動
素子２、受動素子６，２１が形成された半導体基板を共
通基板２２とする。

【００３８】半導体基板１の能動素子形成面上に誘電体
膜２３を形成する。この誘電体膜２３は半導体基板１上
に形成された能動素子２などを保護する保護膜であり、
かつこの例では薄膜キャパシタの電極間容量形成用の絶
縁膜として作用させるものである。実現しようとする機
能の回路のレイアウトに応じて、使用する能動素子２、
下側電極用導体６、抵抗素子２１の各接続電極部分と対
向する誘電体膜２３の部分に接続用穴２４₁ ，２４₂ …
を形成する。誘電体膜２３は例えばＳｉＯ₂ 膜、ＳｉＮ
₄ 膜が用いられ、厚さは例えば１，０００Å〜５，００
０Å程度とされ、接続用穴２４₁ ，２４₂ …はホトエッ
チング、ドライエッチングなどにより形成する。誘電体
膜２３の厚さは、薄膜キャパシタ用の絶縁膜または能動
素子の保護膜として通常用いられる厚さであり、高周波
伝送路の信号線と接地導体とを区別するための厚さとは
異なっている。

【００３９】次に誘電体膜２３上のほぼ全面を接地導体
２５で覆う。この場合、前記回路のレイアウトに応じ
て、使用する能動素子２および受動素子６，２１と対応
して使用開口２６₁ ，２６₂ …を形成する。またキャパ
シタを形成するための下側電極用導体６に対する上側電
極用導体２７も接地導体２５の形成と同時に使用開口２
６₁ 内に形成する。図に示していないが、接地導体２５
の形成と同時に接地導体２５と共にコプレーナ伝送線路
を構成する中心導体を形成してもよい。つまり接地導体
２５には何にも利用されていないような開口は形成され
ていない。接地導体２５としては例えばＡｕが用いら
れ、厚さは例えば１μｍ程度とされ、イオンミーリング
等により開口２６₁ ，２６₂ …を形成する。

【００４０】接地導体２５上に例えば１〜１０ミクロン
程度の厚さの誘電体膜２８を例えばポリイミド樹脂で形
成する。その誘電体膜２８上に所要の配線用導体２９
₁ ，２９₂ …を形成する。この配線用導体２９₁ ，２９
₂ …の形成に先立ち、前記使用する能動素子２、受動素
子６，２１の各接続電極や、上側電極用導体２７などと
配線用導体２９₁ ，２９₂ …とを接続し、所要の回路を
完成するためのスルーホール３１₁ ，３１₂ …が誘電体
膜２８内に形成される。つまり誘電体膜２８のスルーホ
ール３１₁ ，３１₂ …が形成されるべき位置に予め小穴
を形成しておき、この誘電体膜２８上の全面に例えばＡ
ｕ層を形成し、これによりスルーホール３１₁ ，３１₂
…が形成され、さらにそのＡｕ層に対してパターニング
して配線用導体２９₁ ，２９₂ …を形成する。なお誘電
体膜２８および配線用導体２９₁ ，２９₂ …により配線
層３３を構成している。

【００４１】このようにして構成されたこの実施例のモ
ノリシック集積回路の各部の断面を図６（Ａ）〜（Ｄ）
を示す。このモノリシック集積回路によれば図６（Ａ）
に示すように、配線用導体２９₁ ，２９₂ …は接地導体
２５と共にマイクロストリップラインを構成する。使用
能動素子２のうち、接地しようとする電極は、例えば図
６（Ｂ）に示すように、能動素子２のソース２５₁ が穴
２４₁ に詰められた接続導体３２₁ で接地導体２５に接
続されて接地される。この接続導体３２₁ は、接地導体
２５を形成した時に自動的に形成される。

【００４２】図６（Ｃ）に示す例は、下側電極用導体６
₁ と接地導体２５との対向する部分とによりキャパシタ
が構成され、このキャパシタの一端、つまり下側電極用
導体６₁ が、穴２４₂ に詰められた接続導体３２₂ とス
ルーホール３１₁ とを通じて配線用導体２９₄ に接続さ
れ、キャパシタの他端が接地導体２５にて接地されてい
る場合である。この接続導体３２₂ とスルーホール３１
₁ とは配線用導体２９₁ ，２９₂ …を形成するためにＡ
ｕ層を形成した時に自動的に形成される。

【００４３】図６（Ｄ）に示す例は、上側電極用導体２
７と下側電極用導体６₂ とにより構成されるキャパシタ
を、上側電極用導体２７をスルーホール３１₂ を通じて
配線用導体２９₂ に接続し、下側電極用導体６₂ を、穴
２４₃ に詰めた接続導体３２ ₃ を通じ、さらにスルーホ
ール３１₃ を通じて配線用導体２９₃ に接続した例、つ
まり配線用導体２９₂ ，２９₃ 間にキャパシタを接続し
た場合である。

【００４４】以上のように構成されたモノリシック集積
回路では、ＦＥＴなどの能動素子２の配置が予め決めら
れているので、各種回路で半導体基板２２を共通化する
ことができ、製造コストの低減と、開発期間の短縮を実
現することができる。また、使用しない素子を面状の接
地導体２５で覆うことにより、これら使用しない素子の
真上にも配線などを行うことができ、回路の小型化の実
現することができる。さらに、使用しない素子は接地導
体２５で覆ってしまうため、接地導体２５上、つまり配
線層３３に形成する受動回路にとっては前記使用しない
能動素子２などは存在しないのと同じである。このた
め、配線自由度が高く、能動素子２の部分を迂回すると
いった余分な配線の引き回しを避けることができ、寄生
のインダクタンスや容量の影響を軽減することができ
る。

【００４５】図７（Ａ）および（Ｂ）に、図６（Ａ）に
示したマイクロストリップラインの信号線としての配線
用導体２９_i の線路幅Ｗに対する特性インピーダンス特
性と、伝送損失特性とを、それぞれ誘電体膜２８の厚さ
ｈをパラメータとして有限要素法により計算した結果を
示す。計算条件は、誘電体膜２８の比誘電率を３．３、
信号線２９_i の導電率を４．９０８×１０⁷ Ｓ／ｍ、信
号線２９_i の厚さを１μｍ、周波数を１０ＧＨｚとし
た。

【００４６】図７（Ａ）から、誘電体膜２８の厚さｈが
１ミクロン以下の場合にはマイクロ波などの高周波回路
で最もよく用いられる５０Ωの伝送線路を実現するため
には信号線２９_i の幅を極めて小さくしなければならな
いことが分かる。そのように幅を狭くすることはプロセ
スの精度によっては実現できない場合も有り得る。さら
に、図７（Ｂ）からわかるように、仮りにこのような細
い配線が実現できた場合でも伝送損失はかなり大きくな
り、回路特性を劣化させる。

【００４７】しかしこの発明では誘電体膜２８の厚さｈ
を１ミクロン以上、例えば１〜１０ミクロン程度にして
いるため、高周波回路で通常用いられる１０Ωから１０
０Ω程度の特性インピーダンスをもつ伝送線路を実現で
きることはｈ＝２．５μｍ、Ｗ＝３０μｍで特性インピ
ーダンスが１５Ω程度であることから推定でき、その場
合も伝送損失も実用上十分低い値となる。

【００４８】また、誘電体膜２８としてポリイミド樹脂
を用いることにより、低温処理により平坦性の高い多層
膜を実現することができ、回路特性を向上させることが
できる。さらに、マイクロ波などの高周波回路では素子
間接続による寄生成分が回路特性を大きく劣化させる場
合が多く、なるべく不要な配線の引き回しは避ける必要
がある。この実施例のように能動素子と抵抗素子とキャ
パシタ電極を一つの単位としてこれを複数個あらかじめ
基板上にアレイ状に形成することにより各素子を短い距
離で接続することができ、設計性のよいモノリシック集
積回路を実現することができる。

【００４９】実施例２図８にこの発明の他の実施例を示し、図５と対応する部
分に同一符号を付けて示す。この実施例では図５の構成
に対し、（１）誘電体膜２８上にさらに数ミクロン程度
の厚さの誘電体膜３４を形成し、（２）その誘電体膜３
４上に配線用導体３５を形成して、誘電体膜３４と配線
用導体３５とからなる配線層３６を構成し、（３）この
例では図５中の配線用導体２９₂ ，２９₃ を省略してこ
れと対応するものを配線用導体３５₁ ，３５₂ として設
け、（４）配線層３３と共に多層配線層３７とした場合
である。

【００５０】つまり多層配線層３７を利用して、共通基
板２２の能動素子や受動素子とを所望の回路を構成する
ように接続される。

【００５１】この場合は図５の実施例と同様の作用効果
を有すると共に、さらに多層配線とすることにより、図
５の場合よりも線路交差などを自由に行うことができ、
回路のレイアウトの自由度を向上させることができる。

【００５２】実施例３図９はこの発明のさらに他の実施例を示し、図８の実施
例に対し、誘電体膜３８と接地導体３９とを、配線層３
３と３６との間に介在させ、接地導体３９の上下に対
し、これを共に高周波伝送路を構成する配線用導体３５
₁ ，３５₂ …と２９₁ ，２９₂ とを構成した場合であ
る。これによって、均一なインピーダンスをもつ配線が
得られる。

【００５３】実施例４図１０にこの発明のさらに他の例を示す。この実施例は
共通基板２２には能動素子２のみがアレイ状に形成され
た場合であり、図５中の能動素子２と同様に３つのＦＥ
Ｔを組として行、列に形成されている。誘電体層２８上
には配線用導体２９のみならずインターディジタル形キ
ャパシタ４１と、高抵抗金属の印刷により形成されるメ
タル抵抗体４２と、接地導体２５の一部を下側電極とし
てキャパシタを構成する上側電極用導体４３とが形成さ
れる。このように受動素子を共通基板２２ではなく、誘
電体膜２８上に形成することにより、受動素子を配置す
る自由度が向上し、回路の小型化、高密度化を実現する
ことができる。

【００５４】図１０に示した共通基板に対しても、図８
および図９に示したように、高周波伝送路の多層配線と
してもよい。この場合、図９の方が配線内の干渉が少な
くなる。

【００５５】上述において能動素子を行、列のアレイ状
に形成したが、任意の形状に配置してもよい。能動素子
２を３つづつの組としたが、２つまたは４つ以上の組に
してもよい。また、このように複数個の組とすることな
く、単独のものを配列してもよい。

【００５６】

【発明の効果】以上説明したようにこの発明は、半導体
基板上の能動素子等の配置を予め決めておくことができ
るので、各種回路で半導体基板を共通化することがで
き、少量多品種生産の場合においても製造コストの低減
と、開発期間の短縮を実現することができる。

【００５７】しかもこの発明では、使用しない素子が面
状の接地導体で覆われているため、その使用しない素子
の真上にも配線などを行うことができ、その分、配線用
の面積を予め用意する必要がなく、半導体基板の面積を
有効に利用することができ、回路の小型化を実現するこ
とができる。

【００５８】さらに、使用しない素子は接地導体で覆っ
てしまうため、これら使用しない素子は上に積層する回
路にとって存在しないのと同じである。このため、基板
上に予め形成された能動素子の配置にとらわれることな
く、回路を形成することができるので配線自由度が高
く、能動素子の部分を迂回するといった余分な配線の引
き回しを避けることができ、寄生のインダクタンスや容
量の影響を軽減することができるので回路の高性能化を
実現することができる。

【００５９】また、面状の接地導体が存在するために、
その接地導体上に誘電体膜を介して形成した配線は、特
性インピーダンスや電気長を精密に設計することがで
き、高周波伝送線路として用いることができるのはもち
ろんのこと、ハイブリッドなどの高周波機能回路を形成
することができる。

【００６０】多層配線層に受動回路を形成することによ
り、受動回路を高集積に形成することができ、回路の小
型化を実現することができる。

【図面の簡単な説明】

【図１】従来例１のモノリシック集積回路を示す平面図
である。

【図２】従来例２のマスタスライス方式のモノリシック
集積回路の共通基板を示す平面図である。

【図３】（Ａ）は従来例２のマスタスライス方式のモノ
リシック集積回路において２７ＧＨｚ帯の狭帯域増幅器
を実現するための配線パタンを示す平面図、（Ｂ）は従
来例２のマスタスライス方式のモノリシック集積回路に
おいて３０ＧＨｚ帯の広帯域増幅器を実現するための配
線パタンを示す平面図である。

【図４】（Ａ）は従来例３のゲートアレイＬＳＩの内部
基本セルを示す平面図、（Ｂ）は（Ａ）の基本内部セル
を用いて実現した２入力ＮＡＮＤ回路を示す平面図であ
る。

【図５】この発明にかかるモノリシック集積回路の第１
の実施例を示す分解斜視図である。

【図６】（Ａ）は第１の実施例において実現した高周波
伝送線路を示す断面図、（Ｂ）は第１の実施例において
能動素子の電極を接地した状態を示す断面図、（Ｃ）は
第１の実施例において接地用キャパシタを形成した部分
を示す断面図、（Ｄ）は第１の実施例において配線間に
直列に挿入されたキャパシタを形成した部分を示す断面
図である。

【図７】（Ａ）は有限要素法により計算したマイクロス
トリップ線路の特性インピーダンスを示すグラフ、
（Ｂ）は有限要素法により計算したマイクロストリップ
線路の伝送損失を示すグラフである。

【図８】この発明にかかるモノリシック集積回路の第２
の実施例を示す分解斜視図である。

【図９】この発明にかかるモノリシック集積回路の第３
の実施例を示す分解斜視図である。

【図１０】この発明にかかるモノリシック集積回路の第
４の実施例を示す分解斜視図である。

【符号の説明】

１半導体基板２能動素子６キャパシタ用下側電極用導体（受動素子）２１抵抗素子（受動素子）２２共通基板２３誘電体膜２４接続用穴２５接地導体２６開口２７上側電極用導体２８誘電体膜２９配線用導体３１スルーホール３２接続導体３４誘電体膜３５配線用導体３６配線層３７多層配線層３８誘電体膜３９接地導体４１インターディジタル形キャパシタ４２メタル抵抗体４３上側電極用導体

フロントページの続き (72)発明者鴨川健司東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】表面に複数の能動素子が形成された半導
体基板と、前記能動素子の上に形成された第１の誘電体膜と、前記第１の誘電体膜の上に形成され、１以上の窓とカバ
ー部とを備え、該窓が前記能動素子中の使用能動素子上
に形成され、前記カバー部が前記能動素子中の不使用能
動素子を覆うようにした選択プレートと、前記選択プレート上に形成された配線層と、前記使用能動素子を前記配線層に接続する接続手段とを
具備することを特徴とするモノリシック集積回路。
【請求項２】前記選択プレートは、第１の接地導体か
らなることを特徴とする請求項１に記載のモノリシック
集積回路。
【請求項３】前記半導体基板と前記第１の接地導体と
の間隔は、１，０００〜５，０００オングストロームで
あることを特徴とする請求項２に記載のモノリシック集
積回路。
【請求項４】前記配線層は、前記使用能動素子を配線
する第１の導体と、前記選択プレートと前記第１の導体
との間に形成された第１の配線層誘電体膜とを有するこ
とを特徴とする請求項１に記載のモノリシック集積回
路。
【請求項５】前記第１の配線層誘電体膜の厚さは、１
ミクロン以上であることを特徴とする請求項４に記載の
モノリシック集積回路。
【請求項６】前記配線層は、多層配線層であることを
特徴とする請求項１に記載のモノリシック集積回路。
【請求項７】前記配線層は、前記選択プレート上に形
成された第１の配線層誘電体膜と、該第１の配線層誘電
体膜上に形成された第１の導体と、該第１の導体の上に
形成された第２の配線層誘電体膜と、該第２の配線層誘
電体膜の上に形成された第２の導体とを有することを特
徴とする請求項６に記載のモノリシック集積回路。
【請求項８】前記第１の配線層誘電体膜および第２の
配線層誘電体膜の厚さは、それぞれ１ミクロン以上であ
ることを特徴とする請求項７に記載のモノリシック集積
回路。
【請求項９】前記第１の導体の上に形成された第２の
誘電体膜と、前記第２の誘電体膜と前記第２の配線層誘電体膜との間
に形成された第２の接地導体とを、さらに有することを
特徴とする請求項７に記載のモノリシック集積回路。
【請求項１０】前記第１の配線層誘電体膜、前記第２
の配線層誘電体膜、および前記第２の誘電体膜の厚さ
は、それぞれ１ミクロン以上であることを特徴とする請
求項９に記載のモノリシック集積回路。
【請求項１１】前記半導体基板上の能動素子は、該半
導体基板上で受動素子と並置され、該受動素子は、前記
配線層と接続されたことを特徴とする請求項１に記載の
モノリシック集積回路。
【請求項１２】前記受動素子は、前記半導体基板上に
形成された複数の第１のキャパシタ電極を備え、これら
の第１のキャパシタ電極の１以上の電極は、前記選択プ
レートおよび前記第１の誘電体膜と、キャパシタを形成
することを特徴とする請求項１１に記載のモノリシック
集積回路。
【請求項１３】前記モノリシック集積回路は、さら
に、前記選択プレートと同一平面内に形成され、かつ前
記選択プレートから絶縁された複数の第２のキャパシタ
電極を備え、前記受動素子は、前記半導体基板上に形成
された複数の第１のキャパシタ電極を備え、これらの第
１キャパシタ電極の１以上の電極は、前記第２のキャパ
シタ電極の対応電極および前記第１の誘電体膜とキャパ
シタを形成し、該キャパシタは、前記配線層に接続され
たことを特徴とする請求項１１に記載のモノリシック集
積回路。
【請求項１４】前記配線層は、前記使用能動素子に接
続された１以上の受動素子を具備することを特徴とする
請求項１に記載のモノリシック集積回路。
【請求項１５】前記配線層は、前記使用能動素子に接
続されたコプレーナ伝送線路を具備することを特徴とす
る請求項１に記載のモノリシック集積回路。