JP2014149738A - 回路解析装置、回路解析方法およびプログラム - Google Patents

Abstract

【課題】より短い時間で半導体メモリ装置の回路解析を行なうことができるようにする。
【解決手段】回路解析装置に、半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの電源電圧に対する電位の変動特性を算出する変動特性算出手段と、電圧源から半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる電源系の電源ノイズを算出する電源ノイズ算出手段と、電源ノイズが特定の大きさとなるときの電位を変動特性から算出し、算出した電位と閾値との比較により、特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する判定手段と、を備える。
【選択図】図４

Description

本発明は、回路の解析を行なう回路解析装置、回路解析方法およびプログラムに関する。

近年のＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）は回路規模が大きい。従来、ＳＯＣなどの半導体装置に内蔵されるメモリ回路は、半導体装置に含まれるロジック回路の動作にともなって急激な電源変動が生じるとラッチアップが起きることが知られている。そのため、設計データを基にしてラッチアップが起きる可能性について検証が行なわれている。

検証ツールの一つとして、ラッチアップの発生及びその発生箇所を予測できる回路シミュレーション装置が知られている。この回路シミュレーション装置は、レイアウト図からラッチアップが発生する可能性のある部分をラッチアップ素子として抽出してラッチアップ素子の回路的な接続情報を含む回路接続情報を生成する。そして、この回路シミュレーション装置は、ラッチアップ素子も一つの回路素子として含めた半導体集積回路に対してシミュレーションを行うことで、ラッチアップ素子がラッチアップしているか否かを予測する。

また、簡便で、かつ条件変更が可能なパルス電流印加方式を用いたダイオードのパルス耐電流測定方法が知られている。このパルス耐電流測定方法では、ＩＣパッケージ本体の出力用ＭＯＳトランジスタと並列に意図的に作り込まれたＰＮ接合ダイオードまたはＩＣパッケージ本体内に寄生するＰＮ接合ダイオードを含むＩＣパッケージを使用する。このＩＣパッケージは、出力用ＭＯＳトランジスタの制御による基準電位の変化に基づいてＰＮ接合ダイオードに順方向の電圧を印加し、ＩＣパッケージ本体に寄生する寄生トランジスタを強制的にオンしてパルス電流Ｉｏｕｔを発生する。上記パルス耐電流測定方法は、出力用ＭＯＳトランジスタをオン状態に固定したままＰＮ接合ダイオードにパルス電流Ｉｉｎを通電して寄生トランジスタを強制的にオンした状態に維持し寄生トランジスタに耐圧試験用の定電流Ｉｔを変化させて通電することで寄生トランジスタの限界電流を測定する。

また、ノイズの伝播経路と経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価する半導体集積回路のノイズ耐性評価方法が知られている。

特開平１０−１３５３３５号公報 特開２００１−２９６３２７号公報 特開２０１２−０８９１０７号公報

本回路解析装置は、１つの側面では、より短い時間で半導体メモリ装置の回路解析を行なうことができる回路解析装置を提供することを目的とする。

本回路解析装置の１つの観点によれば、本回路解析装置は、以下の構成要素を備える。
変動特性算出手段は、半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出する。

電源ノイズ算出手段は、電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出する。

判定手段は、前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する。

本回路解析装置は、１つの態様では、より短い時間で半導体メモリ装置の回路解析を行なうことができる回路解析装置を提供することができる。

本実施例に係る回路解析の対象を説明する図である。 半導体メモリ装置１１０の概要を説明する図である。 半導体メモリ装置１１０に発生するラッチアップを説明する図である。 回路解析装置４００による回路解析処理の概要を説明する図である。 電源系５１０の一例を説明する図である。 半導体装置５２０の電源網５３０の一例を説明する図である。 ラッチアップクライティリア情報の抽出処理の一例を説明する図である。 ラッチアップクライティリア情報の一例を示す図である。 ラッチアップ発生の検証処理の一例を示すフローチャートである。 電源系の等価回路９００の一例を示す図である。 電源ノイズ情報の一例を示す図である。 ラッチアップクライティリア情報の抽出処理の他の例を説明する図である。 ラッチアップクライティリア情報の他の例を示す図である。 ラッチアップ発生の検証処理の他の例を示すフローチャートである。 電源系インピーダンスの周波数特性の一例を示す図である。 ラッチアップ発生の検証処理の他の例を示すフローチャートである。 回路解析装置１００の構成例を示す図である。

≪発明者の考察≫
検証ツールの一つとして、例えば、アパッチ デザイン ソリューションズが提供するＴｏｔｅｍやＳｅｎｔｉｎｅｌなどの商用ツールは、半導体装置の電源網、Ｓｉ基板、ノイズ源などを回路素子レベルの粒度で詳細に回路モデルを生成する。そして、生成した回路モデルをシミュレーションすることで、半導体装置に内蔵されるメモリ回路にラッチアップを引き起こすノイズ電圧が発生するか否かの検証ができる。

しかし、上述のアパッチ デザイン ソリューションズが提供するＴｏｔｅｍやＳｅｎｔｉｎｅｌなどの商用ツールを使用する場合、詳細な粒度の回路モデルを生成できるが、近年の半導体装置は回路規模が大きいので生成する回路モデルのサイズも大きくなる。回路モデルのサイズが大きいと、情報処理装置のスペックによっては、シミュレーションに要する時間がかかりすぎる、あるいは、シミュレーションにかかる負荷が大きすぎてシミュレーションの実行に失敗する、などの問題が発生する。

また、上述のアパッチ デザイン ソリューションズが提供するＴｏｔｅｍやＳｅｎｔｉｎｅｌなどの商用ツールでは回路モデルを生成するために詳細な設計データが必要なため、半導体装置の設計の初期段階では、その設計中の半導体装置のメモリ回路にラッチアップが発生するか否かの検証を行なうことができないという問題がある。

≪実施例≫
以下、本発明の実施形態の一例について、図１−図１６に基づいて説明する。なお、以下に説明する実施形態はあくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本実施形態は、その趣旨を逸脱しない範囲で、各実施例を組み合わせるなど種々変形して実施することができる。また、図４、図８、図１３および図１５にフローチャートの形式で示した処理手順は、処理の順番を限定する趣旨ではない。したがって、可能な場合には、処理の順番を入れ替えても良いのは当然である。

１．解析対象
図１は、本実施例に係る回路解析の対象を説明する図である。本実施例に係る回路解析の対象は図１に例示する半導体メモリ装置１１０である。半導体メモリ装置１１０は、メモリセルアレイ１１１、ＳＡ／ＷＡ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ／Ｗｒｉｔｅ Ａｍｐｌｉｆｉｅｒ）１１２、およびデコーダ１１３などを含む。なお、図１に示す半導体メモリ装置１１０は解析対象の例示であって、図１に示す構成の半導体メモリ装置に解析対象を限定する趣旨ではない。

メモリセルアレイ１１１に含まれるメモリセルは、図２に一部を例示する半導体メモリ装置１１０のようにＮ ｗｅｌｌおよびＰ ｗｅｌｌで形成されたＭＯＳトランジスタを含むＣＭＯＳ回路で形成されている。なお、理解を容易にするために、図２の上面図に、上面図に示すメモリセルの等価回路を示している。さらに、図２の上面図に、メモリセルと接続する配線層のビット線（ＢＬＢ、ＸＢＬＢ）やワード線（ＷＬＡ、ＷＬＢ）、メモリセルと接続する電源網の電源配線（Ｖｄｄ、Ｖｓｓ）も記載している。

メモリセルに供給する電源電圧Ｖｄｄが変動すると、断面図に示す実線方向に電流が流れる場合がある。この場合、メモリセル内部のＰＮＰ接合部およびＮＰＮ接合部がバイポーラトランジスタとして動作し、図３に示す等価回路のサイリスタ３００が構成される。この場合、図３に示すＶｂｅがある値以上の電位差、例えば、０．７［Ｖ］以上の電位差になるとサイリスタ３００がオン状態となりＶｄｄ−Ｖｓｓ間にラッチアップ電流が流れる。本実施例に係る回路解析装置４００は、このラッチアップがメモリセルアレイ１１１に発生するか否かの検証を行なうことができる。

ここで、図１に示すように、半導体メモリ装置１１０には、メモリセルアレイ１１１に含まれるメモリセルに電源電圧Ｖｄｄ／Ｖｓｓを供給するために、電源網とセルアレイ１１１を接続するための基板コンタクトが一定間隔で配置されている。図１の例では、破線で示した４列の基板コンタクト１２１−１２４が等間隔にメモリセルアレイ１１１上に配置されている。基板コンタクトから最も遠い位置に配置されているメモリセルほど電源電圧Ｖｄｄの変動への追従に遅れが生じて図３に示したＶｂｅに大きい電位差が生じる。図１の例では、電源電圧Ｖｄｄの変動への追従に最も遅れが生じるメモリセルは、基板コンタクト間に配置されたメモリセルのうち中心付近に位置するメモリセル、例えば、基板コンタクト１２１−１２２間に配置されたメモリセル列１３０に含まれるメモリセル１３１である。そこで、本実施例では、基板コンタクト間に配置されるメモリセル列を２等分したうちの一方のメモリセル列、例えば、基板コンタクト１２１−１２２間に配置されるメモリセル列１３０を２等分したうちの一方のメモリセル列１３２についての回路モデルを使用する。そして、本実施例では、メモリセル列１３２のメモリセル１３１における電源電圧の変動、すなわち、図３に示したＶｂｅの変動を解析することによりラッチアップが発生する否かを検証する。

なお、以下では、半導体メモリ装置１１０の他に、例えば、演算装置などのロジック回路などを含む設計対象の半導体装置を単に「半導体装置５２０」という。

２．回路解析処理の概要
図４は、一実施例に係る回路解析装置４００による回路解析処理の概要を説明する図である。回路解析装置４００の具体的な構成例については図１６で後述する。

回路解析装置４００は、半導体メモリ設計情報４０１、半導体プロセス情報４０２およびテストベンチ４０３が入力されると、半導体メモリ設計情報４０１および半導体プロセス情報４０２に含まれる情報を使用して後述するメモリセル列１３２の等価回路６００の回路モデルを生成する（ステップＳ４１０）。

半導体メモリ設計情報４０１は、半導体メモリ装置１１０に含まれる構成要素、構成要素の配置および各要素間の配線に関する情報などを含む情報である。また、半導体プロセス情報４０２は、半導体メモリ装置１１０を含む半導体装置５２０で使用される要素の物性値などを含む情報である。この物性値には、例えば、抵抗率、誘電率、透磁率、ＰＮ接合容量、半導体装置５２０の断面の寸法などを含むことができる。また、テストベンチ４０３は、所定の書式にしたがって、半導体メモリ装置１１０に与えるスティミュラス（Ｓｔｉｍｕｌｕｓ）、例えば、図６で後述する等価回路６００に与えるステップ信号のスルーレートｄｖ／ｄｔや振幅ΔＶなどが記述された情報である。

等価回路６００の回路モデルを生成すると、回路解析装置４００は、生成した等価回路６００の回路モデルの情報を、所定の書式にしたがって素子や素子間の接続などを記載したライブラリとして外部記憶装置１６０５に記憶する。

次に、回路解析装置４００は、テストベンチ４０３で指定された条件にしたがって、ステップＳ４１０で生成した等価回路６００を使用して、ラッチアップクライティリア情報を抽出する（ステップＳ４２０）。このラッチアップクライティリア情報は、半導体メモリ装置１１０に与えられる電源電圧Ｖｄｄに含まれる電源ノイズに対するＶｂｅの変動特性を示す情報である。そして、回路解析装置４００は、抽出したラッチアップクライティリア情報をライブラリとして外部記憶装置１６０５に記憶する。

一方、回路解析装置４００は、半導体設計情報４０４およびテストベンチ４０５が入力されると、それら入力情報から必要な情報を使用して半導体装置５２０の電源ノイズを算出し、算出した電源ノイズを電源ノイズ情報として外部記憶装置１６０５に記憶する（ステップＳ４３０）。

半導体設計情報４０４には、半導体装置５２０の電源網や半導体装置５２０を搭載するプリント基板などを含む電源系のＲＬＣ情報や、半導体装置５２０の消費電流、半導体装置５２０に与えるクロック信号の周波数などを含むことができる。電源系については図５（ａ）で後述し、電源網については図５（ｂ）で後述する。

電源系のＲＬＣ情報のキャパシタＣは、半導体装置５２０の回路規模、例えば、半導体装置５２０に含まれるトランジスタの数やゲートの数、半導体装置５２０のサイズなどを、過去に製造した同様の半導体装置５２０と比較するなどして推定した情報を使用することができる。例えば、過去に設計・製造した半導体装置５２０が持つキャパシタと、その半導体装置５２０に含まれるトランジスタの数やゲートの数、半導体装置５２０のサイズなどのいずれか１つまたは２以上との関係を比例式で近似した近似式を利用して、電源系のＲＬＣ情報のキャパシタＣを算出してもよい。

また、電源系のＲＬＣ情報の抵抗値ＲやインダクタＬは、半導体装置５２０が含まれるＰＫＧ、ＰＫＧが搭載されるプリント基板の電源プレーン、および、半導体装置５２０実装に使用する電源配線などがそれぞれ持つ抵抗値やインダクタを使用して算出することができる。

また、半導体装置５２０の消費電流は、半導体装置５２０に与えるクロック信号のクロック周波数や半導体装置５２０の回路規模から推定した情報を使用することができる。例えば、クロック信号の周波数から消費電流の周期が推定できる。また、半導体装置５２０の回路規模を過去に製造した同様の半導体装置５２０と比較するなどして半導体装置５２０の電力消費量を推定すれば、電力消費量から消費電流の最大値を推定することができる。これらの推定結果から消費電流を推定することができる。

テストベンチ４０５は、所定の書式にしたがって、半導体メモリ装置１１０を含む半導体装置５２０に与えるスティミュラス、例えば、図９で後述する電源系の等価回路９００に与える消費電流Ｊ、クロック信号の周波数などの情報が記載された情報である。消費電流Ｊには、例えば、半導体設計情報４０４に含まれる半導体装置５２０の消費電流を指定することができる。

回路解析装置４００は、ステップＳ４２０で抽出したラッチアップクライティリア情報と、ステップＳ４３０で生成した半導体装置５２０の電源系の電源ノイズ情報と、を使用して、半導体メモリ装置１１０内のメモリセル１３１にラッチアップが発生するか否かを判定する（ステップＳ４４０）。

ここで、本実施例に係る電源系および電源網について図５（ａ）および図５（ｂ）を用いて説明する。
図５（ａ）は、電源系５１０の一例を説明する図である。

電源系５１０には、電圧源５１８が供給する電源電圧を半導体装置５２０にまで供給するための電源配線および素子を含むことができる。例えば、電源系５１０には、半導体装置５２０を含むＰＫＧ５１１を搭載するプリント基板５１２に含まれる電源プレーン５１３、プリント基板５１２に搭載され電源プレーン５１３に接続されるデカップリングコンデンサ５１４、半導体装置５２０実装に使用される電源配線を含むことができる。図５（ａ）には、半導体装置５２０実装に使用される電源配線の一例としてＰＫＧリードフレーム５１５やワイヤボンディング５１６を例示している。電源系５１０には、さらに、ＰＫＧリードフレーム５１５、ワイヤボンディング５１６および電源ＰＡＤ５１７を介して電源プレーン５１３と接続する半導体装置５２０の図示しない電源網５３０を含むことができる。電源網５３０については、図５（ｂ）に一例を示す。また、電源系５１０には、電源プレーン５１３に接続される電圧源５１８を含むこともできる。

図５（ｂ）は、半導体装置５２０の電源網５３０の一例を説明する図である。
図５（ｂ）には、半導体装置５２０の断面図と上面図を示している。図５（ｂ）に例示するように、半導体装置５２０の電源網５３０は、半導体装置５２０上に金属配線で形成される電源配線である。半導体装置５２０のＳｉ Ｄｉｅ上に形成された回路素子には、電源ＰＡＤ５１７から入力される電源が電源網５３０を介して供給される。

３．ラッチアップクライティリア情報の抽出処理
図４に示したフローチャートのステップＳ４１０−Ｓ４２０にしたがって、回路解析装置４００によるラッチアップクライティリア情報の抽出処理の具体例について説明する。

ステップＳ４１０において、回路解析装置４００は、半導体メモリ設計情報４０１から図６に示すメモリセル列１３２に含まれるＮ ｗｅｌｌ、Ｐ ｗｅｌｌ、電源配線、ｗｅｌｌ ｔａｐ等についての配置パターンを抽出する。そして、回路解析装置４００は、半導体メモリ設計情報４０１から取得した配置パターンと半導体プロセス情報４０２から取得する物性値などから図６に例示するメモリセル列１３２の等価回路６００を生成する。

例えば、等価回路６００の抵抗値Ｒ１は、メモリセル１３１内のＮ ｗｅｌｌの列方向の抵抗値である。これは、半導体メモリ設計情報４０１に含まれる構成要素の配置パターンなどから分かるサイズと半導体プロセス情報４０２に含まれる抵抗率から算出することができる。他の抵抗値Ｒ２、・・・、Ｒｎについても同様に算出することができる。ｎは２以上の自然数である。また、等価回路６００のキャパシタＣ１は、半導体メモリ設計情報４０１に含まれる構成要素の配置パターンなどからＮ ｗｅｌｌ−Ｐ ｗｅｌｌ間のＰＮ接合部を特定し、特定したＰＮ接合部についてのＰＮ接合容量を半導体プロセス情報４０２に含まれるＰＮ接合容量を使用して算出することができる。他のキャパシタＣ２、・・・、Ｃｎについても同様に算出することができる。

ここで、図６に示す等価回路６００は、Ｖｄｄから見たＶｂｅ測定端子までの回路がハイパスフィルターとなっているので、電源ノイズの変化のスピードと振幅で特徴づけられると考えられる。そこで、ステップＳ４２０では、回路解析装置４００は、等価回路６００にステップ信号を入力した場合のステップ応答の振る舞いからラッチアップクライティリア情報を抽出する。例えば、図６に示すように、スルーレートｄｖ／ｄｔと振幅ΔＶとで特徴づけられるステップ信号６１０を使用することができる。回路解析装置４００は、このステップ信号６１０のスルーレートｄｖ／ｄｔと振幅ΔＶとをそれぞれ変化させて等価回路６００に入力して得られるＶｂｅの最大値を抽出する。すると、回路解析装置４００は、例えば、図７に例示するラッチアップクライティリア情報を得ることができる。

４．ラッチアップ発生の検証処理
半導体装置５２０が動作状態から非動作状態へ遷移した時に、電源電圧Ｖｄｄの変動量が最大となることが考えられる。そこで、本実施例では、消費電流情報として、図１０に示す消費電流１００１を使用して電源ノイズ情報を算出する。図１０に示す消費電流１００１は、半導体装置５２０が動作状態から時間ｔ０［ｓ］で非動作状態、すなわち、消費電流１００１が０または０と見なせる程度の状態に遷移したときの電流波形となっている。消費電流情報は、半導体設計情報４０４にあらかじめ含めることができる。

以下、図８に例示するラッチアップ発生の検証処理のフローチャートを使用して説明する。
まず、ステップＳ８０１において、回路解析装置４００は、半導体設計情報４０４に含まれる電源系のＬＣＲ情報と消費電流情報とから、図９に示す電源系の等価回路９００のネットリスト情報を生成し、生成した等価回路９００のネットリスト情報を外部記憶装置１６０５に記憶する。

ステップＳ８０２において、回路解析装置４００は、ＳＰＩＣＥなどの既存のシミュレーションツールを利用して、ステップＳ８０１で生成したネットリスト情報を基に等価回路９００の電源電圧Ｖｄｄの電源変動についての回路シミュレーションを行なう。そして、回路解析装置４００は、ステップＳ８０２で得られた電源電圧Ｖｄｄの波形、例えば、図１０に例示する電源電圧Ｖｄｄの波形を、電源ノイズ情報として外部記憶装置１６０５に記憶する。このシミュレーション結果から、図１０に例示されているように、電圧ノイズの最大値ΔＶｍａｘとそのときの電圧変動の傾きｄｖ／ｄｔが得られる。

ステップＳ８０３において、回路解析装置４００は、図７に例示したラッチアップクライティリア情報を参照し、ステップＳ８０２で算出した電源ノイズ情報から得られる電圧ノイズの最大値ΔＶｍａｘとそのときの電圧変動の傾きｄｖ／ｄｔとに対応するＶｂｅを算出する。

そして、Ｖｂｅが図３に示したサイリスタ３００をＯＮ状態になるトリガ電圧、例えば、０．７［Ｖ］より大きい場合（ステップＳ８０４ ＹＥＳ）、回路解析装置４００は、半導体メモリ装置１１０のメモリセル１３１にラッチアップが発生すると判定する（ステップＳ８０５）。また、Ｖｂｅが図３に示したサイリスタ３００をＯＮ状態になるトリガ電圧、例えば、０．７［Ｖ］以下の場合（ステップＳ８０４ ＮＯ）、回路解析装置４００は、半導体メモリ装置１１０のメモリセル１３１にラッチアップが発生しないと判定する（ステップＳ８０６）。

例えば、電源ノイズの最大値ΔＶｍａｘが０．８［Ｖ］で、そのときの電圧変動の傾きｄｖ／ｄｔが１．０×１０の９乗［Ｖ／ｓ］の場合を考える。この場合、図７に示したラッチアップクライティリア情報を参照すると、Ｖｂｅは、０．７［Ｖ］より大きいことが分かる。したがって、この場合、回路解析装置４００は、半導体メモリ装置１１０のメモリセル１３１にラッチアップが発生すると判定する。

≪その他の実施例≫
５．ラッチアップクライティリア情報の抽出処理
本実施例では図６および図７で説明したラッチアップクライティリア情報とは異なるラッチアップクライティリア情報を使用する実施例について、図４に示したフローチャートのステップＳ４１０−Ｓ４２０にしたがって説明する。

ステップＳ４１０において、回路解析装置４００は、半導体メモリ設計情報４０１と半導体プロセス情報４０２に含まれる情報を使用してメモリセル列１３２の等価回路６００を生成する。

ステップＳ４２０において、回路解析装置４００は、図１１で例示するように、等価回路６００に対して、振幅を１［Ｖ］に規格化した交流電源から交流電圧を与えたときのＶｂｅの最大値を算出する。具体的には、回路解析装置４００は、交流電圧の周波数を一定の範囲、例えば、１ＭＨｚから１０ＧＨｚまで変化させて、それぞれの周波数の交流電圧を等価回路６００に与えたときのＶｂｅの最大値を算出する。そうすると、回路解析装置４００は、図１２に例示するＶｂｅの周波数特性１２００を得ることができる。回路解析装置４００は、このＶｂｅの周波数特性をラッチアップクライティリア情報として外部記憶装置１６０５に記憶する。

６．ラッチアップ発生の検証処理
電源電圧Ｖｄｄの変動は、電源系インピーダンスと半導体装置５２０の消費電流との積で計算することができる。そこで、本実施例では、半導体設計情報４０４に含まれる電源系のＬＣＲ情報から得られる電源系インピーダンスの周波数特性と、半導体装置５２０の消費電流と、を使用して電源ノイズ情報を生成する。

以下、図１３に例示するラッチアップ発生の検証処理のフローチャートを使用して説明する。
まず、ステップＳ１３０１において、回路解析装置４００は、半導体設計情報４０４に含まれる電源系のＬＣＲ情報から電源系インピーダンスの周波数特性を算出する。このとき、例えば、図１４に示す電源系インピーダンスの周波数特性が得られる。また、回路解析装置４００は、半導体設計情報４０４に含まれる半導体装置５２０の消費電流を取得する。そして、回路解析装置４００は、電源系インピーダンスの周波数特性から得られる反共振ピーク時のインピーダンスと消費電流情報に含まれる電流値それぞれとの積を算出し、算出した結果を電源ノイズ情報として外部記憶装置１６０５に記憶する。電源系インピーダンスの周波数特性から得られる反共振がピークの時の周波数をｆ０とする。

なお、半導体装置５２０で発生する電源ノイズの周波数が分かっている場合には、電源ノイズが発生する周波数ｆ１におけるインピーダンスを電源系インピーダンスの周波数特性から取得し、取得したインピーダンスと消費電流情報に含まれる電流値それぞれとの積から電源ノイズ情報を生成してもよい。この場合、後述のステップＳ１３０２においても周波数ｆ０の代わりに周波数ｆ１を使用する。

ステップＳ１３０２において、回路解析装置４００は、ステップＳ１３０１で生成した電源ノイズ情報を参照し、周波数ｆ０における電圧値Ｖ０を取得する。また、回路解析装置４００は、図１２に例示したラッチアップクライティリア情報を参照し、周波数ｆ０における電圧値Ｖ０’を取得する。そして、回路解析装置４００は、電圧値Ｖ０と電圧値Ｖ０’との積からＶｂｅを算出する。

ステップＳ１３０２で算出したＶｂｅがトリガ電圧、本実施例では０．７［Ｖ］より大きい場合（ステップＳ１３０３ ＹＥＳ）、回路解析装置４００は、半導体メモリ装置１１０のメモリセル１３１にラッチアップが発生すると判定する（ステップＳ１３０４）。また、ステップＳ１３０２で算出したＶｂｅがトリガ電圧以下の場合（ステップＳ１３０３ ＮＯ）、回路解析装置４００は、半導体メモリ装置１１０のメモリセル１３１にラッチアップが発生しないと判定する（ステップＳ１３０５）。

≪その他の実施例≫
上述した実施例で算出した電源ノイズ情報は、既存のシミュレーションツール、例えば、上述のアパッチ デザイン ソリューションズが提供するシミュレーションツールなどを使用して算出してもよい。例えば、既存のシミュレーションツールに次の処理を行なわせることができる。以下、図１５に例示するフローチャートを使用して説明する。

まず、シミュレーションツールを使用して、半導体設計情報１５０１とテストベンチ１５０２とから半導体装置５２０に含まれる論理回路を抽出して論理シミュレーションを実行する（ステップＳ１５０１）。そして、論理シミュレーションによって得られる半導体装置５２０での消費電流を消費電流情報として外部記憶装置１６０５に記憶する（ステップＳ１５０１）。また、シミュレーションツールを使用して、半導体設計情報１５０１と半導体プロセス情報１５０３とから半導体装置５２０の電源網ネットリストを生成し電源網ネットリスト情報として外部記憶装置１６０５に記憶する（ステップＳ１５０２）。なお、本実施例では、ステップＳ１５０２で生成する電源網ネットリスト情報に、Ｓｉ基板の等価回路を含まなくてもよい。半導体装置５２０の電源電圧の変動は、主に、半導体装置５２０の上位層に配置されるＡｌ（アルミ）配線やＣｕ（カッパー）配線などのメタル配線で実装された電源配線の配線網である電源網の特性で決まり、Ｓｉ基板の電気特性は電源電圧の変動にほとんど影響しないからである。Ｓｉ基板の等価回路についてのネットリストを省略することができるので、その分電源網ネットリスト情報のサイズを小さくすることができる。これにより、後述のステップＳ１５０３での回路シミュレーションの演算量が大幅に削減されるので回路シミュレーションがより高速に行なわれる。

さらに、シミュレーションツールを使用して、ステップＳ１５０１で算出した消費電流情報とステップＳ１５０２で生成した電源網ネットリスト情報を使用して電源網のノイズを算出し電源ノイズ情報として外部記憶装置１６０５に記憶する（ステップＳ１５０３）。

回路解析装置４００は、以上の処理によって作成した電源ノイズ情報と、図７または図１２に例示したラッチアップクライティリア情報と、を使用して、半導体メモリ装置１１０内のメモリセル１３１にラッチアップが発生するか否かを判定する（ステップＳ１５０４）。例えば、図７に例示したラッチアップクライティリア情報を使用する場合、回路解析装置４００は、図８で説明したステップＳ８０３−Ｓ８０６の処理を実行すればよい。また、例えば、び図１２に例示したラッチアップクライティリア情報を使用する場合、回路解析装置４００は、図１３で説明したステップＳ１３０２−Ｓ１３０５の処理を実行すればよい。この場合、回路解析装置４００は、ステップＳ１３０２において、電源ノイズ情報をフーリエ変換して最大振幅Ｖ２［Ｖ］のときの周波数ｆ２［Ｈｚ］における電圧値Ｖ０’’を、図１２に例示したラッチアップクライティリア情報から取得し、最大振幅Ｖ２と電圧値Ｖ０’’の積からＶｂｅを算出すればよい。

図１６は、本実施例に係る回路解析装置４００の具体的な構成の一例を示す図である。
回路解析装置４００は、ＣＰＵ１６０１と、メモリ１６０２と、入力装置１６０３と、出力装置１６０４と、外部記憶装置１６０５と、媒体駆動装置１６０６と、ネットワーク接続装置１６０８と、を備える。そして、これらの装置がバスに接続されて相互にデータの受け渡しが行える構成となっている。

ＣＰＵ１６０１は、周辺機器や各種ソフトウェアを実行する他に本実施例に係る回路解析を実現するプログラムを実行する演算装置である。メモリ１６０２は、プログラムを実行するために使用される揮発性の記憶装置である。メモリ１６０２には、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを使用することができる。

入力装置１６０３は、外部からのデータ入力手段である。入力装置１６０３には、例えば、キーボードやマウスなどを使用することができる。出力装置１６０４は、データ等を表示装置等に出力する装置である。なお、出力装置１６０４には、表示装置を含むこともできる。

外部記憶装置１６０５は、回路解析装置４００が動作するために必要なプログラムやデータの他に本実施例に係る回路解析処理を実現するプログラムを記憶する不揮発性の記憶装置である。外部記憶装置１６０５には、例えば、磁気ディスク記憶装置などを使用することができる。媒体駆動装置１６０６は、メモリ１６０２や外部記憶装置１６０５のデータを可搬記憶媒体１６０７、例えば、フロッピイディスクやＭＯディスク、ＣＤ−ＲやＤＶＤ−Ｒなどに出力し、または可搬記憶媒体１６０７からプログラムやデータ等を読み出す装置である。

ネットワーク接続装置１６０８は、ネットワーク１６０９に接続する装置である。
なお、メモリ１６０２、外部記憶装置１６０５および可搬記憶媒体１６０７などの回路解析装置４００が読取り可能な記憶媒体には、非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）な媒体を使用することができる。

以上に説明したように、回路解析装置４００は、電源ノイズ情報からラッチアップクライティリア情報にしたがってＶｂｅを算出する。そして、回路解析装置４００は、Ｖｂｅとトリガ電圧との比較によりラッチアップの発生の有無を判定する。ここで使用する電源ノイズ情報は、解析対象である半導体メモリ装置１１０を含む半導体装置５２０の電源系のＬＣＲ情報を使用した簡単な回路モデルとその半導体装置５２０の消費電流情報などを使用して得ることができる。また、電源ノイズ情報は、解析対象である半導体メモリ装置１１０を含む半導体装置５２０の電源系のインピーダンス情報とその半導体装置５２０の消費電流情報などを使用して得ることもできる。さらに、ラッチアップクライティリア情報は、図６に例示した簡単な等価回路６００を使用して算出することができる。したがって、回路解析に必要な演算量が大幅に削減される。その結果、回路解析装置４００は、より短い時間で半導体メモリ装置１１０にラッチアップが発生するか否かの検証を行なうことができる。

また、回路解析装置４００は、半導体メモリ装置１１０に含まれるメモリセルアレイ１１１のうち電源電圧変の影響を最も強く受けるメモリセル、例えば、基板コンタクトから最も離れているメモリセル１３１を含む一部のメモリセル列１３２の等価回路６００を使用してラッチアップクライティリア情報を生成する。そのため、回路解析装置４００は、メモリセルアレイ１１１全体を回路解析した結果と同様のラッチアップ検出精度を保持しつつ、回路解析に必要な演算量をさらに削減することができる。

また、回路解析装置４００は、半導体装置５２０についての電源ノイズ情報とラッチアップクライティリア情報とから、半導体メモリ装置１１０内のメモリセルアレイ１１１でラッチアップが発生するか否かを判定する。この場合、電源ノイズ情報は、電源系のＲＬＣ情報や半導体装置５２０の消費電流といった設計初期段階で得られる情報から生成することができる。同様に、ラッチアップクライティリア情報も、メモリセル列１３２に含まれるＮ ｗｅｌｌ、Ｐ ｗｅｌｌ、電源配線、ｗｅｌｌ ｔａｐ等についての配置パターンやそれらの物性値といった設計初期段階に得られる情報から生成した等価回路６００を使用して算出することができる。このように、回路解析装置４００によると、設計初期段階で、設計中の半導体メモリ装置１１０にラッチアップが発生するか否かを検証することが可能となる。

以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出する変動特性算出手段と、
電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出する電源ノイズ算出手段と、
前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する判定手段と、
を備える回路解析装置。
（付記２）
前記変動特性算出手段は、前記メモリセルアレイ内のメモリセル列の各メモリセルを前記メモリセル列の列方向にそって並列に形成されるＰウェルとＮウェルとのＰＮ接合部の容量と前記Ｎウェルの列方向を抵抗とでモデル化して隣接するメモリセルと直列に接続したメモリセル列の等価回路の前記Ｎウェル−Ｐウェル間に、特定の条件にしたがって変化させた電源電圧を与えたときの、前記電源電圧に対する前記特定のメモリセルのＮウェルの電位の応答特性を算出することにより前記変動特性を算出する、
ことを特徴とする付記１に記載の回路解析装置。
（付記３）
前記応答特性は、前記電源電圧に電源ノイズとして含まれるステップ信号のスルーレートと振幅とをそれぞれ一定の範囲で変化させたときの応答特性である、
ことを特徴とする付記２に記載の回路解析装置。
（付記４）
前記応答特性は、前記電源電圧の周波数を一定の範囲で変化させたときの応答特性である、
ことを特徴とする付記２に記載の回路解析装置。
（付記５）
前記特定のメモリセルは、前記メモリセルアレイ内のメモリセル列に含まれるメモリセルのうち、前記半導体装置に供給される電源電圧を前記半導体メモリ装置に供給するために配置された複数の基板コンタクトから最も離れた位置に配置されたメモリセルである、
ことを特著とする付記１に記載の回路解析装置。
（付記６）
前記電源系には、前記半導体装置を搭載するプリント基板に含まれ電圧源から供給される電源電圧を前記プリント基板に搭載される装置に供給するための電源配線および素子と、前記プリント基板に含まれる電源配線から供給される電源電圧を前記半導体装置に供給するための電源網と、が少なくとも含まれる、
ことを特徴とする付記１に記載の回路解析装置。
（付記７）
前記電源ノイズ算出手段は、前記電源系の等価回路に供給する電流を０または０と見なせる程度にまで変化させたときの電源電圧の変動から電源ノイズを算出する、
ことを特徴とする付記３に記載の回路解析装置。
（付記８）
前記判定手段は、前記電源電圧の変動量が最大となったときの電源ノイズのスルーレートと振幅を使用して、前記変動特性から前記電位を算出する、
ことを特徴とする付記７に記載の回路解析装置。
（付記９）
前記電源ノイズ算出手段は、前記電源系の等価回路のインピーダンスの周波数特性から得られる反共振ピーク時のインピーダンス値と、前記電源系の等価回路に供給される電流と、の積から電源ノイズを算出する、
ことを特徴とする付記４に記載の回路解析装置。
（付記１０）
前記判定手段は、前記反共振ピーク時の周波数における前記電位を前記変動特性から算出する、
ことを特徴とする付記１０に記載の回路解析装置。
（付記１１）
半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出し、
電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出し、
前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する、
処理を情報処理装置に行なわせる回路解析方法。
（付記１２）
半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出し、
電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出し、
前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する、
処理を情報処理装置に行なわせる回路解析のためのプログラム。

１１０ ・・・ 半導体メモリ装置
１１１ ・・・ メモリセルアレイ
１３１ ・・・ メモリセル
１３２ ・・・ メモリセル列
４００ ・・・ 回路解析装置
６００ ・・・ メモリセル列の等価回路
９００ ・・・ 電源系の等価回路

Claims (7)

1. 半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出する変動特性算出手段と、
   電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出する電源ノイズ算出手段と、
   前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する判定手段と、
   を備える回路解析装置。
2. 前記変動特性算出手段は、前記メモリセルアレイ内のメモリセル列の各メモリセルを前記メモリセル列の列方向にそって並列に形成されるＰウェルとＮウェルとのＰＮ接合部の容量と前記Ｎウェルの列方向を抵抗とでモデル化して隣接するメモリセルと直列に接続したメモリセル列の等価回路の前記Ｎウェル−Ｐウェル間に、特定の条件にしたがって変化させた電源電圧を与えたときの、前記電源電圧に対する前記特定のメモリセルのＮウェルの電位の応答特性を算出することにより前記変動特性を算出する、
   ことを特徴とする請求項１に記載の回路解析装置。
3. 前記応答特性は、前記電源電圧に電源ノイズとして含まれるステップ信号のスルーレートと振幅とをそれぞれ一定の範囲で変化させたときの応答特性である、
   ことを特徴とする請求項２に記載の回路解析装置。
4. 前記応答特性は、前記電源電圧の周波数を一定の範囲で変化させたときの応答特性である、
   ことを特徴とする請求項２に記載の回路解析装置。
5. 前記特定のメモリセルは、前記メモリセルアレイ内のメモリセル列に含まれるメモリセルのうち、前記半導体装置に供給される電源電圧を前記半導体メモリ装置に供給するために配置された複数の基板コンタクトから最も離れた位置に配置されたメモリセルである、
   ことを特著とする請求項１に記載の回路解析装置。
6. 半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出し、
   電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出し、
   前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する、
   処理を情報処理装置に行なわせる回路解析方法。
7. 半導体メモリ装置に供給される電源電圧に含まれる電源ノイズに対する、前記半導体メモリ装置のメモリセルアレイに含まれる特定のメモリセルでの前記電源電圧に対する電位の変動特性を算出し、
   電圧源から前記半導体メモリ装置を含む半導体装置にまで電源電圧を供給するための電源配線および素子を含む電源系の等価回路に、所定の条件の下で電流を供給したときに生じる前記電源系の電源ノイズを算出し、
   前記電源ノイズが特定の大きさとなるときの前記電位を前記変動特性から算出し、算出した前記電位と閾値との比較により、前記特定のメモリセルにおいてメモリラッチアップが発生するか否かを判定する、
   処理を情報処理装置に行なわせる回路解析のためのプログラム。