JP6360443B2 - 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラム - Google Patents
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Description
この点で、従来の半導体装置においては、MOS−FETトランジスタのゲートの容量、配線容量の影響が大きく、それに対しMOS−FETトランジスタの近傍容量の影響は無視できる程度であった。
図1に示されるように、回路シミュレーション装置1は、SPICE(Simulation Program with Integrated Circuit Emphasis)シミュレーション装置であり、回路設計データと、シミュレーションモデルファイルSMとの入力に基づいて回路レベルでのシミューレーションを実行する回路検証部10を含む。回路検証部10のシミュレーション結果としてレイアウト設計に用いられる回路構成要素(素子)の各種パラメータPDが算出される。
レイアウト寸法計測部16は、レイアウト設計データLDに従って各種レイアウト寸法を計測(計算)する。
図2に示されるように、複数のインバータIVが直列に接続されるとともに、リング状に接続された構成が示されている。また、インバータIVは、PチャネルMOSトランジスタおよびNチャネルMOSトランジスタとを含む。
図3に示されるように、当該レイアウト構成は、レイアウト設計データLDの一部である。
同様に、NチャネルMOSトランジスタのソース拡散層は、コンタクトプラグ間隔CTSで配置されたコンタクトプラグCPを介して接地線VSSと接続される。また、ドレイン拡散層は、コンタクトプラグ間隔CTSで配置されたコンタクトプラグCPを介して出力信号が出力される信号線OUTと接続される。
図4に示されるように、ここでは、図3のレイアウト構成のインバータIVのNチャネルMOSトランジスタのゲートを構成する1層の金属配線層(M1)のゲート長Lおよびゲート幅Wの長さが一例として示されている。他のレイアウト構成についても同様にネットリストとして記述されている。
図5に示されるように、1つのトランジスタに対して回路シミュレーションに影響を与える種々の寄生抵抗(R)および寄生容量(C)が付加された状態が示されている。
図6に示されるように、ここでは、図4のネットリストに加えて、インバータIVのNチャネルMOSトランジスタの寄生抵抗(R)および寄生容量(C)の寄生RC特性に関する情報が述されている。
図7は、実施形態に基づくトランジスタのフリンジ容量について説明する図である。
具体的には、トランジスタは、ドレイン拡散層32と、ソース拡散層36と、ゲート34と、コンタクトプラグ30とを含む。
それゆえ、コンタクトプラグの配置によって電気力線がシールドされ、ソース及びドレインの拡散層へ接続されるフリンジ容量が減少する物理現象が生じるため、コンタクトプラグの配置に従う寸法dc,dpcに応じて変動するフリンジ容量Cfdel(Cf2+Cf3)を算出する必要がある。
図8に示されるように、まず、レイアウト設計データに基づいて寸法dc,dpcを計測する処理を実行する(ステップS2)。
図9は、レイアウト寸法計測部16でレイアウト設計データに基づくコンタクトプラグの配置に従って計測される寸法dc,dpcを説明する図である。
図10に示されるように、寸法dc,dpcに従う変動するフリンジ容量Cfdelの特性線が示されている。当該テーブルは、予め寸法を測定して実験等することにより得られる特性線である。
したがって、ソース側のフリンジ容量Cfdelは、cfdel(dpc1,dc1)×w1+cfdel(dpc2,dc2)×w2/2+cfdel(dpc2,dc2)×w2/2+cfdel(dpc2,dc3)×w3として算出することが可能である。
Claims (10)
- レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第1のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第2のコンタクトの隣接するコンタクト間の間隔を第1の間隔とし、前記複数の第1のコンタクトと前記ゲート電極との間隔および前記複数の第2のコンタクトと前記ゲート電極との間隔を第2の間隔として計測する計測部と、
前記計測部により計測された前記第1および前記第2の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出する算出部と、
前記算出部で算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行する処理部とを備える、回路シミュレーション装置。 - 前記算出部は、前記第1および第2の間隔に従って予め規定されるフリンジ容量を算出する算出テーブルに従って、前記計測部により計測された前記第1および前記第2の間隔に基づいてフリンジ容量を算出する、請求項1記載の回路シミュレーション装置。
- 前記算出テーブルは、前記第1の間隔毎に前記第2の間隔に従うフリンジ容量の特性が異なる複数のテーブルを有する、請求項2記載の回路シミュレーション装置。
- 前記レイアウト設計データは、マスクレイアウト設計データである、請求項1記載の回路シミュレーション装置。
- 前記処理部は、SPICE(Simulation Program with Integrated Circuit Emphasis)を利用したレイアウトシミュレーションを実行する、請求項1記載の回路シミュレーション装置。
- 前記処理部は、寄生抵抗および寄生容量の情報を含むネットリスト情報に基づくSPICEを利用したレイアウトシミュレーションを実行し、
前記トランジスタのフリンジ容量は、前記寄生容量の情報に含まれる、請求項5記載の回路シミュレーション装置。 - 前記寄生容量の情報は、オーバーラップ容量およびコンタクトプラグ間容量をさらに含む、請求項6記載の回路シミュレーション装置。
- 前記フリンジ容量は、前記複数の第1および第2のコンタクトの配置に依存しない第1の容量特性パラメータと、前記複数の第1および第2のコンタクトの配置に依存する第2の容量特性パラメータとを含む、請求項1記載の回路シミュレーション装置。
- レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第1のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第2のコンタクトの隣接するコンタクト間の間隔を第1の間隔とし、前記複数の第1のコンタクトと前記ゲート電極との間隔および前記複数の第2のコンタクトと前記ゲート電極との間隔を第2の間隔として計測するステップと、
計測された前記第1および前記第2の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出するステップと、
算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行するステップとを備える、回路シミュレーション方法。 - 回路シミュレーション装置のコンピュータにおいて実行される回路シミュレーションプログラムであって、
前記プログラムは、前記コンピュータに、
レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第1のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第2のコンタクトの隣接するコンタクト間の間隔を第1の間隔とし、前記複数の第1のコンタクトと前記ゲート電極との間隔および前記複数の第2のコンタクトと前記ゲート電極との間隔を第2の間隔として計測するステップと、
計測された前記第1および前記第2の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出するステップと、
算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行するステップとを備える、処理を実行させる、回路シミュレーションプログラム。
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US7231618B2 (en) * | 2004-04-22 | 2007-06-12 | Optimal Corporation | Fringe RLGC model for interconnect parasitic extraction |
US7689946B2 (en) * | 2006-10-19 | 2010-03-30 | International Business Machines Corporation | High-performance FET device layout |
JP2008112857A (ja) * | 2006-10-30 | 2008-05-15 | Nec Electronics Corp | 半導体集積回路装置 |
US7818698B2 (en) * | 2007-06-29 | 2010-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accurate parasitic capacitance extraction for ultra large scale integrated circuits |
US7656183B2 (en) * | 2008-01-17 | 2010-02-02 | United Microelectronics Corp. | Method to extract gate to source/drain and overlap capacitances and test key structure therefor |
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JP2011129615A (ja) * | 2009-12-16 | 2011-06-30 | Renesas Electronics Corp | Mosトランジスタのシミュレーションパラメータの抽出方法 |
JP2011204004A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | Spiceモデルパラメータ出力装置及び出力方法 |
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