JP2016134391A - 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラム - Google Patents

Abstract

【課題】精度の高い回路シミュレーションが可能な回路シミュレーション装置を提供する。【解決手段】回路シミュレーション装置は、レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトの隣接するコンタクト間の間隔、および方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトの隣接するコンタクト間の間隔を第１の間隔とし、複数の第１のコンタクトとゲート電極との間隔および複数の第２のコンタクトとゲート電極との間隔を第２の間隔として計測する計測部と、計測部により計測された第１および第２の間隔に基づいてトランジスタのゲート電極とソース拡散層およびドレイン拡散層との間のフリンジ容量を算出する算出部と、算出部で算出されたトランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行する処理部とを備える。【選択図】図１

Description

本開示は、回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラムに関し、トランジスタを備えた半導体装置の回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラムに関する。

近年、半導体装置の回路シミュレーションの重要性がますます増大してきている。
この点で、従来の半導体装置においては、ＭＯＳ−ＦＥＴトランジスタのゲートの容量、配線容量の影響が大きく、それに対しＭＯＳ−ＦＥＴトランジスタの近傍容量の影響は無視できる程度であった。

一方で、微細化に伴い、回路シミュレーションとシリコンデバイスとの実測値が合わないという問題が生じている。一例として、４０ｎｍテクノロジのデジタル回路のリングオシレータでは、周波数１０％を超えるシミュレーション誤差が発生した。

主な原因は、ＭＯＳ−ＦＥＴトランジスタの近傍容量のシミュレーション精度の誤差である。

ＭＯＳ−ＦＥＴトランジスタの近傍容量の特性が相対的に大きくなり、回路周波数への影響が大きくなってきている。特に、ＭＯＳ−ＦＥＴトランジスタの近傍容量で、ゲートフリンジ容量や、ゲートオーバーラップ容量や、ゲートコンタクトプラグ間容量は、回路設計で重要な特性となっている。

この点で、特開２０１１−１２９６１５号公報においては、ゲートとソース及びドレインとの重なり部分の容量であるゲートオーバーラップ容量を抽出する方式が示されている。

特開２０１１−１２９６１５号公報

一方で、ＭＯＳ−ＦＥＴトランジスタの近傍容量の１つであるゲートフリンジ容量については固定値が一般的に用いられており、精度の高い回路シミュレーションを保障するものではなかった。

本開示は、上記の課題を解決するためになされたものであって、精度の高い回路シミュレーションが可能な回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラムを提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、回路シミュレーション装置は、計測部と、算出部と、処理部とを備える。計測部は、レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトの隣接するコンタクト間の間隔、および方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトの隣接するコンタクト間の間隔を第１の間隔とする。また、計測部は、複数の第１のコンタクトとゲート電極との間隔および複数の第２のコンタクトとゲート電極との間隔を第２の間隔として計測する。算出部は、計測部により計測された第１および第２の間隔に基づいてトランジスタのゲート電極とソース拡散層およびドレイン拡散層との間のフリンジ容量を算出する。処理部は、算出部で算出されたトランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行する。

一実施例によれば、回路シミュレーション装置は、精度の高い回路シミュレーションが可能である。

実施形態に基づく回路シミュレーション装置１を説明する図である。 実施形態に基づくリングオシレータ回路の一例を説明する図である。 実施形態に基づくインバータＩＶのレイアウト構成を説明する図である。 実施形態に基づくネットリストの一例を説明する図である。 トランジスタの寄生抵抗（Ｒ）および寄生容量（Ｃ）を説明する図である。 寄生ＲＣ付きネットリストＮＲの一例を説明する図である。 実施形態に基づくトランジスタのフリンジ容量について説明する図である。 ＬＰＥ部１４の処理を説明するフロー図である。 レイアウト寸法計測部１６でレイアウト設計データに基づくコンタクトプラグの配置に従って計測される寸法ｄｃ，ｄｐｃを説明する図である。 実施形態に基づくフリンジ容量Ｃｆｄｅｌを算出するテーブルである。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

図１は、実施形態に基づく回路シミュレーション装置１を説明する図である。
図１に示されるように、回路シミュレーション装置１は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーション装置であり、回路設計データと、シミュレーションモデルファイルＳＭとの入力に基づいて回路レベルでのシミューレーションを実行する回路検証部１０を含む。回路検証部１０のシミュレーション結果としてレイアウト設計に用いられる回路構成要素（素子）の各種パラメータＰＤが算出される。

また、回路シミュレーション装置１は、レイアウト設計部１２と、ＬＰＥ（Layout Parasitic Extraction）部１４と、レイアウト検証部２０とを含む。

レイアウト設計部１２は、当該パラメータＰＤに従ってレイアウト設計データＬＤを生成する。

ＬＰＥ部１４は、レイアウト寸法計測部１６と、寄生ＲＣ特性計算部１８とを含む。
レイアウト寸法計測部１６は、レイアウト設計データＬＤに従って各種レイアウト寸法を計測（計算）する。

寄生ＲＣ特性計算部１８は、計測されたレイアウト寸法に従ってＭＯＳ−ＦＥＴトランジスタ（以下、単にトランジスタとも称する）の寄生抵抗（Ｒ）および寄生容量（Ｃ）を計算し、寄生抵抗および寄生容量を考慮した寄生ＲＣ付きネットリストＮＲを出力する。

レイアウト検証部２０は、寄生ＲＣ付きネットリストＮＲとシミュレーションモデルファイルＳＭとに基づいてシミュレーション結果ＳＤを出力する。

図２は、実施形態に基づくリングオシレータ回路の一例を説明する図である。
図２に示されるように、複数のインバータＩＶが直列に接続されるとともに、リング状に接続された構成が示されている。また、インバータＩＶは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとを含む。

回路検証部１０は、回路設計データとして一例としてリングオシレータ回路の回路図と、シミュレーションモデルファイルとに基づいて回路シミュレーションを実行する。当該回路シミュレーションにより、設計したリングオシレータ回路が所望の特性（例えば周波数特性）が出力されるか否かを検証する。所望の特性が出力されない場合には、再び各種パラメータＰＤを調整して所望の特性が出力されるように調整する。

レイアウト設計部１２は、回路検証部１０での回路シミュレーションにより所望の特性が得られるリングオシレータ回路の検証結果として得られるパラメータＰＤに従ってレイアウト設計データＬＤを設計する。具体的には、リングオシレータ回路を形成するためのマスクレイアウトパターンを設計する。

図３は、実施形態に基づくインバータＩＶのレイアウト構成を説明する図である。
図３に示されるように、当該レイアウト構成は、レイアウト設計データＬＤの一部である。

インバータＩＶは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを有する。ＰチャネルＭＯＳトランジスタのソース拡散層は、コンタクトプラグ間隔ＣＴＳで配置されたコンタクトプラグＣＰを介して電源線ＶＤＤと接続される。また、ドレイン拡散層は、コンタクトプラグ間隔ＣＴＳで配置されたコンタクトプラグＣＰを介して出力信号が出力される信号線ＯＵＴと接続される。

ゲートは、入力信号が入力される信号線ＩＮと接続される。
同様に、ＮチャネルＭＯＳトランジスタのソース拡散層は、コンタクトプラグ間隔ＣＴＳで配置されたコンタクトプラグＣＰを介して接地線ＶＳＳと接続される。また、ドレイン拡散層は、コンタクトプラグ間隔ＣＴＳで配置されたコンタクトプラグＣＰを介して出力信号が出力される信号線ＯＵＴと接続される。

また、レイアウト設計部１２は、レイアウト設計データＬＤとして、シミュレーションで利用するネットリストを設計する。

図４は、実施形態に基づくネットリストの一例を説明する図である。
図４に示されるように、ここでは、図３のレイアウト構成のインバータＩＶのＮチャネルＭＯＳトランジスタのゲートを構成する１層の金属配線層（Ｍ１）のゲート長Ｌおよびゲート幅Ｗの長さが一例として示されている。他のレイアウト構成についても同様にネットリストとして記述されている。

ＬＰＥ部１４は、レイアウト設計部１２により設計されたレイアウト設計データＬＤに基づいて寄生ＲＣ特性を計算する。

図５は、トランジスタの寄生抵抗（Ｒ）および寄生容量（Ｃ）を説明する図である。
図５に示されるように、１つのトランジスタに対して回路シミュレーションに影響を与える種々の寄生抵抗（Ｒ）および寄生容量（Ｃ）が付加された状態が示されている。

ＬＰＥ部１４のレイアウト寸法計測部１６は、レイアウト設計データＬＤに従って寄生ＲＣ特性を演算するために必要な各種レイアウト寸法を計測する。

寄生ＲＣ特性計算部１８は、計測されたレイアウト寸法に従ってトランジスタの各寄生抵抗（Ｒ）および寄生容量（Ｃ）を計算する。

寄生容量として、本例においては主にフリンジ容量について説明するが、フリンジ容量だけでなく、オーバーラップ容量およびコンタクトプラグ間容量も算出した寄生容量を計算する。

図６は、寄生ＲＣ付きネットリストＮＲの一例を説明する図である。
図６に示されるように、ここでは、図４のネットリストに加えて、インバータＩＶのＮチャネルＭＯＳトランジスタの寄生抵抗（Ｒ）および寄生容量（Ｃ）の寄生ＲＣ特性に関する情報が述されている。

また、レイアウト寸法計測部１６により計測されたレイアウト寸法の情報も記述されている。例えば、トランジスタのソース拡散層の長さＳＡおよびドレイン拡散層の長さＳＢが記述されている。

レイアウト検証部２０は、寄生ＲＣ付きネットリストＮＲと、シミュレーションモデルファイルＳＭとに基づいてレイアウトシミュレーションを実行する。当該レイアウトシミュレーションにより、設計したリングオシレータ回路が所望の特性（例えば周波数特性）が出力されるか否かを検証する。所望の特性が出力されない場合には、再びレイアウト設計データを調整して所望の特性が出力されるように調整する。

＜フリンジ容量について＞
図７は、実施形態に基づくトランジスタのフリンジ容量について説明する図である。

図７には、トランジスタの断面構造が示されている。
具体的には、トランジスタは、ドレイン拡散層３２と、ソース拡散層３６と、ゲート３４と、コンタクトプラグ３０とを含む。

ここで、ゲート３４とソース拡散層３６およびドレイン拡散層３２との重なり部分の容量であるゲートオーバーラップ容量Ｃｏｖと、ゲート３４とコンタクトプラグ３０との間のコンタクトプラグ間容量Ｃｃｔとが示されている。

また、ゲート３４とソース拡散層３６およびドレイン拡散層３２との間のフリンジ容量Ｃｆとが示されている。

従来においては、ゲート３４とソース拡散層３６およびドレイン拡散層３２との間のフリンジ容量Ｃｆは、ソース拡散層３６およびドレイン拡散層３２に接続されるコンタクトプラグの配置によらず、固定値で設定されていた。

実際には、コンタクトプラグ３０が配置されると、ソース拡散層３６およびドレイン拡散層３２への電気力線が一部シールドされ、フリンジ容量Ｃｆが減少する物理現象が生じる。

本例においては、コンタクトプラグ３０の配置によらず決まるフリンジ容量成分Ｃｆ１（第１の容量特性パラメータ）と、コンタクトプラグの配置に従って特性が変わるフリンジ容量成分をＣｆ２，Ｃｆ３（第２の容量特性パラメータ）として説明する。

フリンジ容量成分Ｃｆ２は、コンタクトプラグ３０を配置した場合、ソース拡散層３６およびドレイン拡散層３２上へ電気力線が物理的に接続されない物理原理から配置に応じて変動する容量成分である。

フリンジ容量成分Ｃｆ３は、コンタクトプラグ３０を配置した場合、コンタクトプラグ３０からゲート方向後方部への拡散層上へ電気力線が物理的に接続されない物理原理から配置に応じて変動する容量成分である。

微細化が進むにつれて、ゲート、コンタクトプラグ間の寸法が小さくなるため、フリンジ容量成分Ｃｆ１に対して、変動するフリンジ容量成分Ｃｆ２，Ｃｆ３の割合が相対的に大きくなる。

したがって、従来のシミュレーションで利用するフリンジ容量と実測値のフリンジ容量との間には無視できない乖離が生じていた
それゆえ、コンタクトプラグの配置によって電気力線がシールドされ、ソース及びドレインの拡散層へ接続されるフリンジ容量が減少する物理現象が生じるため、コンタクトプラグの配置に従う寸法ｄｃ，ｄｐｃに応じて変動するフリンジ容量Ｃｆｄｅｌ（Ｃｆ２＋Ｃｆ３）を算出する必要がある。

ここで、寸法ｄｃは、隣接するコンタクトプラグ間の寸法（第１の間隔）である。端に設けられたコンタクトプラグの場合には、拡散層の端と当該コンタクトプラグとの間の寸法である。寸法ｄｐｃは、ゲートとコンタクトプラグ間の寸法（第２の間隔）である。

図８は、ＬＰＥ部１４の処理を説明するフロー図である。
図８に示されるように、まず、レイアウト設計データに基づいて寸法ｄｃ，ｄｐｃを計測する処理を実行する（ステップＳ２）。

次に、計測した寸法ｄｃ，ｄｐｃに基づいてフリンジ容量Ｃｆｄｅｌを算出する（ステップＳ４）。

次に、固定されたフリンジ容量Ｃｆ１と、変動するフリンジ容量Ｃｆｄｅｌを寄生ＲＣ付きネットリストに付加する処理を実行する（ステップＳ６）。

そして、処理を終了する（エンド）。
図９は、レイアウト寸法計測部１６でレイアウト設計データに基づくコンタクトプラグの配置に従って計測される寸法ｄｃ，ｄｐｃを説明する図である。

図９に示されるように、ソース拡散層には、ゲート電極が延伸する方向に並ぶようにして２つのコンタクトプラグＣＰ１，ＣＰ２が配置される。また、ドレイン拡散層には、ゲート電極が延伸する方向に並ぶようにして２つのコンタクトプラグＣＰ３，ＣＰ４が配置される。

コンタクトプラグＣＰ１のゲートとの間の寸法ｄｐｃは、ｄｐｃ１として計測（計算）される。

また、コンタクトプラグＣＰ１の拡散層の端までの寸法ｄｃは、ｄｃ１として計測（計算）される。

コンタクトプラグＣＰ２のゲートとの間の寸法ｄｐｃは、ｄｐｃ２として計測（計算）される。

また、コンタクトプラグＣＰ１とＣＰ２との間の寸法ｄｃは、ｄｃ２として計測（計算）される。

コンタクトプラグＣＰ２の拡散層の端までの寸法ｄｃは、ｄｃ３として計測（計算）される。

コンタクトプラグＣＰ３のゲートとの間の寸法ｄｐｃは、ｄｐｃ３として計測（計算）される。

また、コンタクトプラグＣＰ３の拡散層の端までの寸法ｄｃは、ｄｃ３として計測（計算）される。

コンタクトプラグＣＰ４のゲートとの間の寸法ｄｐｃは、ｄｐｃ４として計測（計算）される。

また、コンタクトプラグＣＰ３とＣＰ４との間の寸法ｄｃは、ｄｃ４として計測（計算）される。

コンタクトプラグＣＰ４の拡散層の端までの寸法ｄｃは、ｄｃ５として計測（計算）される。

図１０は、実施形態に基づくフリンジ容量Ｃｆｄｅｌを算出するテーブルである。
図１０に示されるように、寸法ｄｃ，ｄｐｃに従う変動するフリンジ容量Ｃｆｄｅｌの特性線が示されている。当該テーブルは、予め寸法を測定して実験等することにより得られる特性線である。

また、当該テーブルは、ＬＰＥ部１４に保持されていても良いし、格納された図示しない記憶部から取得するようにしても良い。

寄生ＲＣ特性計算部１８は、レイアウト寸法計測部１６で計測された寸法に基づいて当該テーブルを利用してフリンジ容量を計算する。

一例として寸法ｄｃ１，ｄｃ２，ｄｃ３（ｄｃ１＞ｄｃ２＞ｄｃ３）それぞれに対応するフリンジ容量の特性線が設けられている。ここでは、寸法ｄｐｃと、ｄｃとをパラメータとするｃｆｄｅｌ関数の特性線が示されている。

当該フリンジ容量は、単位長当たりのフリンジ容量である。
したがって、ソース側のフリンジ容量Ｃｆｄｅｌは、ｃｆｄｅｌ（ｄｐｃ１，ｄｃ１）×ｗ１＋ｃｆｄｅｌ（ｄｐｃ２，ｄｃ２）×ｗ２／２＋ｃｆｄｅｌ（ｄｐｃ２，ｄｃ２）×ｗ２／２＋ｃｆｄｅｌ（ｄｐｃ２，ｄｃ３）×ｗ３として算出することが可能である。

同様に、ドレイン側のフリンジ容量Ｃｆｄｅｌは、ｃｆｄｅｌ（ｄｐｃ３，ｄｃ３）×ｗ４＋ｃｆｄｅｌ（ｄｐｃ３，ｄｃ４）×ｗ５／２＋ｃｆｄｅｌ（ｄｐｃ４，ｄｃ４）×ｗ５／２＋ｃｆｄｅｌ（ｄｐｃ４，ｄｃ５）×ｗ６として算出することが可能である。

当該フリンジ容量Ｃｆｄｅｌと、固定されたフリンジ容量Ｃｆ１とに基づきフリンジ容量Ｃｆを算出することが可能である。

そして、当該情報が寄生ＲＣ付きネットリストに付加されて、レイアウト検証部２０でレイアウトシミュレーションを実行することにより精度の高いシミュレーションが可能となる。

また、本実施形態におけるプログラムとして、上記の図８等で説明した処理をパーソナルコンピュータで実行可能なアプリケーションを提供してもよい。このとき、本実施の形態に係るプログラムは、パーソナルコンピュータ上で実行される各種アプリケーションの一部の機能として組み込まれてもよい。

１ 回路シミュレーション装置、１０ 回路検証部、１２ レイアウト設計部、１４ ＬＰＥ部、１６ レイアウト寸法計測部、１８ 寄生ＲＣ特性計算部、２０ レイアウト検証部。

Claims (10)

1. レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトの隣接するコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔として計測する計測部と、
   前記計測部により計測された前記第１および前記第２の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出する算出部と、
   前記算出部で算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行する処理部とを備える、回路シミュレーション装置。
2. 前記算出部は、前記第１および第２の間隔に従って予め規定されるフリンジ容量を算出する算出テーブルに従って、前記計測部により計測された前記第１および前記第２の間隔に基づいてフリンジ容量を算出する、請求項１記載の回路シミュレーション装置。
3. 前記算出テーブルは、前記第１の間隔毎に前記第２の間隔に従うフリンジ容量の特性が異なる複数のテーブルを有する、請求項２記載の回路シミュレーション装置。
4. 前記レイアウト設計データは、マスクレイアウト設計データである、請求項１記載の回路シミュレーション装置。
5. 前記処理部は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を利用したレイアウトシミュレーションを実行する、請求項１記載の回路シミュレーション装置。
6. 前記処理部は、寄生抵抗および寄生容量の情報を含むネットリスト情報に基づくＳＰＩＣＥを利用したレイアウトシミュレーションを実行し、
   前記トランジスタのフリンジ容量は、前記寄生容量の情報に含まれる、請求項５記載の回路シミュレーション装置。
7. 前記寄生容量の情報は、オーバーラップ容量およびコンタクトプラグ間容量をさらに含む、請求項６記載の回路シミュレーション装置。
8. 前記フリンジ容量は、前記複数の第１および第２のコンタクトの配置に依存しない第１の容量特性パラメータと、前記複数の第１および第２のコンタクトの配置に依存する第２の容量特性パラメータとを含む、請求項１記載の回路シミュレーション装置。
9. レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトの隣接するコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔として計測するステップと、
   計測された前記第１および前記第２の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出するステップと、
   算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行するステップとを備える、回路シミュレーション方法。
10. 回路シミュレーション装置のコンピュータにおいて実行される回路シミュレーションプログラムであって、
    前記プログラムは、前記コンピュータに、
    レイアウト設計データに基づいてトランジスタのゲート電極が延伸する方向に並ぶようにしてソース拡散層に設けられた複数の第１のコンタクトの隣接するコンタクト間の間隔、および前記方向に並ぶようにしてドレイン拡散層に設けられた複数の第２のコンタクトの隣接するコンタクト間の間隔を第１の間隔とし、前記複数の第１のコンタクトと前記ゲート電極との間隔および前記複数の第２のコンタクトと前記ゲート電極との間隔を第２の間隔として計測するステップと、
    計測された前記第１および前記第２の間隔に基づいて前記トランジスタの前記ゲート電極と前記ソース拡散層および前記ドレイン拡散層との間のフリンジ容量を算出するステップと、
    算出された前記トランジスタのフリンジ容量に基づいてレイアウトシミュレーションを実行するステップとを備える、処理を実行させる、回路シミュレーションプログラム。

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