JPH1050849A - シミュレーション方法及び装置 - Google Patents
シミュレーション方法及び装置Info
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- JPH1050849A JPH1050849A JP8208355A JP20835596A JPH1050849A JP H1050849 A JPH1050849 A JP H1050849A JP 8208355 A JP8208355 A JP 8208355A JP 20835596 A JP20835596 A JP 20835596A JP H1050849 A JPH1050849 A JP H1050849A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Abstract
(57)【要約】
【課題】 基板内のウェル領域や電導領域に起因する寄
生素子を精度よく抽出して回路シミュレーションを行う
シミュレーション方法及び装置を提供すること。 【解決手段】 まず第１の抽出モジュール２で半導体集
積回路のレイアウトデータファイル１のレイアウトデー
タを参照して第１の情報ファイル３を作成する。次に第
２の抽出モジュール４で、レイアウトデータ及び第１の
情報ファイルを用いて、配線関連の寄生素子を含む第２
の情報ファイル５を作成する。さらに第３の抽出モジュ
ール６で、第２の情報ファイル５を用いて、配線関連並
びに基板下の寄生素子を含む第３の情報ファイル７を作
成する。こうしてレイアウトデータから抵抗値及び容量
値を抽出して回路シミュレーションを行う。
生素子を精度よく抽出して回路シミュレーションを行う
シミュレーション方法及び装置を提供すること。 【解決手段】 まず第１の抽出モジュール２で半導体集
積回路のレイアウトデータファイル１のレイアウトデー
タを参照して第１の情報ファイル３を作成する。次に第
２の抽出モジュール４で、レイアウトデータ及び第１の
情報ファイルを用いて、配線関連の寄生素子を含む第２
の情報ファイル５を作成する。さらに第３の抽出モジュ
ール６で、第２の情報ファイル５を用いて、配線関連並
びに基板下の寄生素子を含む第３の情報ファイル７を作
成する。こうしてレイアウトデータから抵抗値及び容量
値を抽出して回路シミュレーションを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、回路シミュレーシ
ョンを行うシミュレーション方法及び装置に関し、特
に、半導体集積回路のレイアウトデータから抵抗値及び
容量値を抽出して回路シミュレーションを行うシミュレ
ーション方法及び装置に関する。
ョンを行うシミュレーション方法及び装置に関し、特
に、半導体集積回路のレイアウトデータから抵抗値及び
容量値を抽出して回路シミュレーションを行うシミュレ
ーション方法及び装置に関する。
【０００２】
【従来の技術】ゲートアレイやセルベース及びマイクロ
プロセッサなどのＣＭＯＳデイジタル回路や、アナログ
回路を含むアナログ・デイジタル混在回路が知られてい
る。これらの回路は、回路動作速度が非常に高速であ
り、クロック周波数が２００ＭｅｇＨｚ以上のＬＳＩで
製品化されている。
プロセッサなどのＣＭＯＳデイジタル回路や、アナログ
回路を含むアナログ・デイジタル混在回路が知られてい
る。これらの回路は、回路動作速度が非常に高速であ
り、クロック周波数が２００ＭｅｇＨｚ以上のＬＳＩで
製品化されている。
【０００３】このような高速ＬＳＩの回路検証を行うに
は、回路設計時の回路検証では特性評価が不十分であ
る。故に、レイアウト後のレイアウトデータをもとに、
トランジスタやダイオード、抵抗・容量素子等の回路上
のデバイス素子の他に、信号配線や電源配線に含まれる
配線抵抗素子や配線容量素子、及び配線間に物理的に存
在するオーバラップ容量や隣接間容量、そしてデバイス
素子間と配線間の上記同様の寄生抵抗・容量素子の抽出
を行い、これらの寄生素子を含んだ回路接続情報を作成
し、この回路データを使って回路シミュレーションを行
い、実回路に近いレベルで回路特牲の性能評価を行って
いる。
は、回路設計時の回路検証では特性評価が不十分であ
る。故に、レイアウト後のレイアウトデータをもとに、
トランジスタやダイオード、抵抗・容量素子等の回路上
のデバイス素子の他に、信号配線や電源配線に含まれる
配線抵抗素子や配線容量素子、及び配線間に物理的に存
在するオーバラップ容量や隣接間容量、そしてデバイス
素子間と配線間の上記同様の寄生抵抗・容量素子の抽出
を行い、これらの寄生素子を含んだ回路接続情報を作成
し、この回路データを使って回路シミュレーションを行
い、実回路に近いレベルで回路特牲の性能評価を行って
いる。
【０００４】これらの回路内に存在する寄生素子の抽出
は、従来、人手によるレイアウトからのマニュアル抽出
がほとんどであった。近年、ＣＡＤツールによる自動化
が進み、従来の人手作成に比較し、大幅な高速化を実現
し、また抽出精度についても、自動抽出により人手ミス
のない格段の精度向上を実現できるようになっている。
さらに、抽出モデルの改良により、配線間に存在する隣
接間配線容量の算出等についても、精度向上を実現し、
最先端プロセスにも十分に実用化できるレベルとなって
いる。
は、従来、人手によるレイアウトからのマニュアル抽出
がほとんどであった。近年、ＣＡＤツールによる自動化
が進み、従来の人手作成に比較し、大幅な高速化を実現
し、また抽出精度についても、自動抽出により人手ミス
のない格段の精度向上を実現できるようになっている。
さらに、抽出モデルの改良により、配線間に存在する隣
接間配線容量の算出等についても、精度向上を実現し、
最先端プロセスにも十分に実用化できるレベルとなって
いる。
【０００５】この様に、シリコン基板の上部の寄生素子
抽出は、従来の人手抽出に比較し高速かつ精度上問題な
い抽出レベルとなっている。しかし、シリコン基板内に
存在する寄生素子、例えば、ＭＯＳトランジスタのサブ
端子間の寄生抵抗・容量素子や、ウェルコンタクト・サ
ブコンコンタクト配線とトランジスタのサブ端子間の寄
生抵抗・容量素子等の抽出は、従来の人手によるラフな
抽出のままである。
抽出は、従来の人手抽出に比較し高速かつ精度上問題な
い抽出レベルとなっている。しかし、シリコン基板内に
存在する寄生素子、例えば、ＭＯＳトランジスタのサブ
端子間の寄生抵抗・容量素子や、ウェルコンタクト・サ
ブコンコンタクト配線とトランジスタのサブ端子間の寄
生抵抗・容量素子等の抽出は、従来の人手によるラフな
抽出のままである。
【０００６】近年の素子微細化及び電源電圧の低電圧化
に伴い、デバイス素子の動作電圧の幅は狭くなってお
り、そのため外部からのノイズに対して十分な考慮を払
って設計する必要が生じている。しかしながら上述し
た、基板からのノイズ回り込みによるトランジスタサブ
端子の電圧変動によるトランジスタ動作変動の影響や、
抵抗素子・容量素子の素子値の変動等、シリコン基板や
ウェル領域の寄生素子からの影響はほとんど考慮されて
いないため、これらの要素が回路特性に大きな影響を及
ぼすようになっている。
に伴い、デバイス素子の動作電圧の幅は狭くなってお
り、そのため外部からのノイズに対して十分な考慮を払
って設計する必要が生じている。しかしながら上述し
た、基板からのノイズ回り込みによるトランジスタサブ
端子の電圧変動によるトランジスタ動作変動の影響や、
抵抗素子・容量素子の素子値の変動等、シリコン基板や
ウェル領域の寄生素子からの影響はほとんど考慮されて
いないため、これらの要素が回路特性に大きな影響を及
ぼすようになっている。
【０００７】さらには、デイジタル系ＬＳＩでは、クロ
ック同期式回路が主流となっている。このため、クロッ
クの動作による電源電圧変動がウェルコンタクト・サブ
コンタクト配線を介して回路上のトランジスタ素子のサ
ブ端子に及ぼす影響も無視できなくなってきている。
ック同期式回路が主流となっている。このため、クロッ
クの動作による電源電圧変動がウェルコンタクト・サブ
コンタクト配線を介して回路上のトランジスタ素子のサ
ブ端子に及ぼす影響も無視できなくなってきている。
【０００８】またアナログ回路を含むＣＭＯＳＬＳＩで
は、素子微細化によるトランジスタのＧｍやドレイン電
流の減少を補うため、バイアス電圧を調節して所望の回
路特性を実現している。このため、シリコン基板やウェ
ル領域の寄生素子による性能劣化は回路特性に大きな影
響を与える要素となっている。
は、素子微細化によるトランジスタのＧｍやドレイン電
流の減少を補うため、バイアス電圧を調節して所望の回
路特性を実現している。このため、シリコン基板やウェ
ル領域の寄生素子による性能劣化は回路特性に大きな影
響を与える要素となっている。
【０００９】特に、アナログ・デイジタル混在ＬＳＩで
は、ディジタル部分からのノイズがアナログ部分にシリ
コン基板を介して回り込んでいるという現象が顕著にな
っている。このため、所望の回路特性を得ることができ
ないという問題も顕在化している。
は、ディジタル部分からのノイズがアナログ部分にシリ
コン基板を介して回り込んでいるという現象が顕著にな
っている。このため、所望の回路特性を得ることができ
ないという問題も顕在化している。
【００１０】上記のような問題を解決するためには、シ
リコン基板とウェル領域の寄生素子のモデル化と抽出手
法や、ウェルコン・サブコン配線とトランジスタのサブ
端子間に物理的に存在する寄生素子のモデル化と抽出手
法を精度よく自動化する手法が必要不可欠となってい
る。
リコン基板とウェル領域の寄生素子のモデル化と抽出手
法や、ウェルコン・サブコン配線とトランジスタのサブ
端子間に物理的に存在する寄生素子のモデル化と抽出手
法を精度よく自動化する手法が必要不可欠となってい
る。
【００１１】
【発明が解決しようとする課題】上述した様に、素子微
細化と電源電圧の低電圧化に伴い、回路特性に影響を与
える要素として顕著化しているシリコン基板下のノイズ
の問題は、シリコン基板並びにウェル領域に関連する寄
生素子のモデル化並びに抽出手法が、まだ確立されてい
ないため、ほとんど解決されておらず、わずかに人手に
よるラフな見積もりで検証を行っているため、今後のＬ
ＳＩ設計の大きな問題となっている。
細化と電源電圧の低電圧化に伴い、回路特性に影響を与
える要素として顕著化しているシリコン基板下のノイズ
の問題は、シリコン基板並びにウェル領域に関連する寄
生素子のモデル化並びに抽出手法が、まだ確立されてい
ないため、ほとんど解決されておらず、わずかに人手に
よるラフな見積もりで検証を行っているため、今後のＬ
ＳＩ設計の大きな問題となっている。
【００１２】また、従来技術の人手による寄生素子見積
もり手法は、回路のレイアウトデータの各素子簡の位置
や素子サイズ情報をもとに、熟練設計者が、自分自身の
知識と過去の設計ノウハウをもとに寄生素子を見積もる
ため、抽出精度は設計者の熟練度やスキルに大きく依存
し、また回路が大規模化するに従い、抽出するための多
大な工数の確保や、また人手ミスも入りやすいという欠
点がある。
もり手法は、回路のレイアウトデータの各素子簡の位置
や素子サイズ情報をもとに、熟練設計者が、自分自身の
知識と過去の設計ノウハウをもとに寄生素子を見積もる
ため、抽出精度は設計者の熟練度やスキルに大きく依存
し、また回路が大規模化するに従い、抽出するための多
大な工数の確保や、また人手ミスも入りやすいという欠
点がある。
【００１３】またアナログ回路の場合には、レイアウト
上の相対位置が離れていても、駆動能力の高いトランジ
スタはノイズの発生量が大きいため、その防止策として
素子間距離をとる手法を一般的に採用しているが、この
場合にもノイズの定量的な見積もりを行っていないた
め、最適な素子関距離以上に大きく相対間距離を確保し
てしまうため、レイアウトサイズが大きくなってしまう
という欠点がある。
上の相対位置が離れていても、駆動能力の高いトランジ
スタはノイズの発生量が大きいため、その防止策として
素子間距離をとる手法を一般的に採用しているが、この
場合にもノイズの定量的な見積もりを行っていないた
め、最適な素子関距離以上に大きく相対間距離を確保し
てしまうため、レイアウトサイズが大きくなってしまう
という欠点がある。
【００１４】それ故に本発明の課題は、基板内のウェル
領域や電導領域に起因する寄生素子を精度よく抽出して
回路シミュレーションを行うシミュレーション方法及び
装置を提供することにある。
領域や電導領域に起因する寄生素子を精度よく抽出して
回路シミュレーションを行うシミュレーション方法及び
装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば、レイア
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション方法において、前記
レイアウトデータのトランジスタとウェルコンンタクト
配線及びサブコンタクト配線との位置関係をもとに、前
記トランジスタのサブ端子間に存在する導電領域の寄生
抵抗値及び寄生容量値を抽出することを特徴とするシミ
ュレーション方法が得られる。
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション方法において、前記
レイアウトデータのトランジスタとウェルコンンタクト
配線及びサブコンタクト配線との位置関係をもとに、前
記トランジスタのサブ端子間に存在する導電領域の寄生
抵抗値及び寄生容量値を抽出することを特徴とするシミ
ュレーション方法が得られる。
【００１６】本発明によれば、半導体集積回路のレイア
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション方法において、前記
レイアウトデータを参照して第１の情報ファイルを作成
することと、前記レイアウトデータ及び前記第１の情報
ファイルを用いて、配線関連の寄生素子を含む第２の情
報ファイルを作成することと、前記第２の情報ファイル
を用いて、配線関連並びに基板下の寄生素子を含む第３
の情報ファイルを作成することとを含むことを特徴とす
るシミュレーション方法が得られる。
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション方法において、前記
レイアウトデータを参照して第１の情報ファイルを作成
することと、前記レイアウトデータ及び前記第１の情報
ファイルを用いて、配線関連の寄生素子を含む第２の情
報ファイルを作成することと、前記第２の情報ファイル
を用いて、配線関連並びに基板下の寄生素子を含む第３
の情報ファイルを作成することとを含むことを特徴とす
るシミュレーション方法が得られる。
【００１７】本発明によれば、レイアウトデータから抵
抗値及び容量値を抽出して回路シミュレーションを行う
シミュレーション装置において、前記レイアウトデータ
のトランジスタとウェルコンンタクト配線及びサブコン
タクト配線との位置関係をもとに、前記トランジスタの
サブ端子間に存在する導電領域の寄生抵抗値及び寄生容
量値を抽出することを特徴とするシミュレーション装置
が得られる。
抗値及び容量値を抽出して回路シミュレーションを行う
シミュレーション装置において、前記レイアウトデータ
のトランジスタとウェルコンンタクト配線及びサブコン
タクト配線との位置関係をもとに、前記トランジスタの
サブ端子間に存在する導電領域の寄生抵抗値及び寄生容
量値を抽出することを特徴とするシミュレーション装置
が得られる。
【００１８】本発明によれば、半導体集積回路のレイア
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション装置において、前記
レイアウトデータを参照して第１の情報ファイルを作成
する第１の抽出モジュールと、前記レイアウトデータ及
び前記第１の情報ファイルを用いて、配線関連の寄生素
子を含む第２の情報ファイルを作成する第２の抽出モジ
ュールと、前記第２の情報ファイルを用いて、配線関連
並びに基板下の寄生素子を含む第３の情報ファイルを作
成する第３の抽出モジュールとを含むことを特徴とする
シミュレーション装置が得られる。
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション装置において、前記
レイアウトデータを参照して第１の情報ファイルを作成
する第１の抽出モジュールと、前記レイアウトデータ及
び前記第１の情報ファイルを用いて、配線関連の寄生素
子を含む第２の情報ファイルを作成する第２の抽出モジ
ュールと、前記第２の情報ファイルを用いて、配線関連
並びに基板下の寄生素子を含む第３の情報ファイルを作
成する第３の抽出モジュールとを含むことを特徴とする
シミュレーション装置が得られる。
【００１９】本発明によれば、半導体デバイスのレイア
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション装置において、第１
の情報ファイルと、デバイス基板内の寄生素子抽出ルー
ルを表す抽出ルール情報をもとに、前記レイアウトデー
タ内に含まれるデバイス素子を抽出し、前記デバイス素
子間の接続情報を前記第１の情報ファイルに格納する第
１の抽出モジュールと、第２の情報ファイルと、前記レ
イアウトデータ、前記抽出ルール情報、及び前記接続情
報をもとに、前記レイアウトデータでの配線の抵抗素子
及び容量素子の抽出と、前記配線間に存在する容量の抽
出と、前記配線と前記デバイス素子との間に存在する寄
生容量の抽出とを行い、前記配線に関する寄生素子情報
を前記第２の情報ファイルに格納する第２の抽出モジュ
ールと、第３の情報ファイルと、前記レイアウトデー
タ、前記抽出ルール情報、及び前記寄生素子情報をもと
に、デバイス基板内のデバイス素子のサブ端子間の寄生
素子の抽出を行い、前記配線に関する寄生素子の抽出及
び前記デバイス基板下の寄生素子の抽出を行うルール情
報を前記第３の情報ファイルに格納する第３の抽出モジ
ュールとを含むことを特徴とするシミュレーション装置
が得られる。
ウトデータから抵抗値及び容量値を抽出して回路シミュ
レーションを行うシミュレーション装置において、第１
の情報ファイルと、デバイス基板内の寄生素子抽出ルー
ルを表す抽出ルール情報をもとに、前記レイアウトデー
タ内に含まれるデバイス素子を抽出し、前記デバイス素
子間の接続情報を前記第１の情報ファイルに格納する第
１の抽出モジュールと、第２の情報ファイルと、前記レ
イアウトデータ、前記抽出ルール情報、及び前記接続情
報をもとに、前記レイアウトデータでの配線の抵抗素子
及び容量素子の抽出と、前記配線間に存在する容量の抽
出と、前記配線と前記デバイス素子との間に存在する寄
生容量の抽出とを行い、前記配線に関する寄生素子情報
を前記第２の情報ファイルに格納する第２の抽出モジュ
ールと、第３の情報ファイルと、前記レイアウトデー
タ、前記抽出ルール情報、及び前記寄生素子情報をもと
に、デバイス基板内のデバイス素子のサブ端子間の寄生
素子の抽出を行い、前記配線に関する寄生素子の抽出及
び前記デバイス基板下の寄生素子の抽出を行うルール情
報を前記第３の情報ファイルに格納する第３の抽出モジ
ュールとを含むことを特徴とするシミュレーション装置
が得られる。
【００２０】
【発明の実施の形態】図１は、本発明の一実施の形態に
係るシミュレーション装置を説明するためのブロック図
である。ここで説明するシミュレーション装置は、ＬＳ
Ｉの基板を介したトランジスタ接続における寄生素子
を、半導体デバイスのレイアウトデータから抽出する寄
生素子抽出装置を含んでいる。
係るシミュレーション装置を説明するためのブロック図
である。ここで説明するシミュレーション装置は、ＬＳ
Ｉの基板を介したトランジスタ接続における寄生素子
を、半導体デバイスのレイアウトデータから抽出する寄
生素子抽出装置を含んでいる。
【００２１】レイアウトデータは、所望の回路動作を実
現する回路接続情報に沿って、人手あるいは自動レイア
ウトツールによって作成したものである。レイアウトデ
ータファイル１には、デバイス素子情報やデバイス素子
間を接続する配線情報、またトランジスタ素子のサブ端
子間についてのウェルコンタクト配線及びサブコンタク
ト配線の情報がレイアウトデータとして含まれている。
現する回路接続情報に沿って、人手あるいは自動レイア
ウトツールによって作成したものである。レイアウトデ
ータファイル１には、デバイス素子情報やデバイス素子
間を接続する配線情報、またトランジスタ素子のサブ端
子間についてのウェルコンタクト配線及びサブコンタク
ト配線の情報がレイアウトデータとして含まれている。
【００２２】回路情報抽出モジュール（第１の抽出モジ
ュール）２はレイアウトデータファイル１と後述するデ
バイス素子／寄生素子抽出ルール情報ファイル（第４の
情報ファイル）８に接続され、これらからの入力にした
がい、レイアウト内に含まれるデバイス素子の抽出とデ
バイス素子間の接続情報の抽出とを行う。
ュール）２はレイアウトデータファイル１と後述するデ
バイス素子／寄生素子抽出ルール情報ファイル（第４の
情報ファイル）８に接続され、これらからの入力にした
がい、レイアウト内に含まれるデバイス素子の抽出とデ
バイス素子間の接続情報の抽出とを行う。
【００２３】回路接続情報ファイル（第１の情報ファイ
ル）３は第１の抽出モジュール２に接続され、第１の抽
出モジュール２の抽出実行結果をファイルするためのも
のである。具体的には、この第１の情報ファイル３は、
レイアウト内のデバイス素子のサイズや抵抗値・容量値
などの電気的特性値とデバイス素子間の接続の情報とを
格納している。
ル）３は第１の抽出モジュール２に接続され、第１の抽
出モジュール２の抽出実行結果をファイルするためのも
のである。具体的には、この第１の情報ファイル３は、
レイアウト内のデバイス素子のサイズや抵抗値・容量値
などの電気的特性値とデバイス素子間の接続の情報とを
格納している。
【００２４】配線寄生素子並びに配線一デパイス間寄生
素子抽出モジユール（第２の抽出モジュール）４はレイ
アウトデータファイル１、第１の抽出モジュール２、及
び第４の情報ファイル８に接続されており、第１の情報
ファイル３とレイアウトデータファイル１と第４の情報
ファイル８とからの入力にしたがい、デバイス素子間を
接続する配線の配線抵抗素子や基板と配線間の配線容量
素子の抽出、また配線間のオーバラツプ容量素子や側面
容量素子や隣接間容量素子の抽出、さらに配線とデバイ
ス素子間の寄生容量素子の抽出を行う。
素子抽出モジユール（第２の抽出モジュール）４はレイ
アウトデータファイル１、第１の抽出モジュール２、及
び第４の情報ファイル８に接続されており、第１の情報
ファイル３とレイアウトデータファイル１と第４の情報
ファイル８とからの入力にしたがい、デバイス素子間を
接続する配線の配線抵抗素子や基板と配線間の配線容量
素子の抽出、また配線間のオーバラツプ容量素子や側面
容量素子や隣接間容量素子の抽出、さらに配線とデバイ
ス素子間の寄生容量素子の抽出を行う。
【００２５】回路接続情報ファイル（第２の情報ファイ
ル）５は第２の抽出モジユール４に接続され、配線関連
の寄生素子を含み、第２の抽出モジュール４の抽出実行
結果をファイルするものである。
ル）５は第２の抽出モジユール４に接続され、配線関連
の寄生素子を含み、第２の抽出モジュール４の抽出実行
結果をファイルするものである。
【００２６】シリコン基板下寄生素子抽出モジュール
（第３の回路情報抽出モジュール）６はレイアウトデー
タファイル１、第２の情報ファイル５、及び第４の情報
ファイル８に接続されており、第２の情報ファイル５と
レイアウトデータファイル１と第４の情報ファイル８と
からの入力にしたがい、シリコン基板下のウェル領域や
基板内の電導領域を介して接続しているデバイス素子の
サブ端子間の寄生素子の抽出を行う。
（第３の回路情報抽出モジュール）６はレイアウトデー
タファイル１、第２の情報ファイル５、及び第４の情報
ファイル８に接続されており、第２の情報ファイル５と
レイアウトデータファイル１と第４の情報ファイル８と
からの入力にしたがい、シリコン基板下のウェル領域や
基板内の電導領域を介して接続しているデバイス素子の
サブ端子間の寄生素子の抽出を行う。
【００２７】回路接続情報ファイル（第３の情報ファイ
ル）７は第３の抽出モジュール６に接続され、配線関連
並びにシリコン基板下の寄生素子を含み、第３の抽出モ
ジュール６の実行結果をファイルするものである。具体
的には、この第３の情報ファイル７は、シリコン基板下
でウェル領域や電導領域を介して接続しているデバイス
のサブ端子間の寄生素子の情報を格納している。
ル）７は第３の抽出モジュール６に接続され、配線関連
並びにシリコン基板下の寄生素子を含み、第３の抽出モ
ジュール６の実行結果をファイルするものである。具体
的には、この第３の情報ファイル７は、シリコン基板下
でウェル領域や電導領域を介して接続しているデバイス
のサブ端子間の寄生素子の情報を格納している。
【００２８】第４の情報ファイル８は、第１の抽出モジ
ュール２や第２の抽出モジュール４、第３の抽出モジュ
ール６に入力するための入力データをファイルしてい
る。具体的には、この第４の情報ファイル８は、レイア
ウトデータファイル１の中のレイアウトマスクの層番号
や配線マスク層番号、そしてウェルマスク層などのマス
ク層情報を全て格納している。また、第１の抽出モジュ
ール２で必要となるトランジスタや抵抗・容量素子等を
構成するマスク層の組み合わせ情報や、第２の抽出モジ
ユール４や第３の抽出モジュール６で必要となる配線や
ウェル領域等の導線層に関する単位長，単位面積当たり
の抵抗・容量値等のプロセス情報や、寄生素子の特性値
算出に使用する制御パラメータ（メッシュのサイズ）を
格納している。
ュール２や第２の抽出モジュール４、第３の抽出モジュ
ール６に入力するための入力データをファイルしてい
る。具体的には、この第４の情報ファイル８は、レイア
ウトデータファイル１の中のレイアウトマスクの層番号
や配線マスク層番号、そしてウェルマスク層などのマス
ク層情報を全て格納している。また、第１の抽出モジュ
ール２で必要となるトランジスタや抵抗・容量素子等を
構成するマスク層の組み合わせ情報や、第２の抽出モジ
ユール４や第３の抽出モジュール６で必要となる配線や
ウェル領域等の導線層に関する単位長，単位面積当たり
の抵抗・容量値等のプロセス情報や、寄生素子の特性値
算出に使用する制御パラメータ（メッシュのサイズ）を
格納している。
【００２９】第１の抽出モジュール２は、図２に示すよ
うにＮＭＯＳ拡散マスク矩形１１とＮＭＯＳポリシリゲ
ートマスク矩形１２とのオーバラップ部分（矩形のＡＮ
Ｄ処理）をＮＭＯＳトランジスタのゲート電極部分とし
それ以外のＮＭＯＳ拡散矩形部分（矩形のＮＯＴ処理）
をソース電極並びにドレイン電極として認識を行いＮＭ
ＯＳトランジスタ情報を生成する。
うにＮＭＯＳ拡散マスク矩形１１とＮＭＯＳポリシリゲ
ートマスク矩形１２とのオーバラップ部分（矩形のＡＮ
Ｄ処理）をＮＭＯＳトランジスタのゲート電極部分とし
それ以外のＮＭＯＳ拡散矩形部分（矩形のＮＯＴ処理）
をソース電極並びにドレイン電極として認識を行いＮＭ
ＯＳトランジスタ情報を生成する。
【００３０】また、図３に示すように、Ｎウェル領域マ
スク矩形１３とＰＭＯＳ拡散マスク矩形１４に対するＰ
ＭＯＳポリシリゲートマスク矩形１２のオーバラップ部
分（矩形のＡＮＤ処理）をＰＭＯＳトランジスタのゲー
ト電極とし、そのゲート電極部分以外のＰＭＯＳ拡散マ
スク部分（矩形のＮＯＴ処理）をＰＭＯＳトランジスタ
のソース電極並びにドレイン電極とし、このゲート電極
とＰＭＯＳ拡散マスク以外のＮウェル領域部分（ＮＯＴ
処理）をＰＭＯＳトランジスタのサブ端子電極部分とし
て認識を行い、ＰＭＯＳトランジスタ情報を生成する。
このように、レイアウトマスク間の演算処理を行い、ト
ランジスタ等のデバイス素子情報を生成する。
スク矩形１３とＰＭＯＳ拡散マスク矩形１４に対するＰ
ＭＯＳポリシリゲートマスク矩形１２のオーバラップ部
分（矩形のＡＮＤ処理）をＰＭＯＳトランジスタのゲー
ト電極とし、そのゲート電極部分以外のＰＭＯＳ拡散マ
スク部分（矩形のＮＯＴ処理）をＰＭＯＳトランジスタ
のソース電極並びにドレイン電極とし、このゲート電極
とＰＭＯＳ拡散マスク以外のＮウェル領域部分（ＮＯＴ
処理）をＰＭＯＳトランジスタのサブ端子電極部分とし
て認識を行い、ＰＭＯＳトランジスタ情報を生成する。
このように、レイアウトマスク間の演算処理を行い、ト
ランジスタ等のデバイス素子情報を生成する。
【００３１】さらに図４に示すように、図２及び図３で
認識したデバイス素子と、電源配線（ＶＤＤ）マスク矩
形１５と同じく電源配線（ＧＮＤ）マスク矩形１６や信
号配線（入力）マスク矩形１７や信号配線（出力）矩形
マスク１８とコンタクトマスク矩形との重なりやゲート
マスク矩形同士の重なり演算処理を行い、電気的な等電
位追跡処埋を行い、トランジスタ間の接続情報を生成す
る。このようにマスク矩形の演算処理や等電位追跡処理
等を行い、第２の情報ファイル３を作成する。
認識したデバイス素子と、電源配線（ＶＤＤ）マスク矩
形１５と同じく電源配線（ＧＮＤ）マスク矩形１６や信
号配線（入力）マスク矩形１７や信号配線（出力）矩形
マスク１８とコンタクトマスク矩形との重なりやゲート
マスク矩形同士の重なり演算処理を行い、電気的な等電
位追跡処埋を行い、トランジスタ間の接続情報を生成す
る。このようにマスク矩形の演算処理や等電位追跡処理
等を行い、第２の情報ファイル３を作成する。
【００３２】配線寄生素子並びに第２の抽出モジュール
４は、図５に示すようにシリコン基板上に形成されるト
ランジスタ領域や配線領域間の第１配線層２１とシリコ
ン基板との間の対基板容量Ｄや第１配線層２１とトラン
ジスタゲート２３との間の側面容量Ａ，第１配線層２１
間の隣接間容量Ｂ，第１配線層２１と第２配線層２２と
の間のオーバラップ容量Ｃ，側面容量Ａ，第２配線層２
２間の隣接間容量Ｂ等の寄生容量素子の抽出を行う。こ
れらの寄生容量抽出は、トランジスタゲートマスク矩形
と第１配線層マスク矩形と第２配線層マスク矩形のＡＮ
Ｄ演算，ＮＯＴ演算，ＥＮＣＯＬＵＳＵＲＥ演算，ＥＸ
ＴＥＲＮＡＬ演算などの矩形演算処理の結果と、第４の
情報ファイル８に格納された単位周囲長や単位面積当た
りの容量値をもとに寄生容量値の算出を行う。
４は、図５に示すようにシリコン基板上に形成されるト
ランジスタ領域や配線領域間の第１配線層２１とシリコ
ン基板との間の対基板容量Ｄや第１配線層２１とトラン
ジスタゲート２３との間の側面容量Ａ，第１配線層２１
間の隣接間容量Ｂ，第１配線層２１と第２配線層２２と
の間のオーバラップ容量Ｃ，側面容量Ａ，第２配線層２
２間の隣接間容量Ｂ等の寄生容量素子の抽出を行う。こ
れらの寄生容量抽出は、トランジスタゲートマスク矩形
と第１配線層マスク矩形と第２配線層マスク矩形のＡＮ
Ｄ演算，ＮＯＴ演算，ＥＮＣＯＬＵＳＵＲＥ演算，ＥＸ
ＴＥＲＮＡＬ演算などの矩形演算処理の結果と、第４の
情報ファイル８に格納された単位周囲長や単位面積当た
りの容量値をもとに寄生容量値の算出を行う。
【００３３】また図６に示すように、トランジスタ間を
接続する配線層マスク矩形の各矩形毎に配線矩形幅と配
線矩形長を算出し、第４の情報フアィル８に格納された
配線層毎のシート抵抗値情報をもとに次の数式にしたが
って配線抵抗値を算出する。
接続する配線層マスク矩形の各矩形毎に配線矩形幅と配
線矩形長を算出し、第４の情報フアィル８に格納された
配線層毎のシート抵抗値情報をもとに次の数式にしたが
って配線抵抗値を算出する。
【００３４】配線抵抗＝シート抵抗値×配線矩形長÷配
線矩形幅 この様に、図５と図６に示したような処理を行い、配線
とデバイス素子との間の寄生容量素子や配線と配線間の
寄生抵抗素子並びに寄生容量素子の抽出を行い、次に第
１の情報ファイル３ヘ寄生素子情報のマッピングを行
い、配線関連の寄生素子を含んだ第２の情報ファイル５
を作成する。
線矩形幅 この様に、図５と図６に示したような処理を行い、配線
とデバイス素子との間の寄生容量素子や配線と配線間の
寄生抵抗素子並びに寄生容量素子の抽出を行い、次に第
１の情報ファイル３ヘ寄生素子情報のマッピングを行
い、配線関連の寄生素子を含んだ第２の情報ファイル５
を作成する。
【００３５】第３の抽出モジュール６は、図７に示すよ
うにレイアウトデータファイル１内のシリコン基板上の
トランジスタ等のデバイス素子領域やウェルコンタクト
及びウェルコン配線２５並びにサブコンタクト及びサブ
コン配線２６に関する情報、そしてシリコン基板下のウ
ェル領域２７や基板内の電導領域２８に着目し、トラン
ジスタ素子のサブ端子間の寄生素子の抽出を行う。
うにレイアウトデータファイル１内のシリコン基板上の
トランジスタ等のデバイス素子領域やウェルコンタクト
及びウェルコン配線２５並びにサブコンタクト及びサブ
コン配線２６に関する情報、そしてシリコン基板下のウ
ェル領域２７や基板内の電導領域２８に着目し、トラン
ジスタ素子のサブ端子間の寄生素子の抽出を行う。
【００３６】図８は、ＬＳＩの断面図であり、ＰＭＯＳ
トランジスタ下のサブ端子電極部分とウエルコン配線３
１部分間のウエル領域の寄生抵抗素子３２や、ＮＭＯＳ
トランジスタ下のサブ端子電極部分とサブコン配線３３
部分間の電導領域の寄生抵抗素子３４を模式化したもの
である。
トランジスタ下のサブ端子電極部分とウエルコン配線３
１部分間のウエル領域の寄生抵抗素子３２や、ＮＭＯＳ
トランジスタ下のサブ端子電極部分とサブコン配線３３
部分間の電導領域の寄生抵抗素子３４を模式化したもの
である。
【００３７】図９（ａ），（ｂ）は、第３の抽出モジュ
ール６が、ＰＭＯＳトランジスタとウェルコンタクトを
含むウェルコン配線とウェル領域４１間の寄生素子を抽
出する方法を示す。すなわち、第３の抽出モジュール６
は、第４の情報ファイル８内に格納された分割メッシュ
サイズをもとに、図９（ａ）のようにウェル領域４１を
メッシユ状に分割を行い、メッシュ分割した矩形領域を
第４の情報ファイル８に格納されたウェル領域のシート
抵抗値と単位面積当たりの容量値情報をもとに、上述し
た数式にしたがって抵抗値の計算と容量値計算を行い、
矩形領域の寄生抵抗素子と寄生容量素子に関して図９
（ｂ）の矩形領域拡大図のような寄生素子のネットーワ
ークを作成する。これをメッシュ分割した全ての矩形領
域について同様の処理を行い、ウェル領域内の寄生素子
の回路接続情報を作成する。
ール６が、ＰＭＯＳトランジスタとウェルコンタクトを
含むウェルコン配線とウェル領域４１間の寄生素子を抽
出する方法を示す。すなわち、第３の抽出モジュール６
は、第４の情報ファイル８内に格納された分割メッシュ
サイズをもとに、図９（ａ）のようにウェル領域４１を
メッシユ状に分割を行い、メッシュ分割した矩形領域を
第４の情報ファイル８に格納されたウェル領域のシート
抵抗値と単位面積当たりの容量値情報をもとに、上述し
た数式にしたがって抵抗値の計算と容量値計算を行い、
矩形領域の寄生抵抗素子と寄生容量素子に関して図９
（ｂ）の矩形領域拡大図のような寄生素子のネットーワ
ークを作成する。これをメッシュ分割した全ての矩形領
域について同様の処理を行い、ウェル領域内の寄生素子
の回路接続情報を作成する。
【００３８】図１０は、図９（ａ）のウェル領域から第
３の抽出モジュール６で抽出した結果の寄生素子ネット
ワーク図を示している。すなわち、図９のレイアウトを
メッシュ分割した矩形領域毎に抽出を行つた寄生抵抗・
容量素子のネットワークのリンクとＰＭＯＳトランジス
タのサブ端子との接続とウェルコンタクト抵抗・容量と
ウェルコン配線抵抗・容量素子とリンクを行った回路ネ
ットワークである。ＰＭＯＳトランジスタのサブ端子
と、第３の抽出モジュール６で作成したウェル領域の寄
生抵抗・容量ネットワークとの接続は、ＰＭＯＳトラン
ジスタ領域の重心位置に当たるメッシュ矩形の中心ノ一
ドにリンクをしている。また、このウェル領域の寄生抵
抗・容量ネットワークとウェルコンタクト抵抗・容量と
ウェル配線抵抗・容量ネットワークとの接続は、各ウェ
ルコンタクトが先の図９（ａ）で示したメッシュ分割の
矩形領域に含まれる矩形の寄生抵抗・容量ネットワーク
リンクしている。このように、第３の抽出モジュール６
は、シリコン基板下のウェル領域や電導領域の寄生素子
ネットワークの抽出を行い、第２の情報ファイル５に格
納している予め作成されたシリコン基板上のトランジス
タ間の接続や配線や配線間並びに配線一デバイス間の寄
生素子接続情報とのリンクを行い、第３の情報ファイル
７の作成を行う。
３の抽出モジュール６で抽出した結果の寄生素子ネット
ワーク図を示している。すなわち、図９のレイアウトを
メッシュ分割した矩形領域毎に抽出を行つた寄生抵抗・
容量素子のネットワークのリンクとＰＭＯＳトランジス
タのサブ端子との接続とウェルコンタクト抵抗・容量と
ウェルコン配線抵抗・容量素子とリンクを行った回路ネ
ットワークである。ＰＭＯＳトランジスタのサブ端子
と、第３の抽出モジュール６で作成したウェル領域の寄
生抵抗・容量ネットワークとの接続は、ＰＭＯＳトラン
ジスタ領域の重心位置に当たるメッシュ矩形の中心ノ一
ドにリンクをしている。また、このウェル領域の寄生抵
抗・容量ネットワークとウェルコンタクト抵抗・容量と
ウェル配線抵抗・容量ネットワークとの接続は、各ウェ
ルコンタクトが先の図９（ａ）で示したメッシュ分割の
矩形領域に含まれる矩形の寄生抵抗・容量ネットワーク
リンクしている。このように、第３の抽出モジュール６
は、シリコン基板下のウェル領域や電導領域の寄生素子
ネットワークの抽出を行い、第２の情報ファイル５に格
納している予め作成されたシリコン基板上のトランジス
タ間の接続や配線や配線間並びに配線一デバイス間の寄
生素子接続情報とのリンクを行い、第３の情報ファイル
７の作成を行う。
【００３９】
【発明の効果】以上説明したように本発明は、レイアウ
トのシリコン基板下のウェル領域や電導領域の寄生素子
の抽出を行い、トランジスタのサブ端子間やサブ端子間
とウェルコンタクト配線やサブコンタクト配線間の寄生
素子情報を作成することができるので、従来技術では回
路の特性評価が困難であったシリコン基板を介したノイ
ズの回り込みによる回路特性の定量的検証が実現でき
る。また素子微細化や電源電圧の低電圧下によるトラン
ジスタ動作電圧のレンジ減少で回路動作が電源電圧の変
動に大きく影響を与える現象についてもサブ端子の電位
変動の解析により精度よく評価できるという効果があ
る。また、トランジスタ間に発生するノイズ伝搬を考慮
しトランジスタ間の最適配置を行うことによりレイアウ
トサイズを最適にできるという効果がある。このように
従来技術では考慮できかったシリコン基板下の電気的な
特性の評価を実現できるた、発明の効果は非常に大き
い。
トのシリコン基板下のウェル領域や電導領域の寄生素子
の抽出を行い、トランジスタのサブ端子間やサブ端子間
とウェルコンタクト配線やサブコンタクト配線間の寄生
素子情報を作成することができるので、従来技術では回
路の特性評価が困難であったシリコン基板を介したノイ
ズの回り込みによる回路特性の定量的検証が実現でき
る。また素子微細化や電源電圧の低電圧下によるトラン
ジスタ動作電圧のレンジ減少で回路動作が電源電圧の変
動に大きく影響を与える現象についてもサブ端子の電位
変動の解析により精度よく評価できるという効果があ
る。また、トランジスタ間に発生するノイズ伝搬を考慮
しトランジスタ間の最適配置を行うことによりレイアウ
トサイズを最適にできるという効果がある。このように
従来技術では考慮できかったシリコン基板下の電気的な
特性の評価を実現できるた、発明の効果は非常に大き
い。
【図１】本発明の一実施の形態に係るシミュレーション
装置を説明するためのブロック図。
装置を説明するためのブロック図。
【図２】図１のシミュレーション装置に含まれた第１の
抽出モジュールで抽出したトランジタの一例を示し、
（ａ）は模式図、（ｂ）は等価回路図。
抽出モジュールで抽出したトランジタの一例を示し、
（ａ）は模式図、（ｂ）は等価回路図。
【図３】図１のシミュレーション装置に含まれた第１の
抽出モジュールで抽出したトランジタの他例を示し、
（ａ）は模式図、（ｂ）は等価回路図。
抽出モジュールで抽出したトランジタの他例を示し、
（ａ）は模式図、（ｂ）は等価回路図。
【図４】図１のシミュレーション装置に含まれた第１の
抽出モジュールで抽出した回路情報抽出モジュールのト
ランジスタ間接続情報抽出の例を示し、（ａ）は模式
図、（ｂ）は等価回路図。
抽出モジュールで抽出した回路情報抽出モジュールのト
ランジスタ間接続情報抽出の例を示し、（ａ）は模式
図、（ｂ）は等価回路図。
【図５】図１のシミュレーション装置に含まれた第２の
抽出モジュールの配線寄生容量と配線間寄生容量と配線
一デバイス関寄生容量の抽出の例を示す模式図。
抽出モジュールの配線寄生容量と配線間寄生容量と配線
一デバイス関寄生容量の抽出の例を示す模式図。
【図６】図１のシミュレーション装置に含まれた第２の
抽出モジュールの配線抵抗抽出の例を示す模式図。
抽出モジュールの配線抵抗抽出の例を示す模式図。
【図７】図１のシミュレーション装置に含まれた第３の
抽出モジュールの抽出対象とレイアウトのイメージ図。
抽出モジュールの抽出対象とレイアウトのイメージ図。
【図８】図１のシミュレーション装置に含まれた第３の
抽出モジュールで抽出した寄生抵抗素子とレイアウト断
面形状を摸式化したイメージ図であり、（ａ）は一例を
示し、（ｂ）は他例を示す。
抽出モジュールで抽出した寄生抵抗素子とレイアウト断
面形状を摸式化したイメージ図であり、（ａ）は一例を
示し、（ｂ）は他例を示す。
【図９】図１のシミュレーション装置に含まれた第３の
抽出モジュールにおける寄生素子抽出方法を説明するた
めの説明図であり、（ａ）は全体を示し、（ｂ）はその
一部を拡大して示す。
抽出モジュールにおける寄生素子抽出方法を説明するた
めの説明図であり、（ａ）は全体を示し、（ｂ）はその
一部を拡大して示す。
【図１０】図１のシミュレーション装置に含まれた第３
の抽出モジュールの寄生素子の抽出結果についての回踏
接続情報をレイアウトに近いイメージで具体的に示した
図。
の抽出モジュールの寄生素子の抽出結果についての回踏
接続情報をレイアウトに近いイメージで具体的に示した
図。
１ レイアウトデータファイル ２ 回路抽出モジユール（第１の抽出モジュール） ３ 回路接続情報ファイル（第１の情報ファイル） ４ 配線寄生素子並びに配線一デバイス問寄生素子抽出
モジユール（第２の抽出モジュール） ５ 配線関連の寄生素子を含んだ回路接続情報ファイル
（第２の情報ファイル） ６ シリコン基板下の寄生素子抽出モジュール（第３の
抽出モジュール） ７ 配線関連並びにシリコン基板下の寄生素子を含んだ
回路接続情報ファイル（第３の情報ファイル） ８ デバイス／寄生素子抽出ルール情報ファイル（第４
の情報ファイル）
モジユール（第２の抽出モジュール） ５ 配線関連の寄生素子を含んだ回路接続情報ファイル
（第２の情報ファイル） ６ シリコン基板下の寄生素子抽出モジュール（第３の
抽出モジュール） ７ 配線関連並びにシリコン基板下の寄生素子を含んだ
回路接続情報ファイル（第３の情報ファイル） ８ デバイス／寄生素子抽出ルール情報ファイル（第４
の情報ファイル）
Claims (5)
- 【請求項１】 レイアウトデータから抵抗値及び容量値
を抽出して回路シミュレーションを行うシミュレーショ
ン方法において、前記レイアウトデータのトランジスタ
とウェルコンンタクト配線及びサブコンタクト配線との
位置関係をもとに、前記トランジスタのサブ端子間に存
在する導電領域の寄生抵抗値及び寄生容量値を抽出する
ことを特徴とするシミュレーション方法。 - 【請求項２】 半導体集積回路のレイアウトデータから
抵抗値及び容量値を抽出して回路シミュレーションを行
うシミュレーション方法において、前記レイアウトデー
タを参照して第１の情報ファイルを作成することと、前
記レイアウトデータ及び前記第１の情報ファイルを用い
て、配線関連の寄生素子を含む第２の情報ファイルを作
成することと、前記第２の情報ファイルを用いて、配線
関連並びに基板下の寄生素子を含む第３の情報ファイル
を作成することとを含むことを特徴とするシミュレーシ
ョン方法。 - 【請求項３】 レイアウトデータから抵抗値及び容量値
を抽出して回路シミュレーションを行うシミュレーショ
ン装置において、前記レイアウトデータのトランジスタ
とウェルコンンタクト配線及びサブコンタクト配線との
位置関係をもとに、前記トランジスタのサブ端子間に存
在する導電領域の寄生抵抗値及び寄生容量値を抽出する
ことを特徴とするシミュレーション装置。 - 【請求項４】 半導体集積回路のレイアウトデータから
抵抗値及び容量値を抽出して回路シミュレーションを行
うシミュレーション装置において、前記レイアウトデー
タを参照して第１の情報ファイルを作成する第１の抽出
モジュールと、前記レイアウトデータ及び前記第１の情
報ファイルを用いて、配線関連の寄生素子を含む第２の
情報ファイルを作成する第２の抽出モジュールと、前記
第２の情報ファイルを用いて、配線関連並びに基板下の
寄生素子を含む第３の情報ファイルを作成する第３の抽
出モジュールとを含むことを特徴とするシミュレーショ
ン装置。 - 【請求項５】 半導体デバイスのレイアウトデータから
抵抗値及び容量値を抽出して回路シミュレーションを行
うシミュレーション装置において、第１の情報ファイル
と、デバイス基板内の寄生素子抽出ルールを表す抽出ル
ール情報をもとに、前記レイアウトデータ内に含まれる
デバイス素子を抽出し、前記デバイス素子間の接続情報
を前記第１の情報ファイルに格納する第１の抽出モジュ
ールと、第２の情報ファイルと、前記レイアウトデー
タ、前記抽出ルール情報、及び前記接続情報をもとに、
前記レイアウトデータでの配線の抵抗素子及び容量素子
の抽出と、前記配線間に存在する容量の抽出と、前記配
線と前記デバイス素子との間に存在する寄生容量の抽出
とを行い、前記配線に関する寄生素子情報を前記第２の
情報ファイルに格納する第２の抽出モジュールと、第３
の情報ファイルと、前記レイアウトデータ、前記抽出ル
ール情報、及び前記寄生素子情報をもとに、デバイス基
板内のデバイス素子のサブ端子間の寄生素子の抽出を行
い、前記配線に関する寄生素子の抽出及び前記デバイス
基板下の寄生素子の抽出を行うルール情報を前記第３の
情報ファイルに格納する第３の抽出モジュールとを含む
ことを特徴とするシミュレーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208355A JP2865134B2 (ja) | 1996-08-07 | 1996-08-07 | シミュレーション方法及び装置 |
| US09/069,813 US6212492B1 (en) | 1996-08-07 | 1998-04-29 | Apparatus and method for circuit simulation which accounts for parasitic elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208355A JP2865134B2 (ja) | 1996-08-07 | 1996-08-07 | シミュレーション方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050849A true JPH1050849A (ja) | 1998-02-20 |
| JP2865134B2 JP2865134B2 (ja) | 1999-03-08 |
Family
ID=16554926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208355A Expired - Fee Related JP2865134B2 (ja) | 1996-08-07 | 1996-08-07 | シミュレーション方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6212492B1 (ja) |
| JP (1) | JP2865134B2 (ja) |
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| JP2008097524A (ja) * | 2006-10-16 | 2008-04-24 | Fuji Electric Holdings Co Ltd | 回路シミュレータ、シミュレーション方法およびシミュレーションプログラム |
| JP2013122704A (ja) * | 2011-12-12 | 2013-06-20 | Renesas Electronics Corp | 回路シミュレーション方法 |
| JP2016134391A (ja) * | 2015-01-15 | 2016-07-25 | ルネサスエレクトロニクス株式会社 | 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラム |
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| JP4334660B2 (ja) * | 1999-04-05 | 2009-09-30 | パナソニック株式会社 | ラッチアップ検証方法及び検証装置 |
| US6704697B1 (en) * | 1999-11-18 | 2004-03-09 | Synopsys, Inc. | Unified timing analysis for model interface layout parasitics |
| US6449754B1 (en) * | 2000-03-24 | 2002-09-10 | Sun Microsystems, Inc. | Method of measuring the accuracy of parasitic capacitance extraction |
| US6581198B1 (en) * | 2001-06-13 | 2003-06-17 | Cadence Design Systems, Inc. | Method and arrangement for extracting capacitance in integrated circuits having non Manhattan wiring |
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| US7051293B1 (en) | 2001-08-28 | 2006-05-23 | Cadence Design Systems, Inc. | Method and apparatus for creating an extraction model |
| US7103524B1 (en) | 2001-08-28 | 2006-09-05 | Cadence Design Systems, Inc. | Method and apparatus for creating an extraction model using Bayesian inference implemented with the Hybrid Monte Carlo method |
| US6907591B1 (en) * | 2001-08-28 | 2005-06-14 | Cadence Design Systems, Inc. | Method and apparatus for performing extraction using a neural network |
| JP2003141205A (ja) * | 2001-10-31 | 2003-05-16 | Fujitsu Ltd | モデル解析方法及び装置、コンピュータプログラム並びに記憶媒体 |
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| JP5336983B2 (ja) * | 2009-09-17 | 2013-11-06 | ルネサスエレクトロニクス株式会社 | 回路シミュレーション方法、回路シミュレーション装置およびプログラム |
| WO2015113607A1 (en) | 2014-01-30 | 2015-08-06 | Advantest Corporation | Test apparatus and method for testing a device under test |
| US10546082B1 (en) * | 2018-01-17 | 2020-01-28 | Mentor Graphics Corporation | Resistor network reduction for full-chip simulation of current density |
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| US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
-
1996
- 1996-08-07 JP JP8208355A patent/JP2865134B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-29 US US09/069,813 patent/US6212492B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6212492B1 (en) | 2001-04-03 |
| JP2865134B2 (ja) | 1999-03-08 |
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