JP2006229147A - 半導体装置のレイアウト最適化方法、フォトマスクの製造方法、半導体装置の製造方法およびプログラム - Google Patents

Abstract

【課題】回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を容易に実現することができる、半導体装置のレイアウト最適化方法を実現すること。
【解決手段】半導体装置のレイアウト最適化方法は、デザインルールと、回路接続情報と、回路特性情報が記録された記憶装置１−３を用意し、デザインルールと、回路接続情報と、回路特性情報を用いて、レイアウトを最適化する（ステップＳ１）。
【選択図】図１

Description

本発明は、ＭＯＳトランジスタ等で構成された半導体集積回路や、ＴＦＴ等で構成された液晶パネル等を備えた半導体装置のレイアウト最適化方法、フォトマスクの製造方法、半導体装置の製造方法およびプログラムに関する。

昨今、半導体集積回路製造技術の高度化や難易度が増し、歩留まり（ウエハ一枚あたりの全チップ数に対する良品チップ数の割合）を上げることが、非常に困難な状況となっている。そのため、歩留まりをあげるために、設計レイアウトパターンを工夫（最適化）することが必須となってきている。

従来の半導体装置のレイアウト最適化方法（ツール）は、例えば、図７に示すように、回路接続情報（あるいは元レイアウトＧＤＳ）およびデザインルールに基づいて、レイアウト面積が最小になるように、レイアウトが最適化される。その後、最適化されたレイアウトが所定の条件を満たすか否か判定される。所定の条件を満たした場合、最適化レイアウトＧＤＳとして記憶装置に記憶される。条件を満たさない場合には、条件を満たすまで、レイアウトの最適化が繰り返される。

また、半導体装置のレイアウト最適化方法として、イールド（Yield）に影響するパターン形状を予め定義し、このパターン形状を有するパターンを変更するというものがある（非特許文献１）。この方法では、上記パターン形状を有する全てのパターンが変更される。そのため、上記パターン形状を有するパターンのうち、変更の必要のないパターンまでもが変更される。このようなパターン変更は、面積ペナルティにしかならない。

また、従来の半導体装置のレイアウト最適化方法は、近年の回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を実現することが困難であるという問題を抱えていた。高集積化・微細化は今後も進むので、上記問題は今後さらに深刻なものとなることが予想される。
「Design and Yield Improvement」 seminar, 9. Integrated Design and Process Yield Optimization Flows, PDF Solutions Sagantec 2001年11月13日

上述の如く、従来の半導体装置のレイアウト最適化方法は、回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を実現することが困難であるという問題を抱えていた。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を容易に実現することができる、半導体装置のレイアウト最適化方法、フォトマスクの製造方法、半導体装置の製造方法およびプログラムを提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、上記目的を達成するために、本発明に係る半導体装置のレイアウト最適化方法は、半導体装置のデザインルールと、前記半導体装置の回路接続情報もしくはレイアウトデータと、前記半導体装置の回路特性情報とを用意する工程と、前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化する工程とを有することを特徴とする。

本発明に係るフォトマスクの製造方法は、本発明に係る半導体装置のレイアウト最適化方法を用いて、最適化された半導体装置のレイアウトを作成する工程と、透明基板および該透明基板上に設けられた遮光膜を備えたマスクブランクスを用意する工程と、前記遮光膜上にレジストを塗布する工程と、前記最適化された半導体装置のレイアウトのデータに基づいて、露光装置により、前記レジストに光あるいは荷電ビームを照射した後、前記レジストを現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記遮光膜をエッチングする工程とを有することを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板を含む基板上にレジストを塗布する工程と、前記基板の上方に、請求項１０に記載のフォトマスクの製造方法により製造されたフォトマスクを配置し、前記フォトマスクを介して前記レジストに光または荷電ビームを照射した後、前記レジストを現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記基板をエッチングして、パターンを形成する工程とを有することを特徴する。

本発明に係るプログラムは、コンピュータに、半導体装置のデザインルールと、前記半導体装置の回路接続情報もしくはレイアウトデータと、前記半導体装置の回路特性情報とを入力させる手順と、前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化させる手順と実行させるものである。

本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。

本発明によれば、回路の高集積化や素子の微細化が進んだ半導体装置において、所望通りの回路特性を容易に実現することができる、半導体装置のレイアウト最適化方法、フォトマスクの製造方法、半導体装置の製造方法およびプログラムを実現できるようになる。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。

まず、半導体装置のデザインルールが記憶された記憶装置１、半導体装置の回路接続情報が記憶された記憶装置２、および、半導体装置の回路特性情報が記憶された記憶装置３が用意される。

次に、記憶装置１−３から読み出されたデザインルール、回路接続情報、回路接続情報が、Ｐ＆Ｒ（自動配置配線）ツールやマイグレータ、コンパレータツールなどの最適化装置内に入力され、該最適化装置により、回路接続情報、デザインルールおよび回路接続情報に基づいて、レイアウトが最適化される（ステップＳ１）。

このとき、所望の回路接続特性が得られ、かつ、レイアウト面積が所定値以下になるように、つまり、レイアウト面積がなるべく小さくなるように、レイアウトは最適化される。

回路接続情報とは、半導体装置の集積回路を構成する回路の接続関係の情報を含むものである。

回路特性情報とは、レイアウトを変更することによって、回路特性に影響を与える半導体装置のレイアウトパターン中の変更箇所の属性に係る情報である。

レイアウトを変更することとは、レイアウトパターン中のパターンに関し、その位置を変えること（パターンを移動させること）、形状を変えること、および、寸法を変えることの少なくとも一つである。

回路特性は、例えば、トランジスタ性能のペア性、トランジスタの能力比、素子抵抗あるいは回路素子形状条件などである。具体的には、回路特性は、例えば、ＭＯＳトランジスタの電流駆動特性や配線遅延特性である。

変更箇所の属性に係る情報とは、変更箇所の属性そのもの程度・大きさを示す情報、属性に関連して定義された情報、あるいはその両方である。例えば、変更箇所の属性がゲート幅であれば、ゲート幅の寸法（属性そのもの程度・大きさを示す情報）や、ゲート幅の寸法のばらつき許容公差（属性に関連して定義された情報）である。

トランジスタ性能、寄生容量、寄生抵抗に関し、回路特性情報とそれに影響のあるデザインルール項目（括弧内に記載）の具体例を以下に示す。ここでは、トランジスタはＭＯＳトランジスタである。

トランジスタ性能：電流特性（ゲート長、ゲート幅、ゲート−ＳＴＩ（Shallow Trench Isolation）間距離）。

寄生容量：ゲート容量（ゲート面積）、ポリＳｉ配線容量（ポリＳｉ配線間隔、ポリＳｉ配線面積）、拡散容量（拡散面積）。

寄生抵抗：ポリＳｉ抵抗（ポリＳｉ配線幅、ポリＳｉ配線長さ）、拡散シート抵抗（ゲート−コンタクト間距離、拡散幅、拡散長さ）。

トランジスタ性能のペア性、トランジスタの能力比、抵抗素子に関し、回路特性情報とそれに影響のあるデザインルール項目（括弧内に記載）の具体例を以下に示す。

ペア性：二つのＭＯＳトランジスタのゲートＬ／Ｗの寸法差、環境（ゲート長、ゲート幅、拡散長、拡散幅、コンタクト数、コンタクト位置、コンタクト向き）。

トランジスタ能力比：二つのＭＯＳトランジスタのゲートＬ比、ゲートＷ比（ゲート長、ゲート幅、拡散長、拡散幅）。

素子抵抗：ポリＳｉ抵抗、ウェル抵抗、ＭＯＳキャパシタ（素子Ｌ／Ｗ値、素子Ｌ／Ｗ比）。

次に、ステップＳ１にて得られたレイアウトが所定の条件を満たすか否か判定される（ステップＳ２）。

条件を満たした場合、上記レイアウトは最適化レイアウトＧＤＳとして記憶装置４に記憶される。一方、条件を満たさない場合には、条件を満たすまで、ステップＳ１，Ｓ２が繰り返される。

本実施形態によれば、回路接続情報およびデザインルールに加えて、回路特性情報も用いられ、そして、所望の回路特性情報が得られ、かつ、レイアウト面積がなるべく小さくなるように、レイアウトの作成・最適化が行われる。したがって、半導体集積回路の高集積化・微細化が進んでも、所望通りの回路特性情報を有する半導体装置を容易に実現できるようになる。

また、回路特性に影響のある項目（あるいは制約条件）をデザイン形状を表すレイアウト的な値やばらつき許容交差に置き換えることによって、回路特性の影響の有無をレイアウトの形状変動で管理することが可能になる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。

本実施形態が第１の実施形態と異なる点は、回路接続情報が記憶された記憶装置２の代わりに、元レイアウトＧＤＳ（元設計パターンデータ）が記憶された記憶装置５が用いられることにある。

元レイアウトＧＤＳ、デザインルールおよび回路特性情報に基づいて、所望の回路特性情報が得られ、かつ、レイアウト面積がなるべ小さくなるように、レイアウトの最適化が行われる（ステップＳ１’）。

次に、ステップＳ１’にて得られたレイアウトが条件を満たすか否か判定される（ステップＳ２）。

条件を満たした場合、最適化レイアウトＧＤＳとして記憶装置４に記憶される（ステップＳ３）。

一方、条件を満たさない場合には、条件を満たすまで、ステップＳ１’，Ｓ２が繰り返される。

本実施形態によれば、元レイアウトＧＤＳ、デザインルールに加えて、回路特性情報も用いられ、そして、所望の回路特性情報が得られ、かつ、レイアウト面積がなるべく小さくなるように、レイアウトの最適化が行われる。したがって、半導体集積回路の高集積化・微細化が進んでも、所望通りの特性を有する半導体装置を容易に実現できるようになる。

（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。

本実施形態では、新規セルを作成する際に、元レイアウトデータ（例えば元レイアウトＧＤＳ）がない場合の半導体装置のレイアウト最適化方法について説明する。

まず、半導体装置のデザインルール、回路接続情報および回路特性情報に基づいて、半導体装置のレイアウトパターン中のパターンの変更を行った場合に、回路特性情報に影響を与えるデザインルールと、回路特性情報に影響を与えないデザインルールとの二つのカテゴリに半導体装置のデザインルールが分けられ、そして、半導体装置のデザインルールの中から、回路特性情報に影響を与えるデザインルールが抽出される（ステップＳ１１）。

パターンの変更には、パターンの移動、パターンの形状変化、パターンの寸法変更などがある。パターンの移動としては、例えば、二つのパターンの間隔が変化するように、これらの二つのパターンの一方を移動させることがあげられる。パターンの形状変化としては、例えば、ソース／ドレイン面積を一定に保ったまま、ソース／ドレインの形状を変えることがあげられる。パターンの寸法変更とは、ゲート幅やゲート長を変えることがあげられる。

回路特性情報に影響を与えるデザインルールとしては、例えば、回路特性情報が、ゲート容量、ソース／ドレインの拡散容量、ソース／ドレインの拡散抵抗、ポリＳｉ配線抵抗、ポリＳｉ配線間容量の場合であれば、ゲート幅およびゲート長（ゲート容量に影響）、ソース／ドレイン幅およびソース／ドレイン長さ（拡散容量／拡散抵抗に影響）、ポリＳｉ配線幅（ポリＳｉ配線抵抗に影響）、ポリＳｉ配線間隔（ポリＳｉ配線間容量）があげられる。

次に、ステップＳ１１にて抽出されたデザインルールおよび回路特性情報（例えば、Ｔｒ．Ｌ寸法、Ｗ寸法、Ｓ／Ｄ面積値、ポリＳｉ配線容量値、ポリＳｉ配線抵抗値など（以上、寸法絶対値）およびＴｒ．Ｌ寸法ばらつき±Ｘｎｍ、Ｗ寸法ばらつき±Ｙｎｍ、ポリＳｉ配線容量ばらつき±Ｚ％、ポリＳｉ配線抵抗値±Ｚ％など（以上、ばらつきスペック））に基づいて、パターンの変更、デザインルールの変更、あるいは、パターンおよびデザインルールの変更に対して、所望の回路特性情報を得るために必要な、パターン、デザインルール、あるいは、パターンおよびデザインルールに関する制約（第１の制約）に係る情報（第１の制約情報）が作成される（ステップＳ１２）。

パターンの変更には、パターンの面積変更、パターンの位置変更（パターン移動）、パターンの寸法変更などがある。具体的には、パターン面積の変更であれば、ソース／ドレイン面積を一定に保ったまま、ソース／ドレインの形状を変更することがあげられる。また、デザインルールの変更としては、例えば、最小寸法よりも大きな寸法のデザインルールに変更することがあげられる。

第１の制約情報は、寸法絶対値とばらつき許容交差値との組、あるいは、ばらつき許容交差値で与えられる。例えば、デザインルールに関する制約情報であれば、Ｌ±ΔＸ［ｎｍ］で与えられる。ＬはＴｒ．Ｌ寸法値（寸法絶対値）である。±ΔＸは、所望の回路特性を満たすことができる、Ｌのばらつき値（ばらつき許容公差）である。ソース／ドレイン面積に関する制約情報であれば、±ΔＳ％で与えられる。±ΔＳは、所望の回路特性を満たすことができる、ソース／ドレイン面積Ｓ（一定値）に対する百分率で表された、Ｓのばらつき値（ばらつき許容公差）である。

以上述べたようなステップＳ１１およびＳ１２を採用することにより、考慮しなくてはならないレイアウトやデザインルールを明確に定義することが可能になり、レイアウトデザイン最適化における境界条件を明確に定義することが可能になる。

次に、第１の制約情報、回路接続情報、および、デザインルールおよび回路特性情報に基づいて、所望の回路特性が得られ、かつ、レイアウト面積が所定値以下になるように、つまり、レイアウト面積がなるべく小さくなるように、レイアウトの作成・最適化が行われる（ステップＳ１３）。

このようにレイアウトの作成・最適化が行われるときに、第１の制約情報が考慮されることにより、回路特性情報が考慮されたレイアウトの作成・最適化が行われ、これにより、所望通りの回路特性を有する半導体装置のレイアウトを容易に実現することができるようになる。

次に、ステップＳ１３にて得られたレイアウトのなかでプロセス起因のばらつきが大きい箇所だけがシミュレーションにより抽出される（ステップＳ１４）。

上記シミュレーションには、ステップＳ１２にて得られた第１の制約情報、回路接続情報およびデザインルールなどがデータとして用いられる。

ゲートコーナー、配線終端、配線コーナー部、狭スペース、孤立配線などの箇所は、一般に、プロセス起因のばらつきが大きい箇所として抽出される可能性が高い。上記ばらつきとしては、パターンの寸法および形状のばらつきがあげられる。さらに、上記ばらつきとしては、マスク上におけるパターン（ターゲット）と、該パターンに対応したウエハ上におけるパターンとの差のばらつきがあげられる。上記差には、寸法差、形状差、位置差などがある。

次に、ステップＳ１２にて作成された第１の制約情報に基づいて、ステップＳ１４にて抽出された箇所のばらつきが、所望の回路特性が得られなくなる程度の大きさのもの否かが判断される（ステップＳ１５）。

所望の回路特性が得られないと判断された場合には、第１の制約情報を参酌して、所望の回路特性のばらつきが得られるように、ステップＳ１５にて抽出されたばらつきが大きい箇所を中心にレイアウは最適化される（ステップＳ１６）。その後、再度、ステップＳ１５が行われる。条件を満たすまでステップＳ１５，１６は繰り返される。

ステップＳ１５にて所望の回路特性が得られると判断されたレイアウトは、最適化レイアウトＧＤＳとして記憶装置４に記憶される。

本実施形態でも第１の実施形態と同様の効果が得られるが、本実施形態ではプロセス起因のばらつきが考慮されたレイアウトの最適化も行われるので、さらに容易に所望通りの回路特性情報を有する半導体装置を実現できるようになる。

また、本実施形態では、ステップＳ１４にてプロセス起因のばらつきが大きい箇所だけがシミュレーションにより抽出され、この抽出されたばらつきが大きい箇所を中心に修正が行われる。したがって、イールドに影響するパターン形状を有する全てのパターンを変更する従来の方法（非特許文献１）とは異なり、面積ペナルティの問題は十分に軽減される。

（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。

本実施形態が第３の実施形態と異なる点は、回路接続情報が記憶された記憶装置２の代わりに、回路特性情報が付加された回路接続情報が記憶された記憶装置２’が用いられ、この記憶装置２’から回路特性情報が抽出され（ステップＳ１０）、この抽出された回路特性情報をステップＳ１１で用いることができることにある。

ステップＳ１０にて抽出された回路特性情報と、記憶装置３に記憶された回路特性情報とは、同じ場合もあるし、異なる場合もある。

同じ場合、どちらか一方の回路特性情報がステップＳ１１にて用いられる。

二つの回路特性情報が異なる場合とは、半導体装置中の特定の回路について、記憶装置３に記憶された回路特性情報とは異なる回路特性情報が用いられる場合である。

本実施形態によれば、記憶装置３に予め記憶された回路特性情報とは別の一回路特性情報般を、適宜用いることが可能となるので、所望通りの特性を有する半導体装置をさらに容易に実現できるようになる。

（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。本実施形態では、新規セルを作成する際に、元レイアウトＧＤＳがある場合の半導体装置のレイアウト最適化方法について説明する。

上記元レイアウトＧＤＳには回路特性情報が付加され、この回路特性情報が付加された元レイアウトＧＤＳが記憶装置５’に記憶されている。

記憶装置５’に記憶されている元レイアウトＧＤＳのデザインルールＬ１は、記憶装置１に記憶されているデザインルールＬ２以下である。Ｌ１＞Ｌ２の場合とは、例えば、同じレイアウトの半導体装置をさらに小さくする場合である。Ｌ１＝Ｌ２の場合とは、例えば、プロセス起因による回路特性の変動が大きいときに、レイアウトを再び最適化する場合である。

元レイアウトＧＤＳ、デザインルールおよび回路特性情報に基づいて、第３の実施形態と同様に、ステップＳ１１が行われる。

ここで、ステップＳ１１にて用いられる回路特性情報は、記憶装置３に記憶されたもの、あるいはステップＳ１０にて抽出されたものである。

次に、ステップＳ１１にて抽出されたデザインルールおよびステップＳ１１にて使用された回路特性情報に基づいて、第１の制約情報が作成される（ステップＳ１２）。

一方、ステップＳ１０にて用いられた元レイアウトＧＤＳあるいは記憶装置５’から再び読み出された元レイアウトＧＤＳから、半導体装置のレイアウトパターンの図形情報（例えば、レイヤー、幅、間隔、形状、位置など）が抽出される（ステップＳ１８）。

次に、元レイアウトＧＤＳ、デザインルールおよび回路特性情報に基づいて、半導体装置のレイアウトパターン中のパターンの変更を行った場合に、回路特性情報に影響を与える図形情報と、回路特性情報に影響を与えない図形情報とに図形情報がカテゴライズされ、レイアウトパターンの図形情報の中から、回路特性情報に影響を与える図形情報が抽出される。

次に、上記抽出された図形情報および回路特性情報（例えば、Ｔｒ．Ｌ寸法値、Ｗ寸法値、Ｓ／Ｄ面積値、ポリＳｉ配線容量値、ポリＳｉ配線抵抗値など（以上、寸法絶対値）や、Ｔｒ．Ｌ寸法ばらつき±Ｘｎｍ、Ｗ寸法ばらつき±Ｙｎｍ、ポリＳｉ配線容量ばらつき±Ｚ％、ポリＳｉ配線抵抗値±Ｚ％など（以上、ばらつきスペック））に基づいて、パターンの変更、デザインルールの変更、あるいは、パターンおよびデザインルールの変更に対して、所望の回路特性情報を得るために必要な、パターン、デザインルール、あるいは、パターンおよびデザインルールに関する制約（第２の制約）に係る情報（第２の制約情報）が作成される（ステップＳ１９）。

次に、元レイアウトＧＤＳのなかでプロセス起因のばらつきの大きい箇所だけがシミュレーションにより抽出される（ステップＳ１４’）。

上記シミュレーションには、ステップＳ１２，１９にて得られた第１および第２の制約情報、元レイアウトＧＤＳならびにデザインルールなどが用いられる。

次に、ステップＳ１２，Ｓ１９にて作成された第１および第２の制約情報に基づいて、ステップＳ１４’にて抽出された箇所のばらつきが、所望の回路特性が得られなくなる程度の大きさのもの否かが判断される（ステップＳ１５’）。

所望の回路特性が得られないと判断された場合には、第１および第２の制約条件を参酌して、所望の回路特性のばらつきが得られるように、ステップＳ１５’にて抽出されたばらつきが大きい箇所を中心にレイアウは最適化される（ステップＳ１６’）。その後、再度、ステップＳ１５’が行われる。条件を満たすまでステップＳ１５’，１６’は繰り返される。

ステップＳ１５’にて所望の回路特性が得られると判断されたレイアウトは、最適化レイアウトＧＤＳとして記憶装置４に記憶される。

ステップＳ１０を省いて第３の実施形態のようにすることも可能である。この場合、記憶装置５’の代わりに、記憶装置５が用いられる。

本実施形態でも第４の実施形態と同様の効果が得られるが、本実施形態では第１の情報に加えて、第４の実施形態では用いられていない第２の制約情報も考慮されてレイアウトの最適化が行われるので、さらに容易に所望通りの回路特性情報を有する半導体装置を実現できるようになる。

（第６の実施形態）
図６は、本発明の第６の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャートである。

本実施形態は、既存セルが存在する場合において、既存セルのプロセスに変更が生じたときに、既存セルと同じ回路特性を有するセルを作成するための半導体装置のレイアウト最適化方法である。

既存セルとは、例えば、実際の製品である。既存セルのプロセスの変更があったときとは、例えば、歩留まり向上のために、実際の製品のプロセスに変更が生じたときである。本実施形態の場合、記憶装置５’に記憶されている元レイアウトＧＤＳのデザインルールＬ１と、記憶装置３に記憶されているデザインルールＬ２とは同じである。

本実施形態は、第５の実施形態のステップＳ１６’（図５）の代わりに、既存セルと同じ回路特性が得られるように、レイアウトが最適化される（ステップＳ１６’’）。その他は、第５の実施形態と同じである。また、第５の実施形態と同様に、ステップＳ１０を省いて第３の実施形態のようにすることも可能である。

（第７の実施形態）
次に、本実施形態のフォトマスクの製造方法について説明する。

まず、第１−第６の実施形態のいずれかの半導体装置のレイアウト最適化方法を用いて、最適化された半導体装置のレイアウトが作成される。

次に、透明基板および該透明基板上に設けられた遮光膜を備えたマスクブランクスが用意され、その後、上記遮光膜上にレジストが塗布される。

次に、上記最適化された半導体装置のレイアウトのデータに基づいて、露光装置により、上記レジストに光あるいは荷電ビーム（例えば、電子ビーム）が照射され、その後、レジストが現像され、レジストパターンが作成される。このレジストパターンは、実施形態の半導体装置のレイアウト最適化方法を用いて作成されたレイアウトに相当するレイアウトを備えている。

最後に、上記レジストパターンをマスクにして遮光膜がエッチングされ、フォトマスクが得られる。

（第８の実施形態）
次に、本実施形態の半導体装置の製造方法について説明する。

まず、半導体基板を含む基板上にレジストが塗布される。半導体基板は、例えば、シリコン基板や、ＳＯＩ基板である。

次に、上記基板の上方に第７の実施形態の製造方法にて得られたフォトマスクが配置され、上記フォトマスクを介して上記レジストに光または荷電ビームが照射され、その後、現像が行われ、レジストパターンが作成される。

次に、上記レジストパターンをマスクにして上記基板がエッチングされ、微細パターンが形成される。

ここで、上記レジストの下地（基板の最上層）がポリシリコン膜や金属膜の場合、微細な電極パターンや配線パターンなどが形成される。上記レジストの下地（基板の最上層）が絶縁膜の場合、微細なコンタクトホールパターンやゲート絶縁膜などが形成される。上記レジストの下地が上記半導体基板の場合、微細な素子分離溝（ＳＴＩ）などが形成される。

本実施形態によれば、回路特性が考慮されたフォトマスクが用いられるので、所望通りの回路特性を有する、高集積化・微細化の半導体装置を容易に製造できるようになる。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、以上述べた本実施形態の半導体装置のレイアウト最適化方法は、プログラムとしても実施できる。すなわち、本実施形態の半導体装置のレイアウト最適化方法の図１の各ステップ（手順）、図２の各ステップ（手順）、図３の各ステップ（手順）、図４の各ステップ（手順）、図５の各ステップ（手順）、あるいは図６の各ステップ（手順）をコンピュータに実行させるプログラムとして実施することも可能である。

また、上記実施形態では、ＭＯＳトランジスタ等で構成された半導体集積回路を備えた半導体装置を想定して説明したが、本発明は、ＴＦＴ等で構成された液晶パネルを備えた半導体装置にも適用できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

本発明の第１の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 本発明の第２の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 本発明の第３の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 本発明の第４の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 本発明の第５の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 本発明の第６の実施形態に係る半導体装置のレイアウト最適化方法を示すフローチャート。 従来の半導体装置のレイアウト最適化方法を示すフローチャート。

符号の説明

１，２，２’，３，４，５，５’…記憶装置。

Claims (12)

1. 半導体装置のデザインルールと、前記半導体装置の回路接続情報もしくはレイアウトデータと、前記半導体装置の回路特性情報とを用意する工程と、
   前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化する工程と
   を有することを特徴とする半導体装置のレイアウト最適化方法。
2. 前記半導体装置のレイアウトを最適化する工程において、所望の回路特性が得られ、かつ、前記レイアウトの面積が所定値以下になるように、前記レイアウトを最適化することを特徴とする請求項１に記載の半導体装置のレイアウト最適化方法。
3. 前記回路接続情報は、回路の接続関係に関する情報に、回路特性情報が付加されたものであることを特徴とする請求項１または２に記載の半導体装置のレイアウト最適化方法。
4. 前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用意する工程において、
   前記回路特性情報は、前記回路特性情報が付加された前記回路接続情報から抽出されたものであることを特徴とする請求項３に記載の半導体装置のレイアウト最適化方法。
5. 前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とに基づいて、前記半導体装置のレイアウトパターン中のパターンを変更した場合に、前記半導体装置のデザインルールの中から、前記半導体装置の回路特性に影響を与えるデザインルールを抽出する工程と、
   この抽出したデザインルールと、前記回路特性情報とに基づいて、前記半導体装置のレイアウトパターン中のパターンおよび前記半導体装置のデザインルールの少なくとも一方の変更に対して、前記回路特性が、所望の特性を満たすために必要な第１の制約情報を作成する工程とをさらに有し、
   前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化する工程において、さらに前記第１の制約情報を用いて、前記半導体装置のレイアウトを最適化することを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置のレイアウト最適化方法。
6. 前記レイアウトデータから前記半導体装置のレイアウトパターンの図形情報を抽出する工程と、
   前記デザインルールと、前記レイアウトデータと、前記回路特性情報に基づいて、前記半導体装置のレイアウトパターン中のパターンを変更した場合に、前記レイアウトデータの図形情報の中から、回路特性情報に影響を与える図形情報を抽出する工程と、
   この抽出された図形情報と、前記回路特性情報とに基づいて、前記半導体装置のレイアウトパターン中のパターンおよび前記半導体装置のデザインルールの少なくとも一方の変更に対して、回路特性が、所望の特性を満たすために必要な第２の制約情報を作成する工程とをさらに有し、
   前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化する工程において、さらに前記第２の制約情報を用いて、前記半導体装置のレイアウトを最適化することを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置のレイアウト最適化方法。
7. 前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化する工程において、予め作成されたレイアウトを備えた半導体装置の回路特性と同じになるように、前記半導体装置のレイアウトを最適化することを特徴とする請求項５または６に記載の半導体装置のレイアウト最適化方法。
8. 前記半導体装置のレイアウトを最適化する工程にて最適化されたレイアウトが所定の条件を満たすか否かを判断し、前記所定の条件を満たさない場合には、前記所定の条件を満たすまで前記半導体装置のレイアウトを最適化する工程を繰り返す工程をさらに有することを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置のレイアウト最適化方法。
9. 前記回路特性情報は、前記半導体装置のレイアウトの変更に伴い、回路特性に影響を与える前記半導体装置のレイアウトパターン中の変更箇所の属性に係る情報であることを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置のレイアウト最適化方法。
10. 請求項１ないし９のいずれか１項に記載の半導体装置のレイアウト最適化方法を用いて、最適化された半導体装置のレイアウトを作成する工程と、
    透明基板および該透明基板上に設けられた遮光膜を備えたマスクブランクスを用意する工程と、
    前記遮光膜上にレジストを塗布する工程と、
    前記最適化された半導体装置のレイアウトのデータに基づいて、露光装置により、前記レジストに光あるいは荷電ビームを照射した後、前記レジストを現像してレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記遮光膜をエッチングする工程と
    を有することを特徴とするフォトマスクの製造方法。
11. 半導体基板を含む基板上にレジストを塗布する工程と、
    前記基板の上方に、請求項１０に記載のフォトマスクの製造方法により製造されたフォトマスクを配置し、前記フォトマスクを介して前記レジストに光または荷電ビームを照射した後、前記レジストを現像してレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記基板をエッチングして、パターンを形成する工程と
    を有することを特徴する半導体装置の製造方法。
12. コンピュータに、半導体装置のデザインルールと、前記半導体装置の回路接続情報もしくはレイアウトデータと、前記半導体装置の回路特性情報とを入力させる手順と、
    前記デザインルールと、前記回路接続情報もしくは前記レイアウトデータと、前記回路特性情報とを用いて、前記半導体装置のレイアウトを最適化させる手順と
    を実行させるためのプログラム。

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