JP2013122704A

JP2013122704A - 回路シミュレーション方法

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Publication number: JP2013122704A
Application number: JP2011271228A
Authority: JP
Inventors: Toshiki Kanemoto; 俊幾金本; Hisato Inaba; 久人稲葉
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-12-12
Filing date: 2011-12-12
Publication date: 2013-06-20
Anticipated expiration: 2031-12-12
Also published as: US9405873B2; JP5875355B2; US20130151226A1

Abstract

【課題】ディープＮウェルがＰウェル領域に拡散するのを考慮することにより、基板寄生抵抗抽出精度の向上を図る。
【解決手段】基板にＰウェルとディープＮウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う。このとき、上記ディープＮウェルの上記Ｐウェル領域への拡散状況に応じて、上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理（３０４）を演算処理装置に実行させる。上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分が削減されることにより、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。
【選択図】図３

Description

本発明は、半導体集積回路のレイアウトデータから抵抗値及び容量値を抽出して、半導体基板を伝播するノイズ解析を行うための回路シミュレーション技術に関する。

特許文献１には、基板内のウェル領域や電導領域に起因する寄生素子を精度よく抽出して回路シミュレーションを行うシミュレーション方法及び装置が記載されている。それによれば、ウェル領域をメッシュで分割し、２次元の寄生抵抗・容量ネットワークでモデル化している。

特許文献２には、半導体集積回路中の寄生素子の影響を含めた回路シミュレーションを行う半導体集積回路の解析装置及び基板雑音解析方法が記載されている。それによれば、回路素子の振る舞いを３次元メッシュでモデル化し、アクセスポート（ウェルコンタクト）を簡略化し、粗いメッシュを構成することで回路シミュレーションへの負荷を軽減している。

特許文献３には、混合信号系におけるノイズ結合問題分析に関し、特に、混合信号系におけるノイズを決定する方法及び装置が記載されている。特許文献３において、「Figure 2 SPICE substrate model」は、低抵抗基板、ツインウェル構造の等価回路を示している。

特許文献４には、低抵抗基板に形成されたパワーＭＯＳＦＥＴ装置が記載されている。

特開平１０−５０８４９号公報特開２００２−１５８２８４号公報米国特許出願公開第２００２／００２２９５１号明細書特開２００３−１５２１８０号公報

半導体基板を伝播するノイズ解析において、先ず半導体基板内のウェル形状を表すレイアウト情報からウェル領域をそれぞれ複数の抵抗セグメントから成る複数のメッシュに分割され、この分割によって得られた単位メッシュに対して、別途単位抵抗および隣接ウェルとの接合部の単位容量が求められ、それが上記メッシュに当て嵌められることにより基板ＲＣネットワークが生成される。生成された基板ＲＣネットワークに基づいて、ＭＯＳトランジスタの基板ノイズ解析が行われる。従来の基板ノイズ解析について本願発明者が検討したところ、例えばパワーＭＯＳトランジスタを搭載したＬＳＩ（Large Scale Integration）などで主流となってきた低抵抗基板や、ディープＮウェル層（Triple well）を有するデバイス構造においては、十分な基板寄生抵抗抽出精度が得られないことが見いだされた。これについて、図２に基づいて説明する。

図２は、半導体集積回路における主要部の断面を示すもので、「P+Substrate」は低抵抗基板（例えば10mΩcm）であり、この低抵抗基板にＰエピタキシャル層（P-epi）を介して、Ｐウェル（Pwell）及びディープＮウェル（Deep Nwell）が形成される。Ｐウェル（Pwell）に拡散層（P+diff）が形成され、それにコンタクトホール（Cont）を介して金属配線層（M1）が結合される。ディープＮウェル（Deep Nwell）上には、Ｎウェル（Nwell）が形成される。高抵抗基板（例えば10Ωcm）の場合、端子Ａ−Ｂ間に流れる電流は、Ｐウェル内の横方向の抵抗成分ＲＨに流れる電流成分が支配的となる。これに対して、低抵抗基板（P+Substrate）の場合、この低抵抗基板内を実質短絡と見做せるため、端子Ａ−Ｂ間に流れる電流は、半導体集積回路の深さ方向（矢印Ｚ方向）の抵抗成分ＲＶ１，ＲＶ２に流れる電流で規定される。ここで、ディープＮウェルが存在すると、このディープＮウェルがＰウェル領域に拡散されることによって、抵抗ＲＶ１，ＲＶ２の値が上昇する。しかし従来の回路シミュレーションでは、Ｐウェル領域とディープＮウェルとの境を、図２の破線部分と見做すため、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇が考慮されず、十分な基板寄生抵抗抽出精度が得られない。

本発明の目的は、ディープＮウェルがＰウェル領域に拡散するのを考慮することにより、基板寄生抵抗抽出精度の向上を図ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、基板にＰウェルとディープＮウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う回路シミュレーション方法において、上記ディープＮウェルの上記Ｐウェル領域への拡散状況に応じて、上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理を演算処理装置に実行させる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体集積回路において、ディープＮウェルがＰウェル領域に拡散するのを考慮することにより、基板寄生抵抗抽出精度の向上を図ることができる。

本発明にかかる回路シミュレーション方法を実施するためのコンピュータシステムの構成例ブロック図である。半導体集積回路における主要部の断面図である。図１に示されるコンピュータシステムで実行される回路シミュレーションの流れを示すフローチャートである。メッシュ分割処理により得られる単位メッシュの説明図である。抵抗セグメント削減処理の説明図である。抵抗セグメント削減処理の説明図である。Ｐウェル領域と基板とを繋ぐ抵抗セグメントの削減の説明図である。図１に示されるコンピュータシステムで実行される回路シミュレーションの流れを示すフローチャートである。抵抗セグメント削減処理の説明図である。Ｗ＿ｄ値情報を求める処理のフローチャートである。Ｐウェル領域と基板とを繋ぐ抵抗セグメントの削減の説明図である。図１に示されるコンピュータシステムで実行される回路シミュレーションの流れを示すフローチャートである。サイジング処理による抵抗値上昇の説明図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る回路シミュレーション方法は、基板にＰウェルとディープＮウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う。このとき、上記ディープＮウェルの上記Ｐウェル領域への拡散状況に応じて、上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理を演算処理装置（１２）に実行させる。

このような回路シミュレーション方法によれば、上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分が削減されることにより、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。さらに基板寄生抵抗抽出精度の向上により、基板ノイズ解析の精度向上を図ることができる。

〔２〕上記〔１〕において、上記抵抗値の上昇を表現する処理は、上記メッシュ分割後に、上記ディープＮウェルの拡散によって浸食される上記Ｐウェル領域に対応するメッシュにおける上記半導体基板の深さ方向の抵抗セグメントを削除する抵抗セグメント削除処理（３０４）とすることができる。

〔３〕上記〔２〕において、上記抵抗セグメント削除処理は、上記Ｐウェル領域に拡散する上記ディープＮウェル領域をＰウェル底面及びＰウェル側面に接する図形でモデル化し、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェルの浸食状況応じて、当該メッシュにおける深さ方向の抵抗セグメントを削除する処理とすることができる。

〔４〕上記〔３〕において、上記図形は、Ｐウェル底面及びＰウェル側面に接する円弧とされる。このとき、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェル領域が１／２以上拡散する場合に当該メッシュにおける深さ方向の抵抗セグメントを削除することができる。

〔５〕上記〔３〕において、上記図形は、Ｐウェル底面及びＰウェル側面に接する円弧とされる。このとき、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェル領域が３／４以上拡散する場合に当該メッシュにおける深さ方向の全ての抵抗セグメントを削除することができる。

〔６〕上記〔３〕において、上記図形は、Ｐウェル底面及びＰウェル側面に接する矩形とされる。このとき、上記メッシュ分割で得られたメッシュにおける深さ方向と直交する方向の中心線上で上記ディープＮウェル領域が１／２以上拡散する場合に、メッシュにおける深さ方向の抵抗セグメントを削除することができる。

〔７〕上記〔１〕において、上記抵抗値の上昇を表現する処理は、上記半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割する前に、上記Ｐウェル領域のアンダーリサイズを行う処理とすることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１には、本発明にかかる回路シミュレーション方法を実施するためのコンピュータシステムが示される。

図１に示されるコンピュータシステム１０は、表示装置１１、演算処理装置１２、記憶装置１３、及び入力装置１４を含む。記憶装置１３は、例えば磁気ディスクを記録媒体とするハードディスク装置である。この記憶装置１３には、回路シミュレーションのためのプログラムや、回路シミュレーションに用いられる各種情報が格納される。演算処理装置１２は、半導体集積回路のレイアウトデータから抵抗値及び容量値を抽出して、半導体基板を伝播するノイズ解析を行うための回路シミュレーションプログラムを実行可能なマイクロコンピュータ、及びその周辺回路を含む。入力装置１４は、キーボードやマウスを含み、回路シミュレーションに関する各種情報入力を行うのに用いられる。表示装置１１は、液晶ディスプレイなどとされ、回路シミュレーションに関する各種情報表示を行うことができる。

図３には、上記演算処理装置１２で実行される回路シミュレーションの流れが示される。

先ず、回路シミュレーションの対象となる半導体集積回路のレイアウト情報が記憶装置１３から演算処理装置１２に読み込まれる。ここで、半導体集積回路のレイアウト情報は、半導体基板内のウェル形状を表すものとする。演算処理装置１２は、このレイアウト情報に基づいて、ウェル内を２次元又は３次元の複数のメッシュに分割する（３０２）。このメッシュ分割処理により、抵抗削除前基板メッシュ情報（３０３）が得られ、それが記憶装置１３に格納される。

図４には、抵抗削除前基板メッシュ情報（３０３）における一つのメッシュ（単位メッシュ）が模式的に示される。

図４に示される単位メッシュ４０は、７個のノードＮ１〜Ｎ７と、６個の抵抗セグメント４１〜４６から構成される。抵抗セグメント４１〜４６は、それぞれ対応するノード間の抵抗を示している。この抵抗セグメント４１〜４６は、本来、抵抗成分と容量成分とから構成されるが、基板の抵抗率と誘電率から決まる誘電緩和時間が、回路で扱われる信号の速度に比べて早い場合には、容量成分が省略されて、抵抗成分のみで近似される。抵抗セグメント４１〜４６の抵抗値は、半導体基板の抵抗率ρから、次式によって算出される。尚、ウェル、拡散、エピタキシャル層等に相当する部位では抵抗率が異なるため、抵抗値もそれを反映したものとなる。

ここでＲｘ、Ｒｙ、Ｒｚは、それぞれ図４における直交３軸ｘ、ｙ、ｚ方向の抵抗セグメントの抵抗値を示している。

次に、演算処理装置１２は、記憶装置１３内の抵抗削除前基板メッシュ情報（３０３）を用いて抵抗セグメントの削除を行う（３０４）。この抵抗セグメントの削除は、次のように行われる。

図５には、抵抗セグメント削減の様子が示される。図５における（Ａ）は抵抗セグメントの削除前の状態を示し、図５における（Ｂ）は抵抗セグメントの削除後の状態を示している。

「Ｐｗｅｌｌ」はＰウェル、「ＤｅｅｐＮｗｅｌｌ」はディープＮウェルである。「Ｐ−ｅｐｉ／Ｐｓｕｂ」は、図２における低抵抗基板（P+Substrate）及びＰエピタキシャル層（P-epi）に対応する。

上記ステップ３０４の抵抗セグメント削除処理では、先ず、Ｐウェルに拡散するディープＮウェル領域をＰウェル底面５０１及びＰウェル側面５０２に接する半径ｒ＿ｄの円弧５０３でモデル化される。半径ｒ＿ｄは、実測した抵抗値あるいはデバイスシミュレーションにより求めることができる。

そして、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが１／２以上拡散する場合には、当該メッシュにおける深さ方向の抵抗セグメントが削除される。また、抵抗セグメントが削除されたメッシュに隣接するメッシュにおいて、上記削除にかかる抵抗セグメントに直接接続されていた抵抗セグメントがある場合には、当該抵抗セグメントも併せて削除される。図５に示される例では、メッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが１／２以上拡散する深さ方向成分の抵抗セグメント５０６が削除される。また、抵抗セグメントが削除されたメッシュに隣接するメッシュにおいて、上記削除にかかる抵抗セグメント５０６に直接接続されていた抵抗セグメント５０７も削除される。

また、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが全体の３／４以上拡散する場合には、当該メッシュにおける深さ方向の抵抗セグメントが二つとも削除され、上下に隣接するメッシュにおける深さ方向成分の抵抗セグメントも併せて削除される。例えば図６に示される例では、メッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが全体の３／４以上拡散しており、かかる場合には、深さ方向成分の抵抗セグメント５０６，５０８が二つとも削除され、上下に隣接するメッシュにおける深さ方向成分の抵抗セグメント５０９，５０７も併せて削除される。

図７には、Ｐウェル領域と基板とを繋ぐ抵抗セグメントが示される。

図７の（Ａ）は抵抗セグメント削除前の状態（図６の（Ａ）に対応する）を示し、図７の（Ｂ）は抵抗セグメント削除後の状態（図６の（Ｂ）に対応する）を示している。

Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値は、例えば、抵抗セグメント削除前の状態では、０．５×６Ｒ＝３Ｒであるのに対して、抵抗セグメント削除前の状態では、０．７５Ｒ＋４Ｒ＋０．７５Ｒ＝５．５Ｒであり、抵抗セグメント削除前の状態よりも大きくなる。換言すれば、ディープＮウェルがＰウェル領域に拡散することに起因する抵抗値の上昇が考慮される。

このようにして抵抗削除後の基板メッシュ情報３０５が得られる。この基板メッシュ情報３０５は記憶装置１３に格納される。そして、演算処理装置１２では、記憶装置１３内のドーピングプロファイル３１０が参照されてデバイスシミュレーションが行われ（３１１）、単位抵抗、及び隣接ウェルとの接合部の単位容量が求められ、単位抵抗／容量ライブラリ３１２が形成される。この単位抵抗／容量ライブラリ３１２は記憶装置１３に格納される。また、演算処理装置１２では、記憶装置１３内の抵抗削除後基板メッシュ情報３０５及び単位抵抗／容量ライブラリ３１２が参照されて基板ＲＣネットワークの生成が行われる（３０６）。この基板ＲＣネットワークの生成処理では、単位抵抗／容量ライブラリ３１２における単位抵抗や単位容量が抵抗削除後基板メッシュに当て嵌められ、その処理結果がネットリスト３０７として記憶装置１３に格納される。さらに演算処理装置１２では、記憶装置１３内のネットリスト３０７、ノイズ原信号波形情報３１４、及びノイズ原回路モデル３１３に基づいて、基板ノイズ解析が行われ（３０８）、その解析結果３０９が記憶装置１３に格納される。

実施の形態１によれば、以下の作用効果を得ることができる。

（１）上記ステップ３０４の抵抗セグメント削除処理では、Ｐウェルに拡散するディープＮウェル領域をＰウェル底面５０１及びＰウェル側面５０２に接する半径ｒ＿ｄの円弧５０３でモデル化され、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが１／２以上拡散する場合は、当該メッシュにおける深さ方向の抵抗セグメントが削除される。また、抵抗セグメントが削除されたメッシュに隣接するメッシュにおいて、上記削除にかかる抵抗セグメントに直接接続されていた抵抗セグメントがある場合には、当該抵抗セグメントも併せて削除される。このように抵抗セグメントが削除されることにより、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。

（２）また、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）の中心線５０４上で、上記ディープＮウェルが３／４以上拡散する場合は、深さ方向成分の抵抗セグメントが二つとも削除され、上下に隣接するメッシュにおける深さ方向成分の抵抗セグメントも併せて削除される。このように抵抗セグメントが削除されることにより、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。

（３）上記（１），（２）の作用効果により、ステップ３０８の基板ノイズ解析の精度向上を図ることができる。

《実施の形態２》
図８には、上記コンピュータシステム１０で実行される回路シミュレーションの別の流れが示される。

図８に示される回路シミュレーションが、図３に示されるのと大きく相違するのは、デバイスシミュレーション３１１でＷｄ値が求められ、演算処理装置１２において実行される抵抗セグメント削除処理３０４において、上記Ｗ＿ｄ値情報８１が参照される点である。演算処理装置１２において実行される抵抗セグメント削除処理３０４は、次のように行われる。

図９には、抵抗セグメント削減の様子が示される。図９における（Ａ）は抵抗セグメントの削除前の状態を示し、図９における（Ｂ）は抵抗セグメントの削除後の状態を示している。「Ｐ−ｅｐｉ／Ｐｓｕｂ」は、図２における低抵抗基板（P+Substrate）及びＰエピタキシャル層（P-epi）に対応する。

図８におけるステップ３０４の抵抗セグメント削除処理では、先ず、Ｐウェルに拡散するディープＮウェル領域をＰウェル底面５０１及びＰウェル側面５０２に接する幅Ｗ＿ｄの矩形９０３でモデル化される。幅Ｗ＿ｄの値は、Ｗ＿ｄ値情報８１を参照して得る。

そして、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）に直交する方向の中心線９０４，９０５上で、それぞれ上記ディープＮウェルが１／２以上拡散する深さ方向成分の抵抗セグメントが削除される。図９に示される例では、抵抗セグメント５０６，５０８，５０９，９０６が削除されている。また、抵抗セグメントが削除されたメッシュに隣接するメッシュにおいて、上記削除にかかる抵抗セグメントに直接接続されていた抵抗セグメントがある場合には、当該抵抗セグメントも併せて削除される。図９に示される例では、抵抗セグメント５０７が削除されている。

図１１の（Ａ）は抵抗セグメント削除前の状態（図９の（Ａ）に対応する）を示し、図１１の（Ｂ）は抵抗セグメント削除後の状態（図９の（Ｂ）に対応する）を示している。

Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値は、例えば、抵抗セグメント削除前の状態では、０．５×６Ｒ＝３Ｒであるのに対して、抵抗セグメント削除前の状態では、５Ｒ＋４Ｒ＋０．７５Ｒ＝５．７５Ｒであり、抵抗セグメント削除前の状態よりも大きくなる。換言すれば、ディープＮウェルがＰウェル領域に拡散することに起因する抵抗値の上昇が考慮される。従って、実施の形態２の基板ノイズ解析においても、上記ステップ３０４の抵抗セグメント削除処理の結果が反映されることにより、ディープＮウェルによる抵抗値の上昇が考慮されているため、十分な基板寄生抵抗抽出精度を得ることができる。

上記Ｗ＿ｄ値情報８１は、ステップ３１１のデバイスシミュレーションにおいて、図１０に示されるように求めることができる。

Ｗ＿ｄは、Ｎウェルの実行拡散幅とされ、Ｗｍは、メッシュサイズとされる。

先ず、Ｗ＿ｄ＝０に初期化される（１０１）。そして、合計抵抗値を求め、それをデバイスシミュレーション値と比較する（１０２）。ここで、「合計抵抗値」とは、Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値を意味する。上記ステップ１０２の比較において、合計抵抗値がデバイスシミュレーション値以下であれば、Ｗ＿ｄを「Ｗ＿ｄ＋Ｗ＿ｄ＋Ｗｍ」に更新して、上記ステップ１０２の比較に戻る。また、上記ステップ１０２の比較において、合計抵抗値がデバイスシミュレーション値より大きい場合には、Ｗ＿ｄを「Ｗ＿ｄ−Ｗｍ／２」に更新して終了する。このようにしてＷ＿ｄ値情報８１が求められる。

このように実施の形態２によれば、Ｐウェルに拡散するディープＮウェル領域をＰウェル底面５０１及びＰウェル側面５０２に接する幅Ｗ＿ｄの矩形９０３でモデル化され、上記ステップ３０２のメッシュ分割において得られたメッシュにおける深さ方向（図４の矢印Ｚ方向）に直交する方向の中心線９０４，９０５上で、それぞれ上記ディープＮウェルが１／２以上拡散する深さ方向成分の抵抗セグメントが削除される。また、抵抗セグメントが削除されたメッシュに隣接するメッシュにおいて、上記削除にかかる抵抗セグメントに直接接続されていた抵抗セグメントがある場合には、当該抵抗セグメントも併せて削除される。このように抵抗セグメントが削除されることにより、ディープＮウェルがＰウェル領域に拡散することによって生じる抵抗値の上昇を基板寄生抵抗抽出に反映させることができるので、基板寄生抵抗抽出精度の向上を図ることができる。それにより、実施の形態１の場合と同様に、基板ノイズ解析の精度向上を図ることができる。

《実施の形態３》
図１２には、上記演算処理装置１２で実行される回路シミュレーションの別の流れが示される。

図１２に示される回路シミュレーションが、図３に示されるのと大きく相違するのは、レイアウト情報３０１を参照してサイジング処理１２１を行い、このサイジング処理１２１によって得られたウェル実効形状情報を参照してメッシュ分割処理（３０２）を行っている点である。尚、この実施の形態３では、上記サイジング処理（１２１）が行われることにより、抵抗セグメント削除処理（３０４）は実行されない。

上記ステップ１２１のサイジング処理では、Ｎウェルの実効拡散幅Ｗ＿ｄだけ、Ｐウェル領域のアンダーリサイズが行われる。Ｎウェルの実効拡散幅Ｗ＿ｄは、実施の形態２で得られるものと同じである。

このようにＰウェル領域の面積が縮小されることにより、実施の形態１，２の場合と同様に、Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値の上昇を表現することができる。例えば図１３に示されるように、サイジング（アンダーサイズ）量をΔＳとすると、サイジングにより単位メッシュ４０の面積ＳがΔＳだけ小さくされる。その結果、Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値Ｒ’は、ρ×Ｄ／（Ｓ−ΔＳ）となり、サイジング前の抵抗値Ｒに比べて大きくなる。このようにＰウェル領域がＮウェルの実効拡散幅Ｗ＿ｄに応じて縮小されることにより、実施の形態１，２の場合と同様に、Ｐウェル領域と基板とを繋ぐ抵抗セグメントの合成値の上昇を表現することができる。このため、実施の形態１，２の場合と同様に、基板寄生抵抗抽出の精度向上、さらには基板ノイズ解析の精度向上を図ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１０コンピュータシステム
１１表示装置
１２演算処理装置
１３記憶装置
１４入力装置
４０単位メッシュ

Claims

基板にＰウェルとディープＮウェルとが形成される半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割し、それに基づいて基板ノイズ解析を行う回路シミュレーション方法であって、
上記ディープＮウェルの上記Ｐウェル領域への拡散状況に応じて、上記Ｐウェルと上記基板とを繋ぐ抵抗の並列成分を削減することにより、抵抗値の上昇を表現する処理を演算処理装置に実行させる回路シミュレーション方法。
上記抵抗値の上昇を表現する処理は、上記メッシュ分割後に、上記ディープＮウェルの拡散によって浸食される上記Ｐウェル領域に対応するメッシュにおける上記半導体基板の深さ方向の抵抗セグメントを削除する抵抗セグメント削除処理とされる請求項１記載の回路シミュレーション方法。
上記抵抗セグメント削除処理は、上記Ｐウェル領域に拡散する上記ディープＮウェル領域をＰウェル底面及びＰウェル側面に接する図形でモデル化し、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェルの浸食状況応じて、当該メッシュにおける深さ方向の抵抗セグメントを削除する請求項２記載の回路シミュレーション方法。
上記図形は、Ｐウェル底面及びＰウェル側面に接する円弧とされ、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェル領域が１／２以上拡散する場合に当該メッシュにおける深さ方向の抵抗セグメントを削除する請求項３記載の回路シミュレーション方法。
上記図形は、Ｐウェル底面及びＰウェル側面に接する円弧とされ、上記メッシュ分割処理で得られたメッシュにおける深さ方向の中心線上で上記ディープＮウェル領域が３／４以上拡散する場合に当該メッシュにおける深さ方向の全ての抵抗セグメントを削除する請求項３記載の回路シミュレーション方法。
上記図形は、Ｐウェル底面及びＰウェル側面に接する矩形とされ、上記メッシュ分割で得られたメッシュにおける深さ方向と直交する方向の中心線上で上記ディープＮウェル領域が１／２以上拡散する場合に、メッシュにおける深さ方向の抵抗セグメントを削除する請求項３記載の回路シミュレーション方法。
上記抵抗値の上昇を表現する処理は、上記半導体集積回路のウェル領域をそれぞれ複数の抵抗セグメントから構成される複数のメッシュに分割する前に、上記Ｐウェル領域のアンダーリサイズを行う処理とされる請求項１記載の回路シミュレーション方法。