JPH10261004A

JPH10261004A - 半導体集積回路解析装置

Info

Publication number: JPH10261004A
Application number: JP9067026A
Authority: JP
Inventors: Tomohisa Kimura; 智寿木村; Makiko Okumura; 万規子奥村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】半導体集積回路のサブストレート基板の影響を
抵抗回路網として回路シミュレーションで解析する際に
直面するノード数の増大の問題を解決する。【解決手段】集積回路のサブストレート基板(SUB) を立
体の集合体として取り扱い当該SUB を当該集積回路を構
成する線形素子、非線形素子とともに回路シミュレータ
で解析する装置において、基板モデル(Sm)は多角柱の側
面及び底面上に端子を持ち、或いはSmは三角柱或いは四
角柱で上底或いは下底面上の三つの頂点部分と異なる底
面上の一つの頂点部分に端子を持ち当該端子間を抵抗
性、容量性及び誘導性成分を介して結合させた回路とす
る。また入力データから二つの線形素子のみに接続する
接点を見つけ前記線形素子を合成したり同じ二つの接点
に接続する複数の線形素子を合成して新たな入力データ
を作成する処理、複数のSmの回路方程式を立て行列演算
により当該回路方程式を表す行列の次元を小さくし新た
なモデルとする処理を回路シミュレーション解析前に実
行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の解
析装置に係り、特に半導体集積回路の製造によって生じ
る寄生素子の影響を含めた回路シミュレーションを半導
体集積回路の解析装置に関する。

【０００２】

【従来の技術】集積回路は、サブストレート基板（半導
体基板）上に素子や配線を作り込む。従って、高周波ア
ナログ回路やアナデジ（アナログデイジタル）混在回路
及び高速ディジタル回路では信号が集積回路のサブスト
レート基板を介して、漏れ込む現象の影響が問題となっ
てきている。そこで、これらの回路の集積回路を設計す
る際にはその影響も考慮しなければならない。

【０００３】文献（ＢａｌｓｈｚＲ．Ｓｔａｎｉｓｉ
ｃ，ＮｉｓｈａｔｈＫ．Ｖｅｒｇｈｅｓｅ，Ｒｏｂ
Ａ．Ｒｕｔｅｎｂａｒ，Ｌ．ＲｉｃｈａｒｄＣａｒｌ
ｅｙａｎｄＤａｖｉｄＪ．Ａｌｌｓｔｏｔ，“Ａｄ
ｄｒｅｓｓｉｎｇＳｕｂｓｔｒａｔｅＣｏｕｐｌｉ
ｎｇｉｎｇＭｉｘｅｄ−ＭｏｄｅＩＣ’ｓ：Ｓｉｍ
ｕｌａｔｉｏｎａｎｄＰｏｗｅｒＤｉｓｔｒｉｂ
ｕｔｉｏｎＳｙｎｔｈｅｓｉｓ，”ＩＥＥＥＪｏｕ
ｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓ，Ｖｏｌ．９，Ｎｏ．３，ｐｐ．２２６−２３８，
Ｍａｒｃｈ，１９９４）によれば、サブストレート基板
を図１（ａ）に示す抵抗モデルが３次元的につながった
抵抗網としてモデル化し、回路シミュレータで解析する
ことの有効性が示されている。

【０００４】図１（ａ）に示す抵抗モデルは、次のよう
なものである。すなわち、図１（ｂ）に示すように、単
位立方体１の各面を、例えば、Ｆ１，Ｆ２，Ｆ３，Ｆ
４，Ｆ５，Ｆ６とする。Ｆ１は上面であり、Ｆ２は右側
面であり、Ｆ３は正面であり、Ｆ４は左側面であり、Ｆ
５は背面であり、Ｆ６は底面である。

【０００５】図１（ａ）の抵抗モデルは単位立方体１の
中心にノード（端子）を２（ｃ）を置き、このノード２
（ｃ）を中心に立方体１の各面に真っ直ぐ伸びる配線を
確保し、各配線には抵抗要素３を配置すると共に、その
配線の立方体壁面にぶつかったところに、それぞれ一つ
づつノードをおく。

【０００６】すなわち、２（Ｆ１）は上面位置のノー
ド、２（Ｆ２）は右側面位置のノード、２（Ｆ３）は正
面位置のノード、２（Ｆ４）は左側面位置のノード、２
（Ｆ５）は背面位置のノード、２（Ｆ６）は底面位置の
ノードとなる。抵抗要素は、サブストレート基板の材料
や不純物拡散濃度など、実際の基板上に分布する抵抗値
を、理論的に計算して求めたものであり、サブストレー
ト基板の仕様や、半導体製造プロセス、半導体構造とい
った実際の設計上の情報から、単位体積あたりの抵抗値
を求めて、これを反映した形で、コンピュータがモデル
化処理する。単位立方体１は単位体積あたりのモデルを
示している。サブストレート基板はこの単位立方体を密
に並べたものと等価となる。

【０００７】ここで従来の解析方法で、被解析対象であ
る回路系のノード数に着目する。基板部分を構成する図
１に示す従来の基板モデルの場合、立方体の中心ｃに１
個のノード２（ｃ）があり、立方体の６個の表面に各々
隣の立方体と共有することになるノードＦ１，Ｆ２，Ｆ
３，Ｆ４，Ｆ５，Ｆ６がある。隣の一個の立方体と共有
することになるノードは互いに同じものであるから、ノ
ード数“１”ではなく、半々で分担すると考えると、そ
の数は“０．５”であり、六面分で０．５×６＝３の
計３個分と数えることができる。そのため、中央の１個
と合わせて合計４個のノードを持つことになる。

【０００８】よって、この一つの立方体あたりのノード
数は“４”であることがわかる。

【０００９】次に回路全体のノード数を考えると、例え
ば５ｍｍ角の面積の厚さ３００μｍの半導体基板を、一
辺１００μｍの大きさを持つ基板モデルで埋めた場合を
考えてみる。この場合、考慮しなければならない空間内
には７５００個の上記基板モデルが含まれる。従って、
従来のモデルを用いて解析しようとした場合、基板部分
だけでも単純に見積もって７５００×４ものノードが存
在することになり、扱わなければならないノード数が極
めて大規模なものとなる抵抗回路網となってしまう。

【００１０】“ＳＰＩＣＥ”に代表される回路シミュレ
ータは、解析する回路の各ノードについて回路方程式を
立てて、それを解くことを演算の基本としている。その
際に、回路のノード数の次元を持った大きさの行列計算
をしている。

【００１１】計算機に於いて次元の大きな行列の演算に
は、その規模に見合った記憶領域を必要としている。そ
して、計算機に備わる記憶領域は有限であるために、そ
の容量を越える記憶領域を要求する行列演算は実行不可
能となる。

【００１２】従って、回路シミュレータで解析する回路
の持つノード数が増えると、場合によっては、計算に必
要とされる記憶領域が計算機の持つ記憶領域を超えて解
析のための演算が実行できなくなるという問題点があっ
た。

【００１３】

【発明が解決しようとする課題】このように、集積回路
のサブストレート基板の影響を抵抗回路網として回路シ
ミュレータで解析しようとした場合、ノード数の増大と
いう問題点に直面し、集積回路の設計を効率的に行うこ
とが困難であった。

【００１４】そこで本発明の目的とするところは、上記
従来の基板抵抗網の大規模化の問題点を解決し、効率的
な解析を行うことができる半導体集積回路解析装置を提
供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明による半導体集積回路解析装置は、サブストレ
ー卜基板の解析のためにノード数の少ないサブストレー
ト基板モデルを備えていることを特徴とするものであ
る。さらに、回路シミュレータによる解析を実行する前
に被解析対象である回路系の基板部分の回路についてそ
こに含まれるノードの数を減らす処理を実行することを
特徴とするものある。

【００１６】本発明は、集積回路のサブストレート基板
を立体図形の集合体として取り扱い、当該サブストレー
ト基板を当該集積回路を構成する線形素子、非線形素子
とともに回路シミュレータで解析する半導体集積回路の
解析装置において、半導体集積回路のサブストレート基
板の影響を抵抗回路網として回路シミュレーションで解
析しようとした場合に直面するノード数の増大という問
題点を解決し、効率的な半導体集積回路解析を行うこと
ができるようにするために、前記基板モデルは多角柱の
側面及び底面上に端子を持ち、或いは前記基板モデルは
三角柱或は四角柱で上底或は下底面上の三つの頂点部分
と異なる底面上の一つの頂点部分に端子を持ち、当該端
子間を抵抗性、容量性及び誘導性成分を介して結合させ
た回路とすること、また入力データから二つの線形素子
のみに接続する接点を見つけ、前記線形素子を合成した
り、同じ二つの接点に接続する複数の線形素子を合成し
て新たな入力データを作成する処理や、複数の基板モデ
ルの回路方程式を立て行列演算により、当該回路方程式
を表す行列の次元を小さくし、新たなモデルとする処理
を、回路シミュレーションによる解析の実行前に実行す
ることを特徴とするものである。

【００１７】従って、本発明によれば、サブストレート
基板の解析のためにノード数の少ないサブストレート基
板モデルを用いているために被解析回路の総ノード数の
増大を抑えることができ、さらに、回路シミュレータに
よる解析を実行する前に被解析対象である回路系の基板
部分の回路について、そこに含まれるノードの数を減ら
す処理を実行しているために、大規模な回路の効率的な
解析を可能とするものである。

【００１８】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ説明する。（実施の態様１）本発明の半導体集積回路解析装置に含
まれる第一の発明は、基板部分を少ないノード数でモデ
ル化し、チップ面積が大きくなった回路においても回路
シミュレータによる解析を可能とするものである。

【００１９】以下において、基板モデルとして表現され
ている立方体に含まれているノード数を基に、本発明の
効果を説明する。

【００２０】基板モデルの見直しは、モデルの一つの立
方体あたりのノード数の変化は小さいが、そのモデルが
多数あるために回路全体としては大幅なノード数の削減
が見込まれる。

【００２１】図２に、本発明の実施の態様１の基板モデ
ルを示す。図２のモデルは、上面ノード２（Ｆ１）、背
面ノード２（Ｆ５）、右側面ノード２（Ｆ２）、左側面
ノード２（Ｆ４）、正面ノード２（Ｆ３）、底面ノード
２（Ｆ６）の６ノード構成とし、中心ノードをなくした
形のモデルにしたものである。この場合、ノード間をそ
れぞれつなぐ抵抗要素が含まれるために、抵抗要素のエ
レメント数は従来のモデルより増えることになるが、ノ
ード数は０．５×６で計３となる。

【００２２】このように、図２のモデル構成とした場
合、立方体の６個の表面に各々隣の立方体と共有するノ
ードがあるだけなので、一つの立方体あたりのノード数
は“３”である。

【００２３】これにより、図１に示した従来の基板モデ
ルを用いたときに比ベて７５％のノード数になる。解析
したい集積回路のチップ面積が大きくなってくると、こ
の７５％削減効果は大きい。

【００２４】図２を見ると明らかなように、この基板モ
デルではモデル内に含まれる素子の数が図１の基板モデ
ルに比べて増えていることがわかるが、回路シミュレー
ションにおいてはノード数の増加による計算不能の事態
の方が遥かに深刻な問題である。

【００２５】図２の基板モデルを用いた時の素子値の決
め方には以下のものがある。基板モデルは本来、抵抗成
分と容量成分とから構成されるが、媒質の抵抗率及び誘
電率とから決まる誘電緩和時間が、回路が扱う信号の速
さに比べて速い場合は容量成分は省略することができ
る。

【００２６】以下、簡単のために抵抗成分についてのみ
考えるが、容量成分についても同様に扱うことが可能で
ある。抵抗値は媒質の抵抗率と立方体の大きさから算出
される。このモデルには抵抗値Ｒ１，抵抗値Ｒ２の計２
種類の抵抗３がある。立方体の隣り合う平面上にあるノ
ード間を結ぶ抵抗の抵抗値をＲ１とし、立方体の向かい
合う平面上にあるノード間を結ぶ抵抗の抵抗値をＲ２と
する。

【００２７】抵抗値の第１の算出法は、向かい合う２平
面間の抵抗をＲ１とＲ２の合成抵抗で表現するものであ
る。図１のモデルの立方体の一辺の長さをａ、媒質の抵
抗率をρとすると向かい合う２面間の抵抗値Ｒ0 は、Ｒ0 ＝ρ（ａ／ａ² ）＝ρ／ａ …（１）となる。また、Ｒ2 はＲ1 の２^1/2 倍の長さがあるか
ら、Ｒ２＝２^1/2 （Ｒ1 ） …（２）の関係を用いて、Ｒ1 ＝Ｒ0 （４＋２^1/2 ）／２ …（３）Ｒ2 ＝｛１＋２（２^1/2 ）｝Ｒ0 …（４）の関係が得られる。ここで、場合によっては式（３）、
式（４）の値に係数を掛けても良い。本発明の有効性を
確認するため、次の検証を行ってみた。

【００２８】図１及び図２のモデルそれぞれ次元的につ
なぎ並べて平板をつくり、４針法（例えば、Ｆ．Ｍ．Ｓ
ｍｉｔｓ，“ＭｅｓｕｒｅｍｅｎｔｏｆＳｈｅｅｔ
ＲｅｓｉｓｔｉｖｉｔｉｅｓｗｉｔｈｔｈｅＦ
ｏｕｒ−ＰｏｉｎｔＰｒｏｂｅ，”ＴｈｅＢｅｌｌ
ＳｙｓｔｅｍＴｅｃｈｎｉｃａｌＪｏｕｒｎａ
ｌ，Ｖｏｌ．３７，ｐｐ．７１１−７１８，Ｍａｙ，１
９５８）で抵抗率の測定をシミュレーションした。

【００２９】図１の従来モデルを用いたときに３．７％
の誤差があったのが、図２の本発明のモデルを用いたと
きには１．５％の誤差に改善された。これより、このモ
デルの有効性が確認された。

【００３０】抵抗値の第２の算出法は、元々図１のモデ
ルで表現されていたものを立方体内部にあるノードを減
らしたものと等価である。

【００３１】これは、後で説明するＹパラメータで表さ
れたモデルのノード数の縮約と同じものであるので、詳
しい説明は後に譲る。

【００３２】（実施の態様２）本発明の第２の実施態様
の基板モデル例を図３に示す。これは、立方体の互いに
隣り合う４頂点の位置をノードとしたものである。

【００３３】このモデルでは、隣り合う４個の立方体と
共有されるノードが４個あるので、一つの立方体あたり
のノード数は“１”である。このモデルを３次元的に繋
ぎ並べた場合、図１で示した従来の基板モデルを繋ぎ並
べた場合と同じ格子形状になる。

【００３４】図４に示すように、どちらの場合も同じ格
子間隔の抵抗網となっている。従って図３で示す基板モ
デルを用いた方がノード数に関しても素子数に関しても
効率よく基板抵抗網を表現していることがわかる。

【００３５】ノード数に関しては従来モデルの２５％に
抑えることができる。このモデルでの抵抗値の決め方
は、図１で示した従来モデルと同じでよい。ここで立方
体の各側面とノードの意味を考える。

【００３６】３次元的に広がりを持った基板を、抵抗や
容量を用いた集中定数モデルで近似した場合、単位立方
体１の各側面上にあるノードはその側面の代表点と考え
ることができる。図１の従来モデルの場合、６つある各
々の側面の中央にノード２（ｃ）がある。従って、代表
点としての各ノードは各々の側面を最小の誤差で近似し
ていることがわかる。

【００３７】このことは、図２の提案モデルにもそのま
ま当てはまる。ところが図３の提案モデルの場合、図３
の右上の他の３ノードとつながっているノードは、その
ノードが接する３つの側面（Ｆ１），（Ｆ２）、（Ｆ
５）の代表点になっている。従って、ノード数の節約と
いう利点は、誤差の増大という欠点を導いていることが
わかる。

【００３８】ところが、図３の提案モデルを図１２に示
すように、単位立方体１とノード２の関係をずらしてみ
ると、上の問題点は解決される。そもそも、このような
モデルを用いて解析する基板は、基板上部に配置された
素子や配線などとの相互作用を調べるために導入された
ものである。図１２のように立方体の上部の面の中央に
ノードがあれば、目的とする解析で従来モデルと同等の
精度が保てる。

【００３９】以上の説明は立方体において行なったが、
直方体や角柱など他の立体図形でも適用できる。

【００４０】図８に三角柱、六角柱形状の基板モデルと
したときの例を示す。

【００４１】次に、本発明の半導体集積回路解析装置の
特徴として、回路シミュレータによる解析を実行する前
に、複数の基板モデルを合成して不要なノードを削減す
る処理を行なうが、これについて以下説明する。

【００４２】（実施の態様２−１）実施の態様２−１の
例は、図９に示すように直列或いは並列に接続されてい
る複数の線形素子を合成して、ノード数素子数の削減を
図るようにしたものである。本発明の処理の流れを図１
０及び図１１に示す。

【００４３】すなわち、図１０の処理は、入力データを
受けて２つの線形素子のみに接続してノードを見つける
（Ｓ１１，Ｓ１２）。そして、次に２つの線形素子を合
成する（Ｓ１３）。次に、素子を入れ換えて新しい入力
データを作成する（Ｓ１４）。

【００４４】図１１の処理は、入力データを受けて同じ
２つのノードに接続する複数の線形素子を見つける（Ｓ
２１，Ｓ２２）。そして、次にそれらの線形素子を合成
する（Ｓ２３）。次に、素子を入れ換えて新しい入力デ
ータを作成する（Ｓ２４）。

【００４５】このような処理を図１４に示す如きコンピ
ュータで実施させる。このコンピュータにはメモリ２２
に“ＳＰＩＣＥ”などのような回路シミュレータソフト
ウエアを保持させてあり、これによって回路シミュレー
タの実施機能をも含ませてある。なお、図１４におい
て、２１はＣＰＵ（プロセッサ）、２２はメモリ、２３
は入力手段、２４は出力手段である。また、２５はディ
スプレイ、２６は大容量外部記憶装置である。

【００４６】図１０，図１１の手順によるノード削減方
法は、上記コンピュータに内蔵させた回路シミュレータ
の入力データの中から、２つの同じ種類の線形素子のみ
に接続しているノードを見つけ出し、その２つの線形素
子を合成して新たな１つの整形素子に置き換えることで
ノードを減らすものである。

【００４７】一方、同様な処理で素子数の削減も可能で
ある。回路シミュレータの入力データの中から、同じ２
つのノードに接続している複数の線形素子を見つけ出
し、そのうちの同じ種類の線形素子を合成して新たな１
つの線形素子として置き換えることで、素子数を削減す
るものである。この２つの処理は交互に複数回実行する
とより効果的である。

【００４８】本発明の処理を回路シミュレーション実行
前に行なうことで、入力データ内の冗長な情報を整理で
き、回路シミュレータによる解析を効率的に行なえるよ
うになる。

【００４９】（実施の態様２−２）実施の態様２−２の
例は、従来の行列演算により不要なノードを削減する手
法をより効率的に行なうようにしたものである。本発明
の処理の流れを図７に示す。図に示すように、基板や配
線の影響を調べるために導入したネットについて、回路
の縮約処理をし（Ｓ３，Ｓ４）、これよりマクロモデル
をつくる（Ｓ５）。次にこれをさらに縮約しこれによっ
てマクロモデルをつくる（Ｓ６，Ｓ７）。これと、スケ
マッティッデータにあるネットデータ用い新しいネット
をつくる（Ｓ１，Ｓ２）。そして、この新しいネットを
利よして回路シミュレーションを行う（Ｓ７）。以上
が、図７での処理である。

【００５０】このような処理を図１４に示す如きコンピ
ュータで実施させる。このコンピュータにはメモリ２２
に“ＳＰＩＣＥ”などのような回路シミュレータソフト
ウエアを保持させてあり、これによって回路シミュレー
タの実施機能をも含ませてある。

【００５１】図７の処理により、従来基板部分を抵抗網
としてモデル化して、基板上に配置された素子や配線と
合わせて解析していたもの、或いは、そのままでは莫大
なノード数になってしまう基板抵抗網部分を、後述の行
列演算によって整理縮小してから解析していたものを、
効率良く縮約操作を実行して解析を行なえるようにし
た。

【００５２】先にも述べたが、基板部分を寄生素子とし
て捉え、基板上に配置された素子と合わせてネットリス
ト（回路シミュレータで使用する要素データ）を作成し
て回路シミュレーションを実行しようとした場合、その
ネットリストは大規模なデータになってしまい、解析を
実行できなくなることが多い。

【００５３】そこで、以下の行列演算を施すことによ
り、基板部分に含まれる不要なノードを削減する方法が
ある。

【００５４】以下では、Ｙ（アドミッタンス）パラメー
タについて説明してあるが、行列の一般的な性質を用い
ているので、ＳパラメータやＺパラメータなど他の回路
パラメータにおいても適用できる。

【００５５】回路シミュレータでは、例えば、ＭＮＡ法
（Ｃ．Ｈｏ，Ａ．Ｅ．ＲｅｈｌｉａｎｄＰ．Ｂｒｅｎ
ｎａｎ，“Ｔｈｅｍｏｄｉｆｉｅｄｎｏｄａｌａ
ｐｐｒｏａｃｈｔｏｎｅｔｗｏｒｋａｎａｌｙｓ
ｉｓ，”ＩＥＥＥＴｒａｎｓ．ＣｉｒｃｕｉｔｓＳ
ｙｓｔ．，Ｖｏｌ．ＣＡＳ−２２，Ｎｏ．６，ｐｐ．５
０４−５０９，Ｊｕｎｅ１９７５）などを用いて回路
方程式を立てる。

【００５６】今、被解析対象の回路がｎ個の変数を持っ
ていたとすると、ｎ個の回路方程式は以下のように行列
を用いて表現される。

【００５７】

【数１】

【００５８】ここで、ｎ個の変数のうち、ｍ個の変数だ
けに興味がある場合、行列の一般的な性質を用いて以下
のように変数の個数の縮約を行なうことができる（Ｋｅ
ｖｉｎＪ．Ｋｅｒｎｓ，ＩｖａｎＬ．Ｗｅｍｐｌｅ
ａｎｄＡｎｄｒｅｗＴ．Ｙａｎｇ，“Ｓｔａｂｌ
ｅａｎｄＥｆｆｃｉｅｎｔＲｅｄｕｃｔｉｏｎｏ
ｆＳｕｂｓｔｒａｔｅＭｏｄｅｌＮｅｔｗｏｒｋ
ｓＵｓｉｎｇＣｏｎｇｒｕｅｎｃｅＴｒａｎｓｆ
ｏｒｍｓ”，ＩＥＥＥ／ＡＣＭＩｎｔｅｒｎａｔｉｏ
ｎａｌｃｏｎｆｅｒｅｎｃｅｏｎＣｏｍｐｕｔｅ
ｒＡｉｄｅｄＤｅｓｉｇｎＤｉｇｅｓｔｏｆＴｅ
ｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．２０７−２１
４，Ｎｏｖｅｍｂｅｒ，１９９５）。

【００５９】式（５）を書き直して、

【数２】

【００６０】とする。ここで、

【数３】

【００６１】とすると、式（１）は

【数４】

【００６２】と書き表される。

【００６３】今、変数１〜ｎが回路中のノード電圧であ
る場合を考える。ノード１〜ｍがモデルの表面にあり、
隣のモデルや集積回路上にある線形素子、非線形素子、
配線などとつながるノードで、ノードｍ＋１〜ｎが隣の
モデルや他の素子と接しないモデル内部のノードである
とする。

【００６４】するとキルヒホッフの電流則より、内部ノ
ード各点では電流の総和はゼロであるから、Ｉ′＝０となり、（７）式は書き直されて

【数５】

【００６５】となる。これは連立式

【数６】

【００６６】と等価である。Ｖ′を消去して（Ａ−ＢＤ^-1Ｃ）Ｖ＝Ｉ …（９）とすることができる。この式には不要なノードの情報は
含まれておらず、必要なノード間のみの相互作用を表し
ている。

【００６７】以上の操作を行なうことにより、図５に示
すように、基板部分に含まれるノード数を減らすことが
できる。すなわち、図５（ａ）に示される単位立方体１
はノード２が各面に１つずつあるが、縮約することによ
り、図５（ｂ）の如くとなり、立方体の隣接する面のノ
ードはなくなり、表面に現れている分のみが残る。従っ
て、この表面に現れているノード数のみに数が減ること
になる。

【００６８】ところが、この縮約操作をそのまま用いた
場合、始めに基板部分の抵抗網データを式（５）の形に
書き下さなければならないために、大規模な基板部分の
データをそのまま扱うことが困難であったり、削減しよ
うとするノード数が大きいために、式（９）中にある行
列Ｄの逆行列Ｄ^-1の次元が大きくなり、計算効率を落と
す問題がある。

【００６９】そこで、前述の行列演算による回路縮約操
作を、より効率的に行なえるようにする方法を以下に説
明する。

【００７０】この方法は縮約して作った基板マクロモデ
ルを再利用しながら縮約操作を繰り返し、最終的に必要
なノードだけを残すものである。従って、従来の縮約方
法に比べて効率的なノード数の削減が可能となる。

【００７１】手法は次の通りである。

【００７２】[i] 始めに、先に示した立方体の単位モ
デルを集めて第１段階のマクロモデルを作る。この時、
例えば、図１３に示すような柱状のマクロモデルとすれ
ばこのマクロモデルはいかなる基板部分においてもその
まま流用することができる。

【００７３】[ii] 次に、第１段階のマクロモデルを複
数集めて第２段階のマクロモデルを作る。この時も他の
基板部分でもそのまま流用できるようなマクロモデルと
しておく。ここでは必ずしも１種類のマクロモデルとす
る必要はない。それぞれの段階での縮約操作は前述の行
列演算を行なう。

【００７４】この手法によれば、“大規模な抵抗網を一
度に縮約させる従来の場合に比べて、縮約操作をかけよ
うとする元の抵抗網が小さい”ことと、“一回の縮約操
作で削減するノード数が少ないために、式（５）で表し
た行列の次元が小さくなる”こと、さらに“式（９）で
示した行列Ｄの逆行列Ｄ^-1を求める演算が容易になる”
ので、行列演算の効率が向上する。

【００７５】例えば、図１に示した従来の立方体モデル
を図５のように“４×４×４個”積み上げたマクロモデ
ルを作る時を考える。これを一度に縮約すると、“２８
８ノード”から“８０ノード”にするために、式（９）
では“２０８次元”の行列の逆行列を計算しなければな
らない。逆行列を計算するためには、行列要素の数、つ
まり、行列の２乗に比例した計算コストがかかる。

【００７６】ところが、はじめに図１３（ａ）のような
単位立方体ＢＬ１〜ＢＬ４を図１３（ｂ）のように１個
にまとめた第１段階のマクロモデルを作り、さらにこれ
を複数まとめて図５（ｂ）のような第２段階のマクロモ
デルを作る場合は、第１段階で“４０ノード”から“１
７ノード”にし、第２段階で“１７６ノード”から“８
０ノード”にするために、それぞれの段階で必要とする
逆行列の次元は２３次元と９６次元である。従って、本
発明のノード数削減の方法は、段階的に縮約操作を行な
い計算効率を上げ、さらに一旦、計算し、マクロモデル
化したものを次の縮約操作に流用しているために、同じ
計算を繰り返すことによる計算効率の低下を抑えること
ができる。

【００７７】この縮約操作は解析実行者の設定により、
マクロモデル化する部分と規模と段階を自由に選べるも
のとする。例えば、注入不純物の極性や濃度が異なるた
めに元々の基板モデルが異なるウェルの部分や埋め込み
層の部分は個別にマクロモデル化することとする。

【００７８】図６はサブストレート部分１０、ウェル部
分９、基板上に配置された素子８のマクロモデル化の例
を示す。サブストレート部分１０とウェル部分９を別々
にマクロモデル化したために、例えばサブストレートと
ウェルの注入不純物の極性が異なる場合に現れる接合容
量を、そのまま接点に挿入することができる。

【００７９】また図６は隣のモデルや配置された素子と
の接点部分にしかノードを持たないマクロモデルの例を
示している。縮約操作の際に残す必要なノードとは、基
板上に配置されている素子や、配線と接する部分のノー
ドや異なるマクロモデル同士が接している部分などであ
る。

【００８０】以上の本発明のノード数削減法により、回
路シミュレーションによる解析を効率的に行なうことが
できる。

【００８１】以上、本発明は、集積回路のサブストレー
ト基板を立体図形の集合体として取り扱い、当該サブス
トレート基板を当該集積回路を構成する線形素子、非線
形素子とともに回路シミュレータで解析する半導体集積
回路の解析装置において、半導体集積回路のサブストレ
ート基板の影響を抵抗回路網として回路シミュレーショ
ンで解析しようとした場合に直面するノード数の増大と
いう問題点を解決し、効率的な半導体集積回路解析を行
うことができるようにするために、前記基板モデルは多
角柱の側面及び底面上に端子を持ち、或いは前記基板モ
デルは三角柱或は四角柱で上底或は下底面上の三つの頂
点部分と異なる底面上の一つの頂点部分に端子を持ち、
当該端子間を抵抗性、容量性及び誘導性成分を介して結
合させた回路とすること、また入力データから二つの線
形素子のみに接続する接点を見つけ、前記線形素子を合
成したり、同じ二つの接点に接続する複数の線形素子を
合成して新たな入力データを作成する処理や、複数の基
板モデルの回路方程式を立て行列演算により、当該回路
方程式を表す行列の次元を小さくし、新たなモデルとす
る処理を、回路シミュレーションによる解析の実行前に
実行することを特徴とするものである。

【００８２】従って、本発明によれば、サブストレート
基板の解析のためにノード数の少ないサブストレート基
板モデルを用いているために被解析回路の総ノード数の
増大を抑えることができ、さらに、回路シミュレータに
よる解析を実行する前に被解析対象である回路系の基板
部分の回路について、そこに含まれるノードの数を減ら
す処理を実行しているために、大規模な回路の効率的な
解析を可能とするものである。

【００８３】なお、本発明は上述した例に限定されるも
のでなく、要旨を変更しない範囲内で種々変形して実施
し得る。

【００８４】

【発明の効果】以上説明したように本発明によれば、サ
ブストレート基板の解析のためにノード数の少ないサブ
ストレート基板モデルを用いているために被解析回路の
総ノード数の増大を抑えることができる。さらに、回路
シミュレータによる解析を実行する前に被解析対象であ
る回路系の基板部分の回路についてそこに含まれるノー
ドの数を減らす処理を実行しているために大規模な回路
の効率的な解析を可能とするものである。

【図面の簡単な説明】

【図１】従来の基板モデルを説明するための図。

【図２】本発明を説明するための図であって、本発明で
使用する第一の基板モデル例を示す図。

【図３】本発明を説明するための図であって、本発明で
使用する第二の基板モデルの例を示す図。

【図４】従来モデルと本発明のモデルでの格子間隔の比
較を説明するための図。

【図５】本発明を説明するための図であって、マクロモ
デル化による内部ノードの縮約を説明するための図。

【図６】本発明を説明するための図であって、本発明に
よるマクロモデル化の一例を説明する図。

【図７】本発明を説明するための図であって、本発明に
適用する半導体集積回路解析装置の処理の流れを説明す
る図。

【図８】本発明を説明するための図であって、基板モデ
ルとして三角柱、六角柱のを用いる例を説明するための
図。

【図９】本発明を説明するための図であって、本発明の
適用によるノード数、素子数削減の例を説明するための
図。

【図１０】本発明を説明するための図であって、本発明
によるノード数削減の処理の流れを説明するための図。

【図１１】本発明を説明するための図であって、本発明
による１素子数削減の処理の流れを説明するための図。

【図１２】本発明を説明するための図であって、モデル
の立方体と代表点としてのノードとの関係を説明するた
めの図。

【図１３】本発明を説明するための図であって、再利用
可能なマクロモデルの例を示す図。

【図１４】本発明を説明するための図であって、本発明
を実施するために用いるシステム構成例を図。

【符号の説明】

１…基板モデル２…ノード３…抵抗成分及び容量成分４…抵抗Ｒ１５…抵抗Ｒ２６…格子間隔７…基板マクロモデル８…線形素子或いは非線形素子９…ウェルマクロモデル１０…サブストレートマクロモデル

Claims

【特許請求の範囲】

【請求項１】抵抗要素、容量要素、誘導要素のうち、少
なくとも一つの要素を用いて集積回路のサブストレート
基板を、少なくとも面に接続点としてのノードを持つ前
記要素でモデル化した単位立体の集合体として取り扱
い、このモデル化した要素を用いて当該サブストレート
基板を当該集積回路を構成する線形素子、非線形素子と
ともに回路シミュレータで動作特性解析する半導体集積
回路解析装置において、前記単位立体は立体の各面にのみ、ノードを配置して隣
接立体との接続のためのノードとしたモデル構造の集合
体としてデータ化する処理手段と、このデータを用いて
回路シミュレータによる当該サブストレート基板の動作
特性解析処理する手段と、を具備することを特徴とする
半導体集積回路解析装置。
【請求項２】抵抗要素、容量要素、誘導要素のうち、少
なくとも一つの要素を用いて集積回路のサブストレート
基板を、少なくとも面に接続点としてのノードを持つ前
記要素でモデル化した単位立体の集合体として取り扱
い、このモデル化した要素を用いて当該サブストレート
基板を当該集積回路を構成する線形素子、非線形素子と
ともに回路シミュレータで動作特性解析する半導体集積
回路解析装置において、前記単位立体は立体の角部に三面共通となるノードを配
置したモデル構造を用いた集合体としてデータ化する処
理手段と、このデータを用いて回路シミュレータによる
当該サブストレート基板の動作特性解析処理する手段
と、を具備することを特徴とする半導体集積回路解析装
置。
【請求項３】前記単位立体は多角柱であり、前記ノード
間を抵抗性、容量性及び誘導性成分要素を介して結合さ
せたモデルを用いてサブストレート基板を表現すると共
に、前記処理手段はこの多角柱を複数集合させて大きな
立体にまとめることにより、隣接立体のノード間を集約
してノード数を削減処理したデータ化することをことを
特徴とする請求項１または２いずれか記載の半導体集積
回路解析装置。
【請求項４】前記立体は四角柱であることを特徴とする
請求項３記載の半導体集積回路解析装置。
【請求項５】前記立体は三角柱或いは四角柱のいずれか
であり、上底或いは下底面上にある頂点のうちの三つの
頂点の部分と、前記三つの頂点のある底面とは異なる側
の底面上に前記三つの頂点のうちの一つの頂点と対称な
部分にノードを持ち、当該ノード間を結ぶ辺に沿って隣
接するノード間を抵抗性、容量性及び誘導性成分を介し
て結合させたモデルであることを特徴とする請求項２記
載の半導体集積回路解析装置。
【請求項６】前記立体は六角柱であり、上底或いは下底
面上にある頂点のうちの連続する四つの頂点の部分と、
前記四つの頂点のある底面とは異なる側の底面上に前記
四つの頂点のうちの一つと頂点と対称な部分にノードを
持ち、当該ノード間を結ぶ辺に沿って隣接するノード間
を抵抗性、容量性及び誘導性成分を介して結合させたモ
デルであることを特徴とする請求項４記載の半導体集積
回路解析装置。
【請求項７】半導体基板上に配置された線形素子及び非
線形素子と基板や配線等の寄生成分をモデル化したもの
を回路シミュレータで解析する半導体集積回路解析装置
において、回路シミュレータの入力データから二つの同じ種類の線
形素子のみに接続する接点を検出する処理と、当該接点
において前記二つの線形素子を合成して新たな素子値を
持つ一つの線形素子にする処理と、前記入力データから
前記二つの線形素子と前記接点の情報を消し去り、前記
二つの線形素子が接続する前記接点と異なる側の接点間
に前記合成された線形素子を挿入して新たな入力データ
を作成する処理を実施する処理手段と、この処理手段の
作成したデータを用いて回路シミュレーションによる解
析をする解析手段とを備えたことを特徴とする半導体集
積回路解析装置。
【請求項８】半導体基板上に配置された線形素子及び非
線形素子と基板や配線等の寄生をモデル化したものを回
路シミュレータで解析する半導体集積回路の解析装置に
おいて、回路シミュレータの入力データから同じ二つの接点に接
続する複数の同じ種類の線形素子を見つけ出す処理と、
当該複数の線形素子を合成して新たな素子値を持つ一つ
の線形素子にする処理と、前記入力データから前記複数
の線形素子の情報を消し去り前記二つの接点間に前記合
成された線形素子を挿入して新たな入力データを作成す
る処理を、回路シミュレーションによる解析をする前に
実行することを特徴とする半導体集積回路解析装置。
【請求項９】抵抗要素、容量要素、誘導要素のうち、少
なくとも一つの要素を用いて集積回路のサブストレート
基板を、少なくとも面に接続点としてのノードを持つ前
記要素でモデル化した単位立体の集合体として取り扱
い、このモデル化した要素を用いて当該サブストレート
基板を当該集積回路を構成する線形素子、非線形素子、
基板及び配線の寄生成分とともに回路シミュレータで動
作特性解析する半導体集積回路解析装置において、複数の前記基板や配線等の寄生モデルから構成される基
板部分或は配線部分について当該部分の回路方程式の次
数の次元を持つ行列と前記次数の次元を持つベクトルを
用いて表現する処理と、行列演算を施すことにより前記
行列及びベクトルの次元を、はじめの次元よりも小さく
する処理と、当該次元を縮小した行列により当該次元を
縮小したベクトルの次元数の端子をもつ新たな寄生モデ
ルとして作成する処理と、前記半導体基板上に配置され
た線形素子及び非線形素子に関する情報を含む回路シミ
ュレータの入力データに前記新たに作成したモデルに関
する情報を合成して新たな回路シミュレータの入力デー
タを作成する処理を、回路シミュレーションによる解析
をする前に実行することを特徴とする半導体集積回路解
析装置。
【請求項１０】請求項９において、前記基板や配線等の
寄生モデルから構成される基板部分或は配線部分につい
て前記回路方程式を表現する処理と、前記行列演算によ
り当該行列の次元を小さくする処理と、前記新たな寄生
モデルを作成する処理を複数回実行することを特徴とす
る半導体集積回路の解析装置。
【請求項１１】請求項１０において、前記新たな寄生モ
デルは半導体基板上に配置された素子及び配線、或いは
他のマクロモデルと接するノードを持つことを特徴とす
る半導体集積回路解析装置。
【請求項１２】請求項９において、前記新たな寄生モデ
ルを作成するための前記複数の基板や配線等の寄生モデ
ルの範囲を任意に指定できることを特徴とする半導体集
積回路解析装置。
【請求項１３】請求項１２において、前記範囲の指定に
半導体基板上に作られるＮ型ウェル及びＰ型ウェルの形
及び大きさを用いることを特徴とする半導体集積回路解
析装置。