JP2001272441A - 半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板に内在する抵抗及び容量から成る
回路網を、ノード数を縮約し、効率的に解析する。 【解決手段】 サブストレートモデル読取手段６０
１、Ｙ行列エントリー手段６０２、内部ノード／外部ノ
ード判別手段６０３、行列縮約手段６０４、出力形態決
定手段６０５を有する。サブストレートモデル読取手段
６０１は、基板中の３次元メッシュが構成する回路網モ
デルを読み取る。Ｙ行列エントリー手段６０２は、読み
取った回路網モデルが構成するＹ行列の各要素を、微分
演算子ｓの多項式で表現する。内部ノード／外部ノード
判別手段６０３は、回路網モデルのノードの内、消去す
べき内部ノードと残すべき外部ノードの判別をする。行
列縮約手段６０４は、内部ノードを消去しながら、Ｙ行
列の縮約処理を実行する。出力形態決定手段６０５は、
計算結果の出力形式を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の解
析装置に係り、特にその表面に半導体集積回路のパター
ンが形成されている半導体基板に内在する寄生素子の影
響を含めた解析を効率的に行なう半導体集積回路解析方
法、この半導体集積回路解析方法を実行する半導体集積
回路解析装置、及びこの半導体集積回路解析方法を実行
するためのプログラムを記録した記録媒体に関する。

【０００２】

【従来の技術】高周波アナログ回路やアナデジ（アナロ
グディジタル）混在回路及び高速ディジタル回路は、シ
リコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）等の半導体
集積回路は、半導体基板の表面近傍にフォトリソグラフ
ィー技術等により描画した微細なパターンを用いて形成
されている。これらの複雑高度化した高周波アナログ回
路、アナデジ混在回路及び高速ディジタル回路等の半導
体集積回路においては、半導体集積回路の特性評価を、
実物を作成して、その実物の特性を測定し評価を行なう
のでは、膨大な時間の無駄と、膨大な費用の無駄を発生
させる恐れがあり、好ましくない。このため、微細化さ
れ高集積密度化され半導体集積回路の製造工程において
は、製造しようとする半導体集積回路の物理的、電気
的、或いは回路的な挙動を、前もって解析し、特性を確
認してから現実の製造工程を開始するのが必須となりつ
つある。特に、高周波アナログ回路、アナデジ混在回路
及び高速ディジタル回路等の半導体集積回路の動作にお
いては、信号が半導体集積回路の半導体基板（サブスト
レート）を介して漏れ込む現象の影響等が問題となって
きている。そこでこれらの半導体集積回路を設計する際
には半導体集積回路の基板に内在する寄生素子の影響
も、正確且つ迅速に解析し、検討しなければならない。

【０００３】この半導体集積回路の解析結果に相当量の
計算誤差が含まれていれば、当然、これを用いた半導体
集積回路の製造工程に不具合を発生させる。例えば、数
週間程度以上を必要とする長く、しかも複雑な製造工程
を経て試作品が完成された後に、その特性等に不具合が
発生すれば、再び設計をし直し、再び、長時間かつ複雑
な製造工程を繰り返さなければならず、時間とランニン
グコストが無駄に消費されてしまう。このように、半導
体集積回路の解析の精度の向上は、直接半導体集積回路
の製造の期間の短縮化にもつながるため非常に重要であ
る。もとより、設計の失敗によって失われた時間は回復
することは出来ないのである。特に半導体産業において
は、より高性能の半導体集積回路の開発が競われている
が、最も重要なのはこの半導体集積回路の開発の速度で
あるため、設計、開発期間の短縮は極めて重要である。

【０００４】Ｂ．Ｒ．スタニシック（B. R. Stanisic)
らは、半導体基板（サブストレート）部分を、抵抗が３
次元的につながった抵抗網としてモデル化し、回路シミ
ュレータで解析することの有効性を示している（米国電
気電子学会（IEEE)ジャーナル・オブ・ソリッド・ステ
ート・サーキット（Journalof Solid-State Circuits）
第９巻、第３号、第226頁乃至第238頁、1994年、３月号
参照。）。このＢ．Ｒ．スタニシックらの解析方法によ
れば、抵抗網モデルの精度は、抵抗網を構成する３次元
メッシュの細かさに依存している。精度向上の目的で細
かな３次元メッシュをとると、半導体基板（サブストレ
ート）部分だけでも大規模な回路になってしまう。する
と回路シミュレータでの解析に、現実の製造工程よりも
長い時間が掛かったり、計算機の条件によっては解析が
出来なくなることもある。

【０００５】そこで、サブストレートモデルの回路規模
を削減する方法がある。これは、半導体基板中に設けら
れた３次元メッシュからなる抵抗網モデルの内、トラン
ジスタ等のデバイスや電源或いはグランドコンタクトに
直接つながらないメッシュの頂点、即ちノードを消去し
ようとするものである。サブストレートモデルは、半導
体基板の３次元メッシュで区切られた小さな立方体を単
位として、この小さな立方体の集合体として表現されて
いる。本発明においては、半導体基板中に設けられた小
さな立方体の頂点（ノード）で、この小さな立方体の集
合体となった大きな立方体の表面部分に出ないノードを
「内部ノード」と呼び、この大きな立方体の表面部分に
位置するノードを「外部ノード」と呼ぶこととする。

【０００６】サブストレートモデルの回路規模を削減す
るためには、サブストレートモデルのを構成している３
次元メッシュからなる抵抗網モデルのアドミッタンス
（Ｙパラメータ）行列を求め、行列演算により外部ノー
ドの数の次元を持つ規模の小さい等価な行列を求めるこ
とが出来る。即ち、半導体基板中に設けられた３次元メ
ッシュからなるサブストレートモデル部分の全体にｎ個
のノードがあり、その内のｍ個のノードが、表面のデバ
イスを構成する半導体領域や配線層等とつながる外部ノ
ード、ｎ−ｍ個が半導体基板（サブストレート）内部に
ある内部ノードであるとする。このとき、半導体基板中
に設けられた３次元メッシュが構成するアドミッタンス
行列（以下において「Ｙ行列」という。）を

【数１】 のように書き表す。そして、次の（２）式乃至（５）式
で示される部分行列

【数２】 を考える。この（２）式乃至（５）式で示される部分行
列を使うと、（１）式で示されるＹ行列は、

【数３】 となる。これにより、次の（７）式で求められるような
ｍ次元の等価な行列Ｙ´ Ｙ´＝Ａ−ＢＤ^−１Ｃ ・・・・・ (７) が得られる。

【０００７】この計算により、半導体集積回路が構成さ
れている半導体基板（サブストレート）部分を表す回路
網を、より次元の小さい等価な行列に縮約出来ることが
わかっている。

【０００８】しかし、この方法は、次の理由で実用的で
はない。例えば、ＣＭＯＳ集積回路を例にすれば、半導
体基板（サブストレート）の表面近傍にはｐＭＯＳトラ
ンジスタを形成するためのｎウェル、ｎＭＯＳトランジ
スタを形成するためのｐウェルのように不純物の極性の
異なる部分が、所定のレイアウトで配置されている。そ
して、不純物の極性の異なる部分の界面、即ちｐｎ接合
界面には、接合容量が存在し、その境界部分に容量素子
が存在する。従って、ｎウェルに位置するノードｉとｐ
ウェルに位置するノードｊ間のアドミッタンス（ｙパラ
メータ）には、容量成分を含める必要がある。即ち、現
実の半導体集積回路を構成している半導体基板中に設け
られた３次元メッシュが構成するアドミッタンスは、 Ｙ_ｉｊ＝ｇ_ｉｊ＋ｊωｃ_ｉｊ ・・・・・ (８) であるから、アドミッタンスの値には周波数依存性があ
る。ここでｇ_ｉｊは抵抗値ｒ_ｉｊ［Ω］を持つ抵抗のト
ランスコンダクタンスｇ_ｉｊ＝１／ｒ_ｉｊであり、ｃ
_ｉｊ は容量素子の容量値ｃ_ｉｊ［Ｆ］、ωは角周波数
を表している。上記の行列計算を計算機上で実現するた
めには、各行列要素を数値に直す必要がある。すると解
析したい角周波数ω毎にこの計算をしなければならない
ために、計算が大規模化し、解析の効率が悪い。

【０００９】この問題を避けるために上式を記号のまま
計算することが考えられるが、そもそも大規模なものを
削減する目的であるので、変数の数が数千を超える複雑
な計算式になってしまいプログラム化するのは事実上不
可能である。

【００１０】

【発明が解決しようとする課題】このように、半導体基
板の表面に形成された半導体集積回路のレイアウトに起
因する半導体基板中の寄生素子の影響を正確に解析する
ためには、半導体基板中に設けられた３次元メッシュと
して、抵抗素子だけでなく、容量素子を考慮する必要が
ある。しかし、半導体基板中に設けられた３次元メッシ
ュが構成するアドミッタンスを、抵抗素子や容量素子等
を使ってモデル化した場合、ノード数の増大という問題
だけでなく、アドミッタンスの値には周波数依存性を考
慮する必要が生じる。このため、その解析に多大な時間
を要したり解析が出来なくなるという問題が起こる。従
って、従来は、半導体基板中の寄生素子の影響を正確に
解析することが困難で、半導体集積回路の設計を効率的
に行なうことが困難であった。

【００１１】また、Ｙ行列の縮約操作により不要なノー
ドの影響を消去する従来方法があったが、この従来方法
は、実用的ではなかった。

【００１２】そこで本発明の目的は、上記従来の半導体
基板中の寄生素子の影響を解析する計算の大規模化を回
避し、効率的な解析が可能な半導体集積回路の解析装置
を提供することである。

【００１３】本発明の他の目的は、半導体基板中に設け
られた３次元メッシュとして、抵抗素子だけでなく、容
量素子をも考慮して、効率的に、且つ正確に寄生素子の
影響を解析することが可能な半導体集積回路の解析方法
を提供することである。

【００１４】本発明の更に他の目的は、半導体基板中に
設けられた３次元メッシュが構成する回路網を、抵抗素
子や容量素子等を使ってモデル化した場合のノード数の
増大を抑制し、且つ、回路網のアドミッタンスの値には
周波数依存性を考慮した解析を短時間で実現出来る半導
体集積回路の解析方法を提供することである。

【００１５】本発明の更に他の目的は、半導体基板中の
寄生素子の影響を解析する計算の大規模化を回避し、効
率的な解析が可能な半導体集積回路の解析方法実行する
ためのプログラムを記録した記録媒体を提供することで
ある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１の特徴は、サブストレートモデル読取手
段と、Ｙ行列エントリー手段と、内部ノード／外部ノー
ド判別手段と、行列縮約手段とを少なくとも有する半導
体集積回路解析装置であることである。ここで、サブス
トレートモデル読取手段は、本発明の半導体集積回路解
析装置に入力された入力データの内から、表面に半導体
集積回路が形成される半導体基板中の３次元メッシュが
構成する回路網モデルを読み取る。Ｙ行列エントリー手
段は、この読み取った回路網モデルが構成するＹ行列
（アドミッタンス行列）の各要素を、微分演算子ｓの多
項式で表現する。内部ノード／外部ノード判別手段は、
読みとった回路網モデルにおいて、消去すべき内部ノー
ドと残すべき外部ノードの判別をする。そして、行列縮
約手段は、内部ノードを消去しながら、Ｙ行列の縮約処
理を実行する。周知のように、回路網の計算において
は、微分演算子ｓを用いて複雑な微分・積分方程式の解
を代数的に解くことが可能である。角周波数ωを用いる
と、微分演算子ｓは複素角周波数ｊωで示される。即
ち、本発明においては、回路網理論で、一般に用いられ
ているｓ＝ｊωの関係を用いて、複素記号演算（ベクト
ル記号演算）により周波数領域解析を行なうのである。

【００１７】本発明の第１の特徴に係る半導体集積回路
解析装置によれば、半導体集積回路が形成される半導体
基板中の３次元メッシュが構成する回路網の各ノード
を、消去すべき内部ノードと残すべき外部ノードに分
け、内部ノードを消去しながら、Ｙ行列の縮約処理を実
行しているので、計算の複雑さやメモリ資源（データ記
憶部）の増大を必要とせず、短時間で演算処理が実行出
来る。即ち、本発明の第１の特徴に係る半導体集積回路
解析装置においては、内部ノード数の次元を持つ行列の
逆行列を求めるのではなく、行列縮約手段は、Ｙ行列の
行及び列にある要素を消去しながら内部ノードを一つず
つ減らしていく方法をとっている。これによりＹ行列の
各要素が微分演算子ｓの多項式で表現された行列の逆行
列を求める必要がなくなり、簡単に演算処理が実行出来
る。例えば、半導体基板（サブストレート）上に作られ
る半導体集積回路の構造と結びついているノード、即
ち、半導体基板やウェルの電位を決めるために電源やグ
ランドとつながる電極領域（高不純物密度領域）の部
分、更にポリシリコンや金属配線等の各種表面配線と容
量性の結合を介してつながっている半導体基板部分等に
位置する回路網のノードが外部ノードして残され、ノー
ドの縮約が出来る。従って、半導体基板中の３次元メッ
シュが構成する複雑な回路網を、これに等価或いは近似
した小規模なデータ（ネットリスト）に効率良く変換出
来るために、回路シミュレーションによりそれらの寄生
素子の影響の解析を効率的に行なうことが出来る。これ
によりＬＳＩ，ＶＬＳＩ，ＵＬＳＩ，ＧＳＩ等の大規模
な回路においても、表面配線等の集積回路パターンに対
応して半導体基板の内部に発生する寄生素子の影響の解
析を、短時間で正確に実行することが可能となる。

【００１８】本発明の第１の特徴に係る半導体集積回路
解析装置において、半導体基板中の３次元メッシュが構
成する回路網は、抵抗素子のみで構成されていても良
く、抵抗素子と容量素子からなる回路網でもかまわな
い。或いは線形素子のみによって構成される回路、或い
は多端子網を記述する回路行列によって表現されていて
もかまわない。容量素子を含むと（８）式で示したよう
に、Ｙ行列の各要素が周波数ω成分を含み、解析したい
角周波数ω毎にこの計算をしなければならないために、
従来は計算が大規模化し、解析の効率が悪かった。しか
し、本発明の第１の特徴に係る半導体集積回路解析装置
においては、ノードの縮約により、計算の複雑化が防止
出来る。

【００１９】特に、本発明の第１の特徴に係る半導体集
積回路解析装置において、微分演算子ｓの多項式の次数
の上限値を設定する入力部を更に具備することが好まし
い。解析する周波数とモデル化の許容誤差の値により、
例えば、許容誤差を５％とするか１０％とするかによ
り、微分演算子ｓの多項式の次数の上限値を決め、その
上限値を入力部から半導体集積回路の解析者によって入
力することが出来る。また、高レベルモデルにするの
か、中レベルモデルにするのか、或いは低レベルモデル
にするのかという誤差の程度から、微分演算子ｓの多項
式の次数の上限値を決め、その上限値を入力部から半導
体集積回路の解析者によって入力することが出来る。更
に、微分演算子ｓの多項式の次数ｎの値はその集積回路
のデバイス構造を参考にして決めることが出来る。ツイ
ンウェルやトリプルウェルやＳＯＩや埋め込み層やトレ
ンチの存在により、必要な多項式の次数は変わってく
る。半導体集積回路の解析者は、各構造の最適な次数を
決め、入力部から入力すれば良い。

【００２０】本発明の第１の特徴に係る半導体集積回路
解析装置において、計算結果の出力形式を決定する出力
形態決定手段を更に有することが好ましい。出力形態決
定手段は、抵抗網に還元する方法、抵抗素子と容量素子
から構成されるＲＣ回路網に還元する方法、多端子回路
網の回路行列として扱う方法、フィルタ回路としてＲＣ
或いはＲＣＬ回路網に還元する方法等の出力形態を決定
することが出来る。また、出力データの形態にはデフォ
ルトの形態を持たせ、入力手段から解析者によって入力
される指示に従って出力データの形態を変更する機能を
有するようにしても良い。更に、入力手段から解析者に
よって入力される精度レベルの値と、アドミッタンスの
値と解析周波数の値から出力データの形態を変更するよ
うにしても良い。

【００２１】本発明の第２の特徴は、（イ）回路シミュ
レータの入力形式のデータの内から、表面に半導体集積
回路が形成される半導体基板中の３次元メッシュが構成
する回路網モデルを読み取る段階と、（ロ）読み取った
回路網モデルが構成するＹ行列の各要素を、微分演算子
ｓの多項式で表現する段階と、（ハ）読みとった回路網
モデルにおいて、消去すべき内部ノードと残すべき外部
ノードの判別をする段階と、（ニ）内部ノードを消去し
ながら、Ｙ行列の縮約処理を実行する段階とを少なくと
も有することを特徴とする半導体集積回路解析方法であ
ることである。

【００２２】本発明の第２の特徴に係る半導体集積回路
解析方法によれば、半導体基板中の３次元メッシュが構
成する回路網の各ノードを、消去すべき内部ノードと残
すべき外部ノードに分け、内部ノードを消去しながら、
Ｙ行列の縮約処理を実行しているので、計算の複雑さや
メモリ資源（データ記憶部）の増大を必要とせず、短時
間で演算処理が実行出来る。即ち、行列の各要素が微分
演算子ｓの多項式で表現された行列の逆行列を求める必
要がないので、簡単に演算処理が実行出来る。そして、
半導体基板中の３次元メッシュが構成する複雑な回路網
を、これに等価或いは近似した小規模なデータ（ネット
リスト）に効率良く変換出来るために、回路シミュレー
ションによりそれらの寄生素子の影響の解析を効率的に
行なうことが出来る。本発明の第２の特徴に係る半導体
集積回路解析装置において、半導体基板中の３次元メッ
シュが構成する回路網は、抵抗素子のみで構成されてい
ても良く、抵抗素子と容量素子からなる回路網でもかま
わない。或いは線形素子のみによって構成される回路、
或いは多端子網を記述する回路行列によって表現されて
いてもかまわない。本発明の第２の特徴に係る半導体集
積回路解析装置によれば、３次元メッシュが構成する回
路網のノードが有効に縮約されるので、容量素子を含む
場合であっても、計算の複雑化が防止出来る。

【００２３】特に、本発明の第２の特徴に係る半導体集
積回路解析装置において、微分演算子ｓの多項式の次数
の上限値を外部から設定する段階を更に具備することが
好ましい。解析する周波数とモデル化の許容誤差の値に
より、或いは採用するモデルの誤差の程度から、多項式
の次数の上限値を決め、その上限値を入力部から半導体
集積回路の解析者によって入力することが出来る。更
に、多項式の次数ｎの上限値は、その集積回路のデバイ
ス構造を参考にして決めることが出来る。

【００２４】本発明の第２の特徴に係る半導体集積回路
解析装置において、計算結果の出力形式を決定する段階
を更に有することが好ましい。例えば、抵抗網に還元す
る方法、抵抗素子と容量素子から構成されるＲＣ回路網
に還元する方法、多端子回路網の回路行列として扱う方
法、フィルタ回路としてＲＣ或いはＲＣＬ回路網に還元
する方法等の出力形態を決定することが出来る。また、
出力データの形態にはデフォルトの形態を持たせ、入力
手段から解析者によって入力される指示に従って出力デ
ータの形態を変更する機能を有するようにしても良い。
更に、入力手段から解析者によって入力される精度レベ
ルの値と、アドミッタンスの値と解析周波数の値から出
力データの形態を変更するようにしても良い。

【００２５】本発明の第１の特徴で述べた解析方法を実
現するためのプログラムは、コンピュータ読み取り可能
な記録媒体に保存し、この記録媒体をコンピュータシス
テムによって読み込ませることにより、本発明の解析を
実行することが出来る。即ち、本発明の第３の特徴は、
（イ）回路シミュレータの入力形式のデータの内から、
表面に半導体集積回路が形成される半導体基板中の３次
元メッシュが構成する回路網モデルを読み取る段階と、
（ロ）読み取った回路網モデルが構成するＹ行列の各要
素を、微分演算子ｓの多項式で表現する段階と、（ハ）
読みとった回路網モデルにおいて、消去すべき内部ノー
ドと残すべき外部ノードの判別をする段階と、（ニ）内
部ノードを消去しながら、Ｙ行列の縮約処理を実行する
段階とを少なくとも含む半導体集積回路解析方法を実行
するためのプログラムを記録した機械読み取り可能な記
録媒体であることである。ここで、「記録媒体」とは、
例えばコンピュータの外部メモリ装置、半導体メモリ、
磁気ディスク、光ディスク、光磁気ディスク、磁気テー
プなどのプログラムを記録することが出来るような媒体
などを意味する。具体的には、フロッピー（登録商標）
ディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテー
プ、オープンリールテープなどが「記録媒体」に含まれ
る。

【００２６】

【発明の実施の形態】次に、図面を参照して、本発明の
半導体集積回路の解析装置、解析方法及びこの解析方法
実行するためのプログラムを記録した記録媒体を説明す
る。以下の図面の記載において、同一又は類似の部分に
は同一又は類似の符号を付している。ただし、図面は模
式的なものであり、厚みと平面寸法との関係、各層の厚
みの比率等は現実のものとは異なるものが含まれている
ことに留意すべきである。

【００２７】（半導体集積回路の解析装置）図１に示す
ように、本発明の半導体集積回路解析装置は、操作者か
らのデータや命令などの入力を受け付ける入力部６３
と、半導体基板中に設けられた３次元メッシュが構成す
るアドミッタンスを解析する演算処理部６６と、解析結
果を出力する出力部６１及び表示部６２と、半導体集積
回路の解析に必要な所定のデータなどを格納したデータ
記憶部６５と、半導体集積回路解析プログラムなどを格
納したプログラム記憶部６４とから少なくとも構成され
ている。

【００２８】図１において、入力部６３はキーボード、
マウス、ライトペン又はフロッピーディスク装置などで
構成される。入力部６３より解析実行者は、入出力デー
タを指定したり、微分演算子ｓの多項式の次数や周波数
値や許容誤差の値及び誤差の程度を設定できる。更に、
入力部６３より出力データの形態等の解析パラメータを
設定することも可能で、また、演算の実行や中止等の指
示の入力も可能である。また出力部６１及び表示部６２
は、それぞれプリンタ装置及びディスプレイ装置等によ
り構成されている。表示部６２は入出力データや解析結
果や解析パラメータ等を表示する。データ記憶部６５は
入出力データや解析パラメータ及びその履歴や演算途中
のデータ等を記憶する。

【００２９】本発明の半導体集積回路の解析の主なる処
理は、演算処理部６６において行なう。演算処理部６６
は、図１に示すように、サブストレートモデル読取手段
６０１、Ｙ行列エントリー手段６０２、内部ノード／外
部ノード判別手段６０３、行列縮約手段６０４、出力形
態決定手段６０５等を少なくとも内蔵している。ここ
で、サブストレートモデル読取手段６０１は、半導体集
積回路解析装置に入力された入力データの内から演算に
必要な部分を読み取る。即ち、入力データの内から、表
面に半導体集積回路が形成される半導体基板中の３次元
メッシュが構成する回路網モデルを読み取る。Ｙ行列エ
ントリー手段６０２は、読み取ったデータを、微分演算
子ｓの多項式の係数にエントリーする。つまり、読み取
った回路網モデルが構成するＹ行列（アドミッタンス行
列）の各要素を、微分演算子ｓの多項式で表現する。内
部ノード／外部ノード判別手段６０３は、回路網モデル
のノードの内で、消去すべき内部ノードと残すべき外部
ノードの判別をする。そして、行列縮約手段６０４は、
内部ノードを消去しながら、Ｙ行列の縮約処理を実行す
る。そして、出力形態決定手段６０５は、計算結果の出
力形式を決定する。周知のように、角周波数ωを用いる
と、微分演算子ｓは複素角周波数ｊωで示される。即
ち、演算処理部６６は、回路網理論で、一般に用いられ
ているｓ＝ｊωの関係を用いて複素記号演算により周波
数領域解析を行なうのである。これらの各手段６０１〜
６０５の機能は、後述する本発明の半導体集積回路解析
方法において説明するが、本発明の演算処理部６６は、
回路シミュレーションの入力データを縮約して、それと
等価或いは近似したデータに変換する処理に特徴があ
る。これは従来行列演算によって行なっていた不要なノ
ードを削減する処理をより効率的に実行するためのもの
である。

【００３０】図１に示した演算処理部６６、データ記憶
部６５及びプログラム記憶部６４はＣＰＵ、及びこのＣ
ＰＵに接続されたＲＯＭ、ＲＡＭ、磁気ディスクなどの
記憶装置を含む通常のコンピュータシステムで構成して
も良く、サブストレートモデル読取手段６０１、Ｙ行列
エントリー手段６０２、内部ノード／外部ノード判別手
段６０３、行列縮約手段６０４、出力形態決定手段６０
５等の専用のハードウェア（処理回路）を内蔵しても良
い。

【００３１】（半導体集積回路解析方法）以下、図１に
示した半導体集積回路解析装置を用いた本発明の半導体
集積回路解析方法を、図２に示すフローチャートに従っ
て、説明する。

【００３２】（イ）始めに、ステップＳ１０１におい
て、半導体集積回路の解析に必要なパラメータを、入力
部６３を用いて設定する。必要なのは、入出力データ名
やその形式に関する情報と、微分演算子ｓの多項式の次
数を決めるために必要なパラメータ等である。これらの
パラメータには予めデフォルトの名前や値を持たせてお
き、特に指定がされなかった場合には、そのデフォルト
を使うことが可能である。

【００３３】（ロ）次に、ステップＳ１０２において、
データ記憶部６５に入力データを読み込ませる。入力デ
ータは回路シミュレータの入力データの形式を持ってい
る必要がある。入力データは、解析者がエディタを使っ
て作成したものでも、ＣＡＤ上のレイアウトデータやス
ケマティックデータから発生させたものでも良い。以
降、回路シミュレータの入力データ形式のものを「ネッ
トリスト」と呼ぶ。

【００３４】（ハ）次に、ステップＳ１０３において、
演算処理部６６は、データ記憶部６５に読み込んだ入力
データの中から、本発明の半導体集積回路の解析を行な
うためのサブストレートモデルを表現している部分を判
別させる。その方法には次のものがある。一つには、解
析対象となる半導体集積回路の寄生モデルを含まないデ
ータのネットリストと入力データを比較して特定する方
法がある。他には、ネットリストの階層構造から半導体
基板（サブストレート）上の半導体集積回路の構造と、
半導体基板（サブストレート）の内部のサブストレート
モデルとを判別する方法がある。ネットリストには「サ
ブサーキット」という構造を単位とした部分があり、そ
れには階層構造を持たせることがある。サブサーキット
を使うと、同じ回路構造の集まりを効率良く表現出来る
ために、サブストレートモデルに関してもそれが使われ
る。例えば、サブストレートモデルの場合は、階層構造
の最も下層のものは、抵抗素子や容量素子から構成され
る多端子回路網の単位となっているが、より上位のもの
はその単位の集まりとして表現されている。サブストレ
ートモデル部分の最も上位の階層は、半導体基板上のデ
バイスと同じ階層に属している。

【００３５】（ニ）次に、ステップＳ１０４において、
演算処理部６６のサブストレートモデル読取手段６０１
を用いて、ステップＳ１０３において判別したサブスト
レートモデル部分のデータを、データ記憶部６５に読み
取らせる。入力データが階層構造を持っている場合は、
以降の処理はその階層レベルの深さ分だけ繰り返され
る。

【００３６】（ホ）ステップＳ１０４において、データ
記憶部６５に読み取ったサブストレートモデルの回路網
は、ステップＳ１０５において、演算処理部６６のＹ行
列エントリー手段６０２を用いて、回路行列の形に変換
される。ここで、回路行列はＹ行列である。例えばノー
ドｉとノードｊ間にｒ[Ω]の抵抗が、ノードｊとノード
ｋの間にc[F]の容量がある場合を考える。回路素子には
それぞれ「スタンプ」と呼ばれる回路網のＹパラメータ
を表現しているテンプレートがある。抵抗、容量のそれ
は、各々、ｇ＝１／ｒ，微分演算子ｓ＝ｊωとして、以
下の（７）式及び（８）式で示されるスタンプが用意さ
れる。即ち、

【数４】 となる。これをＹ行列の該当するノードの行及び列に加
える。この操作を一般に、「スタンプをエントリーす
る」と表現する。この例の場合は、

【数５】 となる。本発明の半導体集積回路解析装置の特徴の一つ
は、演算処理部６６の有するＹ行列エントリー手段が、
スタンプをエントリーすることにより、半導体基板中に
設けられた３次元メッシュが構成するＹ行列の各要素
を、次式（１０）で表す微分演算子ｓの多項式で表現し
ている点にある。即ち、 Ｙ_ｉｊ＝ａ_０ｉｊ＋ａ_１ｉｊｓ＋ａ_２ｉｊｓ^２＋ａ_３ｉｊｓ^３ ・ (１０) となる。(１０)式で示されるＹパラメータＹ_ｉｊは、例
えば、ｎウェルに位置するノードｉとｐウェルに位置す
るノードｊ間のノードｉとノードｊの間のアドミッタン
スの値である。微分演算子ｓは、複素角周波数(s＝ｊ
ω）である。微分演算子ｓの次数は解析パラメータの一
つになっており、ステップＳ１０１の初期設定の段階
で、入力部６３を用いて解析者によって決められてい
る。その決め方には次のものがある。一つには、微分演
算子ｓの多項式の次数の値をそのまま入力する方法であ
る。他には、解析する周波数とモデル化の許容誤差の値
及び誤差の程度から決める方法がある。これは、半導体
基板中に設けられた３次元メッシュが構成するサブスト
レートモデル内にある抵抗や容量の値から算出するもの
である。微分演算子ｓの多項式の各々の次数の係数のオ
ーダー(桁数)は、ｇ，ｃ，ｃ ^２／ｇ，…であるので、モ
デル内に存在するｒ，ｃの値と解析する周波数の値を与
えれば、各々の次数の項の影響を評価することが出来
る。それにより微分演算子ｓの多項式の次数を決定する
ことが出来る。このときに、許容誤差の値(例えば10％
等)や、モデルの精度レベルで決めておいた誤差の程度
と比較して、その項の影響を評価する。また、微分演算
子ｓの多項式の次数ｎの値はその集積回路のデバイス構
造を参考にして決めることが出来る。具体的な半導体基
板の構造、例えば、ツインウェルやトリプルウェルやＳ
ＯＩや埋め込み層やトレンチ等の存在により、微分演算
子ｓの必要な次数は変わってくる。これらの構造や、作
られる半導体集積回路の性能によりプロセス毎に応用分
野が異なり、扱う周波数帯が決まってくるので、この微
分演算子ｓの次数はプロセス毎に決めて、それをデフォ
ルトとしておくことも可能である。対象とする半導体集
積回路のレイアウトから抽出したサブストレートモデル
は、抵抗素子と容量素子とから構成されているので、そ
れらのスタンプをエントリーしたアドミッタンスの値
は、前述のように、

【数６】 となっている。従ってこの時点では、設定した微分演算
子ｓの多項式の次数が２次以上であっても、（１０）式
の０次と１次の係数のみに値が入っている。つまり、
（１０）式の係数は、 ａ_０ｉｊ＝ｇ_ｉｊ ・・・・・ (１３) ａ_１ｉｊ＝ｃ_ｉｊ ・・・・・ (１４) ａ_２ｉｊ＝ａ_３ｉｊ＝…＝０ ・・・・・ (１５) となる。(１０)式のような微分演算子ｓの多項式で表現
されたアドミッタンスの値を扱うために、演算処理部６
６では、各々の次数の係数を行列の形で値を持ってい
る。更に、Ｙ行列の性質： Ｙ_ｉｊ＝Ｙ_ｊｉ （ｉ≠ｊ） ・・・・・ (１６) から、各々の係数行列は実際には上(下)三角行列として
値を保持することも出来、これにより計算機の記憶領域
を節約することが出来る。

【００３７】（ヘ） 次に、ステップＳ１０６におい
て、演算処理部６６の有する内部ノード／外部ノード判
別手段６０３により、消去するノードである内部ノード
と残すノードである外部ノードを決める（判別する）。
例えば、図６に示すように、半導体基板（サブストレー
ト）上に作られるＭＯＳトランジスタのチャネル領域の
電位を決めるノード、ｐウェル７２２のｐ^＋コンタク
ト領域７１４及びｎウェル７２１のｎ^＋コンタクト領域
７１１とつながる部分のノード、或いは、ポリシリコ
ン、アルミニウム（Ａｌ）やアルミニウム合金（Ａｌ−
Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等から成る表面配線７０１
と、図示を省略した層間絶縁膜等を介して容量性の結合
をしている半導体基板（サブストレート）部分のノード
等が残されるノードとなる。ノードは、ｐウェル７
２２の内部に形成されたｎＭＯＳトランジスタのｎ^＋ソ
ース領域７１２とｎ^＋ドレイン領域７１３の間の、ゲー
ト電極７０２直下のチャネル領域のノードである。図６
では外部ノードを白抜きの丸で、内部ノードを黒塗りの
丸で示している。図６のｎウェル７２１とｐ基板７２３
との間にはｐｎ接合の接合容量からなる容量成分ｃが存
在する。また、ｎウェル７２１とｐウェル７２２との間
にも、ｐｎ接合の接合容量からなる容量成分ｃが存在す
る。ｎウェル７２１の内部、ｐウェル７２２の内部及び
ｐ基板７２３の内部は抵抗成分（ｇ＝１／ｒ）のみで示
されている。こうして、ステップＳ１０６において、最
終的に、半導体基板（サブストレート）上に作られる半
導体集積回路の構造と結びついているノード、即ち、半
導体基板（サブストレート）やウェルの電位を決めるた
めに電源やグランドとつながる電極領域（高不純物密度
領域）の部分、更に各種表面配線と層間絶縁膜等を介し
て容量性の結合を介してつながっている半導体基板（サ
ブストレート）部分等のノードが、「残される外部ノー
ド」として判別される。ただし、入力データが階層構造
を持っていたり、計算の効率化のために半導体基板（サ
ブストレート）部分を複数の部分に分割してこの処理を
行なう場合、その過程では分割した部分間をつなげるノ
ードが外部ノードになる。例えば、いま縮約操作を行な
っているサブサーキットの外部ノードが、その縮約操作
の段階での外部ノードになるということである。

【００３８】（ト）次に、ステップＳ１０７において、
Ｙ行列を外部ノードの数の次元に縮約する。本発明の半
導体集積回路解析装置のもう一つの特徴は、演算処理部
６６の有する行列縮約手段６０４が、Ｙ行列の縮約を効
率良く行なっている点にある。原理は、従来方法と同じ
である。ただし、ここでは内部ノード数の次元を持つ行
列の逆行列を求めるのではなく、行列縮約手段６０４
は、対応する行及び列にある要素を消去しながら内部ノ
ードを一つずつ減らしていく方法をとっている。これに
より各要素が微分演算子ｓの多項式で表現された行列の
逆行列を求める必要がなくなり、計算の複雑さが増大せ
ずに処理が進められる。行列縮約手段６０４におけるＹ
行列の縮約は、次の（１７）式の計算を必要な次元数分
繰り返して行なわれる（ステップＳ１０９において、繰
り返しの判定をし、ステップＳ１０４に戻るループを繰
り返すことにより、繰り返して行なわれる。）。即ち、

【数７】 の計算を必要な次元数分繰り返す。ここでＹ´_ｉｊは縮
約後のノードｉ，ｊ間のアドミッタンスを表している。
これは元のＹ行列のＹ_ｉｊ，Ｙ_ｉｋ，Ｙ_ｋｊから求ま
る。ｋは消去される内部ノードを示している。従って全
体で、ｎノード有り、その内の、ｍノードが外部ノード
であるような例の場合、このｋについてｍ＋１からｎま
で、上の計算を繰り返すと、縮約された、ｍ次のＹ行列
Ｙ´_ｉｊが得られる。抵抗や容量のスタンプをＹ行列に
エントリーした時点では、 Ｙ_ｉｊ＝ｇ_ｉｊ＋ｃ_ｉｊｓ ・・・・・（１８） のように、微分演算子ｓの１次の項までしか係数を持っ
ていなかったが、この方法で縮約を進めていくことによ
り、以下のように高次の項まで係数を持つようになる。
即ち、

【数８】 ここで、

【数９】 である。各係数を変数として計算を繰り返すことで、特
に微分演算子ｓの多項式であることを意識せずにアドミ
ッタンスの計算が出来る。微分演算子ｓの多項式の次数
をより高いものに設定しておくことにより、より精度の
高い計算が実現出来る。上の式から微分演算子ｓのｎ次
までを扱うとき、計算前後の式の形も途中の計算でも微
分演算子ｓのｎ次までで表現出来ていることがわかる。
これは計算の過程で多くの記憶領域を新たに必要としな
いという利点につながる。また、微分演算子ｓの多項式
の次元は初期設定の段階で指定されるが、その値を上限
として途中の段階では適宜次元数を変えることにより、
記憶容量、計算時間とも効率化することが出来る。外部
ノード数の次元まで縮約された行列は、ステップＳ１０
８において、そのまま行列の形で残しておく（スタンプ
を作成する）。こうすることにより、次の階層の縮約の
処理において、前の段階の結果をサブサーキットのスタ
ンプとして利用出来る。これは、計算の効率を向上出来
る。ここまでの処理は、ステップＳ１０９において、繰
り返しの判定をし、ステップＳ１０４に戻るループを繰
り返すことにより、入力データの階層構造の深さに応じ
て、繰り返し行なわれる。半導体基板上のデバイスと同
じ階層の深さまで縮約操作が済んだ段階で次のステップ
に移る。

【００３９】（チ）次に、ステップＳ１１０において、
演算処理部６６に内蔵された出力形態決定手段６０５
は、計算結果の出力形式を決定する。ここまでの計算結
果は係数の配列になっている。これは必要に応じて、出
力部６１から、複数の形式で回路シミュレータに受け渡
すことが出来る。出力結果は、初期設定の指示に従って
い、次のように取扱う： 1)抵抗網に還元する方法（ステップＳ１１１）。これ
は、計算結果が0次の項の係数しか持たないか、或いは
１次以上の項の係数があっても解析したい周波数ではそ
の影響が小さいと判断される場合に有効である； 2)抵抗素子と容量素子から構成されるＲＣ回路網に還元
する方法（ステップＳ１１２）。これは、計算結果が１
次の項の係数までしか持たないか、或いは２次以上の項
の係数があっても解析したい周波数ではその影響が小さ
いと判断される場合に有効である； 3)多端子回路網の回路行列として扱う方法（ステップＳ
１１３）。これは、計算結果が２次以上の項の係数が０
でなく、解析したい周波数ではそれの影響が無視出来な
いと判断される場合に有効である。Ｙ行列を、そのまま
多端子回路網として表現しても良いが、必要に応じて、
Ｓパラメータ等の他の回路行列に変換して多端子回路網
として表現することも出来る； ４）フィルタ回路としてＲＣ或いはＲＣＬ回路網に還元
する方法（ステップＳ１１３）。これは、計算結果が２
次以上の項の係数が０でなく、解析したい周波数ではそ
れの影響が無視出来ないと判断される場合の他の方法と
して有効である。このためにまず微分演算子ｓの多項式
をそれの影響が無視出来る高次の項を無視して、低次の
項までを判断する。そしてそれを使ってｎ次のフィルタ
回路としてＲＣ或いはＲＣＬ回路に還元する。フィルタ
回路の一例を図３を示す。このフィルタ回路のノードｉ
ｊ間のアドミッタンスは

【数１０】 ここでｇ_１＝１／ｒ_１，ｇ_２＝１／ｒ_２である。計算結
果は、前述の（１０）式の形となる。（１０）式の各係
数を比較して、それぞれの素子値が決定される。この場
合、

【数１１】 となる。各々の出力形態は、入力部６３を介して、解析
者が指示することにより、出力形態決定手段６０５が決
定する。このとき、上述した微分演算子ｓの多項式の次
数の決め方と同様に、解析する周波数の値とモデルの許
容精度のレベルから選択したり、プロセス毎にデフォル
トの形態を決めておくことも出来る。

【００４０】（リ）最後に、ステップＳ１１５おいて、
この計算結果を最初に読み込んだ入力データの形式、つ
まり回路シミュレータの入力データの形式であるネット
リストに還元して、出力部６１から出力する。また、表
示部６２でモニターすることが出来る。この出力データ
としてのネットリストには、縮約したサブストレートモ
デルに相当する部分と、最初の入力データにあった半導
体基板上の素子情報に関するものと、回路シミュレーシ
ョンの解析実行に必要な情報が含まれている。

【００４１】図４に本発明の効果を示す。この例題回路
の場合、始め、図５のように半導体基板中に設けられた
３次元メッシュが構成するサブストレートモデルを、図
６に示す外部ノードの数まで縮約したものである。この
図４の結果は、始めに約7500ノードあったものを、５ノ
ードに縮約した例である。図４は、その内のある２点間
のアドミッタンスの値の実数部を周波数の変数としてプ
ロットしたものである。図４の各曲線は、それぞれ0次
の項まで、２次の項まで、４次の項まで表現したものの
計算結果を表している。図４に示すグラフより、行列の
縮約操作をしても、精度良く、半導体基板（サブストレ
ート）部分をモデル化出来ていることが確認出来る。特
に、４次の項まで計算すれば、縮約しないで計算した場
合と、実質的に同程度の解析結果が得られることが分か
る。

【００４２】以上の説明では、３次元的に表現されたサ
ブストレートモデルを用いて説明しているが、抵抗素子
と容量素子とから構成される配線の多段モデルについて
も同様に扱うことが出来る。また、微分演算子ｓの多項
式で扱っているが、これを、以下の（２９）式で示すよ
うな有理式の形を使って表すことも出来る。

【００４３】

【数１２】 ただしその場合、扱う変数の数が増えてしまう場合もあ
る。

【００４４】（半導体集積回路解析方法のプログラムを
記録した記録媒体）なお、上記の本発明の半導体集積回
路解析方法を実現するためのプログラムはコンピュータ
読み取り可能な記録媒体に保存しておいても良い。この
記録媒体をコンピュータシステムによって読み込ませ、
図１に示すプログラム記憶部６４に格納し、このプログ
ラムにより、演算処理部６６を制御し、本発明の半導体
集積回路解析方法を実現することも出来る。ここで、記
録媒体とは、例えばコンピュータの外部メモリ装置、磁
気ディスク、光ディスク、光磁気ディスク、磁気テープ
などのプログラムを記録することが出来るような記録媒
体などが含まれる。

【００４５】（半導体集積回路の製造方法）本発明の半
導体集積回路解析方法を用いれば、ＬＳＩ，ＶＬＳＩ，
ＵＬＳＩ，ＧＳＩ等の大規模な半導体集積回路における
表面配線等に対応して半導体基板の内部に発生する寄生
素子の影響の解析を、短時間で正確に実行することが可
能となる。従って、本発明の半導体集積回路解析方法の
結果を図７に示すように、回路シミュレーションに用
い、その結果を利用して、大規模な半導体集積回路を製
造することが出来る。即ち、本発明の半導体集積回路の
製造方法の各工程の流れは以下のようになる。

【００４６】（ａ）まず、半導体集積回路のサブストレ
ート解析に先立ち、図７のステップＳ３０１においてプ
ロセスシミュレーションが実行される。ステップＳ３０
１のプロセスシミュレーションによって得られた半導体
集積回路を構成するための半導体基板中の不純物や欠陥
の分布等のデータは、その表面の半導体集積回路の構造
パラメータと共に、デバイスシミュレータに入力され
る。ステップＳ３０１のプロセスシミュレーションによ
り、半導体基板中の、例えば、ツインウェル構造、トリ
プルウェル構造、ＳＯＩ構造、埋め込み層構造、トレン
チ構造等の構造パラメータが決定される。

【００４７】（ｂ）ステップＳ３０２におけるデバイス
シミュレーションを行なう際には、プロセスシミュレー
ションで得られた素子構造と不純物分布等の結果と同時
に、印加電圧、電流などの電気的な境界条件を与えるた
めの入力データが加えられる。ステップＳ３０２におけ
るデバイスシミュレーションにより、電流電圧特性等の
半導体集積回路を構成するデバイスの電気的特性が得ら
れる。

【００４８】（ｃ）更に、ステップＳ３０３において、
ステップＳ３０１のプロセスシミュレーションにより決
定された半導体基板中の構造パラメータを、回路シミュ
レーションの入力データの形式、即ち、ネットリストと
して、半導体集積回路解析装置に読み込ませる。そし
て、前述したように、サブストレートモデルの回路網を
回路行列の形に変換し、微分演算子ｓの多項式を得る。
そして、図１に示した内部ノード／外部ノード判別手段
６０３により最終的に、半導体基板（サブストレート）
上に作られる半導体集積回路の構造と結びついているノ
ードのみを外部ノードとして、判別し、ノードの数を縮
約する。そして、この外部ノードの数の次元に、Ｙ行列
を縮約する。そして、この計算結果を、回路シミュレー
タの入力データの形式であるネットリストに還元し、回
路シミュレータへ出力する。また、代表的なツインウェ
ル構造、トリプルウェル構造、ＳＯＩ構造、埋め込み層
構造、トレンチ構造等に対応した半導体基板のネットリ
ストはデフォルトとして、図１に示すデータ記憶部にデ
ータベースとして保存しておき、次の解析に用いること
が可能である。

【００４９】（ｄ）回路シミュレータは、ステップＳ３
０４において、半導体集積回路解析装置から得られたネ
ットリストを基に、半導体基板中の寄生素子の配線容量
に与える影響等を計算する。更に、デバイスシミュレー
ションから得られた電気的特性を基に、回路シミュレー
ションを実行する。この結果、半導体基板上の表面配線
の浮遊容量によるゲート遅延の効果やこれに起因した雑
音特性等を含めた種々の回路特性を得る。

【００５０】（ｅ）次にステップＳ３０５において、ス
テップＳ３０２のデバイスシミュレーション又はステッ
プＳ３０４の回路シミュレーションにより、得られた電
気的特性や回路特性が作ろうとしている所望の半導体集
積回路の電気的特性や回路特性特性になるかどうかを評
価・検討する。所望の電気的特性や回路特性特性であれ
ば実際の半導体集積回路の製造工程に取りかかる。

【００５１】（ｆ）ステップＳ３０５の評価により、所
望の半導体集積回路の電気的特性や回路特性であれば、
ステップＳ３０６において、実際の半導体集積回路の製
造工程に取りかかる。ステップＳ３０６においては、熱
拡散やイオン注入工程等の所定の不純物ドーピング工程
で、半導体基板に対し不純物をドーピングする。更に、
フォトリソグラフィー工程やドライエッチング工程等の
形状加工工程で半導体基板やその表面の薄膜の加工等を
行なう。更に、エピタキシャル成長、ＣＶＤ、真空蒸
着、スパッタリング等の成膜工程等を含んでも良い。こ
れら、所定の工程の組み合わせからなる一連の工程であ
る半導体集積回路製造プロセスを実行し、目的とした半
導体集積回路を得る。もし、ステップＳ３０５の評価に
より、所望の特性にならないときには、考えた製造工程
では作りたい素子は作れないので、製造工程の条件を変
更したり、工程の順番など手順そのものを変更し再度、
ステップＳ３０１、若しくはステップＳ３０２に戻る。
ステップＳ３０１に戻った場合は、更にこのステップＳ
３０１のプロセスシミュレーションの結果を入力データ
として、ステップＳ３０２のデバイスシミュレーショ
ン、ステップＳ３０３の半導体集積回路解析及びステッ
プＳ３０４の回路シミュレーションを行なう。更に、ス
テップＳ３０６においては、実際の半導体集積回路の製
造工程の結果得られた現実の半導体集積回路の特性を測
定する。

【００５２】（ｇ）そして、ステップＳ３０７におい
て、ステップＳ３０６において測定された半導体集積回
路の特性が当初の要求仕様を満足するか否か評価する。
この評価により実際に製造された半導体集積回路の特性
が要求仕様を満足しなければ、ステップＳ３０７におい
て設計変更がなされ、ステップＳ３０１に戻り、再度プ
ロセスシミュレーションを行なう。そして、このプロセ
スシミュレーションの結果を入力データとして、ステッ
プＳ３０２のデバイスシミュレーション、ステップＳ３
０３の半導体集積回路解析及びステップＳ３０４の回路
シミュレーションを行なうという一連の手順からなるル
ープが繰り返される。

【００５３】ＬＳＩ等の半導体集積回路の分野では、研
究（設計）から開発までの期間の短さを競っている。こ
のような半導体産業における競争の現実を考慮すれば、
半導体集積回路の解析やシミュレーション期間はなるべ
く短期、且つ正確に行なわなければならない。本発明に
よれば高精度な半導体集積回路の解析及び回路シミュレ
ーションが必要な複雑な半導体集積回路の研究（設計）
から開発までのループの周期が飛躍的に短縮される。

【００５４】

【発明の効果】以上説明したように本発明の半導体集積
回路解析装置、半導体集積回路解析方法及び半導体集積
回路解析方法を実行するためのプログラムを記録した記
録媒体によれば、半導体基板（サブストレート）を伝わ
る雑音の解析のためにレイアウトデータから抽出したサ
ブストレートモデルをＹ行列として表現し、それを等価
或いは近似した小規模なデータに効率良く変換し、短時
間で正確な半導体基板中に内在する寄生素子の解析が出
来る。

【００５５】さらに、本発明の半導体集積回路解析装
置、半導体集積回路解析方法及び半導体集積回路解析方
法を実行するためのプログラムを記録した記録媒体によ
って得られた結果を、回路シミュレーションの入力デー
タとすることにより、それらの寄生素子の回路特性の与
える影響を正確、且つ効率的に行なうことが出来る。

【００５６】従って、本発明の半導体集積回路解析装
置、半導体集積回路解析方法及び半導体集積回路解析方
法を実行するためのプログラムを記録した記録媒体によ
れば、大規模な半導体集積回路においても、ゲート電極
や表面配線等の表面構造に対応した半導体基板の内部に
発生する寄生素子の影響の解析を、短時間で正確に実行
し、高性能な半導体集積回路を短時間で開発出来る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路解析装置の基本構成を
示す図である。

【図２】本発明の半導体集積回路解析方法を説明するた
めのフローチャートである。

【図３】計算結果をフィルタ回路で表現する例を示す図
である。

【図４】本発明の効果を示す図である。

【図５】縮約前のサブストレートモデルを説明するため
の図である。

【図６】本発明における外部ノードと内部ノードの判別
の処理を説明するための図である。

【図７】本発明の半導体集積回路解析方法を用いた半導
体集積回路の製造方法を説明するためのフローチャート
である。

【符号の説明】

６１ 出力部 ６２ 表示部 ６３ 入力部 ６４ プログラム記憶部 ６５ データ記憶部 ６６ 演算処理部 ６０１ サブストレートモデル読取手段 ６０２ Ｙ行列エントリー手段 ６０３ 内部ノード／外部ノード判別手段 ６０４ 行列縮約手段 ６０５ 出力形態決定手段 ７０１ 表面配線 ７０２ ゲート電極 ７１１ ｎ^＋コンタクト領域 ７１２ ｎ^＋ソース領域 ７１３ ｎ^＋ドレイン領域 ７１４ ｐ^＋コンタクト領域 ７２１ ｎウェル ７２２ ｐウェル ７２３ ｐ基板

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Claims (5)

【特許請求の範囲】
1. 【請求項１】 表面に半導体集積回路が形成される半導
   体基板中の３次元メッシュが構成する回路網モデルを読
   み取るサブストレートモデル読取手段と、 読み取った回路網モデルが構成するＹ行列の各要素を、
   微分演算子ｓの多項式で表現するＹ行列エントリー手段
   と、 前記回路網モデルにおいて、消去すべき内部ノードと残
   すべき外部ノードの判別をする内部ノード／外部ノード
   判別手段と、 前記内部ノードを消去しながら、前記Ｙ行列の縮約処理
   を実行する行列縮約手段とを少なくとも有することを特
   徴とする半導体集積回路解析装置。
2. 【請求項２】 前記微分演算子ｓの多項式の次数の上限
   値を設定する入力部を更に具備することを特徴とする請
   求項１記載の半導体集積回路解析装置。
3. 【請求項３】 回路シミュレータの入力形式のデータの
   内から、表面に半導体集積回路が形成される半導体基板
   中の３次元メッシュが構成する回路網モデルを読み取る
   段階と、 読み取った回路網モデルが構成するＹ行列の各要素を、
   微分演算子ｓの多項式で表現する段階と、 前記回路網モデルにおいて、消去すべき内部ノードと残
   すべき外部ノードの判別をする段階と、 前記内部ノードを消去しながら、前記Ｙ行列の縮約処理
   を実行する段階とを少なくとも有することを特徴とする
   半導体集積回路解析方法。
4. 【請求項４】 前記微分演算子ｓの多項式の次数の上限
   値を、外部から設定する段階を更に具備することを特徴
   とする請求項３記載の半導体集積回路解析方法。
5. 【請求項５】 回路シミュレータの入力データ形式のデ
   ータを入力し、半導体集積回路の解析をする半導体集積
   回路解析装置を制御するためのプログラムであって、 前記回路シミュレータの入力形式のデータの内から、表
   面に半導体集積回路が形成される半導体基板中の３次元
   メッシュが構成する回路網モデルを読み取る段階と、 読み取った回路網モデルが構成するＹ行列の各要素を、
   微分演算子ｓの多項式で表現する段階と、 前記回路網モデルにおいて、消去すべき内部ノードと残
   すべき外部ノードの判別をする段階と、 前記内部ノードを消去しながら、前記Ｙ行列の縮約処理
   を実行する段階とを少なくとも含む半導体集積回路解析
   方法を実行するためのプログラムを記録した記録媒体。