TWI730409B - 用於基於艾爾摩延遲時間（ｅｄｔ）的電阻模型的電腦實施方法、積體電路設計工具、及電腦程式產品 - Google Patents

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Abstract

我們揭示一種用來模型化電晶體之端子的電阻的積體電路設計工具，如閘極、源極、汲極、和通孔。該端子的結構使用三維(3D)座標系統而被載明於記憶體的資料結構中。為該載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)。為該複數個體積元件之位於該閘極端子之表面(面對該通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)。該閘極端子之點對點電阻值被產生作為該aEDT和該端子之電容的函數。

Description

用於基於艾爾摩延遲時間(EDT)的電阻模型的電腦實施方法、積體電路設計工具、及電腦程式產品
所揭示之技術係有關電腦輔助設計(CAD)及電子設計自動化(EDA)系統中之積體電路裝置的模型化，且特別有關模型化和模擬積體電路(IC)中的導體。
積體電路(IC)為電子電路的組合，其將大量的半導體電晶體整合成小晶片。最先進的積體電路有微處理器、記憶體晶片、可編程邏輯感測器、電源管理電路等等。IC科技的進步已導致電晶體的尺寸縮減、致使IC晶片中裝置和電路的更大密度且提升性能。
電腦模擬為一種運行於單一電腦、或多個電腦的網路上以再現物理系統之行為的模擬。此模擬應用抽象的模型來模擬該系統。電腦模擬已經變成許多自然系統在物理(計算物理)、電子、化學、及工程方面之數學模型化的有用部分。系統的模擬係表示為該系統之模型的電腦 執行。電腦模擬也可以被用來探究和洞察新的科技以及估測複雜系統的性能及其他行為。
“Rg/3”係指電晶體之閘極的基於雜訊之電阻網路(resistor network)模型。Rg/3模型首次以“雜訊”模型出現於文獻中，因為其為一在gold(分散式)模型中產生和其在集總元件模型產生相同的“雜訊”量之組態，該集總元件模型在電路分析上被用來表示電晶體的閘極。
類Rg/3模型(Rg/3-like model)係基於平面型電晶體(planar transistor)而且並不容易適用於諸如2D和3D電晶體結構(例如，FinFET、GAA(環繞式閘極)、以及CFET(堆疊式CMOS))等更複雜的結構。使用傳統的1D電流之電阻模型未能準確地適用於這些複雜的結構。
出現了基於艾爾摩延遲時間(EDT)來模型化電阻以及改善模擬工具之準確性的機會。
優先權文件：
本發明主張2018年9月14日提出申請之美國臨時專利申請案號62/731,147及2018年9月19日提出申請之美國臨時專利申請案號62/733,317的優先權，該二案在此被併入做為參考資料。
概略地說，提供一種能夠模型化電晶體之閘極端子的電阻的系統和方法。該電晶體具有至少一個通道區域。該閘極端子的結構使用三維(3D)座標系統而被載明於記憶體的資料結構中。對於所載明的結構中之複數個體積元件(volume element)的每一者而言，艾爾摩延遲時間(EDT)被決定而且被儲存於記憶體的資料庫中。在一個實施例中，藉由以諾伊曼邊界條件(Neumann boundary condition)來解拉普拉斯(Laplace’s)方程式來決定EDT。拉普拉斯方程式為具有tELMORE =G-1 *CTOT 之形式的方程式，其中，tELMORE 為該複數個體積元件之每一個體積元件之EDT的向量，G為電導矩陣，而CTOT 為在該複數個體積元件之每一個體積元件處之總電容的向量。該Neumann邊界條件對於該複數個體積元件之位於該閘極端子之表面(面對通道區域)上的體積元件而言為恆定的。
對於該複數個體積元件之位於該閘極端子之表面(面對通道區域)上的那些體積元件而言，平均EDT(aEDT)係基於該EDT來予以決定的而且被儲存於記憶體的資料庫中。
程式指令被執行而產生該閘極端子之點對點的電阻值作為該aEDT和該閘極端子之電容的函數。在一個實施例中，該閘極端子之點對點的電阻值被產生作為以該閘極端子之電容來除該aEDT的函數。
在一個實施例中，該閘極端子之寄生電容節點的點對點電阻值係藉由(i)為該複數個體積元件之位於該閘極端子之表面(並未面對通道區域)上的那些體積元件決定該EDT的平均EDT(aEDT)以及(ii)執行程式指令而產生該閘極端子之該寄生電容節點的點對點電阻值作為該aEDT和該閘極端子之電容的函數而被產生的。
在一個實施例中，該閘極端子之該寄生電容節點的點對點電阻值被產生作為以該閘極端子之電容來除該aEDT的函數。
在一個實施例中，該電晶體具有至少一個源極端子。在此一實施例中，該電晶體之該源極端子的電阻被模擬化係藉由(i)使用3D座標系統來載明該源極端子的結構於該記憶體之資料結構中，(ii)為所載明的結構中之複數個體積元件的每一者，決定艾爾摩延遲時間(EDT)並且將該EDT儲存於該記憶體的資料庫中，(iii)為該複數個體積元件之位於該源極端子之表面(面對通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的資料結構中，以及(iv)執行程式指令而產生該源極端子之點對點電阻值作為該aEDT和該源極端子之電容的函數。
在一個實施例中，該源極端子之點對點電阻值被產生作為以該源極端子之電容來除該aEDT的函數。
在一個實施例中，該電晶體具有至少一個汲極端子。在此一實施例中，該電晶體之該汲極端子的電阻被模擬化係藉由(i)使用3D座標系統來載明該汲極端子的結構於該記憶體之資料結構中，(ii)為所載明的結構中之複數個體積元件的每一者，決定艾爾摩延遲時間(EDT)並且將該EDT儲存於該記憶體的資料庫中，(iii)為該複數個體積元件之位於該汲極端子之表面(面對通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的資料結構中，以及(iv)執行程式指令而產生該汲極端子之點對點電阻值作為該aEDT和該汲極端子之電容的函數。
在一個實施例中，該汲極端子之點對點電阻值被產生作為以該汲極端子之電容來除該aEDT的函數。
在有些實施例中，該aEDT係直接使用隨機漫步方法(random walk approach)來予以決定而不需決定該EDT。
在一個實施例中，該用於該電晶體的電阻網路模型係基於該閘極端子、該源極端子、以及該汲極端子的點對點電阻值來予以計算的。在一個實施例中，該電阻網路模型係使用於積體電路裝置之電子設計的寄生提取和時序驗證。
在一個實施例中，該電晶體為金屬氧化物半導體場效電晶體(MOSFET)。在另一個實施例中，該電晶體為鰭式場效電晶體(FinFET)。在又一個實施例中，該電晶體為環繞式閘極(GAA)電晶體。
在一個實施例中，該電晶體為具有至少第一閘極端子和第二閘極端子的互補式場效電晶體(CFET)。該第一和第二閘極端子的電阻係藉由(i)使用3D座標系統來載明該第一閘極端子的第一結構於該記憶體之資料結構中以及使用3D座標系統來載明該第二閘極端子的第二結構於該記憶體之資料結構中，(ii)為所載明的第一結構中之第一複數個體積元件的每一者，決定第一艾爾摩延遲時間(EDT)並且將該第一EDT儲存於該記憶體的資料庫中，以及為所載明的第二結構中之第二複數個體積元件的每一者，決定第二艾爾摩延遲時間(EDT)並且將該第二EDT儲存於該記憶體的資料庫中，(iii)為該第一及第二複數個體積元件之位於該第一及第二閘極端子之各自表面(面對該第一及第二閘極端子之各自的通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的資料結構中，以及(iv)執行程式指令而產生該閘極端子之點對點電阻值作為該aEDT和該閘極端子之電容的函數。
本發明之一或更多個實施例或者其元件可以用電腦產品的形式來予以施行，該電腦產品包含非暫態性電腦可讀儲存媒體，其具有用以實施所指示之方法步驟的電腦可用程式碼。此外，本發明之一或更多個實施例或者其元件可以用設備的形式來予以施行，該設備包含記憶體以及至少一個處理器，該處理器係耦接至該記憶體並且可操作來實施代表性方法步驟。另外，在另一態樣中，本發明之一或更多個實施例或者其元件可以用用來實施本文中所述之一或更多個方法步驟之機構的形式來予以施行，該機構可以包含(i)硬體模組，(ii)執行於一或更多個硬體處理器上的軟體模組，或(iii)硬體或軟體模組的組合；(i)至(iii)施行本文中所提出之特定技術的任何一者，而且軟體模組被儲存於電腦可讀儲存媒體(或多個這樣的媒體)中。
本發明之這些或其他的特徵、態樣、或優點將從下面其繪示出之實施例的詳細說明而變得明顯，而其繪示出之實施例的詳細說明將會配合伴隨的圖式來加以閱讀。
下面的討論被呈現給習於此技藝任一者來做出以及使用所揭示的技術，並且被提供於特別應用及其要求的上下文中。對於所揭示之施以的各種修正對習於此技藝者而言係顯而易知的，而且本文中所定義的一般原理可以被應用於其他施行及應用而沒有違反所揭示之技術的精神及範疇。因此，所揭示之技術並不打算被限制在所示的施行中，而是要使其最大的範圍與本文中所揭示的原理和特徵相一致。介紹
我們提出產生電阻值(resistor value)的新穎的2D/3D領域求解器(field solver)，該等電阻值說明2D和3D電晶體拓樸。此領域求解器係基於與Rg/3方法一致的艾爾摩延遲時間(EDT)，在電阻器-電容器(RC)網路的節點處之艾爾摩延遲為從一(有效的)驅動器到該節點的一階延遲時間，而且通常是模擬電路中之合理的延遲時間估計。對於為緩坡(slow ramp)的輸入而言，輸出將為延遲了該艾爾摩延遲時間的緩坡。對於為脈衝(impulse)的輸入而言，輸出將為具有延遲了該艾爾摩延遲時間之質心(centroid)的脈波。
對於平面型MOSFET “Rg/3”電阻而言，到該閘極的該EDT係和完全分散式模型中之通道區域上方的平均EDT相同。所提出之點對點電阻計算器為2D/3D領域求解器，其被設計來找出到該閘極的Rg/N電阻，而且可應用於諸如FinFET、GAA、以及CFET的非平面型裝置。雖然可以為分佈式RC網路計算出EDT，所揭示之計算器找出與連續式電阻性2D或3D環境相關聯的EDT，讓我們能夠找到(分散式)裝置之通道區域處的平均EDT，以及實現分佈式RC網路中之該EDT所需要的電阻值。此計算器可以為獨立式領域求解器的部分及/或可以被整合進其他工具中的應用程式編程介面(API)。
在一個實施例中，對於該等體積元件的每一對而言，從其中一個元件相關於其他者來決定平均EDT。也就是說，該對中的一個元件被當作是其中EDT係假設為零的驅動器，而且為該對中的另一個元件決定平均EDT。所有的EDT和該驅動器節點有關係。
為了實現2D/3D施行，考慮為自驅動器節點發出之樹(沒有迴路)的分佈式RC網路中的EDT，如同圖3中所示之一者。所有的EDT和該驅動器節點有關係。為了找出該樹中之節點的EDT，首先藉由將電阻值乘以“下坡(downhill)”電容(離開驅動器的電容)來找出與該樹中之各電阻器相關聯的EDT。然後，為將感興趣之節點連接到該驅動器之一系列的電阻器加總電阻延遲值的總和。
在圖7中，N1211的EDT為下列的和：
Figure 02_image001
在一般的網絡(mesh)中，與驅動器(driver)節點相關的EDT藉由解出下面的矩陣方程式來找出：
Figure 02_image003
其中，tELMORE 為各節點處之艾爾摩延遲時間的向量，G為電導矩陣(對於驅動器而言，沒有列或行)，而CTOT 為各節點處之總電容的向量。
當電阻網路為簡單的樹(沒有迴路)時，此等於為圖7所做成的計算公式。
為了找出諸如電晶體之閘極的連續式電阻性結構中之EDT解法，換到圖8，並且考慮連接至四個其他節點之基於網格的節點處之EDT，各自離(x,y)的距離Δ。
在(x,y)處的EDT為其他四個艾爾摩延遲的平均，加上Rsh*CperArea*Δ2 /4，或者在數學項中：
Figure 02_image005
隨機漫步方法適合用來解決此問題。當應用於EDT時，僅在該閘極之面對通道區域的表面處，右手邊(源極)項為非零。在某一點處之EDT的隨機漫步解法在該點處以權重(延遲時間)為零開始。對於該裝置的平均EDT而言，我們在該閘極之面對通道區域的表面處，於隨機點處開始每一次漫步。在電阻性(閘極)材料之內，隨機漫步和針對電壓計算的情形相同，而且可以使用諸如QuickCap和Rapid3D等工具來完成。在該表面(面對通道)處，源極項有效地增加隨機漫步的值(EDT)。漫步繼續直到其碰到該驅動器(源極或通孔)為止，那時的值為累加的EDT。
將許多次漫步平均給出該EDT(如果在裝置表面上的隨機點處開始每一次漫步，即為平均延遲)。藉由選擇為1/deviceArea的CperArea值，總電容為1而使得該結果為需要給出正確的EDT之電阻。
些微的變化可以解釋RC網路內之寄生電容節點的位置。在3D情況中，我們將“自由(free)”表面(未面對通孔或裝置)當作是分開的裝置。
對於堆疊的閘極(例如，CFET)而言，對此方法的提升係有用的。在圖6中所顯示的剖面中，頂部和底部裝置係分散的(非理想電壓)。裝置間電阻並不由任何傳統的電阻方法來界定，而且沒有任何其他的R-解法充滿信心地展現自己。在任一通道上的平均EDT由於其本身的電容而將P2P電阻給予該驅動器。在任一通道上的平均EDT由於其他裝置的電容而將圖6所示之共同電阻器的電阻給出做為Y電阻網路602。電子設計自動化
所揭示之技術的態樣可以被用來支援積體電路設計流程。圖1顯示繪示之數位積體電路設計流程的簡化表示。在高層處，製程開始於產品構想(步驟100)，而且被實現於EDA(電子設計自動化)軟體設計製程(步驟110)。當設計被定案時，其被下線送交製造(步驟127)。在下線送交製造之後的某時點，製造製程(步驟150)以及封裝和組裝製程(步驟160)出現而最終導致完成積體電路晶片(步驟170)。
EDA軟體設計製程(步驟110)其本身係由許多步驟112至130組成，為了簡單起見以線形方式來顯示。在真正的積體電路設計製程中，該特別的設計可能必須走回過該等步驟直到通過某些測試為止。同樣地，在任何真正的設計製程中，這些步驟可能會以不同的順序及組合出現。因此，此說明係經由上下文以及一般解說來提供，而不是被提供做為針對某一特別積體電路的特定、或者推薦的設計流程。
現在將提出EDA軟體設計製程(步驟110)之組成步驟的概略說明。
系統設計(步驟112)：設計人說明他們想要施行的功能性、如果打算改進功能性，他們可以實施的功能性、檢查成本等等。硬體-軟體架構分割可以出現在此階段。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Model Architect, System Studio，和DesignWare®產品。
邏輯設計和功能驗證(步驟114)：在此階段，用於該系統中之模組的VHDL或Verilog碼被寫入，而且該設計被檢查其功能準確性。更明確地說，該設計被檢查以確保其回應於特別的輸入刺激而產生正確的輸出。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含VCS, VERA, DesignWare®, Magellan, Formality, ESP以及LEDA產品。
測試的合成及設計(步驟116)：在此，VHDL/ Verilog被轉譯成網路列表(netlist)。網路列表可以針對目標科技而被最佳化。除此之外，測試的設計和施行以允許檢查完成之晶片發生。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Design Compiler, Physical Compiler, Power Compiler, FPGA Compiler, TetraMAX，和DesignWare®產品。
網路列表驗證(步驟118)：在此步驟，網路列表被檢查是否遵守時序限制以及是否與VHDL/Verilog原始碼相對應。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Formality, PrimeTime，和VCS產品。
設計規劃(步驟120)：在此，此晶片的整體平面圖(floor plan)被建構並且分析其時序和頂層路由。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Astro和Custom Designer產品。
物理施行(步驟122)：放置(電路元件的定位)及路由(電路元件的連接)出現於此步驟，如同可以選擇元件庫來實施指定的邏輯功能。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Astro, IC Compiler和Custom Designer產品。
分析和擷取(步驟124)：在此步驟，電路功能被驗證於電晶體層級，因此，此允許what-if refinement( 細化改進)。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含AstroRail, PrimeRail, PrimeTime，和Star-RCXT產品。
物理驗證(步驟126)：在此步驟，實施各種檢查功能以確保製造、電性問題、微影光刻問題、和電路的正確性。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Hercules產品。
下線送交製造(Tape-out)(步驟127)：此步驟提供“下線送交製造”資料，其(如果合適的話，在微影光刻提升被施加之後)要被使用來製作用於微影光刻用途的遮罩以生產完成的晶片。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含IC Compiler和Custom Designer產品系列。
解析度提升(步驟128)：此步驟涉及布局的幾何操控以改善設計的可製造性。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含Proteus, ProteusAF，和PSMGen產品。
遮罩資料準備(步驟130)：此步驟提供遮罩製作就緒“下線送交製造”資料，用來製作用於微影光刻用途的遮罩以生產完成的晶片。可以被使用於此步驟之來自Synopsys, Inc.的範例EDA軟體產品包含CATS(R)產品系列。用以真正製作遮罩的方法可以使用任何遮罩製作技術，不論是時下已知者或是未來發展者。舉例而言，遮罩可以使用美國專利第6,096,458；6,057,063；5,246,800；和5,702,847號中所提出的技術來加以印刷，所有這些專利之遮罩印刷技術的教示被併入本文中做為參考資料。
一旦製程流程就緒，其即可被用來製造來自各家公司之不同設計人的多種電路設計。EDA流程112至130將被此等設計人所使用。製程流程和由步驟130所作成的遮罩的組合被用來製造任何特殊的電路。
設計技術協同最佳化(Design Technology Co-Optimization(DTCO))製程流程提供模擬流程，其致使科技發展和設計團隊能夠使用設計和技術協同最佳化方法來評估各種電晶體、互連以及製程選項，其開始於晶圓研究階段之前。使用本文中所敘述的技術，DTCO製程流程可以考慮到IC中之各種導體或互連部的寄生互連電阻。DTCO製程流程可以被用來評估新的或明顯修改過的IC製作技術的性能、功率、面積和成本，其包含互連製作技術。達成新IC技術的電晶體性能及功率目標需要考慮用於互連之新的材料選項，而且有時候也要考慮IC中之新的互連映射(mapping)。在新技術的性能評估期間，互連的寄生電阻也被納入考量。基於艾爾摩延遲時間 (EDT) 的電阻模型化
圖2繪示結構模擬系統200的流程圖細節，其可以基於艾爾摩延遲時間(EDT)來模型化結構的電阻。結構模擬系統200開始於資料庫202中的3D電路表示。如同本文中所使用者，在資料庫係被設置於電腦可讀媒體「上」或電腦可讀媒體「中」之間不想要有差異。除此之外，如同本文中所使用者，術語「資料庫」並不需要隱含任何結構的統一。例如，二或更多個分開的資料庫，當被考慮係在一起時，由於本文中使用該術語而仍構成一「資料庫」。因此，在圖2中，資料庫202可以是單一組合的資料庫，或者是二或更多個分開的資料庫的組合。資料庫202可以被儲存在硬碟機、儲存裝置上、或者在記憶體位置中或在一或更多個非暫態性電腦可讀媒體中。
3D電路表示202代表一電路設計。3D電路表示202表示該電路設計中於不同的組件與材料之間的表面和介面，而且考慮到源自於微影圖案化及蝕刻的線路邊緣變化和圓角。該電路設計可包含電子裝置、接腳和互連的任意組合。為了資訊處理、資訊儲存、和系統控制的目的，電子裝置為用來控制電流之流動的組件。電子裝置的範例包含電晶體、二極體、電容器、和穿隧接面(tunnel junction)。電子裝置經由其端子而被連接至該電路，例如，電晶體的閘極、源極、和汲極。該電路設計中的接腳傳遞訊號往來於其他的電路設計和電源線路。該電路設計中的電晶體和接腳係經由本文中稱為互連部的金屬導體而被連接，其中，電晶體端子及接腳用作為互連部的端點。
3D電路表示202包含至少一個結構。如同本文中所使用者，「結構」可以是閘極端子、源極端子、汲極端子、通道區域、和通孔。結構包括核心材料。該核心材料為該結構的最內部材料。在有些實施例中，該核心材料可以被第二材料所套護(sheathed)。在有些實施例中，該第二材料為導體。如果第二材料為導體，則其在本文中被看作是和該核心材料相同之「結構」或互連部的部分。
圖3顯示範例平面型MOSFET電晶體。所揭示之技術可以被用來模型化該平面型MOSFET電晶體之閘極端子、源極端子、和汲極端子的電阻。該三個電阻器指示Rg/3模型的其中一個表示法。
圖4顯示具有通孔(via)402之範例平面型MOSFET電晶體。所揭示之技術可以被用來模型化包含該平面型MOSFET電晶體上之通孔效應的電阻。
圖5A顯示範例FinFET電晶體。所揭示之技術可以被用來模型化該FinFET電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
圖5B顯示範例GAA(環繞式閘極)電晶體。所揭示之技術可以被用來模型化該GAA電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
圖6顯示範例CFET電晶體。所揭示之技術可以被用來模型化該CFET電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
再次參考圖2，結構位置識別碼204識別該3D電路表示202中的各種結構。在該3D電路表示202中，從該多個結構中，諸如閘極端子、源極端子、汲極端子、和通孔，識別出至少一個結構。該閘極端子/源極端子/汲極端子/通孔的結構使用三維(3D)座標系統而被指定記憶體中的資料結構206。在有些實施例中，該結構位置識別碼204可以識別結構的一部分。該結構位置識別碼204將識別出的結構輸出至結構資料庫208。
電阻模型化器(modeler)212將電晶體之結構(亦即，閘極端子/源極端子/汲極端子/通孔)的電阻模型化。該電晶體具有至少一個通道區域。
參考圖2，資料庫206中之識別出的結構，諸如閘極端子/源極端子/汲極端子/通孔，被提供給體積元件識別碼208。該體積元件識別碼208也可以接收要被使用來產生結構中之體積元件的參數。該體積元件識別碼208創建要被模型化的結構中之體積元件的網格。為各體積元件而填滿體積元件資料結構，其包含該結構(三維)中該網格體積元件之位置的指示，以及該結構在體積元件處之各種特性的值。在有些實施例中，該體積元件可以為該結構的剖面體積。對於習於此技藝者而言，在本發明的範疇之內可以做成該體積元件之形狀的各種變型係顯而易知的。在有些實施例中，結構中的體積元件可以具有任何形狀。然而，該等體積元件係對數地互相鄰接以便構成連續的縱向傳導路徑，橫跨其上之電阻要被估算之該結構的表面。
該體積元件識別碼208輸出體積元件210的網格。該體積元件210的網格被提供給該電阻模型化器212。
該電阻模型化器212依序包括艾爾摩延遲時間(EDT)計算器214、EDT儲存器216、體積元件選擇器218、平均EDT計算器220、平均EDT儲存器222、點對點電阻計算器224、點對點電阻儲存器226、隨機漫步器228、和電阻網路模型產生器230。
對於指定結構中之複數個體積元件210的每一個而言，艾爾摩延遲時間(EDT)係由EDT計算器214來決定並且被除除在記憶體的資料庫216中。在一個實施例中，藉由以諾伊曼邊界條件來解拉普拉斯(Laplace’s)方程式來決定該EDT。該拉普拉斯方程式為具有tELMORE = G-1 *CTOT 之形式的方程式，其中，tELMORE 為該複數個體積元件210的每一個體積元件之EDT的向量，G為電導矩陣，而CTOT 為在該複數個體積元件210的每一個體積元件處之總電容的向量。該Neumann邊界條件對於該複數個體積元件210之位於該閘極端子之表面(面對通道區域)上的體積元件而言為恆定的。
對於該複數個體積元件之位於該閘極端子之表面(面對通道區域)上的那些體積元件(如同由體積元件選擇器218所決定者)而言，平均EDT(aEDT)222係基於該EDT 216來予以決定的而且被儲存於記憶體的資料庫222中。
點對點(P2P)電阻計算器224產生該閘極端子/源極端子/汲極端子/通孔的點對點電阻值226作為該aEDT 222和該閘極端子/源極端子/汲極端子/通孔之電容的函數。在一個實施例中，該閘極端子/源極端子/汲極端子/通孔的點對點電阻值226被產生作為以該閘極端子/源極端子/汲極端子/通孔之電容來除該aEDT 222的函數。
在一個實施例中，該閘極端子之寄生電容節點的點對點電阻值係由該點對點(P2P)電阻計算器224，藉由(i)為該複數個體積元件218之位於該閘極端子/源極端子/汲極端子/通孔之表面(並未面對通道區域)上的那些體積元件(如同由體積元件選擇器218所決定者)決定該EDT的平均EDT(aEDT)以及(ii)執行程式指令而產生該閘極端子/源極端子/汲極端子/通孔之該寄生電容節點的點對點電阻值226作為該aEDT和該閘極端子/源極端子/汲極端子/通孔之電容的函數而被產生的。
在一個實施例中，該閘極端子/源極端子/汲極端子/通孔之寄生電容節點的點對點電阻值226被產生作為以該閘極端子/源極端子/汲極端子/通孔之電容來除該aEDT的函數。
在有些實施例中，該aEDT 222係直接使用隨機漫步器228來予以決定而不需決定該EDT。
在一個實施例中，用於該電晶體的電阻網路模型232係由該電阻網路模型產生器230基於該閘極端子、該源極端子、以及該汲極端子的點對點電阻值226來予以計算的。在一個實施例中，該電阻網路模型232係使用於積體電路裝置之電子設計的寄生提取和時序驗證。
在一個實施例中，該電晶體為金屬氧化物半導體場效電晶體(MOSFET)。在另一個實施例中，該電晶體為鰭式場效電晶體(FinFET)。在又一個實施例中，該電晶體為環繞式閘極(GAA)電晶體。
在一個實施例中，該電晶體為具有至少第一閘極端子和第二閘極端子的互補式場效電晶體(CFET)。該第一和第二閘極端子的電阻係藉由(i)使用3D座標系統來載明該第一閘極端子的第一結構於該記憶體之資料結構中以及使用該3D座標系統來載明該第二閘極端子的第二結構於該記憶體之資料結構中，(ii)為所載明的第一結構中之第一複數個體積元件的每一者，決定第一艾爾摩延遲時間(EDT)並且將該第一EDT儲存於該記憶體的資料庫中，以及為所載明的第二結構中之第二複數個體積元件的每一者，決定第二艾爾摩延遲時間(EDT)並且將該第二EDT儲存於該記憶體的資料庫中，(iii)為該第一及第二複數個體積元件之位於該第一及第二閘極端子之各自表面(面對該第一及第二閘極端子之各自的通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的資料結構中，以及(iv)執行程式指令而產生該閘極端子之點對點電阻值作為該aEDT和該閘極端子之電容的函數。
該電阻網路模型232可藉由報告模組而被提供給使用者。在一個實施例中，該電阻網路模型232被寫至諸如硬碟機、儲存裝置或電腦記憶體的非暫態性電腦可讀媒體，而且在其他實施例中，該電阻網路模型232可被提供給視覺化模組(visualization module)，其以視覺的形式來展示遍及該3D電路表示202中之傳導結構上之電阻的分布，而該視覺的形式簡化結果的使用者解釋。
該電阻網路模型232然後被使用於，在各種實施例中，建構或改善積體電路裝置之各式各樣的真實世界態樣。在一個實施例中，例如，該等結果被用來發展或改善IC中之導體的製造過程流程。在另一個實施例中，該電阻網路模型232被用來特徵化或改善閘極端子、源極端子、汲極端子、互連部、通孔、接觸墊塊和奈米線。在其他實施例中，該等結果被用來發展或改善積體電路裝置的HSPICE模組，以便致使設計者能夠發展更好的電路設計和布局。在又其他實施例中，該等結果被用來改善過程流程以達成所想要的電晶體和電容器性能。因此，由該等方法所得到的該電阻網路模型232和文中所述的系統被使用於半導體製造過程或電路設計之真實世界的技術發展或施行。
參考圖2，結構位置識別碼204、體積元件識別碼208、和電阻模型化器212可以藉由流程控制器232來予以自動控制。流程控制器232可為執行腳本來呼叫圖2中所提出之序列中個別的處理模組之各者，以及定義它們之中的資料流程的模組。流程控制器232可以用，例如來自Synopsys, Inc.的Sentaurus Workbench來予以施行。電腦系統
圖9為電腦系統910的簡化方塊圖，其可以被用來施行本文中知該等方法的任一者。特別是，在各種實施例中，其可以被用來施行模組204, 210, 214, 216, 222及/或232。它也包含或存取資料庫202, 208, 212, 216, 218及/或222。
電腦系統910典型上包含經由匯流排子系統912與許多周邊裝置通訊的處理器子系統914。這些周邊裝置可包含儲存子系統924、使用者介面輸入裝置922、使用者介面輸出裝置920、和網路介面子系統916，而儲存子系統924包括記憶體子系統926和檔案儲存器子系統928。輸入及輸出裝置讓使用者能夠與電腦系統910互動。網路介面子系統916將介面提供給外部網路，其包含到通訊網路918的介面，並且經由通訊網路918而被耦接至其他電腦系統中之相對應的介面。通訊網路918可包含許多互連的電腦系統以及通訊鏈結。這些通訊鏈結可以是有線鏈結、光學鏈結、無線鏈結、或者任何其他用於資訊之通訊的機制，但是典型上其為基於IP的通訊網路。雖然在一個實施例中，通訊網路918為網際網路，但是在其他實施例中，通訊網路918可以為任何適合的電腦網路。
網路介面之典型的硬體組件有時被稱為網路介面卡(NIC)，儘管它們不需要為卡的形式：例如，它們可以是直接適用於主機板上之積體電路(IC)和連接器的形式，或者為與電腦系統的其他組件一起被製作於單一積體電路晶片上之微單元(microcell)的形式。
使用者介面輸入裝置922可包含鍵盤、諸如滑鼠、軌跡球、觸控板、或圖形輸入板的指向裝置、掃描器、整合進顯示器中的觸控螢幕、諸如語音辨識系統的音頻輸入裝置、麥克風、以及其他類型的輸入裝置。一般而言，術語「輸入裝置」的使用係想要包含將資訊輸入至電腦系統910中或者輸入至電腦網路918上之所有可能的裝置及方式類型。
使用者介面輸出裝置920可包含顯示器子系統、印表機、傳真機、或諸如音頻輸出裝置的非視覺顯示器。顯示器子系統可包含陰極射線管(CRT)、諸如液晶顯示器(LCD)的平板(flat panel)裝置、投影裝置、或者某些其他用來產生可視影像的機制。顯示器子系統也可提供諸如音頻輸出裝置的非視覺顯示器。一般而言，術語「輸出裝置」的使用係想要包含將資訊從電腦系統910輸出至使用者或者輸出至另一機器或電腦系統之所有可能的裝置及方式類型。
儲存子系統924儲存基本編程和資料結構，其提供本發明之某些實施例的功能性。例如，施行本發明之某些實施例功能性的各種模組可以被儲存於儲存子系統924中。這些軟體模組通常被處理器子系統914所執行。資料庫202, 208, 212, 216, 218及/或222可位在儲存子系統924中。
記憶體子系統926典型上包含許多記憶體，其包含在程式執行期間用來儲存指令及資料的主隨機存取記憶體(RAM)934以及其中儲存有固定指令的唯讀記憶體(ROM)932。檔案儲存器子系統928提供針對程式和資料檔案的永久儲存，而且可包含硬碟機、連同相關的可移動式媒體的軟碟機、CD ROM驅動器、光碟機、或可移動式媒體卡匣。施行本發明之某些實施例功能性的資料庫和模組可能已被提供於諸如一個或更多個CD-ROM的電腦可讀媒體，並且也可能被檔案儲存器子系統928所儲存。主機記憶體(host memory)926，除了別的以外，含有電腦指令，當該等電腦指令被處理器子系統914所執行時，致使電腦系統操作或實施如本文中所述的功能。如同本文中所使用者，回應主機記憶體子系統926中的電腦指令及資料，而該主機記憶體子系統926包含用於此等任何指令及資料的其他本地或遠端儲存器，被說成運行於「主機」或「電腦」中或者運行於「主機」或「電腦」上的處理和軟體執行於該處理器子系統914上。
匯流排子系統912提供用以讓電腦系統910的各種組件及子系統如預期地互相通訊的機制。雖然匯流排子系統912被示意地顯示為單一個匯流排，但是匯流排子系統的替換實施例可以使用多個匯流排。
電腦系統910本身可以是不同類型的電腦系統，其包含個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視機、大型主機(main frame)、伺服器群(server farm)、或者任何其他資料處理系統或使用者裝置。由於電腦及網路之千變萬化的性質，圖9中所描述之電腦系統910的說明僅旨在作為用來繪示本發明之較佳實施例目的的特定範例。電腦系統910的許多其他組態係有可能具有比圖9中所描述之電腦系統更多或更少的組件。
除此之外，雖然本發明在上下文中已經被敘述為功能齊全的資料處理系統，習於此技藝者將可領會到本文中的該等製程能夠以指令及資料之電腦可讀媒體的形式來予以分配，而且不管真正被用來進行該分配之訊號承載媒體的特殊類型為何，本發明均等地應用。如同本文中所使用者，電腦可讀媒體為一個資訊可以被儲存於其上而且可以被電腦系統所讀取的電腦可讀媒體。範例包含軟碟、硬碟機、RAM、CD、DVD、快閃記憶體、USB驅動器、等等。電腦可讀媒體可以用編碼格式的形式來儲存資訊，而編碼格式被解碼以供真正使用於特殊的資料處理系統。單一電腦可讀媒體，如同本文中所使用的術語，也可以包含一個以上的實物，諸如複數個CD ROM或複數個片段的RAM，或者幾個不同種類的媒體的組合。如同本文中所使用者，該術語並不僅包含時變訊號(time-varying signal)，其中，資訊以該訊號隨時間而改變的方式被編碼。
各種技術被使用於本文中，而且應該依據其在相關技術中的習知意義來予以解釋，除非被另外地定義如下：
如同本文中所使用者，給定值係“回應”於先前值，如果該先前值影響該給定值的話。如果有介於其間的處理元素，步驟或時間期間，則該給定值仍然可“回應”於該先前值。如果介於其間的處理元素或步驟結合一個以上的值，則該處理元素或步驟的訊號輸出被認為可“回應”於該等值輸入的每一個。如果該給定值和該先前值相同，那麼這僅僅是退化情況(degenerate case)，其中，該給定值仍然被認為可“回應”於該先前值。給定值視另一值而定的“相依性”被類似地定義。
如同本文中所使用者，資訊項目的“識別”並不一定需要該資訊項目的直接載明(specification)。僅藉由透過一或更多層的間接層來參考真正的資訊，或者藉由是別在一起足以決定真正的資訊項目之一或更多個不同資訊的項目，資訊可以被“識別”於一領域中。除此之外，術語「指示」在本文中被用來意指和「識別」相同。
在此上下文中，「電腦模型」指的是代表正被模型化之系統的行為之邏輯(例如，演算法或方程式)。電腦模擬為包括這些方程式或演算法之邏輯的真正執行。因此，模擬是執行一模型的過程。
在此上下文中，「電路」指的是具有至少一個分離電路的電路、具有至少一個積體電路的電路、具有至少一個特殊應用積體電路的電路、構成由電腦程式所組構之通用計算裝置的電路(例如，由至少局部實施本文中所述之處理或裝置的電腦程式所組構之通用電腦、或由至少局部實施本文中所述之處理或裝置的電腦程式所組構之微處理器)、構成記憶體裝置的電路(例如，隨機存取記憶體的形式)、或者構成通訊裝置的電路(例如，數據機(modem)、通訊開關、或光電設備)。
在此上下文中，「韌體」指的是被具體化為儲存在唯讀記憶體或媒體中之處理器可執行指令的軟體邏輯。
在此上下文中，「硬體」指的是被具體化為類比或數位電路的邏輯。
在此上下文中，「邏輯」指的是機器記憶體電路、非暫態性機器可讀媒體、及/或經由其材料及/或材料-能量組態的電路，該材料-能量組態包括控制及/或程序訊號、及/或設定和數值(諸如，電阻、阻抗、電容、電感、電流/電壓額定、等等)，其可以被施加來影響裝置的操作。磁性媒體、電子電路、電氣和光學記憶體(揮發性及非揮發性兩者)、和韌體為邏輯的範例。邏輯明確地包括純訊號或軟體本身(然而並不排除包括軟體且因而構成事物的組態之機器記憶體)。
在此上下文中，「可編程裝置」指的是被設計成組構及/或在製造後重組構的積體電路。術語「可編程處理器」為用於本文中之可編程裝置的另一個名稱。可編程裝置可包含諸如現場可編程邏輯閘陣列(FPGA)的可編程處理器、可組構的硬體邏輯(CHL)、及/或任何其他類型的可編程裝置。可編程裝置的組態通常使用諸如硬體描述語言(HDL)的電腦碼或資料來予以明確說明，諸如，例如Verilog, VHDL等等。可編程裝置可包含可編程邏輯區塊的陣列以及讓可編程邏輯區塊能夠依據HDL碼中的敘述而互相連接之可重組互連部的架構。可編程邏輯區塊之各者可以被組構成實施複雜的組合功能，或者僅為邏輯閘，諸如AND和XOR邏輯區塊。在大部分的FPGA中，邏輯區塊也包含記憶體元件，其可以為鎖存器、正反器(flip-flop)(在下文中也被稱為“flop”)、或者更複雜的記憶體區塊。視不同的邏輯區塊間之互連的長度而定，訊號可以在不同的時間到達邏輯區塊的輸入端子。
在此上下文中，「選擇器」指的是當由一或更多個選擇控制所決定時選擇至其輸出之二或更多個輸入的其中一者之邏輯元件。硬體選擇器的範例為多工器或解多工器。軟體或韌體選擇器的範例為：如果 (selection_control==true)output=input1; else output=input2；選擇器的許多其他範例對於習於此技藝者而言將會是顯而易知的，而不需要撤銷實驗。
在此上下文中，「軟體」指的是被施行作為機器記憶體(例如，可以為非暫態性之讀/寫揮發或非揮發記憶體或媒體)中之處理器可執行指令的邏輯。
在此上下文中，「開關」指的是在一或更多個選擇訊號的控制下選擇一或更多個輸入到一或更多個輸出的邏輯。硬體開關的範例為用以切換電力致電路、裝置(例如，發光)、或馬達的機電開關。硬體開關的其他範例為諸如電晶體的固態開關。硬體或韌體開關的範例為：如果(selection==true)output=input1; else output=0；有點更複雜的軟體/韌體開關為：如果(selection1==true 而且selection2==true)output=input1; else如果(selection1== true 而且selection2==false)output=input2; else如果 (selection1==false而且selection2==true)output=input3; else output=noOp；開關操作在許多方式上類似於選擇器(見選擇器的定義)，除了在有些情況下，開關可以選擇所有的輸入到輸出，而不是在輸入中選擇。開關的其他範例對於習於此技藝者而言將會是很容易顯而易知的，而不需要撤銷實驗。
有關「一個實施例」或「一實施例」不需要指同一個實施例，雖然它們可以指同一個實施例。除非上下文清楚地需要，否則通篇說明書和申請專利範圍，用語「comprise」或「comprising」等等正相反於排他性或窮盡性而是被包括性地建構；也就是說，就「包含但不限於」的意義上來說。使用單數或複數的用語也分別包含複數或單數，除非明確地限定為單一個或複數個。此外，用語「在…之中」、「在…之上」、「在…之下」、以及類似含意(import)的用語，當被使用於本案中，指的是本案的整體而不是本案的特別部分。當申請專利範圍中有關二或更多個品項的列表中使用用語「或」時，該用語涵蓋該用語之下面解釋的全部：列表中之品項的任一者、列表中之品項的全部以及列表中之品項的任意組合，除非明確地限制於非此即彼。未明確界定於本文中之任何品項具有它們習知的意義，就如同習於此技藝者所普遍知道的。宏觀元件 (marcrocell) 施行
包含如本文中所述之奈米級(nano-scale)結構的電路或布局可以被事先設計而且被提供給設計者作為宏觀元件(其在本文中可以是標準元件(standard cell))。對於積體電路設計者而言，利用宏觀元件係普遍的，其已經被預先設計用於特別類型的電路，諸如邏輯閘、大型邏輯功能、記憶體(包含SRAM)以及甚至是整個處理器或系統。這些宏觀元件被提供於元件庫(library)中可供各種源使用，諸如晶圓代工廠(foundries)、ASIC公司、半導體公司、第三方IP提供方以及甚至是EDA公司，並且當設計較大電路時被設計者所使用。各宏觀元件典型上包含如同下列一樣的資訊，用於示意圖的圖形符號；用於諸如Verilog之硬體描述語言的文字；說明在所含電路中之裝置、他們之間的互連、以及輸入和輸出節點的網路列表(netlist)；諸如GDSII之一或更多個形態描述語言中的電路布局(物理表示法)；由布局及路由(place-and-route)系統使用之所含形態的抽象表示法(abstract)；設計規則檢查表(check deck)；由邏輯模擬器和電路模擬器使用之模擬模型；等等。有些元件庫可以包含用於各宏觀元件較少的資訊，而另些元件庫則可以包含較多的資訊。在有些元件庫中，輸入口(entry)被提供於分開的檔案，而在另些元件庫中，則輸入口可以被合併在單一個檔案中，或者一個檔案含有用於多個不同宏觀元件的輸入口。在所有的情況中，檔案不是被儲存及散布在電腦可讀媒體上，就是被電子式地傳送以及由使用者儲存在電腦可讀媒體上。宏觀元件庫常常含有在面積、速度及/或功率損耗方面不同之同一個邏輯功能的各種版本，以便讓設計者或自動化工具能夠選項性地權衡於這些特性中。宏觀元件庫也可以被看作是宏觀元件的資料庫。如同本文中所使用者，用語「資料庫」並不一定隱含結構的統一。例如，二或更多個分開的資料庫，當被考慮在一起時，仍構成一「資料庫」，如同本文中所使用的那個用語一樣。因此，定義各個單一宏觀元件的輸入口也可以被看作是「資料庫」。可以看到本發明的態樣也可以出現在宏觀元件和宏觀元件資料庫中。
申請人特此分別揭示本文中所述的個別特徵以及二或更多個此等特徵的任何組合，倘若此等特徵或組合能夠根據本說明書按照習於此技藝者的一般普通知識而被整體實施，不管此等特徵或特徵的組合是否解決本文中所揭示的任何問題，而且沒有限定申請專利範圍的範疇。申請人表示本發明的態樣可由任何此等特徵或特徵的組合構成。鑒於上述說明，可以被做成於本發明之範疇內的各種修正對於熟悉此技藝者而言將會是明顯的。
本發明之較佳實施例的前述說明已經基於舉例說明的目地而被提出。並不打算詳盡或將本發明限定於本文中所揭示的精準形式。顯而易見地，許多修正及變型對於熟悉此技藝的實施者而言將會是明顯的。特別是，而且沒有限制地，在本發明之先前技術部分中所說明、建議或者併入當作參考的所有變型被特定併入本發明之實施例的說明中當作參考。除此之外，針對任何一個實施例，所說明、建議或者併入於本文中當作參考的任何或所有變型也被當作是針對所有其他實施例來教授。本文中所敘述的實施例被選擇以及說明以便最佳地解說本發明及其實際應用的原理，藉以致使熟悉此技藝的其他人能夠了解用於各種實施例以及具有各種修正的發明係適用於所預期的特殊使用。本發明的範疇打算由下面的申請專利範圍及其等同物來予以界定。
100:產品構想 110:EDA軟體 112:系統設計 114:邏輯設計和功能驗證 116:測試的合成及設計 118:網路列表驗證 120:設計規劃 122:物理施行 124:分析和擷取 126:物理驗證 127:下線送交製造 128:解析度提升 130:遮罩資料準備 150:製造 160:封裝和組裝 170:晶片 200:結構模擬系統 202:3D電路表示 204:結構位置識別碼 206:資料結構(資料庫) 208:體積元件識別碼 210:體積元件 212:電阻模型化器 214:艾爾摩延遲時間(EDT)計算器 216:EDT儲存器 218:體積元件選擇器 220:平均EDT計算器 222:平均EDT儲存器 224:點對點電阻計算器 226:點對點電阻儲存器 228:隨機漫步器 230:電阻網路模型產生器 232:電阻網路模型 910:電腦系統 912:匯流排子系統 914:處理器子系統 916:網路介面子系統 918:通訊網路 920:使用者介面輸出裝置 922:使用者介面輸入裝置 924:儲存子系統 926:記憶體子系統 928:檔案儲存器子系統 932:唯讀記憶體 934:隨機存取記憶體
本專利或申請檔案含有至少一個彩色圖式。具有彩色圖式之本專利或申請檔案於請求或必要費用之付款時即可由專利局提供。彩色圖式亦可經由補充內容鍵而可供使用於PAIR。
在圖式中，相同的參考文字在不同的示圖中通常表示相同的部件。而且，該等圖式不需要按比例繪製，反而其上具有繪示所揭示技術之原理的強調重點。在下面的說明中，所揭示之技術的各種施行係參照下面的圖式來做說明，其中：
[圖1] 繪示用於積體電路設計和製作的EDA工具及工藝流程。
[圖2] 繪示結構模擬系統200的流程圖細節，其可以基於艾爾摩延遲時間(EDT)來模型化結構的電阻。
[圖3] 顯示範例平面型MOSFET電晶體。所揭示之技術可以被用來模型化該平面型MOSFET電晶體之閘極端子、源極端子、和汲極端子的電阻。該三個電阻器指示Rg/3模型的其中一個表示法。
[圖4] 顯示具有通孔(via)之範例平面型 MOSFET電晶體。所揭示之技術可以被用來模型化包含該平面型MOSFET電晶體上之通孔效應的電阻。
[圖5A] 顯示範例FinFET電晶體。所揭示之技術可以被用來模型化該FinFET電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
[圖5B] 顯示範例GAA(環繞式閘極)電晶體。所揭示之技術可以被用來模型化該GAA電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
[圖6] 顯示範例CFET電晶體。所揭示之技術可以被用來模型化該CFET電晶體之閘極端子、源極端子、汲極端子、和通孔的電阻。
[圖7] 顯示決定諸如電晶體之閘極的樹狀電阻結構中之艾爾摩延遲時間(EDT)的一個實施例。
[圖8] 顯示決定諸如電晶體之閘極的連續式電阻性結構中之EDT的一個實施例。
[圖9] 係結合本發明之態樣之電腦系統的簡化方塊圖。
200:結構模擬系統
202:3D電路表示
204:結構位置識別碼
206:資料結構(資料庫)
208:體積元件識別碼
210:體積元件
212:電阻模型化器
214:艾爾摩延遲時間(EDT)計算器
216:EDT儲存器
218:體積元件選擇器
220:平均EDT計算器
222:平均EDT儲存器
224:點對點電阻計算器
226:點對點電阻儲存器
228:隨機漫步器
230:電阻網路模型產生器
232:電阻網路模型(流程控制器)

Claims (20)

  1. 一種由積體電路設計工具執行的電腦實施方法，用來模型化電晶體之閘極端子的電阻以便施行於積體電路上，該電晶體具有至少一個通道區域，該方法包含：使用三維(3D)座標系統來載明該閘極端子的結構於記憶體的資料結構中；為該載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)並且將該EDT儲存於該記憶體的資料庫中；為該複數個體積元件之位於該閘極端子之表面(面對該通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的該資料結構中；以及執行程式指令以產生該閘極端子之點對點電阻值作為該aEDT和該閘極端子之電容的函數。
  2. 如請求項1的電腦實施方法，其中，該閘極端子之該點對點電阻值被產生作為以該閘極端子之該電容來除該aEDT的函數。
  3. 如請求項1的電腦實施方法，其中，該EDT係藉由以諾伊曼(Neumann)邊界條件來解拉普拉斯(Laplace’s)方程式來決定。
  4. 如請求項3的電腦實施方法，其中，該拉普拉斯方程式為具有tELMORE=G-1*CTOT之形式的方程式， 其中，tELMORE為該複數個體積元件之每一個體積元件之該EDT的向量，G為電導矩陣，且CTOT為在該複數個體積元件之每一個體積元件處之總電容的向量。
  5. 如請求項3的電腦實施方法，其中，該Neumann邊界條件對於該複數個體積元件之位於該閘極端子之該表面(面對該通道區域)上的該等體積元件而言為恆定的。
  6. 如請求項1的電腦實施方法，另包含產生該閘極端子之寄生電容節點的點對點電阻值係藉由：為該複數個體積元件之位於該閘極端子之該表面(並未面對該通道區域)上的那些體積元件決定該EDT的平均EDT(aEDT)；以及執行程式指令以產生該閘極端子之該寄生電容節點的該等點對點電阻值作為該aEDT和該閘極端子之電容的函數。
  7. 如請求項6的電腦實施方法，其中，該閘極端子之該寄生電容節點的該點對點電阻值被產生作為以該閘極端子之該電容來除該aEDT的函數。
  8. 如請求項1的電腦實施方法，其中，該電晶體具有至少一個源極端子，另包含模擬化該電晶體之該源極端子的電阻係藉由： 使用該3D座標系統來載明該源極端子的結構於該記憶體之資料結構中；為所載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)並且將該EDT儲存於該記憶體的該資料庫中；為該複數個體積元件之位於該源極端子之表面(面對該通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的資料結構中；以及執行程式指令以產生該源極端子之點對點電阻值作為該aEDT和該源極端子之電容的函數。
  9. 如請求項8的電腦實施方法，其中，該源極端子之該等點對點電阻值被產生作為以該源極端子之該電容來除該aEDT的函數。
  10. 如請求項1的電腦實施方法，其中，該電晶體具有至少一個汲極端子，另包含模擬化該電晶體之該汲極端子的電阻係藉由：使用該3D座標系統來載明該汲極端子的結構於該記憶體之該資料結構中；為所載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)並且將該EDT儲存於該記憶體的該資料庫中；為該複數個體積元件之位於該汲極端子之表面(面對該通道區域)上的那些體積元件，基於該EDT而決定平均 EDT(aEDT)並且將該aEDT儲存於該記憶體的該資料結構中；以及執行程式指令以產生該汲極端子之點對點電阻值作為該aEDT和該汲極端子之電容的函數。
  11. 如請求項10的電腦實施方法，其中，該汲極端子之該等點對點電阻值被產生作為以該汲極端子之電容來除該aEDT的函數。
  12. 如請求項1的電腦實施方法，另包含直接使用隨機漫步方法來決定該aEDT係而不需決定該EDT。
  13. 如請求項1的電腦實施方法，另包含基於該閘極端子、源極端子、以及汲極端子的該等點對點電阻值來執行程式指令以計算用於該電晶體的電阻網路模型。
  14. 如請求項13的電腦實施方法，另包含為積體電路裝置之電子設計中的寄生提取和時序驗證而使用該電阻網路模型。
  15. 如請求項1的電腦實施方法，其中，該電晶體為金屬氧化物半導體場效電晶體(MOSFET)。
  16. 如請求項1的電腦實施方法，其中，該電晶體為鰭式場效電晶體(FinFET)。
  17. 如請求項1的電腦實施方法，其中，該電晶體為環繞式閘極(GAA)電晶體。
  18. 如請求項1的電腦實施方法，其中，該電晶體為具有至少第一閘極端子和第二閘極端子的互補式 場效電晶體(CFET)，另包含：使用該3D座標系統來載明該第一閘極端子的第一結構於該記憶體之該資料結構中以及使用該3D座標系統來載明該第二閘極端子的第二結構於該記憶體之該資料結構中；為所載明之第一結構中之第一複數個體積元件的每一個，決定第一艾爾摩延遲時間(EDT)並且將該第一EDT儲存於該記憶體的該資料庫中，以及為所載明之第二結構中之第二複數個體積元件的每一個，決定第二艾爾摩延遲時間(EDT)並且將該第二EDT儲存於該記憶體的該資料庫中；為該第一及第二複數個體積元件之位於該第一及第二閘極端子之各自表面(面對該第一及第二閘極端子之各自的通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的該資料結構中；以及執行程式指令而產生該閘極端子之該等點對點電阻值作為該aEDT和該閘極端子之電容的函數。
  19. 一種用來模型化電晶體之閘極端子的電阻的積體電路設計工具，該電晶體具有至少一個通道區域，該工具包括：包含一處理器或多處理器以及記憶體的電腦系統，該記憶體儲存可由該電腦系統執行的指令用於一製程，包含：使用三維(3D)座標系統來載明該閘極端子的結構 於記憶體的資料結構中；為該載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)而且將該EDT儲存於該記憶體的資料庫中；為該複數個體積元件之位於該閘極端子之表面(面對該通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的該資料結構中；以及執行程式指令以產生該閘極端子之點對點電阻值作為該aEDT和該閘極端子之電容的函數。
  20. 一種包括非暫態性電腦可讀資料儲存媒體的電腦程式產品，該非暫態性電腦可讀資料儲存媒體儲存程式指令來實施一方法，該方法包括：使用三維(3D)座標系統來載明閘極端子的結構於記憶體的資料結構中；為該載明結構中之複數個體積元件的每一個，決定艾爾摩延遲時間(EDT)而且將該EDT儲存於該記憶體的資料庫中；為該複數個體積元件之位於該閘極端子之表面(面對通道區域)上的那些體積元件，基於該EDT而決定平均EDT(aEDT)並且將該aEDT儲存於該記憶體的該資料結構中；以及執行程式指令以產生該閘極端子之點對點電阻值作為該aEDT和該閘極端子之電容的函數。
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