JP2009509249A - ナノテクノロジーにおける相互接続エフォートの方法の探究 - Google Patents

Abstract

論理信号パスに沿って伝搬遅延を推定するための方法および装置が、ここにおいて説明される。本方法および装置は、信号パスに沿ったマルチステージ論理ゲートの動作、初期入力遷移時間、ステージ間ファンアウト、ならびに異なる論理ゲートタイプを明らかにする。本方法および装置は、入力スロープとゲート論理トポロジに対するゲート遅延依存性の推定値を提供するために、信号遷移の特徴を実効ファンアウトへと変換する。

Description

関連出願に対する相互参照

本願は、ここにその全体が参照により組み込まれる２００５年９月１６日に出願された米国仮出願第６０／７１７，５９５号の利益を主張する。

Ｉ．序論
今日の積極的なスケーリングダウン(scaling down)は、ナノメートル領域(nanometer regime)（サブ−１００ｎｍ）以下への回路寸法の突入を可能にし、以前の技術においては比較的無視可能と考えられてきている相互接続遅延効果の重要性が、ＶＬＳＩ設計に対する深刻な課題の１つとして出現し、それによってそれに対処すべき新しい設計方法を必要としている（半導体工業界。半導体についての国際技術ロードマップ。（２００３年版）(Semiconductor Industry Association. The International Technology Roadmap for Semiconductors. (2003 Edition))）。

導体幅を縮小することは、相互接続抵抗の増大を引き起こすが、導体間隔を縮小することは、相互接続キャパシタンスの増大を引き起こす。導体が、導体の幅に比べて比較的高くなるにつれ、フリンジング(fringing)や線間結合などの３次元効果が強くなる。他方、デバイスがスケールダウンする(scales down)につれて、その動作速度の改善、あるいは、それを駆動しまたはそれによって駆動されるゲートの寄生効果(parasitic)に比べて相互接続の寄生効果を比較的大きくすることになる出力寄生効果(output parasitic)が存在する可能性がある。それ故に、ゲート遅延は改善されるが、ゲートの間の相互接続遅延は、改善されず、あるいは悪くなることさえある。さらに、ＶＬＳＩ技術の絶え間ない進歩は、数十億個のデバイスが単一チップ中に集積化される新しい時代を可能にする。しかしながら、技術が、デバイスサイズをスケールダウンするにつれて、チップ上により多くの機能（またはデバイス）を配置する傾向がある。それ故に、デバイスの間の相互接続の量は、トランジスタの数と共にドラスチックに増大する可能性がある。相互接続の平均長は、回路素子を接続するために増大する可能性もある。チップ面積は、物理的相互接続面積によって制限されることはしばしばである。相互接続寸法は、可能な限りスケールダウンされ、より多層の金属層が使用される。それ故に相互接続の密度は増大する。

相互接続とゲートとの間のそのようなアンバランスな逆のスケーリング効果は、ナノスケール技術における最も深刻な問題のうちの１つを引き起こす。技術スケーリングによって、論理ゲートにおける遅延（内因性遅延(intrinsic delay)とも称される）は、連続的にピコ秒領域(picosecond range)になるように減少した。しかしながら、縮小された配線形状(wire geometry)は、相互接続の抵抗およびキャパシタンスの増大と、より大きな寄生遅延をもたらすので、相互接続遅延（外因性遅延(extrinsic delay)とも称される）は、プロセスの進歩と共に、トランジスタまたは論理ゲートと同じレートでは、スケールダウンされてきてはいない。結果として、相互接続遅延は、全体的な遅延のより大きな部分になってきており、この傾向は、将来の技術世代において継続し、あるいはより深刻になるように見える（半導体工業界。半導体についての国際技術ロードマップ。（２００３年版）(Semiconductor Industry Association. The International Technology Roadmap for Semiconductors. (2003 Edition))；ラバエィ、Ｊ．Ｍ．、デジタル集積回路、設計の展望、プレンティスホール社、ニュージャージー（１９９６）(Rabaey, J. M. Digital Integrated Circuits, A Design Perspective, Prentice Hall, Inc., New Jersey (1996))）。

非常に多くの研究が、理論的な観点から相互接続モデルを提案してきている。エルモア遅延モデル(Elmore delay model)（エルモア、Ｗ．Ｃ． Ｊ．応用物理、１９：５５〜６３（１９４８）(Elmore, W.C. J. Applied physics, 19:55-63 (1948))）、または第１の瞬間のインパルス応答は、特に抵抗およびキャパシタンスのツリー解析のための様々なＶＬＳＩ回路設計ステージにおける広く使用される相互接続遅延モデルである。このモデルは、簡単な解析関数と閉じられた形式を有する。さらに、このモデルは、回路パラメータに対する遅延依存性についての見識(insight)を得る際に非常に効率がよい。しかしながら、このモデルは、ほとんどいつもＨｓｐｉｃｅシミュレーションに関して配線遅延を過大評価することが観察されている。さらに、このモデルは、抵抗シールディング効果を表せないので、このモデルは、遅延感受性に対処することができない。エルモア遅延についてのこれらの制限を補償するために、エルモア遅延モデルのスケーリングされたバージョン（ピレッギ、Ｌ．物理設計に関する国際シンポジウム論文集、２８〜３３頁、（１９９８）(Pileggi, L. In Proc. Intl. Symp. on Physical Design, pp. 28-33 (1998)）は、スケーリングファクタを導入しているが、このモデルは、このときに遅延の大部分を過小評価する可能性がある。Ｈｓｐｉｃｅ実験に曲線適合化技法を適用する適合化エルモア遅延モデル(Fitted Elmore delay model)（イスハーク、Ａ．他、ＩＥＥＥトランザクション 超大規模集積化（ＶＬＳＩ）システム、１２（７）：６９１〜６９６（２００４年７月）(Ishaq, A. et al. IEEE Trans. Very Large Scale Integration (VLSI) Systems, 12(7): 691-696 (July 2004))）は、元のエルモア遅延モデルよりもずっとよい精度を有するが、このモデルは、元のモデルの主要な利点を受け継いでいる。しかしながら、このモデルは、依然として抵抗シールディング効果を伝達し(convey)ない。それ故に、このモデルは、回路パラメータ上で不正確な遅延
および遅延感受性を計算する可能性がある。これらの修正されたエルモア遅延モデルは、基本的に第１のモーメンタム応答(momentum response)を考慮している。これらのモデルは、多くのものが今日それを当然のことと考える限りは、うまく機能している。

実用的な観点からの別の障害は、早期設計フェーズにおけるシミュレーション時間である。いくつかのトランジスタレベルのシミュレータが、マーケットで入手可能である。これらのシミュレータは、回路設計を解析するために基本的に２つのステップ、すなわち（１）非線形ターゲット回路モデルの線形化、および、初期状態を含むすでに知られている情報を有する行列式の構築と、（２）行列式を解くこと、に従う。実際には、それは、ちょうどトランジスタの非線形特性に基づいた非線形微分方程式であるＫＣＬ方程式およびＫＶＬ方程式（ΣＩ_ｋ＝０およびΣＶ_ｋ＝０）を解くことに関するすべてである。各時間ステップにおいて、シミュレータは、動作ポイントにおける小信号モデルを構築する（すなわち、線形化）。小規模の回路シミュレーションについてさえ、かなりの数値代数が、解を、したがって回路の動作を計算するために必要とされる。従来の直接法および反復法を使用する代わりに、一部の商用シミュレータは、ルックアップテーブル、イベントドリブンアルゴリズム(event driven algorithm)またはマルチ時間ステップアルゴリズム、階層的シミュレーション、並列計算などのアプローチを採用することができる。これらは、シミュレーション時間を高速化するために、ならびにメモリを節約するために使用される。しかしながら、それは、依然として長いプロセスであり、言うまでもなくシミュレーション時間は、ターゲット回路のサイズと共に指数関数的に増大する。さらに、回路設計の性質を考えると、回路修正後の繰り返しシミュレーションが、頻繁に行われ、それによって設計最適化中により長い解析時間を必要とする。簡単でしかも効率のよい設計方法は、開発時間を短縮する際に非常に有用になるであろう。

［概要］
論理信号パスに沿った伝搬遅延を推定するための方法および装置が、ここにおいて説明される。本方法および本装置は、信号パスに沿ったマルチステージ論理ゲート(multi-stage logic gates)の動作、初期入力遷移時間、ステージ間ファンアウト、ならびに異なる論理ゲートタイプを明らかにする。本方法および本装置は、入力スロープおよびゲート論理トポロジに対するゲート遅延依存性の推定値を提供するために、信号遷移フィーチャ(signal transition features)を実効ファンアウト(effective fanout)へと変換する。

本発明の態様は、回路に対応するデバイスパラメータを受け取ることと、回路の中の各ステージの電気エフォート(electrical effort)を決定することと、初期ステージ(initial stage)の入力において実効ファンアウトを決定することと、初期ステージの出力において電気エフォートに部分的に基づいてゲート遅延(gate delay)を決定することと、初期ステージおよび少なくとも１つの後続ステージの電気エフォートに基づいてゲート信号遷移時間(gate signal transition time)を決定することと、を含む回路遅延を推定する方法を含んでいる。

本発明の態様は、ゲートおよびゲートに結合された少なくとも１つの追加のゲートの電気エフォートに基づいて、ゲート遅延を決定することと、ゲートおよびゲートに結合された少なくとも１つの追加のゲートの電気エフォートに基づいて、信号遷移時間を決定することと、を含む回路遅延を推定する方法を含んでいる。

本発明の態様は、回路遅延を推定するように構成される装置を含んでいる。本装置は、デバイスパラメータを記憶するように構成される第１のメモリと、相互接続パラメータを記憶するように構成される第２のメモリと、第１および第２のメモリに結合され、回路の中の各デバイスにおける電気エフォートを決定するように構成される電気エフォートモジュールと、デバイスパラメータ、相互接続パラメータ、および各デバイスにおける電気エフォートに部分的に基づいて回路遅延を決定するように構成される単一遷移論理エフォート(Signal Transition Logical Effort)（ＳＴＬＥ）モジュールと、を含む。

本発明の態様は、回路遅延を推定するように構成される装置を含んでいる。本装置は、回路に対応するデバイスパラメータを記憶するための手段と、回路の中の各ステージの電気エフォートを決定するための手段と、初期ステージの入力において実効ファンアウトを決定するための手段と、初期ステージの出力において電気エフォートに部分的に基づいてゲート遅延を決定するための手段と、初期ステージおよび少なくとも１つの後続ステージの電気エフォートに基づいてゲート信号遷移時間を決定するための手段と、を含む。

［発明の実施形態の詳細な説明］
本開示の実施形態の特徴、目的、および利点は、図面と併せ解釈されるときに以下に述べられる詳細な説明からさらに明らかになるであろう。図面中において、同様な要素は、同様な参照番号を有する。

実際的なＶＬＳＩ設計においては、配線は通常、ドライバによって駆動され、あるいは他の論理ゲートを駆動し、その結果、それらは、遷移中にある種のスロープでやって来る。ナノスケールＩＣ設計における相互接続遅延の重要な課題は、ゲートの出力における波形形状に対する相互接続の影響である（エルモア、Ｗ．Ｃ． Ｊ．応用物理、１９：５５〜６３（１９４８）(Elmore, W.C. J.Applied Physics, 19:55-63 (1948))）。その波形は、遷移中には直線とはかなり異なり、主として増大させられた配線寄生効果(wire parasitic)に起因した独特の波形テール(waveform tail)を含んでいる。その波形は、さらにステップ関数(step function)または線形ランプ関数(linear ramp function)が、もはや信号遷移を表すためには十分によくないことを示す。

以前の相互接続モデルの他のクリティカルな欠点は、その精度の不確かさであり、それに対する制約は、線形関数応答遅延についての単なる推定値であることである。やむを得ないことに、それらのモデルは、相互接続遅延モデルにおけるスロープ（スルーレート(slew rate)または単にスルー(slew)と呼ばれる）依存性を取り込む機会が小さい。

波形が、簡単な線型モデルを用いて厳密に近似されることができるという仮定は、主として回路の中の相互接続遅延の重要性が増すことに起因して、現代の技術では破綻してしまう。ドライバ遅延（特に非線形ドライバインピーダンス）および相互接続遅延は、互いに相互依存している。それ故に、全体の遅延の考察において駆動ステージと相互接続との間の相互依存性を明らかにすることが重要になってきている。

ナノテクノロジーにおける相互接続遅延効果が、標準ＣＭＯＳの９０ｎｍプロセスおよび６５ｎｍプロセスを使用して単一チップを用いて研究されてきている。遅延を決定するための改善された方法および装置が、ここにおいて説明され、相互接続エフォート(Interconnect Effort)または信号遷移論理エフォート(Signal Transition Logical Effort)（ＳＴＬＥ）と称される。４つのタイプのテスト回路が、相互接続遅延に対する配線キャパシタンスと配線抵抗の影響を考慮するためにインプリメントされてきている。

シリコンデータと実験データは、相互接続が、９０ｎｍプロセスにおけるゲートよりもずっと大きな回路遅延に寄与することを示している。相互接続エフォートの方法は、比較的簡単であるが、効率的である。提案される方法は、ＳＰＩＣＥシミュレーションとよく一致しており、±５％誤差よりも小さい。最も重要なことに、相互接続エフォート遅延推定値は、純粋なゲートチェーン(gate chain)はもちろん、ゲート駆動された配線についての回路遅延を推定するために初期計算として使用されることができる。

ここにおいて説明される方法および装置は、特に相互接続寄生効果の考慮が、厳しい性能と面積の要件を用いて最良のゲートサイズまたは駆動能力を決定する際に不可欠であるナノスケール設計においては、クイックリファレンス(quick reference)として実際的な回路に適用されることができる。これはまた、どのようにして異なるトランジスタのサイズと同様に配線も、回路遅延に影響を及ぼすかについての見識をもたらす。

図１は、遅延推定装置１００の一実施形態の簡略化された機能ブロック図である。装置１００は、例えば集積回路の中の複数の回路パスからの選択回路パスの伝搬遅延を推定するために使用されることができる。多くの場合に、集積回路または他の何らかの論理システムは、反復的な解析および修正を必要とする１つまたは複数のクリティカルなタイミングパスを含んでいる。ここにおいて説明されるＳＴＬＥの方法および装置により、クリティカルな回路パスのタイミングは、広範囲にわたるＳＰＩＣＥ回路解析についての必要性なしに、高速に解析されることが可能になる。

装置１００は、様々なゲートパラメータおよび相互接続パラメータを受け取るための入力デバイスを含んでいる。様々なゲートサイズを含めて、ゲートパラメータは、回路メモリ１１０に記憶されることができる。相互接続回路を定義する接続および寸法を含めて、相互接続パラメータは、ネットリストメモリ１１２にネットリストの一部分として記憶されることができる。一例においては、入力デバイス１０２は、ＳＰＩＣＥ回路定義などの論理システム定義を受け取ることができる電子ポートである。入力デバイス１０２は、ユーザが伝搬遅延解析のためにその論理システム定義から特定の回路パスを選択することができるようにするユーザインターフェースを含むこともできる。例えば、入力デバイス１０２のユーザインターフェースにより、ユーザは、解析のための論理システムの回路図(schematic)の一部分をハイライトすることができるようになり得る。

電気エフォートモジュール１２４は、回路メモリ１１０とネットリストメモリ１１２に結合される。電気エフォートモジュール１２４は、ゲートトポロジに基づいて、電気エフォート、または各ステージのファンアウトを決定することができる。電気エフォートは、例えば正規化された、または標準のゲートモデルに基づいて決定されることができる。一般的に、電気エフォートは、２つのカスケード接続されたステージのサイズ比である。しかしながら、相互接続の長さおよび寸法は、電気エフォートに寄与する。

遷移時間モジュール１２０は、回路メモリ１１０とネットリストメモリ１１２に結合される。遷移時間モジュール１２０は、選択された回路部分の様々なパラメータに基づいて、電気エフォートに対する、ゲートの遷移時間、または立ち上がり時間および立ち下がり時間のスロープを決定するように構成される。

ゲート遅延モジュール１２２は、回路メモリ１１０とネットリストメモリ１１２に結合される。ゲート遅延モジュール１２２は、電気エフォートの関数としてハイからローへのゲート遅延と、ローからハイへのゲート遅延を決定する。

信号遷移論理エフォート（ＳＴＬＥ）モジュール１３０は、遷移時間モジュール１２０、ゲート遅延モジュール１２２、および電気エフォートモジュール１２４のおのおのに結合される。ＳＴＬＥモジュール１３０は、選択された回路部分の集合伝搬遅延特性(aggregate propagation delay characteristics)を決定するために個々のゲート特性のおのおのを使用する。

ＳＴＬＥモジュール１３０は、前ステージの解析の結果に基づいて、選択された回路部分の各ステージを個々に連続的に解析するように集合伝搬遅延を決定する。ＳＴＬＥモジュール１３０は、初期または主要な入力信号スロープと、第１のステージの実効ファンアウトとに基づいて、最初に入力ステージを特徴づける。

ＳＴＬＥモジュール１３０は、電気エフォートに基づいて初期ステージについてのゲート遅延を決定する。ＳＴＬＥモジュール１３０は、第１のステージの遷移時間を決定するために第１のステージの電気エフォートを使用する。この遷移時間は、次のステージの遅延に対する影響を決定するために使用される。

ＳＴＬＥモジュール１３０は、そのステージによって見られる電気エフォートと、先行するステージの影響に基づいて、各ステージを介した伝搬遅延を決定し続ける。最終ステージにおいて、ＳＴＬＥモジュール１３０は、最終負荷に基づいて遅延を決定する。ＳＴＬＥモジュール１３０は、ユーザに出力するための出力デバイス１４０に対して最終出力、ならびに任意の中間出力を供給することができる。例えば、出力デバイス１４０は、各ステージの出力における推定遅延、ならびに選択された回路部分を介した最終伝搬遅延を表示することができる。

図２は、論理的相互接続遅延推定装置２００の機能ブロック図である。類似した装置２００は、例えば図１の回路遅延推定装置として使用されることができる。

遅延推定装置２００は、ディスプレイ２１０と、キーボード２５２および入力デバイス２５４を含むＩ／Ｏデバイス２５０と、プロセッサ２２０と、メモリ２２４と、Ｉ／Ｏコントローラ２４０と、ハードドライブ２６２と、１つまたは複数の着脱可能ストレージドライブ２６４を含むことができ、この着脱可能ストレージドライブは、フロッピー（登録商標）ドライブと、光ストレージ２６６と、他の何らかのストレージデバイス２６８と、モデムなどの通信デバイス２３０と、ネットワークインターフェースカード(network interface card)（ＮＩＣ）２３４を含むことができる。様々な要素は、遅延推定装置２００内の１つまたは複数のコンピュータバス２０２を使用して結合されることができる。１つまたは複数のストレージデバイス２６８は、それだけには限定されないがＲＯＭ、ＲＡＭ、不揮発性ＲＡＭ、フラッシュメモリ、磁気ストレージ、光ストレージ、テープストレージ、ハードディスクストレージなど、あるいは他の何らかの形態のプロセッサ読取り可能媒体を含むことができる。

回路は、メモリ２２４に対してロードされ、あるいはそうでなければ入力されることができ、プロセッサ２２０は、選択された回路部分のＳＴＬＥ解析を実現するようにメモリ２２４に記憶される１つまたは複数のプロセッサ読取り可能命令を実行することができる。ＳＴＬＥ遅延解析は比較的高速であるので、ユーザは、クリティカルな回路パスを反復的に最適化するためにクリティカルな回路パスに関連したパラメータを修正し、ＳＴＬＥ解析を非常に多数回再実行することができる。

相互接続エフォート伝搬遅延推定法(interconnect effort propagation delay estimation method)は、論理エフォートの方法を拡張し、回路の予想される遅延を推定するための簡単で効率的な方法を提供している。ここにおける説明は、様々な長さの配線負荷を有するインバータチェーンに焦点を当て、立ち上がり遷移および立ち下がり遷移からの平均ゲート遅延（それ以外に指摘がない限り単に「遅延」と称される）となるように論理ゲートのメトリック(metric)を定義する。長い配線は、多くの場合にメモリにおけるようにインバータチェーンによって駆動される。しかしながら、インバータチェーンは、簡単のために説明されており、ここにおいて説明される方法および装置のオペレーションに対する限定ではない。典型的な論理ゲートは、インバータに対するその関係の観点から説明されることができ、したがって他のゲートタイプ、およびゲートタイプの組合せに対する方法および装置のオペレーションは、インバータチェーンの説明から暗に示されることができる。

ＩＩ．論理エフォート
Ａ．論理エフォートの一部のパラメータを有するゲートの単位なしの遅延
論理エフォートの方法は、ドライバにより、そしてドライバのトポロジにより駆動される容量性負荷によって引き起こされる遅延を記述する。論理エフォートの理論は、簡単なモデルに由来する。ゲートの遅延は、２つの成分、すなわち内部寄生素子(internal parasitic)を駆動する内因性遅延と、容量性負荷を駆動するエフォート遅延とを有する。エフォートは、ゲートサイズに対する負荷サイズの比、ならびにゲートの複雑さに依存する。パラメータｈ_ｉ、いわゆるｉ−番目のゲートの電気エフォートは、ゲートの対応する入力端子における入力キャパシタンスＣ_ｉに対するゲートによって駆動される容量性負荷Ｃ_ｉ＋ｌの比を表す。パラメータｇ_ｉ、ｉ−番目のゲートの論理エフォートは、その複雑さを特徴づける。エフォートベースのモデルは、基本的にＣＭＯＳ回路の従来のスイッチモデルの再公式化したもの(reformulation)である。ゲートのチェーンの絶対遅延(absolute delay)は、τの単位、駆動するインバータの時間の基本遅延単位で、（１）となるように定義される。

特定の集積回路製造プロセスを特徴づける、寄生効果のない別の同一のインバータ。絶対遅延は、単位なしの遅延ｄと遅延単位τの積である。簡単にするために、ここにおいて表現される遅延は、τの単位で与えられる。

電気エフォートは、どのようにして論理ゲートの電気的環境が、性能に影響を及ぼすかと、どのようにしてゲートの中のトランジスタのサイズが、その負荷駆動能力を決定するかを記述する。論理エフォートは、出力電流を生成するその能力を表現する。同等に論理ゲートの論理エフォートは、その入力のおのおのがインバータと同じ入力キャパシタンスを有することだけができることを仮定して、論理ゲートが出力電流を生成する際にインバータよりもどれだけ悪いかを知らせる。論理エフォートは、回路の中のトランジスタのサイズには依存せず、ゲートのトポロジだけに依存する。インバータの論理エフォートは、１に正規化され、そして他のゲートについては、それらの内部トポロジに基づいて計算される。

論理エフォートと電気エフォートの積は、多くの場合に「ｆ」、ステージエフォートまたはエフォート遅延と称される。パラメータｐは、製造プロセスとレイアウト戦略の両方に非常に依存する内因性寄生遅延である。寄生遅延に対する主要な寄与は、出力を駆動するトランジスタのソース領域とドレイン領域のキャパシタンスである。より大きな出力電流をサポートする幅のより広いトランジスタは、それに応じてより大きな拡散キャパシタンスを有するので、寄生遅延は、「理論的に」固定され、論理ゲートのサイズと、それが駆動する負荷キャパシタンスとは独立している。４つの寄与τ、ｇ、ｈ、およびｐを分離すると、論理エフォートの方法は、すなわち（１）プロセスパラメータτは、基本トランジスタの速度を表し、（２）寄生遅延ｐは、それ自体の内部キャパシタンスに起因したゲートの内因性遅延を表現し、この内因性遅延は、ゲート幅の形のトランジスタのサイズとは大いに独立しており、（３）Ｃ_ｉを確立する論理ゲートの中のトランジスタのサイズと共にＣ_ｉ＋ｌを確立する外部負荷の影響を電気エフォートｈと組み合わせ、そして最終的に（４）負荷またはトランジスタサイズの考慮のない遅延に対する回路トポロジの影響を、論理エフォートｇを用いて表現する。この方法は、それが、回路トポロジだけに依存するので、有用である。

６５ｎｍプロセスの論理ゲートチェーンを使用したいくつかのＣＭＯＳ論理ゲートについての測定されたプロセスパラメータ、論理エフォート、電気エフォート、および寄生エフォート値が、表１に示される。

Ｂ．論理エフォートからの見識
論理エフォートの理論は、回路設計のいくつかの態様についての見識にとって最も価値がある。同じ結果が、長い設計経験から、または多数の回路シミュレーションから出てくるが、それらは、論理エフォートから非常に簡単に出てくる。興味ある結果は、以下を含むことができる。すなわち（１）回路網を介して論理ゲートまたはパスの遅延特性を特徴づける数値「論理エフォート」のアイデアは、非常に強力である。このアイデアにより、人は、代替回路トポロジを比較すること、および一部のトポロジが他よりも一様によいことを示すことができるようになる。回路は、各ステージのエフォート遅延が同じであるときに最も高速である。さらに、典型的な設計は、約４の、このエフォートを行うステージの数を選択する。（３）よく設計されたパスの遅延は、およそ４（ｌｏｇ_４Ｇ＋ｌｏｇ_４Ｈ）＋Ｐ＝ｌｏｇ_４Ｆファンアウト４（ＦＯ４）の遅延(is about 4 (log₄G+log₄H)+P=log₄F fanout-of-four (FO4) delays)である。パスによって駆動される負荷についておのおの４倍することは、およそＦＯ４インバータの遅延を加える。（４）一方の入力が、他方よりかなり後で到着するときには、早い入力に対してトランジスタのサイズを増大させることによりゲートをアンバランス化させることは、遅い入力からの遅延を速める(speed)ことになる。

論理エフォートは、メモリ設計の各ステージのために必要とされる最良で最小の論理エフォートは何かなど、計算の複雑さの質問についての有用な尺度とすることができる。論理エフォートに基づいた計算のコストのモデルは、おそらく入力の限られた数を有する論理ゲートの簡単なカウントを行うよりも計算を完了させるために必要とされる時間および空間をずっと正確に描写する(portray)。

Ｃ．論理エフォートの欠点
論理エフォートは、非常に簡単な前提、すなわち各ステージのエフォート遅延を等しくすることに基づいている。この方法の簡単さは、その最大の強みであるが、この方法は、いくつかの制限ももたらす。すなわち（１）ＲＣ遅延モデルは、あまりにも簡単すぎる。特にこの方法は、速度飽和の影響および可変な立ち上がり時間の影響を取り込むことができない（ピレッギ、Ｌ．物理設計に関する国際シンポジウム論文集、２８〜３３頁、（１９９８）(Pileggi, L. In Proc. Intl. Symp. on Physical Design, pp. 28-33 (1998)））。幸いに立ち上がり時間は、うまく設計された回路においては等しいエフォート遅延とほとんど等しくなる傾向がある。速度飽和は、シミュレーションを介してゲートの論理エフォートを特徴づけることにより取り扱われることもできる。（２）論理エフォートは、どのようにして最大速度のためのパスを設計すべきかを説明するが、どのようにして固定された遅延の制約条件下の最小の面積またはパワーのためのパスを設計すべきかについては簡単には示していない。（３）論理エフォートの計算は、異なる数のステージ、または各分岐上の異なる寄生遅延を有する、分岐するパスについては難しい可能性がある。通常、そのような回路についての論理エフォートの計算は、反復を必要とする。反復は、固定された配線キャパシタンスが、ゲートキャパシタンスに匹敵するときにも必要とされる。（４）多数の実際の回路は、手動で最適化するにはあまりにも複雑すぎ、したがってスプレッドシートを用いて、あるいはスクリプトを用いて考察される必要がある。

ＩＩＩ．ゲート遅延モデル

ゲート遅延は、回路技術と回路トポロジとの関数だけではなく、他のファクタにも依存する。明らかに、負荷が増大するにつれて、遅延は増大する。しかしながら、遅延の考察は、ナノメートル技術の世代においては以下の２つの追加のファクタ、すなわち（１）入力信号の「スロープ」と、（２）「反射される寄生効果(reflected parasitic)」を考慮に入れる必要がある。

Ａ．スロープ依存のゲート遅延
信号のスロープは、論理０から論理１へ、あるいは逆もまた同様に遷移するときのその変化のレートである。信号スロープは、異なるレベルの間でどれだけ高速に信号が遷移するかを表現することができる。実際の回路設計は、一般的に複数ステージの論理ゲートを使用する。次のステージを駆動する信号は、そのパスに沿った以前のステージの出力信号であるので、信号のスロープは、以前のステージのドライバのサイズに依存する。立ち上がり時間および立ち下がり時間、ｔ_ｒおよびｔ_ｆは、多くの場合に個々の信号波形に当てはまる１０％遷移ポイントと９０％遷移ポイントとの間で測定される。

瞬間的な遷移（またはステップ関数）は、最大の理論的なスロープ値を表すように考えられることになる。重要なことに、信号のスロープは、任意の１つ（または複数）の論理ゲートの相互接続の特性と入力特性と組み合わされた駆動ゲートの出力特性に依存する。同じ出力負荷では、より広い駆動トランジスタは、その出力負荷をより高速に駆動することになり、それによって遅延は、より小さくなる。同じドライバでは、より小さな出力負荷は、より高速に充電し、そして放電することになり、それによって遷移時間は、より小さくなる。配線の平均寄生キャパシタンスは、ディープサブミクロン技術においては、一般的にゲートの平均サイズよりも数倍大きくなる。配線のこの回避できない寄生効果は、配線それ自体に追加の遅延を引き起こすだけでなく、それを駆動するゲートに対する負荷も増大させ、スロープの特性を悪化させ、そしてそれによってゲート遅延をさらに増大させる。

Ｂ．寄生リフレクション依存のゲート遅延
考慮すべきさらに別のパラメータは、「寄生リフレクション(parasitics reflection)」と称される。信号パスに沿った論理ステージのカスケード接続においては、次のステージの入力端子と次のステージの間の相互接続に関連する寄生効果の部分が、中間ステージを介して「反射して返される(reflected back)」ことが可能であり、それらは、以前のステージの出力に対して目に見える。さらに、中間ステージが、マルチ入力ゲートであった場合、そのときにはそれらを介して反射して返されるこれらの寄生効果は、うまく状態に依存する可能性がある。換言すれば、それらは、中間ステージの他の入力に対して提示される論理値に応じて変化する可能性がある。一般には、１つ（または複数）の中間ゲートは、次のステージの間で／に関連する寄生効果から第１のゲートの出力を全体的にバッファリングする(buffer)ことになることを仮定することが安全であった。したがって、ステージの出力は、寄生効果、配線キャパシタンスおよび配線抵抗と、まさに次のステージに関連するキャパシタンスを「感じる」だけになる。

スロープ依存性と寄生リフラクション(parasitics refraction)の２つの影響は、ナノスケールＶＬＳＩ設計におけるゲート遅延の考察に含める必要がある。これらの理由のために、論理エフォートの方法は、信号パスに沿った最も近い１つ（または複数）のステージの影響の他に、他の以前の／次のステージの影響を取り込むために拡張する必要がある。

Ｃ．ゲート遅延モデル
図３は、ゲート遅延を特徴づけるために使用されるインバータチェーンの一例の簡略化された機能ブロック図を示している。回路は、９つのステージを有する。最初の４つのステージは、入力スロープを形づくるための役割を担う。いくつかのステージの後に、均一な論理チェーンは、入力信号遷移のスロープ変化における無視可能な差を有する初期入力スロープに関係なく、その包括的なスロープレートへと落ち着かせることが観察されている。ＮＡＮＤゲートチェーンやＮＯＲゲートチェーンなど、他の論理チェーンに対する他の実験は、類似した結果を示す。各論理ゲートは、それ自体の公称スロープを有し、それに対して収束する傾向を有することが推論されることができる。この理由のために、論理ゲートチェーンにおける各ステージが、同じファクタだけスケーリングされるときに、その遅延は変化しない。

実験結果はまた、２つのステージの間の距離が増大するにつれて、互いに対する寄生リフレクションのそれらの影響が、小さくなることを示している。第５のステージおよび第６のステージは、特徴づけられるゲートを含んでいる。最後のステージは、負荷としての役割を果たす。このステージは、ゲート−ドレインのオーバーラップキャパシタンスについて補償するために使用される。このステージが取り除かれた場合には、第６のステージの出力は非常に高速に切り換わることになり、したがってこれは、それに対する有効な入力キャパシタンスを増大させることになる（いわゆるミラー効果）。２つのメトリックｈとｍは、電気エフォートとステージのサイズを表す。

前述のように、ｉ−番目のステージのゲート遅延は、その電気エフォートだけではなく、以前のゲートおよび次のゲートの電気エフォートにも依存する。ゲート遅延は、二次的な効果が無視されるときに、論理チェーンにおける絶対サイズではなくて相対サイズ（すなわち、電気エフォートｈ）の関数であることをここで述べることは価値がある。すなわち、論理チェーンは、すべてのステージが同じ比だけそれらのサイズを増大させ減少させる限りは、同じ遅延を有することになる。論理チェーンにおいてｉ−番目のステージのゲート遅延をｔ_Ｄ（...，ｈ_ｉ−２，ｈ_ｉ−１，ｈ_ｉ，ｈ_ｉ＋１，ｈ_ｉ＋２，...）＝ｔ_Ｄとして定義しよう。用語「公称(nominal)」は、その値と同じ電気エフォートを有するステージ(stages)を指す。例えば、公称ゲート遅延(the nominal gate delay)は、すべての隣接するものが同じ電気エフォートを有するときのゲート遅延である。そのときは、 ...＝ｈ_ｉ−１＝ｈ_ｉ＝ｈ_ｉ＋１=... であるとき、ｔ_Ｄが、ｉ−番目のステージのｔ_Ｄｎｏｍ（ｈ_ｉ）の公称遅延値(nominal delay value)に等しい、ことは明らかである。

図４ａは、４番目のステージおよび次のステージが、同じ電気エフォート（ｈ_４＝ｈ_５＝ｈ_６＝ｈ_７＝ｈ_８＝ｈ_９＝ ＝ｈ_ｎｏｍ＝１／２／３／４／...）を有するときの、正規化された遅延差 対 以前のステージの電気エフォート（ｈ_０＝ｈ_１＝ｈ_２＝ｈ_３ ｈ）(the normalized delay difference versus electrical effort of the previous stages (h₀=h₁=h₂=h₃ h))を、示している。ｘ−軸は、残りのステージの固定された電気エフォートについて１から１２である最初の４つのステージの電気エフォートｈについてのものである(The x-axis is for the electrical effort h of the first four stages that is from 1 to 12 for the fixed electrical effort of the rest of stages.)。「ｈｈｈｈ１１１１」は、ｈの同じ電気エフォートを有する最初の４つのステージを表し、最後の５つのステージは、１という同じ電気エフォートを有する。ｙ−軸に沿って、遅延差は、公称遅延に対して正規化され、あるいは｛ｔ_Ｄ−ｔ_Ｄｎｏｍ（ｈ_ｉ）｝／ｔ_Ｄｎｏｍ（ｈ_ｉ）である(Along the y-axis, the delay difference is normalized with respect to the nominal delay, or {t_D - t_Dnom(h_i)}/ t_Dnom(h_i))。それ故に、各遅延曲線は、すべてのステージが同じ電気エフォート、またはｔ_Ｄ＝ｔ_Ｄｎｏｍ（ｈ_ｉ）を有するときに、正規化された遅延差値のゼロを通過する。その公称値からの正規化された遅延の偏差(deviation)は、以前のステージの電気エフォートに対する線形依存性を有することが、観察されることができる。しかしながら、その依存性の程度は、特徴付けの下のステージが、より高い電気エフォートを有するときに、より小さくなる。その理由は、より大きなｈ_ｎｏｍは、２つの連続したステージの間のより大きなゲートサイズ比を意味し、それによってゲート遅延時間は、逆比例でそのゲートの電気エフォートに関係づけられることである。より多くの考察が、この小節(subsection)の終わりに行われる。正規化された曲線のスロープ(slope of the normalized curve)（その一次近似を行った後の）は、ｈ_ｎｏｍに関して再び示され、図４ｂにおける二次近似と適合させられる。ＶＬＳＩ設計において一般的に使用される電気エフォートの範囲、２〜１０では、この近似は、実験データと約１％の誤差内でよく一致する。

ゲート遅延は、隣接するステージの電気エフォートによっても影響される。すなわち、ゲート遅延の推定は、論理エフォートの最初の方法が見逃している、以前のステージおよび次のステージの信号スロープと寄生リフレクションの影響を考慮することを必要とする。実験結果は、以前のステージが、ｉ−番目のステージよりも小さな電気エフォートを有する（ｈ_ｉ−１＜ｈ_ｉ）ときに、ゲート遅延が公称値よりも速いことを示している。それに反して、ｈ_ｉ−１＞ｈ_ｉであるときには、ゲート遅延時間は、より遅くなる。より小さな電気エフォートは、以上の理由と同様に、より大きなゲートサイズと、より高速な遷移応答を意味するので、これは予想される。幸いにも、公称ゲート遅延値からの偏差は、それが同じ大きさのステージ(isometric stage)に沿って伝搬するときに減少する。シミュレーションは、２ステージ後では、その影響が、１％よりも小さく、９０ｎｍプロセスにおいては無視できることを示す。

以上の考察を考慮に入れて、論理チェーンの中の４−番目のゲートについての提案されるゲート遅延モデルは、（２ａ）によって表現されることができ、ここで公称ゲート遅延ｔ_Ｄｎｏｍ（ｈ_４）は、論理エフォートの最初の方法（１）によって得られることができる。実験結果は、ゲート遅延の考慮が、スロープ依存性に起因した少なくとも２つの以前のステージと、寄生リフラクションに起因した１つの次のステージとを必要とすることを示している。換言すれば、ゲート遅延を決定するために、３つの隣接したステージと、２つの以前のステージと、１つの次のステージが、ウィンドウとして考慮される必要がある。隣接するステージのスロープ依存性と寄生リフラクションの影響は、ｉ−番目のステージ（ｉ−番目のゲート）の電気エフォートが、大きくなるにつれて弱くなり、このようにしてｉ−番目のステージ（ｈ_ｉ）の電気エフォートは、（２ａ）の分母の中に現れることも観察されている。ｈおよびｈ_ｎｏｍの実際的な範囲についての他の実験は、（２ｂ）における提案されたゲート遅延モデルとよく一致する。

電気エフォートは、入力キャパシタンスに対する負荷キャパシタンスの比である。以前のステージが、ｉ−番目のステージよりも小さな電気エフォートを有するときに、それは、より広いトランジスタを有し、それによってより大きな駆動能力を有する。この改善された駆動能力は、入力信号のスロープをｉ−番目のステージに対して急勾配に（またはより高速に）するのに役に立ち、それによって遅延は、より小さくなる。しかしながら、次のステージが、より小さな電気エフォートを有するときには、それは、より狭いトランジスタを有する。次のステージの入力キャパシタンスは、ｉ−番目のステージの負荷キャパシタンスであることに注意すべきである。次のステージのより狭いトランジスタは、ｉ−番目のステージに対する容量性負荷を減少させるのに役に立ち、それによって遅延は、より小さくなる。他方、以前のステージまたは次のステージのより大きな電気エフォートは、遅延を増大させる傾向がある。すなわち、遅延は、隣接するステージの電気エフォートとの差に比例している。これは、運動エネルギー理論における「慣性」の概念に類似している。より大きな電気エフォートは、出力端子におけるより大きな容量性負荷および／または入力端子におけるより小さなキャパシタンスを有するので、入力端子におけるスロープの変化は、出力端子のスロープに対してより少ない影響を及ぼす。結果として、遅延は、ｉ−番目のステージのトランジスタのサイズに逆比例する。（２）における係数Ａ_ｋに関して、（ｉ−２）−番目のステージ（第２の以前のゲート）は、ゲート遅延に対して約４％の影響を有し、（ｉ−１）−番目のステージ（第１の以前のゲート）は、約２０％の影響を有し、（ｉ＋１）−番目のステージは、約１０％の影響を有する。より多くの隣接するステージは、スロープ依存性と寄生リフラクションを考慮したより微細な技術とより正確なモデリングについて考慮する必要がある可能性がある。

ＩＶ．ゲート相互接続遅延モデル
Ａ．純粋なＲＣ回路網におけるセグメントの数と入力スロープ依存性の考慮
実際の配線は、理想的な配線とは異なり、この理想的な配線は、どのような電気的効果もない回路図上の線である。一端における電圧変化は、伝搬遅延およびＩＲ降下なしに、すなわち等電位で他端に現れる。本質的に分布システム(distributed system)である配線でさえ、集中素子(lumped element)を用いてモデル化されることができる。正確な推定値を得るために、２Ｄまたは３Ｄの複雑な電界式を用いたアプローチが、解かれる必要がある可能性があるが、これは、論理エフォートの理論から「簡単さ」の主要な利点を利用するためには効率がよくない。Ｌ−モデル、Ｔ−モデル、π−モデルなど、いくつかのモデルが、純粋なＲＣ回路網解析について知られてきている。これらのＲＣモデルのうちで、ｎ−モデルは、同じ数のセグメントを有する他のＬ−モデルまたはπ−モデルに優るすばらしい精度を有する。他方、エルモア遅延モデルは、閉じられた形式表現であり、遅延を計算するために非常に効率がよい。エルモア遅延式は、３という簡略化されたエルモア遅延を有するチェーン回路網によって表されることができる。エルモア遅延モデルは、次節におけるように、駆動する、またはそれによって駆動されるゲートを有する配線に効果的に適用されることができる。

高温環境における最小の幅および間隔の配線状態が、９０ｎｍ技術において仮定される。遅延は、立ち上がり方向にも立ち下がり方向にも、入力信号の５０％遷移から出力の５０％遷移まで測定され、正規化される。入力信号のスロープは、瞬間的な遷移（またはステップ関数）から遅い遷移へとスイープしている。セグメントの数が増大するにつれて、伝搬遅延は増大し、その最大値、実質的にエルモア遅延のｌｎ（２）倍に近づくことが分かる。これは、集中ＲＣ回路網が、ステージの数が増大すると共に分布ＲＣ回路網に近くなるからである。５０％−５０％の遷移遅延時間は、少ない数のセグメントでその限界値に近くなり、２つのセグメントで３％より小さく、３つのセグメントで約１％になる。

これは、いくつかのセグメントを有するπ−モデルが、入力スロープの広い範囲について配線を近似するのに十分であることを意味する。３−セグメントのπ−モデルは、正確な遅延推定のための相互接続の十分なモデルを提供する。入力信号のスロープを伴う遅延変化は、ゲートによって駆動される配線の解析モデルを用いて次の小節において詳細に論じられることになる。

Ｂ．相互接続遅延の入力スロープ依存性
図５は、相互接続配線を駆動するゲートの簡単なＲＣ回路網モデル(simple RC network model)を示している。駆動するデバイスは、Ｒ_１としてモデル化され、配線は、１つのπ−モデルとしてモデル化される。デバイス寄生キャパシタンスは、総相互接続キャパシタンスＣ_Ｗの半分の値(half the value of the total interconnect capacitance C_w.)と共に、Ｃ_１に含められる。負荷キャパシタンス（次のステージの入力キャパシタンス）は、Ｃ_Ｗの他の半分と共に、Ｃ_２に含められる。Ｒ_１とＲ_２は、それぞれ、デバイスＲｏｎのＯＮ抵抗Ｒｏｎ(the ON resistance of the device Ron)と１つのπ−モデルの中の相互接続抵抗Ｒ_Ｗ(the interconnect resistance R_w in one π-model)を、表す。この小節は、中間ノードａから出力ノードｏｕｔへの相互接続遅延に対して焦点を当てることになる。

変化するスロープを有する入力信号が、その回路モデルにおいて観察された。入力ノードに加えられる信号のスロープは、瞬間的な遷移から遅い遷移まで変化する。図６ａおよび６ｂは、入力信号がＴのスロープメトリックで遷移するときのノードａと出力における応答を示している。この台形入力信号(trapezoidal input signal)Ｖ_ｉｎは、２つのランプ関数(ramp function)、Ｖ_ｉｎＴ１およびＶ_ｉｎＴ２ 、に分解されることができる。これらのランプ関数は、同じ形状を有するが、Ｖ_ｉｎＴ２は、どれだけ速く入力信号が変化するかを決定する時間遅延Ｔだけ、Ｖ_ｉｎＴ１に追随する。ノードａにおける応答としてＶ_ａＴ１およびＶ_ａＴ２を定義すると、Ｖ_{ｏｕｔＴ１}およびＶ_{ｏｕｔＴ２}は、それぞれＶ_ｉｎＴ１およびＶ_ｉｎＴ２に対応する出力ノードにおける応答である。ノードａにおける（または出力ノードにおける）全体の応答は、受動的なＲＣ回路網が、ＬＴＩ（線形時間不変量(Linear Time Invariant)）システムのうちの１つであるので、２つの個別の応答Ｖ_ａＴ１とＶ_ａＴ２と（またはＶ_{ｏｕｔＴ１}とＶ_{ｏｕｔＴ２}と）の重ね合わせ(superposition)によって取得されることができる。Ｖ_ａＴ２（またはＶ_{ｏｕｔＴ２}）は、まさに同じ形状を有するＶ_ａＴ１（またはＶ_{ｏｕｔＴ１}）の遅延されたバージョンである。Ｖ_ａＴ１（またはＶ_{ｏｕｔＴ１}）は、電位レベルを増大させようと試みるのに対して、Ｖ_ａＴ２（またはＶ_{ｏｕｔＴ２}）は、立ち上がり入力遷移について中間（または出力）ノードにおいてそれをプルダウンしようと試みる。

Ｒ１は、デバイスのサイズ（幅）にほぼ逆比例する。実際の配線長は、レイアウトが完了するまで、推定することが非常に難しい。配線は、その寄生素子が、その配線が駆動するゲート負荷に比べて小さいときに短いと考えられることができる。同様に、配線は、その寄生素子が、その配線が駆動するゲート負荷に比べて大きいときに長いと考えられることができる。相互接続寄生素子が、ゲート負荷に匹敵するときに、それは中間の長さの配線と呼ばれることができる。そのような中間の長さの配線

は、それが駆動するゲートのサイズの強い関数を導入する。

機能ブロック内において、ほとんどの配線は短く、ゲート遅延は、ゲートキャパシタンスによって支配される。短い相互接続配線（Ｒ_１＞＞Ｒ_２に対応）では、Ｃ_Ｗは、無視可能であり、ゲート遅延は、ゲートキャパシタンスによって支配され、それによってゲートの電気エフォートは、次のステージのチャネル幅に対するそのサイズのチャネル幅の比を用いて計算されることができる。機能ブロックの間の配線は、多くの場合に機能ブロックの中のほとんどのトランジスタよりも数百倍または数千倍大きい可能性がある。しかしながら、長い相互接続配線（Ｒ_１＜＜Ｒ_２に対応）では、相互接続のキャパシタンスおよび抵抗は、Ｃ_ｏｕｔの形で考慮に入れられるべきである。

入力信号が非常にゆっくりと遷移する（大きなＴ）ときに、相互接続遅延は、あまり変化せず、それはすでに配線時定数

の半分に非常に近い。相互接続遅延は、Ｒ_１＜＜Ｒ_２のときに入力スロープに依存する。Ｒ_２が、Ｒ_１よりもずっと小さい場合には、出力ノードにおけるＶ_ｏｕｔが、中間ノードＶ_ａにおける信号遷移にすぐに追随することができる。それ故に、相互接続遅延は、入力遷移のスロープの影響をほとんど受けず、それは、配線時定数

の半分ですでに飽和している。

という極端な場合においては、中間ノードと出力ノードとの間に差はなく、そして

であり、相互接続遅延は、ほとんどゼロに等しく、そしてＣ＝Ｃ_１＋Ｃ_２＝Ｃ_Ｗである。

入力スロープは減少する可能性があるが、中間ノードから出力への遅延は、２つの抵抗Ｒ_１とＲ_２の比に応じて増大し、あるいは減少する可能性がある。相互接続遅延のこのスロープ依存性は、２つの抵抗が匹敵しているときに明らかに見られる。この場合には、相互接続遅延は、入力信号のスロープが減少するにつれて、最初に減少し、次いで増大し、最終的に飽和する。ターニングアラウンドポイント(turning around point)は、配線時定数の数倍である。ランプ入力遷移についての応答Ｖ_ａは、２つの成分Ｖ_ａＴ１とＶ_ａＴ２に分解されることができる。Ｖ_ａＴ１は、電位レベルＶ_ａを上昇させるが、Ｖ_ａＴ２は、上昇する入力遷移についてノードａにおけるＶ_ａを低下させる。Ｖ_ａＴ２がより速く増大するときには、総電位Ｖ_ａがスイッチングしきい値レベルＶ_Ｍ（または供給パワーの５０％）に到達するためには、より多くの時間がかかる。Ｖ_ａに対するＶ_ａＴ２の低下させる効果は、入力信号が速く遷移する（小さなＴ）ときに強く、そしてそれは、入力スロープが減少する（またはＴ↑）につれて、より弱くなる。Ｖ_ａ上でのＶ_ａＴ２の強い影響は、ノードｉｎからノードａへの５０％から５０％への遅延時間(50%-to-%50 delay time)を減少させる役に立つ。この理由のために、総電位Ｖ_ａ（Ｔ’）は、Ｔ’＞Ｔの場合に、図６ｂに示されるようにＶ_ａ（Ｔ）がＶ_ａＴ１（Ｔ）に追随するよりももっと接近して、Ｖ_ａＴ１（Ｔ’）に追随する。応答Ｖ_ｏｕｔも、２つの成分、Ｖ_{ｏｕｔＴ１}とＶ_{ｏｕｔＴ２}に分解されることができる。Ｖ_ｉｎに追随するＶ_ａについての同じやり方で、Ｖ_ｏｕｔは、この時にその入力刺激Ｖ_ａに追随する。Ｖ_{ｏｕｔＴ１}は、Ｖ_ｏｕｔを増大させる役に立ち、Ｖ_{ｏｕｔＴ２}は、電位Ｖ_ｏｕｔの増大を禁止しようと試みる。Ｖ_ｏｕｔ上のＶ_{ｏｕｔＴ２}の強い影響はまた、ノードｉｎからノードｏｕｔへの５０％から５０％への遅延時間を減少させることになる。しかしながら、５０％から５０％への相互接続遅延は、ノードｉｎからノードｏｕｔへの５０％から５０％への遅延と、ノードｉｎからノードａへの５０％から５０％への遅延の間の差である。すなわち、相互接続遅延は、ｉｎからａへの遅延と共に、より小さくなるが、相互接続遅延は、ｉｎからｏｕｔへの遅延と共に、より大きくなる。Ｖ_ｏｕｔに対する刺激であるＶ_ａのスロープは、Ｖ_ａに対する刺激であるＶ_ｉｎのスロープよりも小さい。実際には、これらの２つのメカニズムは、相互接続遅延において一緒に役割を果たす。

Ｒ_２に対するＲ_１の比は、入力信号のある種のスロープについてどちらが相互接続遅延においてより重要であるかを決定する。入力信号が速く遷移する（小さなＴ）ときに、ｉｎからａへの遅延における減少の程度は、ｉｎからｏｕｔへの遅延における減少の程度よりも大きく、それによって相互接続遅延は、減少する。この傾向は、入力スロープメトリックＴがターニングアラウンドポイントに到達する前に継続する。入力信号がより遅く遷移する（大きなＴ）ときには、ｉｎからａへの遅延における減少の程度は、ｉｎからｏｕｔへの遅延における減少の程度よりも小さく、それによって相互接続遅延は、増大する。しかしながら、入力信号がずっと遅く遷移する（非常に大きなＴ）ときには、Ｖ_ａは、Ｖ_ｉｎの遷移に正確に追随するために十分な時間をすでに有しており、Ｖ_ｏｕｔもまた、Ｖ_ａの遷移に正確に追随するのに十分な時間を有する。すなわち、十分に長いスロープにより、内部ノードは、ほとんどＶ_Ｍのポイントまでプリチャージされるようになることができる。したがって、入力信号が、実際にスイッチングしきい値Ｖ_Ｍを横切るときには、出力ノードは、開始ブロックにおいて落ち着いており(poised)、瞬間的な遷移が入力に対して適用される場合に切り換わることになるよりも速く切り換わるように見える。それ故に、相互接続遅延には、より多くの変化は存在しない。

Ｃ．回路設計において提案される相互接続遅延モデル
単一出力または通常の構造を有する回路は、設計することが比較的簡単であるが、実際の回路は、多くの場合により複雑な分岐負荷および固定された配線負荷を含んでいる。相互接続は、固定キャパシタンスを有し、トランジスタおよび論理ゲートと同じレートでスケールダウンしない。以前のアプローチは、総配線キャパシタンスを論理ゲートの入力キャパシタンスに関係づけ、配線を駆動するゲートにおいて、分岐エフォート(branching effort)ｂ＝（Ｃ_ｇａｔｅ＋Ｃ_ｗｉｒｅ）／Ｃ_ｇａｔｅを含めることにより、この相互接続遅延を考慮する。トランジスタサイズ（それ故にゲートキャパシタンスＣ_ｇａｔｅ）が変化するのに比例して、配線キャパシタンスＣ_ｗｉｒｅは、変化することができないので、この分岐エフォートは、回路網の中のトランジスタサイズが変化するときはいつでも、変化する。

実際の配線長は、レイアウトが完了するまで、推定することが非常に難しい。配線は、そのキャパシタンスが、配線が駆動するゲート負荷キャパシタンスに比べて小さいときに短いと考えられ、同様に配線は、そのキャパシタンスが、配線が駆動するゲート負荷キャパシタンスに比べて大きいときに長いと考えられることができる。相互接続キャパシタンスは、ゲート負荷キャパシタンスに匹敵しているときに、そのように中間の長さの配線と呼ばれる。そのような中間の長さの配線は、それらが駆動するゲートのサイズの強い関数を導入する。機能ブロック内において、ほとんどの配線は短く、ゲート遅延は、ゲートキャパシタンスによって支配される。これらの短い相互接続配線では、Ｃ_Ｗは、無視可能であり、ゲート遅延は、ゲートキャパシタンスによって支配され、そしてそれによってゲートの電気エフォートは、（２）におけるような次のゲートのチャネル幅に対するそのサイズのチャネル幅の比を用いて計算されることができる。高い頻度で機能ブロックの間の配線は、機能ブロックの中のほとんどのトランジスタよりも数百倍または数千倍大きい可能性がある。これらの長い相互接続配線では、相互接続のキャパシタンスと抵抗は、Ｃ_ｏｕｔの形で考慮に入れられるべきである。

上記のように、信号伝搬遅延の入力スロープ依存性は、特にナノメートルの寸法における重要な考慮事項である。配線に沿った信号伝搬における入力スロープの影響をもっと研究するために、３つの異なるタイプの配線ピッチ、すなわち最小設計の幅および間隔の単位における場合１（Ｗ／Ｓ＝１／１）と、場合２（Ｗ／Ｓ＝１／２）と、場合３（Ｗ／Ｓ＝２／２）についての以下の実験が実行された。すべての場合は、アスペクト比、誘電体材料、最上部／最下部の材料など、同じ条件を有する。

実験結果は、２つの見識、すなわち（ｉ）配線に沿った伝搬遅延は、入力信号のスロープが十分減少した後に、配線のその上限へと近づくことと、（ｉｉ）伝搬遅延は、入力信号の遷移時間が約５倍の配線時定数であるときに、２％の誤差内でその限界に達することとを提供する。提案された相互接続遅延モデルとその解析は、これらの教えを組み込んでいる。

メモリデコーダブロック設計など、実際の設計においては、増幅器のチェーンは、大きなキャパシタンスと抵抗が付随する（長い）配線を駆動する必要がある。図７は、インバータ増幅器が相互接続を駆動するときの、ドライバの一部分と、一次等価スイッチモデル（１つのπ−モデル）を有する相互接続配線との簡略化された機能ブロック図である。ｔ_ｐは、ｔ_ｐＨＬとｔ_ｐＬＨの平均値ｔ_ｐ＝（ｔ_ｐＨＬ＋_ｔｐＬＨ）／２となるゲート遅延であるとする。ステージの数の増大が、この集中された相互接続モデルを分布モデルに近くする可能性があるのに対して、エルモア遅延モデルを有するこの最も簡単な１つのπ−モデルは、信号伝搬遅延の観点からよい近似をもたらす。配線は、２つの成分、相互接続の総抵抗と総キャパシタンス、Ｒ_ＷとＣ_Ｗによって表されることができる。Ｒ_ｏｎとＣ_ｔｒは、ＯＮ抵抗と出力寄生キャパシタンスである。

入力から出力への総遅延は、２つの成分、内因性遅延（ゲート遅延）と外部遅延（相互接続遅延）とに分割されることができ、（４ａ）によって表現されることができる。第１の成分は、ｈではなくてｈ’であることを除いて、基本的に（２）の純粋なゲート遅延式と同じである。有効な電気エフォートｈ’（５）は、入力ゲートキャパシタンスＣ_ｉｎに対する出力キャパシタンスＣ_ｏｕｔの比として定義され、ゲート出力端子での容量性負荷を増大させる相互接続の影響を考慮に入れている。総寄生キャパシタンス（または出力キャパシタンス）Ｃ_ｏｕｔは、実効配線寄生キャパシタンスＣ_Ｗと、次のゲートの寄生拡散キャパシタンス（または入力ゲートキャパシタンス）Ｃ_ｉｎの和である。全体の配線キャパシタンスＣ_Ｗは、抵抗シールディング効果のためにゲートによっては見られることができないことに注意すべきである。シールディング効果は、Ｒ_Ｗが、Ｒ_ｏｎよりもずっと大きいときにより厳しくなる。簡単さを保持して、それは、実効配線キャパシタンス（４ｂ）によって表されることができる。これは、ゲート遅延それ自体がそれによって駆動される相互接続の長さと共により速くなるというすでに知られていることを反映する。たとえ総遅延が、２つの「別々の」遅延成分、（４ａ）におけるゲート遅延と相互接続遅延の和であったとしても、これらの２つの成分は、互いに不明瞭にされ、その結果、それらの相互依存性が、総遅延計算において考慮されるべきであることを述べることは重要である。その理由は、ゲートが、それが駆動する配線上の入力信号のスロープに影響を及ぼし、相互接続が、それが駆動されるゲートに対する寄生負荷としての役割を果たすことである。遅延モデルは、解析の簡単さを保持しながら、ゲートと相互接続との間の相互依存性を反映するように、実効電気エフォートｈ’と、２つの依存性パラメータ、ｆ_１およびｆ_２とを含んでいる。

ドライバの実効電気エフォートｈ’は、（５）によって得られることができ、ここでｈ_ｇａｔｅとｈ_ｗｉｒｅは、ゲートと相互接続の電気エフォートであり、Ｗは、ゲートのチャネル幅であり、下付き文字ｎは、ｎ−型トランジスタを意味し、Ｃ_{ｇａｔｅ＿ｕｎｉｔ}は、使用される製造プロセスの関数である最小の長さのトランジスタのゲートキャパシタンスであり、γは、ゲートにおけるｎ−型トランジスタ幅に対するｐ−型トランジスタ幅の比である。ゲートキャパシタンスと同様に、配線キャパシタンスは、配線厚み、ピッチ、誘電体厚みなどのプロセス詳細の強い関数である。

以前のゲートは、大きくなればなるほど、ｉ−番目のステージをより速く充電または放電させる。しかしながら、より大きな電気エフォートを有するｉ−番目のステージは、このｉ−番目のゲートが、電気的慣性の観点からより大きな慣性を有するので、その隣のサイズに対して少ない依存性を有する。配線の後の次のステージの影響は、小さな次のステージが、配線キャパシタンスに比べて非常に小さい入力キャパシタンスを有するので、通常は非常に小さい。それ故に、（２）の中の次のステージの項は、かなりの長さの配線を有するゲート遅延計算においては、ほとんど無視可能である。純粋な論理チェーンと同様に、シミュレーションは、２つの以前のステージの考慮が、ｉ−番目のステージの遅延計算においては十分であることを示す。このことは、（５ｃ）によって簡単に表現されることができる。Ａ_ｉ−１に対するＡ_ｉ−２の比は、（２）のその比に類似していることが観察されている。すなわち、以前のステージの影響は、それらが、ｉ−番目のステージからより遠く離れるにつれて、より小さくなる。しかしながら、以前のステージの遅延効果は、それがより大きな電気エフォートを有するときには増大ファクタとしての役割を果たすのに対して、その効果は、それがより小さな電気エフォートを有するときには減少ファクタとしての役割を果たす。より正確なモデルでは、我々は、これらの２つの場合を別々に考慮する必要がある。簡単にするために、このことは、その作業においては無視される。この場合にも、隣が、ｉ−番目のゲートの電気エフォートと同じ電気エフォート有するときには、ｉ−番目のステージのゲート遅延は、かき乱されない。

（４）の中の第２の成分は、相互接続遅延の入力スロープ依存性を表すｈ’項を除いて、基本的に（２）の純粋なＲＣ遅延式に等しい。ずっとより遅い入力は、遅延応答時間をそれ以上短くさせることはなく、すなわち、遅延時間は、配線に沿った信号遷移が入力信号遷移に近接して流れるので、飽和されるようになる。この関係は、（５ｄ）によって表現されることができ、ここでτ_Ｗは、配線時定数、Ｒ_ＷＣ_Ｗである。

遷移が、実際に開始し、終了するときに、確実に信号遷移を定量化するために、立ち上がり時間および立ち下がり時間、ｔ_Ｒおよびｔ_Ｆは、多くの場合に個々の信号波形に適用される１０％遷移ポイントと９０％遷移ポイントとの間で測定される。瞬間的な遷移（またはステップ関数）は、最大の可能なスロープ値を表すように考慮されることになる。電気エフォートは、２つのカスケード接続されたステージのサイズ比であることを思い起こして欲しい。第１のステージのファンアウトが増大するにつれて、第２のステージのゲートサイズは増大し、第１のステージに対してより多くの容量性負荷を導入する。ゲートが、次のより大きなステージを駆動するためにはより多くの時間がかかるので、信号遷移時間（ｔ_Ｒとｔ_Ｆの両方）は、ｙ−軸に沿ってｈ_ｃｕｒｒと共に増大する。さらに、ゲートは、複数の電圧利得を有するので、ｈ_ｐｒｅｖを有する増大レートは、ｈ_ｃｕｒｒと一緒の増大レートよりも小さい。これらの公称遷移時間、ｈ_ｎｏｍのｔ_Ｒおよびｔ_Ｆは、非常にすばらしい線形性を有し、次式のように第一次近似によってモデル化されることができる。
ｔ_{Ｒ，ｎｏｍ}（ｈ_ｎｏｍ）＝ｈ_ｎｏｍ×ＳＬＯＰＥｔ_{Ｒ＿ｎｏｍ}＋ＯＦＦＳＥＴ_{ｔＲ＿ｎｏｍ}
（６ａ）
ｔ_{Ｆ，ｎｏｍ}（ｈ_ｎｏｍ）＝ｈ_ｎｏｍ×ＳＬＯＰＥｔ_{Ｆ＿ｎｏｍ}＋ＯＦＦＳＥＴ_{ｔＦ＿ｎｏｍ}
（６ｂ）

これらは、対応するファンアウトにおけるゲートの一般的な遷移時間(generic transition time)である。個別の線はまた、ファンアウトと共にかなり線形であり、そのスロープは、他に類似している。それ故に、すべての線のスロープは、スロープの平均、立ち上がり遷移と立ち下がり遷移についてそれぞれＳＬＯＰＥｔ_{Ｒ＿ｖｓ＿ｈｐｒｅｖ}とＳＬＯＰＥｔ_{Ｆ＿ｖｓ＿ｈｐｒｅｖ}によって表されることができる。

次にゲートの立ち上がり時間と立ち下がり時間は、次式のように表現されることができる。
ｔ_Ｒ（ｈ_ｉ−１，ｈ_ｉ，ｈ_ｉ＋１）
＝ｔ_{Ｒ，ｎｏｍ}（ｈ_ｉ）−（ｈ_ｉ−ｈ_ｉ−１）×ＳＬＯＰＥ_{ｔＲ＿ｖｓ＿ｈｐｒｅｖ}−（ｈ_ｉ＋１−ｈ_ｉ）×ＳＬＯＰＥ^＋ _{ｔＲ＿ｖｓ＿ｈｐｒｅｖ}
（６ｃ）
ｔ_Ｒ（ｈ_ｉ−１，ｈ_ｉ，ｈ_ｉ＋１）
＝ｔ_{Ｒ，ｎｏｍ}（ｈ_ｉ）−（ｈ_ｉ−ｈ_ｉ−１）×ＳＬＯＰＥ_{ｔＦ＿ｖｓ＿ｈｐｒｅｖ}−（ｈ_ｉ＋１−ｈ_ｉ）×ＳＬＯＰＥ^＋ _{ｔＦ＿ｖｓ＿ｈｐｒｅｖ}
（６ｄ）

ｔ_{Ｒ，ｎｏｍ}とｔ_{Ｆ，ｎｏｍ}は、（６ａ）と（６ｂ）についてｈ_ｉ＝ｈ_ｎｏｍを用いたものである。各ステージについての電気エフォートは、回路ネットリストから簡単に計算されることができる。（６ｃ）と（６ｄ）における第３項は、現在のステージの遷移時間を考慮して次のステージのステージエフォートを含んでいる。とりわけ超スケーリングされた技術においては、もっと正確なモデリングのために、次のステージ（ｈ_ｉ＋１）、ならびに以前のステージ（ｈ_ｉ−１）および現在の（ｈ_ｉ）ステージのファンアウトを考慮に入れることは、助けになる。その正当化については、次の小節において簡単に論じられることになる。実験は、現在のステージの遷移時間に対するｈ_ｉ＋１の影響が、９０ｎｍ技術ノードおよび６５ｎｍ技術ノードでは、約３％および５％であることを示している。

最初に、現在のステージファンアウトを基準として考慮することにより、ｈ_ｃｕｒｒ＝７における公称立ち上がり時間を見出す。以前のステージは、より小さなファンアウト（ｈ_ｐｒｅｖ＝３）を有するので、対象となるステージは、以前のステージが、対象となるステージと同じファンアウトを有する場合（ｈ_ｐｒｅｖ＝ｈ_ｃｕｒｒ）よりも速く遷移する。補償は、（６ｃ）の第２項によって実行される。以前のステージが、対象となるステージよりも大きなファンアウトを有する場合（ｈ_ｃｕｒｒ＝４およびｈ_ｐｒｅｖ＝６）。ここでは、ステージは、公称ケース、ｈ_ｐｒｅｖ＝ｈ_ｃｕｒｒよりも遅く遷移する。

ゲート遅延時間：ゲート遅延は、ゲート入力から出力ノードへの電源(supply)の５０％遷移ポイントの間で定義される。立ち上がり時間と立ち下がり時間と同様に、ゲート遅延は、二次効果が無視されるときにその絶対サイズではなくて相対サイズ（すなわち、電気エフォートｈ）の関数である。これは、なぜすべてのステージが同じ比によってそれらのサイズを増大させ減少させる限り、論理チェーンが同じ遅延を有するかについての理由である。論理チェーンの中のｉ番目のステージのゲート遅延は、ｔ_Ｄ（...，ｈ_ｉ−１，ｈ_ｉ，ｈ_ｉ＋１，...）によって表現されることができる。公称ケースでは、ｔ_Ｄは、ｈ_ｎｏｍ＝...＝ｈ_ｉ−１＝ｈ_ｉ＝ｈ_ｉ＋１...を有するゲートに対する包括的な値である公称遅延値、ｔｄ，ｎｏｍ（ｈｎｏｍ）に等しくなることが明らかである。

以前のステージが、対象となるステージよりも小さな電気エフォートを有する（ｈ_ｐｒｅｖ＜ｈ_ｃｕｒｒ）ときには、より小さな電気エフォートは、上記のようにより大きなゲートサイズと、より速い応答とを意味するので、ゲート遅延は、公称値よりも速く、逆もまた同様である。公称遅延は、これらの図において（対角線の）実線を用いてマーク付けされ、ここでｈ_ｐｒｅｖ＝ｈ_ｃｕｒｒである。これらの公称ゲート遅延、ｈ_ｎｏｍのｔ_ＤＨＬおよびｔ_ＤＬＨは、すばらしい線形性を有し、次式のように一次近似によってモデル化されることができる。
ｔ_{ＤＨＬ，ｎｏｍ}（ｈ_ｎｏｍ）＝ｈ_ｎｏｍ×ＳＬＯＰＥ_{ｔＤＨＬ＿ｎｏｍ}＋ＯＦＦＳＥＴ_{ＤＨＬ＿ｎｏｍ}
（７ａ）
ｔ_{ＤＬＨ，ｎｏｍ}（ｈ_ｎｏｍ）＝ｈ_ｎｏｍ×ＳＬＯＰＥ_{ｔＤＬＨ＿ｎｏｍ}＋ＯＦＦＳＥＴ_{ＤＬＨ＿ｎｏｍ}
（７ｂ）

しかしながら、各線は、異なるスロープを有する。スロープ値は、ｈ_ｃｕｒｒと共に増大する。電気エフォートは、入力キャパシタンスに対する負荷キャパシタンスの比である。ステージの入力キャパシタンスは、以前のステージの負荷キャパシタンスである。以前のステージが、より小さな電気エフォートを有するときには、それはより広いトランジスタと、それ故により大きな駆動能力を有する。この改善された駆動能力は、信号遷移をより速くするために役に立ち、それ故に遅延は、より小さくなる。他方、次のステージが、より小さな電気エフォートを有するときには、それはより狭いトランジスタを有する。次のステージのトランジスタがより狭くなればなるほど、対象となるステージに対するより小さな容量性負荷を意味し、それ故に、対象となるステージは、ずっと速くなる。

ゲート遅延は、ｈ_ｐｒｅｖで飽和させられることができることが観察される可能性がある。ひとたび、ｈ_ｐｒｅｖがあまりにも大きくなりすぎ、あるいは以前のステージが、対象となるステージに比べてあまりにも小さすぎると、ゲート遅延に対するその影響は、より小さくなる。それ故に、改善の程度は、ｈ_ｐｒｅｖの影響を受けないようになり、スロープは飽和させられる。その飽和ポイントは、そのステージのサイズに依存する。これは、遅延モデリングについて少なくとも二次近似を必要とする。実際的な回路は通常、ファンアウトの小さな範囲内で設計されるのに対して、大きなファンアウトの場合には、長い相互接続が付随する。遅延曲線のスロープのオフセットは、ｈ_ｃｕｒｒと共に、かなり線形に増大する。

これらの考察を考慮に入れて、ハイからローへの遅延(high-to-low delay)、ローからハイへの遅延(low-to-high delay)、および平均遅延は、次式のように表現されることができる。
ｔ_ＤＨＬ（ｈ_ｐｒｅｖ，ｈ_ｎｏｍ）＝ＳＬＯＰＥ_{ｓｌｏｐｅ＿ｔＤＨＬ}・ｈ_ｐｒｅｖ・ｈ_ｐｒｅｖ
＋ＯＦＦＳＥＴ_{ｓｌｏｐｅ＿ｔＤＨＬ}・ｈ_ｐｒｅｖ
＋ＳＬＯＰＥ_{ｏｆｆｓｅｔ＿ｔＤＨＬ}・ｈ_ｎｏｍ
＋ＯＦＦＳＥＴ_{ｏｆｆｓｅｔ＿ｔＤＨＬ}
（７ｃ）
ｔ_ＤＬＨ（ｈ_ｐｒｅｖ，ｈ_ｎｏｍ）＝ＳＬＯＰＥ_{ｓｌｏｐｅ＿ｔＤＬＨ}・ｈ_ｐｒｅｖ・ｈ_ｐｒｅｖ
＋ＯＦＦＳＥＴ_{ｓｌｏｐｅ＿ｔＤＬＨ}・ｈ_ｐｒｅｖ
＋ＳＬＯＰＥ_{ｏｆｆｓｅｔ＿ｔＤＬＨ}・ｈ_ｎｏｍ
＋ＯＦＦＳＥＴ_{ｏｆｆｓｅｔ＿ｔＤＬＨ}
（７ｄ）

ここで、ＳＬＯＰＥ_{ｓｌｏｐｅ}とＯＦＦＳＥＴ_{ｓｌｏｐｅ}は、スロープのスロープと、スロープのオフセットであり、同様にＳＬＯＰＥ_{ｏｆｆｓｅｔ}、ＯＦＦＳＥＴ_{ｏｆｆｓｅｔ}は、対応するハイからローへの遅延とローからハイへの遅延についての一次近似を用いてオフセットのスロープと、オフセットのオフセットとなる。（６ａ）と（６ｂ）におけるＳＬＯＰＥｔ_{Ｒ＿ｖｓ＿ｈｐｒｅｖ}とＳＬＯＰＥｔ_{Ｆ＿ｖｓ＿ｈｐｒｅｖ}の２つのパラメータを用いて、これらの４つの新しいパラメータは、ＬＥｐｒａｍｅｔｅｒｓと称されることになる。我々は、同じやり方で、異なるタイプの論理ゲートについての他のＬＥｐｒａｍｅｔｅｒｓを抽出することができる。式（７ｃ）、（７ｄ）および（７ｅ）からの推定値（アステリスクマーカ(asterisk marker)）は、２％未満の誤差でシミュレートされた値と一致する。

Ｄ．回路設計においてＳＴＬＥを適用するプロシージャ
回路解析に対してＳＴＬＥモデルを適用するために、我々は、まずＬＥｐｒａｍｅｔｅｒｓを抽出する必要がある。実際的な観点から、４つのデータポイントだけで、フルセットのＬＥｐｒａｍｅｔｅｒｓを有するためには十分であり、２つのポイントは、対角線上にあり（公称ケース）、他の２つのポイントは、対角線からはずれている（非公称ケース）。他の値は、内挿または外挿によって取得されることができる。より多くのデータポイントは、結果の精度を増大させ、モデルにおける信頼度を増大させる。ステージ遅延は、主要入力(primary input)（ＰＩ）から最後のステージまで１つずつ計算されることができる。プロシージャは、以下のようである。

回路の特定のタイミングパスについて以下の情報が仮定される。
１．主要入力スロープ、ｔ_Ｒ，ＰＩ（またはｔ_Ｆ，ＰＩ）。
２．各ステージについてのネットリスト情報と電気エフォート（すなわち、ゲートトポロジおよびｈ_１、ｈ_２、...）。
３．立ち上がり時間と立ち下がり時間に対する電気エフォート（すなわち、ＳＬＯＰＥｔ_{Ｒ＿ｖｓ＿ｈｐｒｅｖ}とＳＬＯＰＥｔ_{Ｆ＿ｖｓ＿ｈｐｒｅｖ}）。
４．ハイからローへのゲート遅延とローからハイへのゲート遅延に対する電気エフォート（すなわち、ＳＬＯＰＥ_{ｓｌｏｐｅ}のような他のＬＥｐｒａｍｅｔｅｒｓ）。

以下のステップを実行する。
１．式（６ａ）および（９ｂ）によりｔ_Ｒ，ＰＩ（またはｔ_Ｆ，ＰＩ）についての実効ファンアウトｈ’_ＰＩを決定する。
２．ｉ＝０およびｈ’_ＰＩ＝ｈ’_０を設定する。
３．式（７ｃ）および（７ｄ）によりｈ’_ｉおよびｈ_ｉ＋１からｔ_{ＤＨＬ，ｉ＋１}（またはｔ_{ＤＬＨ，ｉ＋１}）を計算する。
４．式（６ｃ）および（６ｄ）によりｈ’_ｉおよびｈ_ｉ＋１からｔ_{Ｆ，ｉ＋１}（またはｔ_{Ｒ，ｉ＋１}）を計算する。
５．式（６ａ）および（６ｂ）によりｔ_{Ｆ，ｉ＋１}（またはｔ_{Ｒ，ｉ＋１}）およびｈ_ｉ＋１から次のステージに対する実効ファンアウトを計算する。
６．（（ｉ＋１）番目のゲートトポロジ＝（ｉ＋２）番目のゲートトポロジ）である場合、そのときには｛ｈ’_ｉ＋１＝ｈ_ｉ＋１｝、そうでないときには｛（ｉ＋１）番目のステージにおける実効電気エフォート、ｈ’_ｉ＋１を計算する｝。
７．ｉ＝ｉ＋１を設定し、最後のステージまでステップ３へと進む。

ステップ１は、ゲート１を駆動するために、同じファンアウトｈ’_ＰＩを有する一連のＰＩゲートを仮定することにより、主要入力刺激ｔ_Ｒ，ＰＩ（またはｔ_Ｆ，ＰＩ）についての「実効」ファンアウトを計算する。この実効ファンアウトｈ’_ＰＩと知られているファンアウトｈ_１を用いて、ゲート１のハイからローへの遅延ｔ_{ＤＨＬ，１}と立ち下がり時間ｔ_Ｆ，１は、計算される。同時に、ゲート１の実効ファンアウト、ｈ’_１は、その立ち下がり時間と次のゲートのファンアウトｈ_２を用いて計算される。ここで、我々は、たとえこのステージについてのファンアウトｈ_１がすでに知られているとしても、ステージ１についての実効ファンアウトｈ’_１を導入する。これは、典型的な回路が通常、機能インプリメンテーションについて異なるタイプのゲートから構成されるからである。ＬＥｐｒａｍｅｔｅｒｓは、異なるファンアウトを有する同じゲートタイプを有する各論理ゲートチェーンから抽出される。同じファンアウトを用いてさえ、異なるゲートは、異なる遷移時間と遅延時間を有する可能性がある。それ故に、それらを次のステージのゲートタイプに関してそれらの実効ファンアウトまたは等価ファンアウトへと変換することが必要とされる。このプロシージャは、最後のステージが、各ステージについて交代する信号遷移方向に遭遇させられるまで反復する。

図９は、回路遅延を推定する方法９００の一実施形態の簡略化されたフローチャートである。方法９００は、例えば論理回路または回路の部分の遅延を推定する、図１または２の遅延推定装置の形でインプリメントされることができる。

本方法は、ブロック９０２から開始され、ここで遅延推定装置は、回路素子パラメータを受け取る。遅延推定装置は、回路の中のデバイスのおのおのについてのライブラリモデルに基づいて回路を受け取ることができる。ライブラリモデルは、例えばＳＰＩＣＥ回路モデルとすることができ、論理ゲートの長さや幅などのパラメータを含むことができる。

回路素子パラメータは、入力インターフェースを経由して遅延推定装置へと入力されることができ、あるいはメモリに記憶される回路システムから選択されることもできる。例えば、集積回路の特定の一部分が、遅延推定のために選択されることができる。遅延推定装置は、選択された回路部分において各相互接続のπ−モデルを決定することもできる。

遅延推定装置は、ブロック９１０へと進み、論理ゲートトポロジと、ゲートの間の相互接続のπ−モデルとに基づいて各ステージについての電気エフォートを決定する。各ゲートについて電気エフォートを決定した後に、遅延推定装置は、ブロック９１２へと進み、電気エフォートに基づいて立ち上がり時間と立ち下がり時間の推定値を決定する。一実施形態においては、遅延推定装置は、電気エフォートに対する立ち上がり時間と立ち下がり時間のルックアップテーブルを含み、各遅延推定値についての値を計算する必要はない。

遅延推定装置は、ブロック９１４へと進み、選択された回路部分における各ゲートについて電気エフォートの関数としてハイからローへのゲート遅延と、ローからハイへのゲート遅延を決定する。この場合にも、遅延推定装置は、様々なデバイスタイプのおのおのについてこの情報を記憶することができ、遅延推定値が決定されるたびに値を計算するのではなく、情報をメモリから取り出すことができる。

遅延推定装置は、ブロック９２０へと進み、選択された回路部分を解析し始める。遅延推定装置は、第１のゲートの入力における初期のファンアウトを決定する。遅延推定装置は、ブロック９３０へと進み、初期の入力信号スロープと、電気エフォートと、ファンアウトに基づいて、初期のゲート遅延を決定する。

遅延推定装置は、ブロック９４０へと進み、電気エフォートとファンアウトに基づいて信号の立ち上がり時間や立ち下がり時間などのゲート出力信号遷移時間を決定する。回路の立ち上がり時間と立ち下がり時間は、部分的に相互接続モデルに依存する。初期のステージについては必要とされないが、回路の後続のステージについての信号の立ち上がり時間と立ち下がり時間は、少なくとも１つの以前のステージの電気エフォート、ならびに少なくとも１つの追随するステージの電気エフォートに基づいて決定される。

遅延推定装置は、ブロック９５０へと進み、立ち上がり時間および立ち下がり時間とゲート遅延とに基づいて、解析されている現在の回路ステージによって直面される次の回路ステージに対する実効ファンアウトを決定する。遅延推定装置は、ブロック９６０へと進み、次のステージの電気エフォートをアップデートする。次のステージは、解析されているステージに応じて回路の中の次のデバイスまたは最後の出力負荷を表すことができる。

遅延推定装置は、判断ブロック９７０へと進み、現在のステージが最後のステージを表すかどうかを決定する。そうでない場合、遅延推定装置は、次のステージを解析するためにブロック９３０へと戻る。そうである場合、遅延推定装置は、判断ブロック９７０からブロック９８０へと進み、回路ステージのおのおのについての遅延推定値に基づいて総回路遅延を決定する。一般的に、遅延推定装置は、集合回路遅延を出力し、回路ステージのおのおのに対応する中間遅延推定値を出力することもできる。

Ｖ．テスト回路のコンフィギュレーション
Ａ．リングオシレータ回路
ナノメートル技術における遅延推定の方法および装置を実証するために、論理エフォートｇ、寄生エフォートｐおよびプロセスパラメータτの基本パラメータが、３１−ステージのリングオシレータにおいて測定される。実際的な理由のために、リングオシレータのテスト回路において立ち上がり時間と立ち下がり時間を測定することは難しい。テストプローブは、それ自体の寄生効果に寄与し、この寄生効果は、伝搬遅延の瞬間スロープ依存性を調べる能力を複雑にする。信号がリングを介して伝搬するときには、それは、それ自体の立ち上がり時間と立ち下がり時間ｔ_ｒおよびｔ_ｆに近づく。実際に、リングオシレータは、無限数のステージのチェーンとして考えられることができる。

伝搬遅延またはゲート遅延ｔ_Ｄは、チェーンの中にＮ個のステージを有する完全なチェーンを介した信号遷移の発振の周期Ｔ、または（８）によって決定される。ファクタ２は、遷移が、発振の単一サイクルを完了するために、リングオシレータの周りを２回通過する必要があるので、分母の中に現れる。３つの異なるデバイスとプロセスコーナ(process corner)は、ゲート遅延に対するしきい値電圧とプロセス条件の影響を研究するために同じ回路を用いてインプリメントされてきている。異なるファンアウト回路が、基本パラメータを測定するために設計される。

図８は、リングオシレータの一実施形態の簡略化された機能ブロック図である。第２の負荷は、第１の負荷と同様にインプリメントされており、その結果、すべてのステージは、指定された電気エフォート値を有する。第２の負荷は、第１の負荷に対する実効入力キャパシタンスを増大させることになるゲート−ドレイン間オーバーラップキャパシタンスのミラー効果を打ち消すために使用され、それ故に第１の負荷ゲートの出力は、より速く切り換わることに注意すべきである。リングオシレータの形状は、長方形であり、円、すなわちリングオシレータについての理想的な形状とは異なる。

Ｂ．組合せ論理回路
実際の回路設計においては、様々な論理ゲートが、論理関数をインプリメントするために一緒に使用される。組合せ論理モジュールは、個別のゲート遅延を測定するようにではなく、組合せ論理の総遅延を識別するように設計されている。異なる２つのしきい値電圧と、プロセスコーナが、インプリメントされ、テストされている。これらのモジュールもまた、リングオシレータである。リングに沿って、いくつかの論理ゲートが、使用される周波数の順序に均一に分布させられる。「電荷分配(charge sharing)」問題と寄生遅延を回避するために、各ステージは、その最も内側の入力に沿って主要な信号を伝搬させ、それ故に未使用のＮＡＮＤ入力は、ハイ(HIGH)に配線接続(wire)され、未使用のＮＯＲ入力はロー(LOW)に配線接続される。

他のテスト回路は、拡散キャパシタンスを低減させるためにマルチフィンガトランジスタ(multi-finger transistor)を含んでいる。しかしながら、これらのモジュールは、１つのフィンガを有する、異なる長さのアクティブ領域により、異なるサイズのトランジスタを実現する。

最良の平均遅延を与えるＰ：Ｎの幅の比は、等しい立ち上がり時間と立ち下がり時間を与えるＰ：Ｎの幅の比の平方根であることが知られている。それ故に、典型的なＣＭＯＳプロセスでは、移動度の比、μ＝μ_ｎ／μ_ｐは、２と３の間にあり、この最良のＰ：Ｎの比は、たとえゲート遅延時間をわずかしか改善させないとしても、面積および電力消費をかなり低減させる。

Ｃ．相互接続回路
伝搬遅延と、その小さな変化は、（９）によって表現され、ここでＲ_ｗｉｒｅ、Ｃ_ｗｉｒｅ、およびＬ_ｗｉｒｅは、それぞれ全体の集中された抵抗、キャパシタンスおよびインダクタンスである。誘導寄生効果は、この書類においては無視される。配線の抵抗は、ナノメートルスケールの小さな断面のために十分に重要であり、加えられる信号の立ち上がり時間と立ち下がり時間が、実際の信号伝搬においては十分に遅いので、この仮定は、理にかなっている。非常に正確な遅延推定のためには、インダクタンスの影響は、もっと考慮する必要があるかも知れない。さて遅延式（９ｃ）は、２つの主要な寄生成分、キャパシタンスと抵抗とを有する。しかしながら我々は、配線に沿った伝搬遅延のよりよい理解のために∂ｔ_Ｄ／∂Ｒと∂ｔ_Ｄ／∂Ｃをどのように特徴づけるべきかを依然として知る必要がある。配線は、本質的に分布システムであるので、伝搬遅延に対する抵抗性寄生効果の影響を容量性寄生効果の影響から「完全に」分離することは、難しい。抵抗依存遅延部分が、非常に小さい、または無視可能であり、キャパシタンス依存部分が伝搬遅延において支配的である場合、そのときには小さな変化についての遅延式は、（９ｄ）によって近似されることができる。ひとたび遅延の抵抗依存性、（７ｄ）における∂ｔ_Ｄ／∂Ｒが使用可能であるとした後には、我々は、（９ｄ）を（９ｃ）と比較することにより、∂ｔ_ｐ／∂Ｃにおける遅延のキャパシタンス依存性を測定することもできる。同様に、キャパシタンス依存遅延部分が非常に小さい、または無視可能であり、抵抗依存部分が、支配的である場合、そのときには小さな変化についての遅延式は、（９ｅ）によって近似されることができる。ひとたび遅延のキャパシタンス依存性、（９ｅ）における∂ｔ_Ｄ／∂Ｒが使用可能であるとした後には、遅延の抵抗依存性、∂ｔ_Ｄ／∂Ｒは、（９ｅ）を（９ｃ）と比較することによって測定される。

相互接続モジュールは、遅延におけるこれらの寄生効果の役割の直感的見方を有するものと考えられてきている。配線を駆動するゲートを有する配線に沿った伝搬遅延を研究するために、我々は、４つの異なるタイプのテスト回路、すなわち負荷トランジスタ相互接続モジュールと、くし状(comb-like)相互接続モジュールと、スネーク状(snake-like)相互接続モジュールと、直線相互接続モジュールを考えてきている。

相互接続モジュールは、以下の様々なもの、すなわちそれぞれ短い配線、中間の配線、長い配線を表す１００ｎｍ、１０００ｎｍ、２０００ｎｍの異なる長さの配線と、異なるタイプのデバイス、高いＶｔ、通常のＶｔ、および低いＶｔと、異なるピッチ、最小設計の幅と間隔の単位における場合１（幅：間隔＝１：１）、場合２（幅：間隔＝１：２）、および場合３（幅：間隔＝２：２）とを用いて設計されている。アスペクト比、誘電体材料、配線間の距離、最上部／最下部材料など、他の条件は、同じである。

負荷トランジスタ相互接続モジュールは、「相互接続」部分について負荷トランジスタを使用する。負荷トランジスタは、スケーリングすることができ、その結果、負荷トランジスタは、特定の長さの配線の値と等価な指定された値のゲートキャパシタンスを有する。最小の長さのトランジスタのゲートキャパシタンスは、与えられた技術においてすでに知られていることに注意すべきである。それ故に、最小の長さのデバイス上の負荷ゲートのサイジング(sizing)は、（かなり）正確なゲートキャパシタンスを実現することができる。ｐ−型負荷トランジスタおよびｎ−型負荷トランジスタも、立ち上がり遷移および立ち下がり遷移中に、できるだけ容量性負荷をバランスしたものにするためにサイジングされる。実際には、信号それ自体は、それがリングオシレータに沿って伝搬するときに、アンバランスな（ｐ−型およびｎ−型の）容量性負荷によって引き起こされる小さなミスマッチを相殺することになる。さらに、負荷トランジスタモジュールにおいて使用される物理的相互接続は、非常に短いので、負荷トランジスタモジュールは、規則的な（まっすぐな）配線の容量性負荷に等しい容量性負荷だけを有するが、抵抗性負荷は有さないことが安全に仮定されることができる。それ故に、このモジュールは、特定の長さの配線についての他のテストモジュールに対する基準として使用される。抵抗性寄生効果が、妥当に最小化され、無視できることを仮定することにより、その解析は、抵抗性寄生効果から容量性寄生効果を分離することができる。純粋なゲート（相互接続なし）の無限のチェーンであるリングオシレータモジュールを介した伝搬遅延の絶対値は、解析されることができる。リングオシレータモジュールの遅延値を負荷トランジスタ相互接続モジュールの遅延値と比較することにより、我々は、（９ｃ）における遅延のキャパシタンス依存性を計算することができる。

くし状相互接続モジュールは、２つの目的のために設計されている。第１に、我々は、対応する負荷トランジスタ相互接続モジュールと比較することにより、配線によってインプリメントされる配線キャパシタンスを計算することができる。第２に、我々は、ある程度まで、伝搬遅延に対する抵抗性の影響と容量性の影響を分離することができる。くし状相互接続モジュールは、くし状形状の配線を用いて容量性負荷をインプリメントする。「相互接続」部分は、それをシールドするために、そしてそれを隣との容量性結合の観点から最悪条件に置くために、２つの電源線、ＶＤＤとＧＮＤとによってサンドイッチされる。「相互接続」部分の高さおよび幅の設計は、その総キャパシタンスが、規則的な（直線の）配線の寄生キャパシタンスに一致するが、依然としてその総抵抗が、信号パスに沿って非常に小さな遅延の影響を及ぼす可能性があるようにするために、できる限り実行されている。すなわち、くし形状の配線に沿って伝搬する信号は、まっすぐな配線の容量性負荷と等価な容量性負荷に直面するが、無視可能な抵抗性負荷にしか直面しない可能性がある。リングオシレータモジュールの遅延値をくし状相互接続モジュールの遅延値と比較することにより、我々は、（９ｃ）における遅延のキャパシタンス依存性を計算することができる。

スネーク状相互接続モジュールは、「相互接続」部分についてのスネーク形状の配線を含んでいる。配線はまた、シールディングと最悪の容量性条件の実現のために２本の電源線によってサンドイッチされる。頻繁に、相互接続配線は、配置配線制約条件(place and routing constraint)に起因して折れ曲がる(bend)必要がある。それに対して、直線相互接続モジュールは、規則的な「まっすぐの」線を用いて「相互接続」部分をインプリメントする。理論的には、２つの相互接続が同じ長さを有する限り、配線抵抗の観点からはスネーク状相互接続と直線相互接続との間には、違いはない。しかしながら折れ曲がる配線のエッジは、与えられた長さの配線では、直線よりも小さな配線キャパシタンスを有する。信号は、それがスネーク状配線に沿って、そして直線配線に沿って伝搬するときに、抵抗性と容量性の内因性寄生効果の両方に直面することになることは明らかである。両方のテスト回路の伝搬遅延は、同時に抵抗依存性とキャパシタンス依存性とを含む。それ故に、一方は、負荷トランジスタモジュールについての、他方はくし状モジュールについての２つの遅延の和とそれらの遅延を比較することにより、我々は、どのようにして伝搬遅延が、キャパシタンスおよび／または抵抗の観点から相互接続に依存するかを計算することができる。さらに、シリコンにおける配線の折れ曲がる効果を調べることは、価値がある。くし状モジュール、スネーク状モジュール、および／または直線モジュールの間の伝搬遅延の差は、配線の寄生抵抗に対する遅延依存性についての見識を与えることになる。

実際には、２つの方向、すなわち水平方向または垂直方向だけに要素の配置配線を可能にするレイアウトスタイルのために、理想的なリング（または円）オシレータの実現には実用的な制限がある。それ故に、不規則パターンは、リングオシレータの設計においてはほとんど回避できない可能性がある。作業におけるこの不規則性の影響を低減させるために、そのような不規則パターンについての注意深いエンジニアリングが、実行されている。特に、直線モジュールの設計においては、すべての相互接続を直接に円の形で接続することは、意味がないことになる。

さらに別の例においては、レイアウトは、ジグザグに走行する相互接続を含んでいる。すべての「相互接続」部分は、２つの連続したゲートの間のスペースを共有する。この場合にも、２本の電源線、ＶＤＤとＧＮＤとは、信号線と共に交互に並列に走行する。パラメータＬ_ｗｉｒｅとＬ_ｇａｔｅは、それぞれ信号パス（配線それ自体ではない）の長さとゲートの幅である。Ｌ_ｗｉｒｅは、配線上のコンタクトの間の距離によって決定されるので、したがってＬ_ｗｉｒｅは、Ｌ_ｇａｔよりもかなり長く、このジグザグスタイルのレイアウトは、追加の配線セグメントを用いてさえも、工夫されている。

ゲートの入力ポートと出力ポートのミスマッチする部分は、追加の配線セグメントを必要とする。その理由は、出力から入力までの距離が、次の相互接続における出力から入力までの距離に等しくないことによる。２つの信号線は、電源線を「完全に」共用し、配線は、追加のセグメントと信号パスから構成されることに注意すべきである。すなわち、信号パスの長さが変化するときに、追加のセグメントの長さは、同じ量だけ「反対方向に」変化する。それ故に、すべての信号線と電源線をほぼ同じ長さで並べることは、信号パスが、その長さのミスマッチングによって引き起こされる寄生負荷の変化を自己補償することを可能にする。追加のセグメントについての補償は、信号パスに沿った伝搬遅延を有するために必要とされる。追加のセグメントの長さは、すでに知られており、それ故に、それによって引き起こされる追加の遅延はまた、簡単に計算されることもできる。シミュレーションは、最小の追加セグメントを使用することによるこのアプローチが、追加の配線セグメントの影響を補償した後には、理想的なリングオシレータ（ここでは、すべての配線は、まさしく同じ長さである）の結果に対して非常に近い結果をもたらすことを示した。

Ｄ．テストチップ
ＶＩ．結果および考察
τの値は、製造プロセス、供給電圧、および温度に依存する。理想的には、ゲートの論理エフォートは、プロセスパラメータとは独立していることになる。実際には、速度飽和のような効果は、論理エフォートが、プロセス条件および動作条件とともにわずかに異なるようにさせる。同様に、寄生のキャパシタンスおよび抵抗は、プロセスと環境と共に異なる。この基本的な遅延単位τは、インバータがインバータチェーンにおける理想的なインバータを駆動するとき、すなわち電気エフォートｈが１であるときに、測定されている。論理エフォートのパラメータは、リングオシレータの周波数をプロットすることにより、テストチップから測定されている。異なるファンアウトを有するこれらのリングオシレータは、データ−対−電気エフォートの関係についての、そして論理エフォートと寄生遅延についてのデータを供給する。図１は、単一論理ゲートの単位なしの遅延とその電気エフォートｈとの間の関係をグラフで示している。テストチップは、配線のキャパシタンスと抵抗を含むことができ、これらの多くは、シミュレーションにおいては無視されている。遅延は、インバータについての電気エフォートの関数として現れる。各線のスロープは、論理エフォートｇであり、ｙ−軸における各線の交点は、対応するゲートの寄生遅延ｐである。すべてのインバータの論理エフォートは、それらがそうなるようにほぼ１．００である。寄生遅延は、かなり高く、おそらく局所的配線キャパシタンスを含んでいる。より大きなセルは、より低い寄生効果を得るために、マルチフィンガの（または折り畳まれた）トランジスタと、より高いトランジスタ−対−配線の長さの比を利用することができるので、予想されるべきであるように、より大きなセルの寄生遅延は、より低くなる。

より正確な遅延モデルは、立ち上がり遷移と立ち下がり遷移が、別々にモデル化されるときに、達成されることができる。この別々の考慮は、動的論理やスキュー論理など特別な論理ファミリについて取られるべきである。τの観点から、あるいはファンアウト４（ＦＯ４）のインバータ遅延（１ ＦＯ４ ５）のより広く認識された単位で、回路の遅延を表現することにより、提案された遅延モデルは、どれだけゲート性能がより進歩したプロセスにおいて改善することになるかを予測することができる。

ＶＩＩ．結論
ゲート遅延と相互接続遅延の組合せとして遅延を推定するための方法および装置は、配線が論理ゲートによって駆動される場合に、説明されている。相互接続遅延は、刺激信号のスロープに非常に依存する。寄生リフラクションと抵抗シールディング効果の重要な影響は、特にナノスケールの電子回路設計において、相互接続遅延の考察において取り込まれる必要があり、ここで、相互接続遅延は、ゲート遅延上で支配的になる可能性がある。

遅延推定の方法および装置は、解析的な、そして定性的な解析を用いて論理エフォートの概念の効率的で、しかも簡単な拡張をもたらす。遅延推定モデルは、実験結果と±４％以内で一致する。さらに、ここにおいて説明される遅延モデルの方法および装置は、どのようにして、異なるトランジスタのサイズはもちろん配線も、回路遅延に影響を及ぼすかに対する見識をもたらす。

ここにおいて使用されるように、結合される(coupled)、または接続される(connected)と言う用語は、直接的な結合または接続はもちろん、間接的な結合も意味するように使用される。２つ以上のブロック、モジュール、デバイス、または装置が結合される場合には、２つの結合されるブロックの間には、１つまたは複数の介在するブロックが存在することができる。

ここにおいて開示される実施形態に関連して説明される、様々な例示の論理ブロックと、モジュールと、回路は、ここにおいて説明される機能を実行するように設計された、汎用プロセッサ、デジタル信号処理プロセッサ(digital signal processor)（ＤＳＰ）、縮小命令セットコンピュータ(Reduced Instruction Set Computer)（ＲＩＳＣ）プロセッサ、特定用途向け集積回路(application specific integrated circuit)（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ(field programmable gate array)（ＦＰＧＡ）または他のプログラマブルロジックデバイス(programmable logic device)、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組合せを用いてインプリメントされ、または実行されることができる。汎用プロセッサは、マイクロプロセッサとすることができるが、代替案においては、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることもできる。プロセッサは、コンピューティングデバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つまたは複数のマイクロプロセッサ、あるいは他のそのような任意のコンフィギュレーションとしてインプリメントされることもできる。

ここにおいて開示される実施形態に関連して説明される方法、プロセス、またはアルゴリズムのステップは、ハードウェアの形で直接に、プロセッサによって実行されるソフトウェアモジュールの形で、あるいはこれらの２つの組合せの形で実施されることができる。方法またはプロセスにおける様々なステップまたは動作は、示される順序で、実行されることもでき、あるいは別の順序で実行されることもできる。さらに、１つまたは複数のプロセスステップまたは方法ステップは、省略されることもでき、あるいは１つまたは複数のプロセスステップまたは方法ステップは、方法およびプロセスに追加されることができる。追加のステップ、ブロック、またはアクションは、それらの方法およびプロセスの最初の、終わりの、または介在する既存の要素に追加されることができる。

開示された実施形態の以上の説明は、当業者の誰もが本発明を作りまたは使用するのを可能とするように提供されている。これらの実施形態の様々の変形は当業者には容易に明らかであり、そして、ここに定義された包括的な原理は本発明の精神或いは範囲を逸脱することなく他の実施形態に適用されることが出来る。従って、本発明は、ここで示された実施形態に限定されるように意図されてはおらず、ここに開示された原理及び新規な特徴と整合する最も広い範囲が与えられるべきものである。

遅延推定装置の一実施形態の簡略化された機能ブロック図である。 遅延推定のためのプロセッサプラットフォームの一実施形態の簡略化された機能ブロック図である。 カスケード接続されたインバータチェーンの一例の簡略化された機能ブロック図である。 公称ゲート遅延からの正規化されたゲート遅延差の簡略化された図である。 公称電気エフォートに基づいたスロープの近似の簡略化された図である。 配線を駆動するゲートのＲＣモデルの一実施形態の簡略化された機能ブロック図である。 立ち上がり入力に対応する中間ノードおよび出力ノードの簡略化された図である。 立ち上がり入力に対応する中間ノードおよび出力ノードの簡略化された図である。 モデル化された相互接続配線を駆動するゲートのスイッチ遅延モデルの簡略化された機能ブロック図である。 リングオシレータの一実施形態の簡略化された図である。 遅延推定の方法の一実施形態の簡略化されたフローチャートである。

Claims (22)

1. 回路遅延を推定する方法であって、
   回路に対応するデバイスパラメータを受け取ることと、
   前記回路の中の各ステージの電気エフォートを決定することと、
   初期ステージの入力における実効ファンアウトを決定することと、
   前記初期ステージの出力における電気エフォートに部分的に基づいてゲート遅延を決定することと、
   前記初期ステージと少なくとも１つの後続のステージとの電気エフォートに基づいて、ゲート信号遷移時間を決定することと、
   を備える方法。
2. 次のステージに対する実効ファンアウトを決定することと、
   前記次のステージに対応する電気エフォートを決定することと、
   前記実効ファンアウトと、前記次のステージに対応する前記電気エフォートと、に部分的に基づいて、前記次のステージの伝搬遅延を決定することと、
   をさらに備える請求項１に記載の方法。
3. 各ステージについての電気エフォートの関数としてゲート遷移時間を決定すること、をさらに備える請求項１に記載の方法。
4. 各ステージについての電気エフォートの関数としてゲート遅延を決定すること、をさらに備える請求項１に記載の方法。
5. 少なくとも１つの後続のステージの遅延推定値を決定することと、
   各個別のステージについての前記遅延推定値を合計することにより集合回路遅延を決定することと、
   をさらに備える請求項１に記載の方法。
6. 前記回路の中の各ステージの前記電気エフォートを決定することは、前記回路の隣接するステージについてのゲートトポロジの比を決定すること、を備える、請求項１に記載の方法。
7. 前記回路の中の各ステージの前記電気エフォートを決定することは、隣接するステージを結合する相互接続の相互接続回路モデルを決定すること、を備える、請求項１に記載の方法。
8. 前記相互接続回路モデルは、π−モデルを備える、請求項７に記載の方法。
9. 回路遅延を推定する方法であって、
   ゲートと前記ゲートに結合された少なくとも１つの追加ゲートとの電気エフォートに基づいてゲート遅延を決定することと、
   ゲートと前記ゲートに結合された少なくとも１つの追加ゲートとの前記電気エフォートに基づいて信号遷移時間を決定することと、
   を備える方法。
10. 前記信号遷移時間を用いて前記ゲート遅延を合計すること、をさらに備える請求項９に記載の方法。
11. 前記電気エフォートは、回路の隣接するステージについてのゲートトポロジの比、を備える、請求項９に記載の方法。
12. 前記電気エフォートは、隣接するステージを結合する相互接続の相互接続回路モデルの実効ファンアウト、を備える、請求項９に記載の方法。
13. 回路遅延を推定するように構成される装置であって、
    デバイスパラメータを記憶するように構成される第１のメモリと、
    相互接続パラメータを記憶するように構成される第２のメモリと、
    前記の第１のメモリおよび第２のメモリに結合され、回路の中の各デバイスにおける電気エフォートを決定するように構成される、電気エフォートモジュールと、
    前記のデバイスパラメータ、相互接続パラメータ、および各デバイスにおける電気エフォートに部分的に基づいて前記回路遅延を決定するように構成される信号遷移論理エフォート（ＳＴＬＥ）モジュールと、
    を備える装置。
14. 前記の第１のメモリおよび第２のメモリと前記電気エフォートモジュールとに結合され、前記のデバイスパラメータ、相互接続パラメータ、および電気エフォートに基づいて各デバイスにおける信号遷移時間を決定するように構成される、遷移時間モジュール、をさらに備える請求項１３に記載の装置。
15. 前記の第１のメモリおよび第２のメモリと前記電気エフォートモジュールとに結合され、前記デバイスパラメータおよび前記電気エフォートに部分的に基づいて各デバイスについてのゲート遅延を決定するように構成される、遷移時間モジュール、をさらに備える請求項１３に記載の装置。
16. 前記ＳＴＬＥモジュールに結合され、前記ＳＴＬＥモジュールによって決定される少なくとも１つの集合回路遅延を出力するように構成される、出力デバイス、をさらに備える請求項１３に記載の装置。
17. 前記電気エフォートモジュールは、回路の隣接するステージについてのゲートトポロジの比に部分的に基づいて前記電気エフォートを決定する、請求項１３に記載の装置。
18. 前記電気エフォートモジュールは、回路の隣接するステージを結合する相互接続の相互接続回路モデルに部分的に基づいて前記電気エフォートを決定する、請求項１３に記載の装置。
19. 回路遅延を推定するように構成される装置であって、
    回路に対応するデバイスパラメータを記憶するための手段と、
    前記回路の中の各ステージの電気エフォートを決定するための手段と、
    初期ステージの入力における実効ファンアウトを決定するための手段と、
    前記初期ステージの出力における電気エフォートに部分的に基づいてゲート遅延を決定するための手段と、
    前記初期ステージと少なくとも１つの後続のステージの電気エフォートに基づいてゲート信号遷移時間を決定するための手段と、
    を備える装置。
20. デバイスパラメータを記憶するための前記手段は、
    回路デバイスパラメータを記憶するための第１のメモリと、
    回路相互接続パラメータを記憶するための第２のメモリと
    を備える、
    請求項１９に記載の装置。
21. 電気エフォートを決定するための前記手段は、前記ステージの出力におけるファンアウトと、相互接続回路モデルと、に部分的に基づいて前記回路の各ステージについての電気エフォートを決定するように構成される、請求項１９に記載の装置。
22. 前記ゲート信号遷移時間を決定するための前記手段は、後続のステージと現在の回路ステージとの間の電気エフォートの差に部分的に基づいて前記現在の回路ステージの前記信号遷移時間を決定する、請求項１９に記載の装置。

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