JP4521640B2 - 集積回路製作におけるデルタ情報設計クロージャ - Google Patents

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Description

(関連出願の説明)
本出願は、2003年11月6日出願の米国仮特許出願第60/517,648号、2003年11月6日出願の第60/517,664号、2004年4月2日出願の第60/559,267号、及び2004年10月13日出願の第60/618,934号の恩恵を主張し、これらの全ては現在係属中である。
本明細書において開示されるものは、一般に集積回路の製作に関する。特に本開示事項は、集積回路デバイス又はチップを製造するためのシステム及び方法に関する。
大規模集積(「VLSI」)回路と呼ばれる極めて複雑な電子回路の設計及び製造には多くの段階を伴う。典型的なシステムオンチップ(「SoC」)又はチップ設計は、入出力に関するSoCの各回路の包括的特性から始まる。次いで、この包括的概念設計は、各回路の主な機能ユニット及びこれらのユニット間の相互作用を示すアーキテクチャ設計にまで精緻化される。次に各ユニットは、当該設計に応じて適切な機能を実行する論理ゲートを通常用いて、より詳細であるが依然として抽象的なレベルで設計される。次いで、論理ゲート仕様が、後でチップの製造に用いられる集積回路(「IC」)レイアウトに変換される。設計後、ICレイアウトはチップ生産の際に利用するために製造段階に渡される。
設計仕様と製造仕様の間には、IC設計から製造されるチップの機能が正確であることを確保する解析及び合成ツールがある。解析ツールは、設計ルール違反等の局所レイアウトエラー、並びに例えば、論理障害、短絡及び電力不足等の全体的な設計エラーを検出するのに用いられる。設計者によって用いられる1つの基本的な解析技術は、ICレイアウトに関連する信号タイミングの解析を伴う。
タイミング制約は通常、IC設計の各トランジスタが予め指定された有限の時間窓の範囲内で正確にスイッチングすることを要求し、ここで有限時間窓は、回路中の各構成要素の遅延に基づいて予め分割されている。例えば、1ギガヘルツ(「GHz」)又はそれよりも高速のクロック速度で動作する100ナノメートル(「nm」)未満のSoC設計では、僅か数百ピコ秒の時間窓の間にほぼ100ピコ秒の長さのスイッチングイベントをトランジスタが完了することを必要とする。従って、典型的なSoC設計に伴う高速化により、タイミング窓が極度に小さい窓にまで狭幅化された。
小さなタイミング窓は、特に100nm未満のSoC設計におけるデバイス及び対応する相互接続部の物理的寸法に対して極めて敏感である。この結果、製造工程によって製作される回路の物理的な限界寸法に対する変更が回路にもたらされることは、タイミング窓に悪影響を与える。一例として、製造工程の一部として実施される超解像技術(「RET」)は、ポリゲート長の設計されたサイズからの逸脱を誘起することから、著しく長いトランジスタスイッチング時間を生じさせる。別の実施例は、化学機械研磨(「CMP」)に関連し、これはまた、高密度の相互接続部上でディッシング効果が生じる結果として、著しく長い配線遅延時間を生じさせる。従って、SoC製品内に採用されている全てではなくともほとんどの公表されているデバイス及び相互接続部の設計では、現在の設計及び製造工程フローの結果として物理的寸法の偏差について言及しており、該偏差の多くはかなり大きなものである。
しかしながら、チップの設計及び製造工程は、工程中に生じる設計偏差に関して問題があるにもかかわらず、高い歩留りの製作工程により低コストのチップの供給を確保することが期待される。ところが、上述のタイミング問題により、回路設計者及び製造技術者は帯域のタイミング制約を保護するためにこれらの基準を犠牲にし、チップを過剰設計することを強いられる。例えば、負のスラック時間を改善するために、追加のバッファが設計者によって「クリティカルパス」の中間に挿入される場合が多い。これらの過剰設計は、回路記述データベースを複雑にし、その結果製作コストを増大させ、ウェハ上のチップ面積を増大させ、更にチップの歩留りを低下させる。
チップ製造工程が上述の目的を満足できない主な原因は、半導体産業の一般的な設計製造フローのインフラストラクチャに隙間が存在することに関係している。本質的に、テープアウトの前の設計段階中に行われるタイミング検証並びにテープアウト後に行われるジオメトリ検証は、各々分離した状態で相互に参照することなく行われる。従って、タイミング解析又は検証で用いられるトランジスタモデル及び回路ネットリストは、製造工程に提供される説明書の一部ではない。同様に、ウェハ上にプリントされる最終のシリコン像は、抽象的なモデルフォーマットでは設計者に提供されることはない。この結果、タイミング及びジオメトリの双方の解析/検証結果をIC設計工程に組込むことにより、設計と製造との間の隙間を埋める統合設計製造工程に対する必要性が存在する。
各図において同じ参照符号は、同じ又は実質的に同じ要素又は動作を示している。いずれかの特定の要素又は動作の検討を容易に識別するために、参照符号の最上位の桁又は複数の桁は、その要素が最初に示された図面番号を意味する(例えば要素102は、図1に対して最初に導入され、検討される)。
集積回路(「IC」)の製作におけるタイミングドリブン型形状クロージャ用のシステム及び方法を含む統合設計製造工程を以下に説明する。本明細書にて統合設計製造工程(「IDMP」)とも呼ばれるICを製作するためのシステム及び方法は、デルタ−ジオメトリタイミング予測工程及びデルタ−タイミング形状予測工程を含むデルタフローを用いて、IC製作のタイミング及びジオメトリの検証工程の双方の情報をIC設計に統合する。
図1Aは、ある実施形態におけるデルタ−ジオメトリタイミング予測工程102及び/又はデルタ−タイミング形状予測工程104を含むデルタフロー101を含む統合設計製造工程(「IDMP」)100Aのブロック図である。ある実施形態のデルタフロー101は、単独又はいずれかの組み合わせで動作するデルタ−ジオメトリタイミング予測工程102及び/又はデルタ−タイミング形状予測工程104を含む。IDMP100Aは、ジオメトリ検証工程(製造段階)からの寸法変動情報を回路モデルと統合することにより、IC設計のタイミング及びジオメトリの制約を設計工程に統合し、強調回路モデルを形成する。IDMP100Aは、強調回路モデルを用いてIC設計又はIC設計のサブ部品のシミュレーションモデルを生成する。シミュレーションモデルは、タイミング検証工程(設計段階)において用いられ、モデルに対応するタイミング情報を生成する。ある実施形態のIDMP100Aは、タイミング変動情報を用いて、IC設計のシミュレーションモデルの生成の際に用いる寸法変動ルールを提供する。
ある実施形態のIDMP100Aは、IC設計工程において用いるための「デルタフロー」101を備える。デルタフロー101は、IC設計を特徴付けるパラメータに対応するデルタ情報又は差分情報を利用し且つ生成するよう動作する。単独或いはIC設計製造システムの他の工程と連動して動作するデルタフロー101は、デバイス及び相互接続構造部の対応するパラメータを強調又は再特徴付けするデルタ出力を提供する。デルタ出力はまた、本明細書においては「デルタ強調パラメータ情報」、「デルタ強調パラメータ」、又は「デルタ情報」とも呼ばれる。デルタフロー101によるデルタ強調パラメータ情報出力は、例えば、電子設計オートメーション(「EDA」)システムの典型的なIC設計工程に導入することができる。
ある実施形態のデルタ強調パラメータ情報は、IC設計フローに適切な多くの形態がある。一例として、対応するパラメータのデルタ情報を含む別個のレポートを提供してもよい。デルタ強調パラメータ情報はまた、IC設計工程に用いられるライブラリ及び/又はモデルの修正情報又は再特徴付け情報を含むことができる。ライブラリ及び/又はモデルの修正又は再特徴付けは、デルタ強調パラメータ情報を1つ又はそれ以上のネットリスト(例えばSPICEネットリスト)又はモデル(例えばバークレイ短チャンネルIGFETモデル(「BSIM」))へのリンク付け或いは付加段階を含むことができる。また、ライブラリの修正又は再特徴付けは、1つ又はそれ以上のネットリストの情報をデルタ強調パラメトリック変動を含む新しい情報と置き換える段階を含むこともできる。デルタ情報を用いた相互接続部及び/又はデバイスのインクリメンタルモデリングは、経験的、物理的、又は半経験的(混成型)とすることができるが、これらに限定されるものではない。
タイミング及び/又はジオメトリの検証工程に応答してIC設計を定義又は特徴付けるパラメータを修正する一般的な設計工程とは対照的に、本デルタフローは、IC設計を定義する(又は特徴付ける)パラメータにおける差分又は「デルタ」に関して生成及び操作する工程を含む。一例として、デルタは、IC設計に関連するインクリメンタルタイミング差分(本明細書では「タイミング変動」、「デルタタイミング」、又は「Δτ」とも呼ばれる)、及びインクリメンタル寸法差分(本明細書では「寸法変動」、「デルタジオメトリ」、又は「Δd/Δt」とも呼ばれる)の1つ又はそれ以上を含むことができる。差分はまた、IC設計を定義又は特徴付けるのに用いられる回路パラメータでのインクリメンタル差分(例えば漏洩電力)を含むことができる。回路パラメータは、抵抗(本明細書では「抵抗変動」、「デルタ抵抗」、又は「ΔR」とも呼ばれる)、キャパシタンス(本明細書では「キャパシタンス変動」、「デルタキャパシタンス」、又は「ΔC」とも呼ばれる)、及びインダクタンス(本明細書では「インダクタンス変動」、「デルタインダクタンス」、又は「ΔL」とも呼ばれる)、並びにデバイス側では漏洩電力等を含むことができるが、これらに限定されない。
デルタフロー101は、デルタ情報を含むことができる入力情報に関して操作する工程を含み、これに応答して、IC設計の1つ又はそれ以上のデバイス又は相互接続部に対応するデルタ供給割当て量を生成する。デルタフロー101によって生成されるデルタ供給割当て量は、上述のようにIC設計を定義するのに用いられるあらゆる数のパラメータに関する差分情報を含むことができ、該パラメータは、抵抗、キャパシタンス、インダクタンス、回路定数、回路又はデバイスのパラメータ、物理的又はジオメトリ学的パラメータ、及びタイミングパラメータを含むが、これらに限定されない。入力デルタ情報は、限定ではないが、他のデルタフロー工程或いはEDA及び/又は設計−製造間のシステムの他の工程によって供給され、或いはこれらから得られる。
デルタフロー101はまた、IC設計に違反又は悪影響を及ぼす可能性のある回路パラメータにおける差分のソース及び/又は位置を報告するデルタ(又はインクリメンタル)出力を生成する。デルタ出力は、デルタ出力が関連付けられるパラメータの初期情報とは別個に供給される(例えば、ΔCは回路のデバイスを特徴付けるのに用いられるキャパシタンスCの特定の値に対して別個に報告される)。
加えて、ある実施形態のデルタフロー101のデルタ(インクリメンタル)情報は、他のデルタフロー工程を含む、いかなる数のIC設計フロー工程へも入力として供給される。設計フローにおいてインクリメンタルデルタ情報を利用すると、特定の回路パラメータの差分情報を効率的に供給することで設計工程のライブラリ及び他の情報に対する依存性が低減される。設計ライブラリ情報に対する依存性の低減は、設計工程中に行われることになるルックアップ操作又はシミュレーション操作の回数が低減されるので、IC設計工程の効率が高くなる。更に、デルタ情報は、1つ又はそれ以上のパラメータを新しいパラメータと置き換えた後で回路全体を再処理するのではなく、パラメータに関連する差分情報だけをインクリメンタル処理することを可能にする。
以下の説明においては、ICを製作するための本システム及び方法の実施形態を完全に理解するため、並びにこれらについての説明を可能とするために、数多くの特定の詳細が紹介されている。しかしながら、当業者であれば、これらの実施形態は、特定の詳細の1つ又はそれ以上が無いか、或いは他の構成要素、システム等で実施することができる点は理解されるであろう。他の事例では、ICを製作するための本システム及び方法の開示される実施形態の態様を曖昧にしないために、良く知られた構造又は操作は図示せず、或いは詳細には説明されない。
図1Bは、ある実施形態におけるICを製作する際に用いるためのデルタフローを含むIDMP100Bのブロック図である。ある実施形態のIDMP100Bは、回路設計工程10、回路レイアウト工程12(配置及び配線を含む)、タイミング解析工程14、物理的(ジオメトリ)検証工程20、RET工程22、製造工程24、デルタ−ジオメトリタイミング予測工程102(「InTime工程」とも呼ばれる)、及びデルタ−タイミング形状予測工程104(「InTent工程」とも呼ばれる)のうちの1つ又はそれ以上を含むが、これらに限定されない。デルタフローは、InTime工程102及びInTent工程104を含むが、別の実施形態では、単独で動作するInTime工程102又はInTent工程104のいずれか、並びに、幾つかの組み合わせで動作するInTime工程102及び/又はInTent工程104の構成要素の任意の組み合わせを含むことができる。回路設計工程10、レイアウト工程12、タイミング解析工程14、InTime102、及びInTent工程104のうちの1つ又はそれ以上は、設計工程の構成要素とすることができるが、これらの工程10、12、14、102及び/又は104のいずれもがIC製作工程の他のいずれかの部分の構成要素とすることができるので、本実施形態は、本工程フローには限定されない。同様に、ジオメトリ検証工程20、RET工程22、及び製造工程24のうちの1つ又はそれ以上は、製造工程の構成要素とすることができるが、これらの工程20、22、及び/又は24のいずれもがIC製作工程の他のいずれかの部分の構成要素とすることができるので、本実施形態はこの工程フローには限定されない。
回路は通常、極めて多くの個々の要素(「セル」とも呼ばれる)を含むので、一般的には電子回路設計者は回路設計工程を支援して自動化するコンピュータプログラムに頼り、そのため、IDMP100Bは、限定ではないが、ICデバイスの回路設計及び製作を自動化するのに用いられるEDAシステム又は他の電子システムの1つ又はそれ以上の構成要素を含むことができ、又はこれらと結合することができる。従って、以下の説明は、IDMP100Bに向けたものであるが、IDMP構成要素10〜104は、各々が単独或いは当該技術分野において公知である1つ又はそれ以上のEDAシステムに対し1つ又はそれ以上の異なる組み合わせで結合された独立した構成要素として機能することができることを理解されたい。
一般に、IDMP100Bは、ICデバイスの1つ又はそれ以上の高レベル動作記述(例えばVHDL、Verilog等のHDL言語での)を受け取り、これらの高レベル設計言語の記述を、「ネットリスト」とも呼ばれる種々の抽象レベルの記述に翻訳する。ネットリストはIC設計を記述し、ノード(要素)及びエッジ(ノード間接続部)を含み、信号線で互いに接続されたノードを有する循環有向グラフ構造を用いて表すことができる。より高い抽象レベルでは、ジェネリック・ネットリストは、技術独立型プリミティブに基づいて作り出される。IDMP100Bは、ジェネリック・ネットリストを技術指定型ライブラリに従って低レベルの技術指定型ネットリストに翻訳することができる。本明細書において「セルライブラリ」又は「デバイスライブラリ」とも呼ばれる技術指定型ライブラリは、設計のタイミング及び出力パラメータの推定に用いるためのゲート指定型モデルを含む。IDMP100Bシステムは、機械可読媒体内にネットリストを格納し、該ネットリストの情報を処理し検証して、マスク形式の物理的デバイスレイアウトを作り出し、このレイアウトは、シリコン中に構造体を直接インプリメントして物理的ICデバイスを実現するために用いることができる。
回路設計者は、回路設計工程10においてVerilog又はVHDL等のハードウェア記述言語での回路設計の高レベル記述を生成又は作り出す。この高レベル記述は、回路を構成するセルを指定し、どのセルのどのピンが配線(本明細書において「相互接続部」又は「ネット」とも呼ばれる)を用いて互いに接続されるようにするかを指定する電子回路の記述であるネットリストに変換される。ネットリストは、回路基板又はシリコンチップ上でセルを配置する場所、又はセルを接続するワイヤの配線は指定しない。
IDMP100Bは、1つ又はそれ以上のレイアウト工程12においてネットリストの情報を用いてレイアウトを生成する。レイアウト工程12は、シリコンチップのジオメトリが与えられると、例えば配置工程及び配線工程を用いてセル配置及び相互接続配線を決定して、IC設計レイアウトを作り出す。
セル配置工程は、ネットリストの情報を用いて各セルに対するシリコンチップ上での可能な位置を識別し、該位置は通常、チップ上の2次元空間座標(例えば(x,y)座標)において指定される。セルがチップ全体にわたり一様に散在し、且つセルの重なりがないことを条件として、この位置は通常、配線長、配線、回路速度、回路の消費電力、及び/又は他の基準等の特定の対象物を最適化するように選択される。レイアウト工程の出力は、IC設計の各セルに対する(x,y)位置を含むデータ構造を含む。
IDMP100Bは、ネットリスト及び配置工程によって生成されたセル位置のデータ構造を自動配線工程(「ルータ」とも呼ばれる)に供給する。ルータは、ピンを互いに接続するために配線ジオメトリをデータ構造内に生成する。ルータは、接続形態上の観点から相互接続部経路を決定し、チップの適切な層において実際のジオメトリ及び接続されたワイヤセグメントを定める。配線ジオメトリデータ構造及びセル配置データ構造は共に、ICの製作において用いられる最終ジオメトリデータベースを作成するのに用いられる。
IDMP100Bは、IDMP100Bの工程10〜24のいずれかの組み合わせを通じて、IC設計レイアウトの情報をInTime工程102に結合する。IC設計レイアウトに加えて、InTime工程102はまた、限定ではないが、1つ又はそれ以上のジオメトリ検証工程(図示せず)から寸法変動情報を受け取る。別の実施形態では、IDMP100Bの工程10〜24のうちの1つ又はこれらの組み合わせの情報から寸法変動情報を導出する工程を含むことができる。
ある実施形態の寸法変動情報は、レイアウトの回路構成要素に関する、横方向及び/又は縦方向の寸法変動情報(「Δd」)(例えば長さ又は幅の変動)及び厚み変動情報(「Δt」)の少なくとも1つを含むが、追加の変動パラメータ又は情報を含むこともできる。回路構成要素は、例えば、IC設計において見られるものに特有のデバイス及び相互接続部を含む。従って、寸法変動情報は、限定ではないが、チップ上の各層及び各位置(座標x,y)の要素に応じた適切なデルタジオメトリ情報(「デルタジオメトリΔd/Δt」又は「Δd/Δt」と総称される)を含む。一例として、ある実施形態のデルタジオメトリΔd/Δtは、ジオメトリに変動Δd/Δtをもたらす、リソグラフィ及び/又は他の近接度ベースの変化に対応する。ある実施形態の厚み変動情報Δtは、チップの各層の体系的特徴付けデータから得られる、CMP誘起の金属厚み変動を含む。
一般にInTime工程102は、デルタジオメトリΔd/Δtを用いて、IC製作のタイミング及びジオメトリ検証工程の情報(1つ又はそれ以上の製造工程(例えばRET、検査等)から受け取る設計摂動情報)をIC設計のジオメトリ(レイアウト)中に統合する。ある実施形態のInTime工程102は、ジオメトリ検証工程(製造段階)からのデルタジオメトリΔd/Δtを回路モデルに統合することにより、IC設計のタイミング及びジオメトリの制約を設計工程に統合して、タイミングレポート及び/又は強調回路モデルを形成する。ある実施形態のInTime工程102は、上述の関連出願において説明されたように、デルタジオメトリΔd/Δtを生成するRET予測ツールから受け取った情報を用いることができる。
InTime工程102を含むIDMP100Bの構成要素工程は、強調回路モデルを用いてIC設計のシミュレーションモデルを生成し、このシミュレーションモデルから以下に説明するタイミング変動情報(「Δτ」)を生成する。IDMP100Bは、Δτ情報をタイミング解析工程14に結合し、加えて、Δτ情報を回路設計工程10、レイアウト工程12、ジオメトリ検証工程20、RET工程22、及び製造工程24のうちの1つ又はそれ以上に結合することができ、これらの各々は、当該技術分野で公知のEDAシステムの1つ又はそれ以上の工程とすることができる。
ある実施形態のIDMPはまた、タイミング解析のΔτ情報をInTent工程104に結合する。InTent工程104はΔτ情報を用いて、以下に説明するInTime工程102を含むIDMP100Bの構成要素による、IC設計の別の処理において用いるためのデルタジオメトリΔd/Δtの情報又はルールを作り出す。InTime工程104のデルタジオメトリΔd/Δt出力は、関連出願において説明された製造ジオメトリ予測工程に結合し、設計/製造フローの他の検証工程に結合することができる。
図2は、別の実施形態におけるICの製作において用いるためのデルタフローを含むIDMP200のブロック図である。ある実施形態のIDMP200は、限定ではないが、上述のように回路設計工程10、レイアウト工程12、タイミング解析工程14、ジオメトリ検証工程20、RET工程22、製造工程24、InTime工程102、及びInTent工程104のうちの1つ又はそれ以上を含む。一般にIDMP200の構成要素工程は、図1を参照して上記で説明したように機能する。加えてある実施形態のInTime工程102は、設計15及び/又は製造25のフローの1つ又はそれ以上の工程からデルタジオメトリ情報Δd/Δtを受け取り、このデルタジオメトリを用いて検証及び/又はタイミング予測を行うが、これに限定されない。更にInTent工程104は、設計15及び/又は製造25のフローの1つ又はそれ以上の工程からデルタタイミング情報を受け取り、形状スラック(Δd/Δt供給割当て量)を行い、結果として得られるデルタジオメトリΔd/Δtのルールを設計15及び/又は製造25のフロー、及び/又はInTime工程102のうちの1つ又はそれ以上の工程に結合する。
一般に、InTime工程102のデルタフローは、IC設計及びデルタジオメトリの情報を1つ又はそれ以上の形式の入力として受け取る。この入力から、InTime工程102は、IC設計の1つ又はそれ以上のデバイス及び/又は相互接続部(又は相互接続セグメント)を定義又は特徴付ける回路パラメータでのインクリメンタル差分に関するデルタ情報を抽出する。本明細書で用いられるデルタ情報の抽出は、回路設計のいずれかの構成要素に関する情報の抽出を含み、相互接続部及び/又はデバイスの情報の抽出に限定されない。抽出されたデルタ情報は、例えばデルタキャパシタンス、デルタ抵抗、及び/又はデルタインダクタンスを含むことができるが、IC設計を記述する他のいかなるパラメータのデルタ情報を含んでもよい。InTime工程102はまた、IC設計に違反又は悪影響を及ぼすデルタ情報のソース及び/又は位置を報告するデルタ(又はインクリメンタル)出力を生成する。一例として、デルタキャパシタンスΔC及びデルタ抵抗ΔRは、IC設計の特定の相互接続部に関する設計制約に違反するキャパシタンスC及び抵抗Rのそれぞれの特定値について別個に報告される。
ある実施形態のInTime工程102は、上述のようにIC設計のタイミング及びジオメトリの制約を設計工程に統合する。一例として、図3は、ある実施形態におけるInTime工程102についてのフロー図である。一般に、InTime工程102は、数多くのデバイス及び数多くの相互接続部を含むICの設計を受け取る。InTime工程102は、デルタジオメトリ情報から抽出されたデルタ情報を用いて、デバイス及び/又は相互接続構造部のデルタジオメトリ情報を設計に統合する。続いてInTime工程102は、デルタジオメトリに関するデルタジオメトリ情報及び/又はタイミング変動情報を含むレポートを作り出す。レポートに加えて、InTime工程102は、該InTime工程102によって生成されたデルタジオメトリ情報を用いてある実施形態のライブラリ情報を強調することができる。抽出されたデルタジオメトリ情報は、上述のようにIC設計を定義するのに用いられるいずれかの数のパラメータ(例えば、抵抗、キャパシタンス、インダクタンス、回路定数、回路又はデバイスのパラメータ、物理的又はジオメトリ的パラメータ、及びタイミングパラメータ)に関する差分情報を含む。続いて、IDMPのInTime工程102及び/又は工程構成要素は、抽出されたデルタ情報を用いてICの電気モデルを生成する。
本明細書に説明されるデルタフローは、IC設計のパラメータのインクリメンタルデルタ情報の使用を通じてIC設計フローのセル/相互接続部ライブラリに対する依存性を低減させる。しかしながら、ある実施形態のInTime工程102はまた、上述のようにデルタフローのデルタ情報を用いてデバイス及び/又は相互接続部のライブラリを修正することができる。修正されたデバイス又はセルのライブラリの生成は、ライブラリの各デバイスモデルに応じて適切なデルタフローのデルタ情報を用いて初期デバイスライブラリのデバイスモデル情報をインクリメンタルに修正する段階を含む。
上述のように、InTime工程102は、IC設計レイアウトの物理的記述、及びレイアウトの回路構成要素(デバイス及び相互接続部)に応じて適切なゲート長変動Δd及び厚み変動Δtの少なくとも1つを含む寸法変動情報を受け取る。物理的記述は、グラフィカルデータ表現又はテキストファイル表現とすることができるが、これらに限定されない。InTime工程は、ブロック122においてデバイスのデルタジオメトリΔd及び相互接続部のデルタジオメトリΔd/ΔtをICの物理的記述にマッピングする。
レイアウトのデバイスに関して、InTime工程102は、ブロック123において、各デバイスに対応するデルタジオメトリΔdから各デバイスのデルタ情報を導出することによって、レイアウトの各デバイスのパラメータ変動(例えばデルタキャパシタンスΔC)のデルタ情報を抽出する。InTime工程102は、ブロック124において、導出されたデルタ情報を用いて、タイミング変動情報を生成し、及び/又はIDMPシステムの初期セルライブラリの情報を強調する。ライブラリ情報の強調段階は、パラメータ変動のデルタ情報を含む別個のレポートを提供する段階、及び/又はデルタ情報を用いてライブラリのデバイスモデルの情報を修正又は再特徴付けする段階を含む。デバイスモデルの修正は、パラメータ変動の情報を1つ又はそれ以上のネットリスト(例えばSPICEネットリスト)又はモデル(例えばバークレイ短チャンネルIGFETモデル(「BSIM」))にリンク又は付加する段階を含むことができる。デバイスモデルの修正はまた、1つ又はそれ以上のネットリストの情報を、パラメータ変動を含む新しい情報と置き換える段階を含むことができる。
レイアウトの相互接続部に注目すると、ブロック122でのICの物理的記述へのデルタジオメトリΔd/Δtのマッピングに続いて、InTime工程102はブロック123において、各相互接続部に対応するデルタジオメトリΔd/Δtから各相互接続部のデルタ情報ΔC/ΔR/ΔLを導出することによって、レイアウトの各相互接続部のデルタキャパシタンスΔC、デルタ抵抗ΔR、及びデルタインダクタンスΔLのうちの1つ又はそれ以上の情報を抽出する。InTime工程102は、ブロック124において、導出されたデルタ情報ΔC/ΔR/ΔLを用いてIDMPシステムの初期相互接続部ライブラリ情報を強調する。ライブラリ情報の強調の段階は、デルタ情報ΔC/ΔR/ΔLを含む別個のレポートを提供する段階、及び/又はデルタ情報ΔC/ΔR/ΔLを用いてライブラリの相互接続部モデル情報(例えばSPEFファイル)を修正又は再特徴付けする段階を含む。デバイスモデルの修正は、デルタ情報ΔC/ΔR/ΔLを1つ又はそれ以上のネットリスト又はモデルにリンク又は付加する段階を含むことができる。また相互接続部モデルの修正は、1つ又はそれ以上のネットリストの情報をデルタ情報ΔC/ΔR/ΔLを含む新しい情報と置き換える段階を含むことができる。セル及び相互接続部のライブラリに応じて好適なライブラリモデルの強調に続いて、InTime工程102は、ブロック125において、強調デバイス及び相互接続部のモデルを用いてICの電気モデルを生成し、且つICモデルのタイミング解析を行う。タイミング解析の結果は、ICモデルのタイミング変動Δτの情報を含むが、これに限定されるものではない。InTime工程102は、ブロック126において、タイミング変動Δτの情報を含むタイミングレポートを作り出す。
図4は、ある実施形態における相互接続構造部(「InTime相互接続部」)に対応するデルタ情報を生成する際に用いるためのInTime工程1021のブロック図である。InTime工程1021は、ライブラリ交換フォーマット(「LEF」)/設計交換フォーマット(「DEF」)(「LEF/DEF」)ファイル402、テックファイル404、及び標準寄生交換フォーマット(「SPEF」)ファイル406のうちの1つ又はそれ以上においてIC設計の情報を受け取る。InTime工程1021はまた、Δdファイル408で相互接続部のデルタジオメトリ情報を受け取る。LEF/DEFファイル402、テックファイル404、SPEFファイル406、及びΔdファイル408の情報は、IC設計の1つ又はそれ以上の予め指定されたセグメント、又は全体のIC設計に対応することができるが、これに限定されるものではない。
InTime工程1021は、本明細書において説明するようにIC設計情報及びデルタジオメトリ情報を用いてデルタパラメータ410を生成する。デルタパラメータ410は、IC設計を定義又は特徴付けるのに用いられる回路パラメータでのインクリメンタル差分を特徴付けし、ここで、回路パラメータは、限定ではないが、デルタ抵抗ΔR及びデルタキャパシタンスΔCを含む。続いてデルタパラメータ410は、IC設計工程に導入される。InTime工程1021はまた、デルタパラメータ410を用いてSPEFファイル406の情報を強調し、更新SPEFファイル412を生成することができる。SPEFファイル406の強調は、上述のようにデルタパラメータ410の情報をSPEFファイル406にマッピングし、リンクし、又は付加する段階を含む。
InTent工程104は、図1を参照して上記で説明されたようにデルタジオメトリΔd/Δtのルールを作り出す。一例として、図5は、ある実施形態におけるInTent工程104についてのフロー図である。一般に、InTent工程104は、図1を参照して上述されたように、ICモデルに対して行われた1つ又はそれ以上のタイミング解析からタイミング変動情報Δτを受け取る。InTent工程は、ブロック142において、ICモデルのセル及び相互接続部の間でタイミング変動Δτで示されるスラック時間を分割することによってタイミング変動Δτを分割する。ブロック143において、各セル及び/又は相互接続部に応じて好適な分割されたスラック時間に関する最大及び最小のタイミング変動Δτを含むタイミング変動Δτデータベースが生成される。
タイミング変動Δτデータベースの情報を用いて、InTent工程104はブロック144において、各デバイス/セルに対応するタイミング変動Δτからデルタ情報ΔC/ΔR/ΔLを導出することによって、ICモデルの各デバイスに対応するデルタ情報(例えば、デルタキャパシタンスΔC、デルタ抵抗ΔR、デルタインダクタンスΔL等)を作り出し、これは式1〜7を参照して以下に説明する。この導出は、例えばセルのタイミング変動Δτを修正セルライブラリの対応するセル記述に適用することによって、セルのデルタ情報を決定又は計算する段階を含む。
同様に、InTent工程104は、ブロック144において、各相互接続部に対応するタイミング変動Δτからデルタ情報ΔC/ΔR/ΔLを導出することにより、各相互接続部に対応するデルタキャパシタンスΔC、デルタ抵抗ΔR、及び/又はデルタインダクタンスΔLの情報を作り出す。この導出は、例えば相互接続部のタイミング変動Δτを修正相互接続部ライブラリの対応する修正相互接続部記述に適用することによって、相互接続部についてのデルタ情報ΔC/ΔR/ΔLを決定又は計算する段階を含む。InTentは、ブロック145において、セル又は相互接続部に応じて好適な導出されたデルタ情報ΔC/ΔR/ΔLから、各デバイスに対応するデルタジオメトリΔd及び各相互接続部に対応するデルタジオメトリΔd/Δtを生成する。この実施例では、InTent工程104が相互接続構造部のデルタ情報ΔC/ΔR/ΔLを導出するように記載されているが、InTent工程104は、IC設計を定義する(又は特徴付ける)あらゆるデルタ情報も導出することができる。
図6は、図1、2、3、4、及び5の実施形態における、ICの製作において用いるためのデルタ−ジオメトリタイミング予測工程(InTime)及びデルタ−タイミング形状予測工程(InTent)を含むIDMP600のブロック図である。このIDMP600の実施例は、InTime工程102、InTent工程104とEDAシステムの工程602〜626との間の特定の結合を示す。一般にInTime工程102及びInTent工程104は、本明細書で説明されるように、更に詳細には図3及び図5それぞれを参照しながら説明したように機能する。ある実施形態のEDAシステムの工程602〜626は、当該技術分野で公知である1つ又はそれ以上のEDAシステムの工程に従って機能するが、これに限定されるものではない。
IDMPの構成要素工程は、EDAシステム/工程に対し典型的な初期ライブラリ情報をデルタ情報で強調することにより強調セルライブラリを生成する。強調又は修正デバイスモデルは、上述のように設計のデバイスのデルタジオメトリΔdを含めるように初期デバイスモデルを強調する。この強調は、各デバイスに対応するデルタジオメトリΔdからのキャパシタンス変動ΔCの抽出を可能にするようデバイスのモデル化段階を含む。ある実施形態のデバイスパラメータ(セルライブラリ)の修正又は再特徴付けは、幾つかの原則を課し、その1つは、再特徴付けされたデバイスが既存のデバイスモデルと完全に互換性があることである。また、再特徴付けされたデバイスパラメータは、信号遅延モデルと互換性があり、ここで、
Figure 0004521640
である。更に再特徴付けされたデバイスパラメータは、次式に従って電流保存を可能にする。
Figure 0004521640
ある実施形態の修正デバイスモデル(本明細書では「IDMPデバイスモデル」とも呼ばれる)は、トランジスタが例えばデバイスライブラリにおいて通常用いられる均一なゲート長を持たないと仮定する。代わりに、IDMPデバイスモデルは、不均一なゲート長を有するトランジスタを仮定する。図7は、ある実施形態における不均一で且つ変化するゲート長を有するIDMPデバイスモデルのトランジスタ700のブロック図である。この例示的なトランジスタ700は、ゲート710全体に渡ってゼロでないゲート長変動を仮定しており、これは経験的データを用いて得られた仮定である。従って、ゲート長は、ゲート710の相互接続端702近くのほぼ100nm(ゲート長変動Δdがほぼ+10nm)の長さから、ゲートポリ704の端部近くのほぼ80nm(Δdがほぼ−10nm)の長さまでゲート710全体に渡って変化する。この実施例では、+10nmと−10nmのゲート長変動Δdが示されており、変動Δdはゲート長全体に渡って均一であるが、IDMPモデルは、これらの特性を正確に有するトランジスタへの適用に限定されるものではない。
IDMPデバイスモデルはまた、デバイスをモデル化して、デバイスパラメータに対するゲート長変動Δdの影響を判断するようにする。従って、IDMPデバイスモデルは、不均一なゲート長に加えて、幾つかの寄生キャパシタンスを含み、これらの一部又は全てがゲート長変動Δdによって影響を受ける可能性が高いと仮定する。寄生キャパシタンスの一例として、図8は、ある実施形態におけるIDMPデバイスモデルのトランジスタ700のゲート/接合キャパシタンスのブロック図である。トランジスタ700は、基板802、ソース領域804、ドレイン領域806、空乏領域808、及びゲート810を含む。モデルの寄生キャパシタンスは、例えば、ゲート−ソース間キャパシタンス(「Cgs」)、ゲート−ドレイン間キャパシタンス(「Cgd」)、ソース−基板間キャパシタンス(「Csb」)、ゲート−基板間キャパシタンス(「Cgb」)、及びドレイン−基板間キャパシタンス(「Cdb」)の少なくとも1つを含む。
これらの寄生キャパシタンスを用いると、IDMPモデルは、デバイスの入力キャパシタンス(「Cin」)がほぼ次式になると仮定される。
Figure 0004521640
またIDMPモデルは、デバイスの出力キャパシタンス(「Cout」)がほぼ次式となると仮定される。
Figure 0004521640
引続きトランジスタ700を用いた実施例において、IDMPデバイスモデルは、寄生キャパシタンスと共に不均一/変化ゲート長モデルから生じるゲート長変動Δd情報を用いて、セルライブラリのデバイスパラメータを強調する。図9は、ある実施形態における100nm未満のゲート長を有するトランジスタの修正デバイスモデルの例示的なパラメータ900を示している。トランジスタのゲート長変動Δdは、幾つかの例を挙げると、有効チャンネル長、閾値電圧、Cdg/Cgsオーバーラップキャパシタンス、入力キャパシタンス、及び出力キャパシタンスを含む、デバイスモデル900のパラメータを修正するのに用いられる。ゲート長変動Δdは、デバイスに応じて好適なデバイスモデルの他のパラメータを修正するのに用いることができる。
デバイス操作に関するゲート長変動Δdの影響の一例として、図10Aは、ある実施形態におけるゲート長変動Δd1020に対する信号遅延1010のプロットである。更に図10Bは、ある実施形態におけるゲート長変動Δd1020に対するトランジスタ飽和電流1012のプロットである。
セルライブラリを強調する段階に加えて、IDMPの構成要素工程は、上述のように設計の相互接続部のデルタジオメトリΔd/Δtを含めるためにEDAシステム/工程に対し一般的な初期ライブラリを修正することにより、修正相互接続部ライブラリを生成する。この修正は、相互接続部に対応するデルタジオメトリΔd/Δtからの各相互接続部のキャパシタンス変動ΔC、抵抗変動ΔR、及びインダクタンス変動ΔLのうちの1つ又はそれ以上の抽出を可能にするように相互接続部をモデル化する段階を含む。
ある実施形態の相互接続部パラメータ(相互接続部ライブラリ)の修正又は再特徴付けは、IDMP相互接続部モデルから始まる。図11は、ある実施形態におけるIDMP相互接続部モデル1100の断面図である。相互接続部モデル1100は、寸法「d」及び厚さ寸法「t」を有する金属配線1102を含む。金属配線1102は、チップの同一層にある少なくとも1つの構成要素1104に近接している。金属配線1102は、チップの同一層にある構成要素1104から距離「s」だけ離間しており、ここで近接した構成要素は、IC設計に応じて適切などのようなデバイス、相互接続部、及び/又は他の構造体であってもよい。構成要素1104に対して金属配線1102を近接して配置した結果として、結合キャパシタンス(「Cc」)が存在する。
同一層にある近接した構成要素1104に加えて、金属配線1102はまた、チップの別の層1112に近接して設置されている。近接層1112は、IC設計に応じて適切なあらゆる層又は基板とすることができる。金属配線1102及び近接層1112が近接して配置された結果として接地キャパシタンス(「Cg」)が存在する。
IDMP相互接続部モデル1100を参照すると、ある実施形態のIDMPは、IC設計のデルタジオメトリΔd/Δtとタイミング変動Δτとの間の関係を記述する関数のセットを作成し且つこれを含む。この関係は、デルタジオメトリΔd/Δtの情報を用いてIC設計のタイミング変動Δτを生成する段階(InTime工程を参照して上述された)と、タイミング変動Δτの情報を用いて、IC設計のデルタジオメトリΔd/Δtを生成する段階(InTent工程を参照して上述された)の両方を含む。ちなみに、相互接続部のデルタジオメトリΔd/Δtは、線1102の寸法dに対する摂動Δd、及び線1102の厚さ寸法に対する摂動Δtを含む。IDMPの関数セットは、製造工程から生じるデルタジオメトリΔd/Δtが、対応する基線寸法d/tと比べて小さく、弱い摂動理論を考慮するものと仮定している。
ある実施形態の関数のセットは、デルタジオメトリΔd/Δtと抵抗変動ΔR(インクリメンタル寄生相互接続部抵抗ΔRとも呼ばれる)及びキャパシタンス変動ΔC(インクリメンタル寄生相互接続部キャパシタンスΔCとも呼ばれる)の両方との間の関係を記述する準線形関数である。次式のように、相互接続部の合計のキャパシタンスが結合キャパシタンスCcと接地キャパシタンスGgとを含むと仮定すると、
Figure 0004521640
ある実施形態のIDMPは、デルタジオメトリΔd/Δtと抵抗変動ΔRとの間の関係を次式のように記述する。
Figure 0004521640
更に、ある実施形態のIDMPは、デルタジオメトリΔd/Δtとキャパシタンス変動ΔCとの関係を次式のように記述する。
Figure 0004521640
ある実施形態のIDMPは、1つ又はそれ以上の調整係数又は変数を含むようにこれらの関係を修正する。「k1」、「k2」、「k3」、「k4」、及び「k5」で表される調整係数は、弱い摂動手法を使用することに関するあらゆる不正確さの影響、及び結合キャパシタンスCcにおいて見られるフリンジキャパシタンスのあらゆる追加される量の影響を調整する。従って、調整係数を含むデルタジオメトリΔd/Δtと抵抗変動ΔR(式2)との修正関係は次式となる。
Figure 0004521640
整係数を含む、デルタジオメトリΔd/Δtとキャパシタンス変動ΔC(式3)との間の修正関係は次式となる。
Figure 0004521640
一例としてキャパシタンス変動ΔCを用いると、回路シミュレーション(キャパシタンスフィールドソルバー及びSPICEシミュレーションで生成される)と共に式4及び式5により得られる解を比較すると、キャパシタンス変動ΔC(正規化後)と金属配線寸法dにおける摂動Δd(寸法dのパーセンテージとして)との間の関係がほぼ線形であることを示している。図12は、ある実施形態における相互接続部摂動Δd(寸法dのパーセンテージとして)1220に対するキャパシタンス変動(正規化後)1210のプロット1200である。
同様に、回路シミュレーションと共に式4及び式5により得られる解を比較すると、キャパシタンス変動ΔC(正規化後)と金属配線寸法tにおける摂動Δt(寸法tのパーセンテージとして)との間の関係がほぼ線形であることを示している。図13は、ある実施形態における相互接続部摂動Δt(寸法tのパーセンテージとして)1320に対するキャパシタンス変動(正規化後)1310のプロット1300である。
また、ある実施形態の関数のセットは、デルタジオメトリΔd/Δtとタイミング変動Δτとの間の関係を記述する。上述と同じ仮定を用いて式1〜5を参照すると、ある実施形態のIDMPは、タイミング変動Δτと抵抗変動ΔR及びキャパシタンス変動ΔCの両方との間の関係を次のように記述する。
Figure 0004521640
式4及び式5の情報を用いて式6を展開すると、次式を得る。
Figure 0004521640
回路シミュレーションと共に式6及び式7から得られる解の比較は、タイミング変動Δτ(正規化後)と金属配線寸法dにおける摂動Δd(寸法dのパーセンテージとして)との間の関係がほぼ線形であることを示している。図14は、ある実施形態における相互接続部摂動Δd(寸法dのパーセンテージとして)1420に対するタイミング遅延(正規化後)1410のプロット1400である。
上述の式1〜7は、ある実施形態のデルタフローにおいて用いられる関数のセットの一例として、デルタジオメトリ、デルタタイミング、デルタキャパシタンス、デルタ抵抗、及びデルタインダクタンスの間の関係を説明するために提示される。しかしながら、本明細書の説明における別の実施形態で用いるため、多くの異なる関数(例えばより高次の関数)及び関数の異なる組み合わせを作成することができる。
図15A、15B及び15Cは、ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部1500を示している。相互接続構造部1500Aは、2つのビア1506を用いて金属の電源ワイヤ1504に接続された金属電力網1502を含む。電源ワイヤ1504は、寸法「d」及び厚さ寸法「t」を有する。電源ワイヤ1504は、チップの同一層内に第1の隣接構造部1510と第2の隣接構造部1520とを有する。第1の構造部1510は、寸法「d1」及び厚さ寸法「t」を有し、距離「s1」だけ電源ワイヤ1504から離間している。第2の構造部1520は、寸法「d2」及び厚さ寸法「t」を有し、距離「s2」だけ電源ワイヤ1504から離間している。
図15Aは、デルタパラメータ抽出前の相互接続構造部1500Aを示している。デルタパラメータ抽出の前に、相互接続構造部1500Aは、ほぼ10個のサブノード又は変化領域1530を含む。
図15Bは、ある実施形態におけるデルタジオメトリ情報によって相互接続部ジオメトリを更新する段階の後の相互接続構造部1500Bを示している。デルタジオメトリ情報によるジオメトリ更新に続いて、相互接続構造部1500Bは、ほぼ40個のサブノード又は変化領域1530を含む。
図15Cは、ある実施形態におけるデルタキャパシタンス抽出において用いるための寸法パラメータ及び対応するデルタジオメトリを有する相互接続構造部1500Cの端面図(相互接続構造部1500A/1500Bの端面図)を示している。上記で説明したInTimeの相互接続部工程は、次式に従ってデルタキャパシタンスを抽出する。
Figure 0004521640
及び、
Figure 0004521640
式8及び9は、ある実施形態のデルタキャパシタンス抽出の一例として提示される。本明細書の説明において、他のデルタ情報(デルタ抵抗、デルタインダクタンス等)を抽出することができ、異なる関数(より高次の関数等)及び異なる関数の組み合わせを作成することができる。
上述の相互接続構造部1500の解析は、デルタジオメトリ情報が相互接続部に適用されるので、IC設計工程で処理するのに必要とされる情報量が著しく増大することを示している。通常の設計フローは、デルタ情報を組込む新しい設計特徴パラメータを作り出すためにIC設計の全ての情報を再処理する必要があるので、この情報量の増大は一般的なIC設計工程の効率に著しい悪影響を及ぼす可能性がある。
一般的な設計フローとは対照的に、ある実施形態の設計フロー(InTime及び/又はInTent工程を含む)は、設計の特徴パラメータに対応するデルタ情報を用いて、IC設計を再特徴付けするインクリメンタルフローを導入する。デルタフローは、新しい設計特徴パラメータの生成を必要とせず、更にIC設計の全ての情報を再処理する必要がなく、デバイス及び相互接続構造部の対応するパラメータを強調又は再特徴付けするデルタ出力(インクリメンタルの)を供給する。デルタ出力が関連するパラメータの初期情報とは別個にデルタ情報出力を供給することにより、デルタフローは、特定の回路パラメータの正確なデルタ情報を効率的に提供することでライブラリ情報に対する設計工程の依存性を低減させる。ライブラリ情報への依存性が低減されると、設計工程中に行われることになるルックアップ操作の回数が減少(又はなくなる)するので、IC設計工程の効率及び速度が向上する。ライブラリ情報への依存性が低減されることはまた、ライブラリ情報固有のデータ品質の問題に起因してIC設計の精度が高くなる。更にデルタ情報は、1つ又はそれ以上のパラメータを新しいパラメータで置き換えた後に、回路全体を再処理するのではなくパラメータに関連する差分情報だけをインクリメンタル処理することを可能にし、これによりIC設計工程の効率、速度及び精度が増大する。
上記で説明した相互接続部のモデル化は、本明細書で説明するように、各相互接続部に対応するデルタジオメトリΔd/Δtの情報からレイアウトの各相互接続部又は相互接続部セグメントのデルタキャパシタンスΔC、デルタ抵抗ΔR、及び/又はデルタインダクタンスΔLのうちの1つ又はそれ以上の抽出を可能にする。デルタ情報ΔC、ΔR及び/又はΔLはまた、修正相互接続部の「強調特徴パラメータ」又は「強調電気パラメータ」と呼ばれる。強調特徴パラメータは、修正相互接続部を電気的にモデル化するキャパシタンス、抵抗、及びインダクタンスのパラメータのうちの1つ又はそれ以上を含む。強調特徴パラメータは、修正相互接続部についてのキャパシタンス、抵抗、及び/又はインダクタンスの新しい値を含むことができる。また修正特徴パラメータは、修正相互接続部についてのキャパシタンス、抵抗、及び/又はインダクタンスの新しい値を作り出すために相互接続部の初期特徴パラメータを修正する際に用いるためのデルタ情報ΔR/ΔL/ΔCを含むことができる。
図2及び図3を参照して説明したように、IDMPのInTime工程102又は他の構成要素工程は、各相互接続部に応じて好適な対応するデルタジオメトリΔd/Δtからデルタ情報ΔC、ΔR、及び/又はΔL(又は抽出工程に応じて好適な他のパラメータ)を抽出する。以下に説明するように、デルタ情報ΔC、ΔR、及び/又はΔLを抽出するために直接計算抽出工程又は外挿抽出工程のいずれかを用いることができるが、本実施形態はこれに限定されるものではなく、従って、別の実施形態では他の抽出工程を用いることができる。
直接計算抽出工程は、デルタジオメトリΔd/Δt情報からデルタパラメータ情報ΔR/ΔL/ΔC及び/又はデルタタイミングΔτ情報を直接計算に与えることにより、セル又はライブラリ情報に対するIC製作工程の依存性が低減又は排除される。直接計算抽出工程では、IDMPは、デルタジオメトリΔd/Δtとデルタ情報ΔC、ΔR、及び/又はΔLの少なくとも1つとの間に1つ又はそれ以上の関係或いは相関を形成する。例えば、InTime工程102は次に、式1〜7を参照して上記で説明した関係を用いて、デルタジオメトリΔd/Δtから各相互接続部についてデルタ情報ΔC、ΔR、及び/又はΔLを直接計算する。別の実施形態のInTime工程は、1つ又はそれ以上のルックアップテーブルから各相互接続部についてのデルタ情報ΔC、ΔR、及び/又はΔLを参照することができ、ここでルックアップテーブルの項目は、式1〜7の関係を用いてデルタジオメトリΔd/Δtから各相互接続部についてのデルタ情報ΔC、ΔR、及び/又はΔLを計算することにより生成される。
直接計算抽出とは対照的に、外挿抽出工程は、初期相互接続部ライブラリの相互接続部情報から外挿することによって、デルタ情報ΔC、ΔR、及び/又はΔLを抽出する。図16は、ある実施形態における修正相互接続部の修正特徴パラメータの情報を抽出するための外挿抽出工程1600のフロー図である。外挿抽出1600は、ブロック1608において、上述のようにInTime工程がIC設計レイアウトの物理的記述へのデルタジオメトリΔd/Δtのマッピングからの情報を受け取るか又は読取り、レイアウトの相互接続部を識別することによって始まる。
InTime工程は、ブロック1610において、デルタジオメトリΔd/Δtを用いて各相互接続部の区分表現を行う。区分表現は、例えば区分ポリゴン化を含むことができる。区分ポリゴン化は一般に、相互接続部に対応する設計ジオメトリの点をサンプリングする段階、及びサンプリングされた点のデルタジオメトリΔdを表すベクトルを生成する段階を含む。InTime工程は、ベクトルを翻訳し、本明細書では「Δd輪郭」とも呼ばれるポリゴン化相互接続部を形成する。
図17は、ある実施形態におけるポリゴン化相互接続部1700のブロック図である。InTime工程の構成要素は、寸法変動Δd(ベクトル)を用いて初期(非ポリゴン化の)相互接続部1750のセグメント又は一部の初期寸法(「DO」)を修正することにより相互接続部(ポートAとポートBとの間の構造として定義される)のポリゴン化を行い、新しい寸法(Δd輪郭)を有する新しい相互接続部セグメントを形成する。
1つの相互接続部1700を一例としてとると、区分ポリゴン化は、相互接続部の第1のセグメント1701で始まり、ここでInTime工程は、対応する寸法変動+Δd1を加算することにより第1のセグメント1701の初期寸法DOを修正し、セグメント1701に対する新しい寸法D1を形成する。ポリゴン化は相互接続部の第2のセグメント1702に続き、ここではInTime工程は、対応する寸法変動−Δd2を引算することにより初期寸法DOを修正し、セグメント1702に対する新しい寸法D2を形成する。ポリゴン化は相互接続部の第3のセグメント1703に続き、ここではInTime工程は、対応する寸法変動+Δd3を加算することにより初期寸法DOを修正し、セグメント1703に対する新しい寸法D3を形成する。ポリゴン化は相互接続部の最終セグメント1704で終了し、ここでInTime工程は、寸法変動の値がゼロ(0)となるので初期寸法DOを修正しない。
ブロック1610(図16に戻る)で相互接続部のポリゴン化が完了すると、InTime工程は、ブロック1612において、初期相互接続部ライブラリから1つ又はそれ以上の初期相互接続部セグメント(非ポリゴン化の)に対応する初期特徴パラメータ(キャパシタンス、抵抗、及び/又はインダクタンス)を検索する。初期特徴パラメータの検索は、例えば1つ又はそれ以上のルックアップテーブルを用いた情報の検索を含むが、別の実施形態では、データベース又は他のソースから情報を検索するための当該技術分野で公知の他の方法を用いることができる。
InTime工程は、ブロック1614において、初期相互接続部セグメントと修正相互接続部セグメントとの1つ又はそれ以上の比較情報と共に初期特徴パラメータ(検索された)を用いて、新しい相互接続部セグメントを再特徴付けする際に用いるための修正特徴パラメータを生成する。ある実施形態の比較は、初期相互接続部セグメントDO(図17)の寸法と対応するΔd輪郭セグメントの寸法D1との比較を含む。InTime工程は、この比較情報(両寸法(D0−D1)の差分)を用いて、修正相互接続部に対応する修正特徴パラメータ(キャパシタンス、抵抗、及び/又はインダクタンス)を初期特徴パラメータにより外挿する。修正パラメータは、初期のキャパシタンス、抵抗、及び/又はインダクタンスのパラメータにより外挿及び/又は内挿されるが、別の実施形態では、追加及び/又は代替の初期相互接続部情報を用いて新しいパラメータを導出/外挿することができる。
InTime工程は、ブロック1616において修正相互接続部ライブラリを生成する。修正相互接続部ライブラリの生成は、修正相互接続部パラメータを用いて相互接続部モデルの情報を修正することによって、初期相互接続部ライブラリの情報を強調する段階を含む。相互接続部ライブラリモデルの修正は、デルタ情報ΔR/ΔL/ΔCの情報を1つ又はそれ以上のネットリストに付加する段階を含むことができる。相互接続部ライブラリモデルの修正は、同様に或いは代替として、1つ又はそれ以上のネットリストの情報をデルタ情報ΔR/ΔL/ΔCを含む新しい情報と置き換える段階を含むことができる。別の代替形態として、相互接続部ライブラリモデルの修正は、同様に或いは代替として、1つ又はそれ以上のネットリストの情報を修正相互接続部に応じて適切なキャパシタンス、抵抗、及び/又はインダクタンスの新しい値と置き換える段階を含むことができる。
上述のように、InTime工程及び/又はInTent工程を含むデルタフロー工程は、デルタジオメトリΔd/Δt情報からの特徴パラメータ(デルタ情報)を直接決定又は計算することを可能にすることによって、セル又はライブラリの情報に対するIC製作工程の依存性を低減又は排除する。このことは設計/製造フローの種々の点における外挿抽出の代わりに直接計算抽出を利用することを可能にすると同時に、種々の別の実施形態のEDA及び/又は他の設計製造システムは、直接計算されたデルタ情報を用いる抽出工程、及び/又は、工程の一部の構成要素がルックアップ工程によって検索された情報ではなく直接計算されたデルタ情報を用いる外挿抽出工程を含むことができる。
図1、2、3、5、6、及び16を参照すると、工程の動作は、少なくとも1つのプロセッサの制御下にあるが、これに限定されるものではない。当業者であればソースコード、マイクロコード、プログラムロジックアレイを作成することができ、或いは、これらのフロー図及び本明細書で提供される詳細な説明に基づいて本発明を実施することができる。これらのフロー図に従って動作するアルゴリズム又はルーチンは、関連のプロセッサの一部を形成する不揮発性メモリ内、関連のメモリ領域内、又はディスク等のリムーバブルメメディア内に格納され、或いは、電気的に消去可能プログラマブルROM(「EEPROM」)半導体チップ等のチップ内に組込まれ又は事前プログラムされ、若しくはこれらの構成要素のあらゆる組み合わせで格納されるが、これらに限定されるものではない。
上述のIDMPの態様は、EDAコンピュータシステム又は他の処理システム上で実行される工程に関しての説明である。これらの工程は、コンピュータシステムの機械可読又はコンピュータ可読メモリ領域若しくはデバイス内に格納されるプログラムコードとしてインプリメントされ、コンピュータシステムのプロセッサによって実行される。
種々の異なるコンピュータシステムをIDMPと共に用いることができるが、図18は、ある実施形態におけるデルタ−ジオメトリタイミング予測工程(InTime)及びデルタ−タイミング形状予測工程(InTent)を含む、IDMPをホストするコンピュータシステム1800である。一般にコンピュータシステム1800は、情報及び命令を処理するための中央処理装置(「CPU」)又は中央プロセッサ1802、情報を伝達するためにCPU1802に結合されたアドレス/データバス1801、CPU1802への情報及び命令を格納するためにバス1801に結合された揮発性メモリ1804(例えばランダムアクセスメモリ(「RAM」))、及びCPU1802への静的な情報及び命令を格納するためにバス1801に結合された不揮発性メモリ1806(例えば読取り専用メモリ(「ROM」))を含む。またコンピュータシステム1800は、情報及び命令を格納するためにバス1801に結合された1つ又はそれ以上のオプションの記憶デバイス1808を含むことができる。記憶デバイス又はデータ記憶デバイス1808は、コンピュータ可読メモリである1つ又はそれ以上のリムーバブル磁気又は光学の記憶媒体を含むことができる。揮発性メモリ1804、不揮発性メモリ1806、及び/又は記憶デバイス1808の幾つかの組み合わせは、上記で説明したIDMPの構成要素又は工程を記述するデータ構造を含み、又はこれを格納する。
コンピュータシステム1800はまた、該コンピュータシステム1800のユーザに対して情報を表示するためにバス1801に結合された少なくとも1つのオプションの表示デバイス1810を含むことができる。ある実施形態のコンピュータシステム1800はまた、CPU1802に情報及びコマンド選択を伝達するためにバス1801に結合された1つ又はそれ以上のオプションの入力デバイス1812を含むことができる。更にコンピュータシステム1800は、CPU1802にユーザの入力情報及びコマンド選択を伝達するためにバス1801に結合されたオプションのカーソル制御装置又は指示デバイス1814を含むことができる。コンピュータシステム1800はまた、他のコンピュータシステムとインターフェースを取るためにバス1801に結合された1つ又はそれ以上のオプションの信号転送デバイス1816(例えば、送信器、受信器、モデム等)を含むことができる。
本明細書で説明されるIC製作のためのシステム及び方法は、デルタパラメータと相互接続部の少なくとも1つの寸法変動との間の1つ又はそれ以上の関数関係を用いて、受取られた回路設計の少なくとも1つの相互接続部に対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、相互接続部を特徴付ける1つ又はそれ以上の電気パラメータの差分情報を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、相互接続部の少なくとも1つの寸法変動の情報と、相互接続部を特徴付ける1つ又はそれ以上の電気パラメータの予め指定された情報とを用いて、受取られた回路設計の少なくとも1つの相互接続部に対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、相互接続部を特徴付ける電気パラメータの差分情報を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、デルタパラメータとデバイスの少なくとも1つの寸法変動との間の1つ又はそれ以上の関数関係を用いて、受取られた回路設計の少なくとも1つのデバイスに対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、デバイスを特徴付ける1つ又はそれ以上の電気パラメータの差分情報を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、デバイスの少なくとも1つ寸法変動の情報及びデバイスを特徴付ける1つ又はそれ以上の電気パラメータの予め指定された情報を用いて、受取られた回路設計の少なくとも1つのデバイスに対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、デバイスを特徴付ける電気パラメータの差分情報を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも1つを予測する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む段階と、インクリメンタルタイミング差を用いて回路設計の寸法差を予測する段階と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを統合することにより回路設計を修正する段階との少なくとも1つの段階を含む方法を含む。
ある実施形態の方法は、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも1つを用いて回路設計のモデルを生成する段階を更に含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する段階を更に含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを回路に対応する1つ又はそれ以上の回路記述に付加する段階を更に含み、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも1つであることを特徴とする。
ある実施形態の方法は、回路に対応する1つ又はそれ以上の回路記述の情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを含む情報と置き換える段階を更に含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つを再特徴付けする段階を更に含む。
ある実施形態の方法の予測段階は、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出する段階を更に含む。ある実施形態の抽出段階は、寸法差を回路設計にマッピングする段階を含む。ある実施形態の抽出段階は、寸法差とデルタパラメータとの間で1つ又はそれ以上の関数関係を形成する段階と、該関数関係を用いて寸法差からデルタパラメータを直接生成する段階との少なくとも1つの段階を更に含む。
ある実施形態の方法のインクリメンタルデルタパラメータは、各デバイス、各相互接続部、及び各相互接続部の1つ又はそれ以上のセグメントの少なくとも1つを特徴付ける回路パラメータでのインクリメンタル差分を含む。
ある実施形態の方法の回路パラメータは、抵抗、インダクタンス、キャパシタンス、接合キャパシタンス、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンス、及び有効ゲート長の少なくとも1つを含む。
ある実施形態の方法の寸法差を予測する段階は、インクリメンタルタイミング差を用いてスラック遅延時間を求める段階と、デバイス及び相互接続部の間でスラック遅延時間を分割する段階との少なくとも1つを更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いてデバイス及び相互接続部の少なくとも1つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。
ある実施形態の方法の回路設計を修正する段階は、予測されたインクリメンタルデルタパラメータを用いて寸法差分のルールを生成する段階を更に含む。
ある実施形態の方法のインクリメンタルタイミング差は、回路の信号伝搬遅延を含む。
ある実施形態の方法は、回路のジオメトリ検証解析の情報から寸法差を導出する段階を更に含む。
ある実施形態の方法の、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを統合する段階は、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを回路の物理的記述にマッピングする段階を含む。ある実施形態の方法の物理的記述は、グラフィカルデータ表現及びテキストファイル表現の少なくとも1つである。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階、デバイス及び相互接続部に対応する寸法差を受け取る段階、寸法差を用いてデバイス及び相互接続部のインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含むことを特徴とする段階、寸法差及びデルタパラメータの少なくとも1つを用いて設計のインクリメンタルタイミング差を生成する段階、及びタイミング差を用いて設計に対応するデルタパラメータを生成する段階の少なくとも1つを含む方法を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むICの設計を受け取る段階と、デバイスの寸法変動及び相互接続部の寸法変動を用いてデバイスモデル及び相互接続部モデルのインクリメンタル修正を行う段階と、修正デバイス及び相互接続部のモデルを用いてICをモデル化する段階と、モデルを用いてICのタイミング変動情報を生成する段階と、タイミング変動情報を用いてデバイス変化及び相互接続部変化を生成する段階と、生成されたデバイス変化及び相互接続部変化を用いてデバイスの寸法変動及び相互接続部の寸法変動についてのルールを生成する段階との少なくとも1つを含む統合設計製造方法を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むICの設計を受け取る段階と、強調されたデバイス及び相互接続部のモデルの情報を用いて設計の回路モデルを生成する段階であって、該強調されたデバイス及び相互接続部のモデルがデバイス及び相互接続部の寸法変動から導出されたキャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも1つを統合する段階と、回路モデルを用いてタイミング変動情報を生成する段階と、タイミング変動情報を用いてデバイス及び相互接続部の寸法変動の制御のルールを生成する段階であって、該ルールが、回路モデルのタイミング変動情報から導出されたキャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも1つを統合する段階との少なくとも1つの段階を含む統合設計製造方法を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、情報を電子的に処理する手段及び電子的に格納する手段と、複数のデバイス及び相互接続部を含む回路設計を受け取る手段と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも1つを予測する手段であって、デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む手段と、インクリメンタルタイミング差を用いて回路設計の寸法差を予測する手段と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを統合することにより回路設計を修正する手段と、の少なくとも1つを含むシステムを含む。
ある実施形態のシステムは、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも1つを用いて回路設計のモデルを生成する手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを回路に対応する1つ又はそれ以上の回路記述に付加する手段であって、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも1つであることを特徴とする手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つを再特徴付けする手段を更に含む。
ある実施形態のシステムの予測手段は、寸法差を用いてインクリメンタルデルタパラメータを抽出する手段を更に含む。
ある実施形態のシステムのインクリメンタルデルタパラメータは、各デバイス、各相互接続部、及び各相互接続部の1つ又はそれ以上のセグメントの少なくとも1つを特徴付ける回路パラメータでのインクリメンタル差分を含む。
ある実施形態のシステムの回路パラメータは、抵抗、インダクタンス、キャパシタンス、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンスのうちの少なくとも1つを含む。
ある実施形態のシステムの寸法差を予測する手段は、インクリメンタルタイミング差を用いてスラック遅延時間を求める手段を更に含む。ある実施形態のシステムの寸法差を予測する手段は、スラック遅延時間を分割する手段を更に含む。ある実施形態のシステムは、分割されたスラック遅延時間を用いて寸法差を生成する手段を更に含む。
ある実施形態のシステムの回路設計を修正する手段は、予測されたインクリメンタルデルタパラメータを用いて寸法差のルールを生成する手段を更に含む。
ある実施形態のシステムは、回路設計のジオメトリ検証解析の情報から寸法差を導出する手段を更に含む。
ある実施形態の修正手段は、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを回路の物理的記述にマッピングする手段を更に含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る手段と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも1つを予測する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む手段と、インクリメンタルタイミング差を用いて回路設計の寸法差を予測する手段と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを統合することにより回路設計を修正する手段との少なくとも1つを含むデバイスを含む。
本明細書で説明されるICを製作するためのシステム及び方法は、処理システムによる実行時に、複数のデバイス及び相互接続部を含む回路設計を受け取り、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも1つを予測し、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含み、インクリメンタルタイミング差を用いて回路設計の寸法差を予測し、及び/又は回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも1つを統合することによって回路設計を修正する、実行可能な命令を含む機械可読媒体を含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る段階と、デバイス及び相互接続部に対応する寸法差を受け取る段階と、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む段階と、寸法差及びデルタパラメータの少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルタイミング差を予測する段階との少なくとも1つ含む方法を含む。
ある実施形態の方法は、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも1つを用いて回路のモデルを生成する段階を更に含む。
ある実施形態のインクリメンタルデルタパラメータを抽出する段階が、寸法差を回路レイアウトにマッピングする段階を含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する段階を更に含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを回路に対応する1つ又はそれ以上の回路記述に付加する段階を更に含み、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも1つであることを特徴とする。
ある実施形態の方法は、回路に対応する1つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを含む情報と置き換える段階を更に含む。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つを再特徴付けする段階を更に含む。
ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、寸法差とデルタパラメータとの間で1つ又はそれ以上の関数関係を形成する段階、及び/又は該関数関係を用いて寸法差からデルタパラメータを直接生成する段階を更に含む。
ある実施形態の相互接続部のインクリメンタルデルタパラメータは、各相互接続部と各相互接続部の1つ又はそれ以上のセグメントとの少なくとも1つを特徴付ける回路パラメータでのインクリメンタル差分を含む。
ある実施形態のパラメータは、キャパシタンス、抵抗、及びインダクタンスのうちの少なくとも1つを含む。
ある実施形態の方法は、インクリメンタルタイミング差からスラック遅延時間を求める段階、及び/又はデバイス及び相互接続部の間でスラック遅延時間を分割する段階を更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いてデバイスの少なくとも1つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いて相互接続部の少なくとも1つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。ある実施形態の方法は、生成されたインクリメンタルデルタパラメータを用いて寸法差の制御のルールを生成する段階を更に含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階と、デバイス及び相互接続部の少なくとも1つの寸法差を設計に統合する段階と、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上の電気パラメータの差分情報を含む段階と、インクリメンタルデルタパラメータ情報を用いてタイミング解析を行い且つインクリメンタルタイミング差を生成する段階との少なくとも1つの段階を含む方法を含む。
ある実施形態の方法は、インクリメンタルタイミング差を含むタイミングレポートを生成する段階を更に含む。
ある実施形態の方法は、寸法差及びインクリメンタルデルタパラメータの少なくとも1つを用いて回路のモデルを生成する段階を更に含む。
ある実施形態のインクリメンタルタイミング差は回路の信号伝搬遅延を含む。
ある実施形態の方法は、回路のジオメトリ検証解析の情報から寸法差を導出する段階を更に含む。
ある実施形態の寸法差を統合する段階は、寸法差を回路の物理的記述にマッピングする段階を更に含む。
ある実施形態の物理的記述は、グラフィカルデータ表現及びテキストファイル表現の少なくとも1つである。
ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する段階を更に含む。ある実施形態のデバイスモデルの情報を強調する段階は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを1つ又はそれ以上のネットリストに付加する段階を含む。ある実施形態のデバイスモデルの情報を強調する段階は、1つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを含む新しい情報と置き換える段階を含む。ある実施形態の相互接続部の情報を強調する段階は、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いて相互接続部を再特徴付けする段階を含む。
ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、寸法差とデルタパラメータとの間で1つ又はそれ以上の関数関係を形成する段階、及び/又はデバイス及び相互接続部の少なくとも1つを特徴付けるパラメータにおける差分を関数関係を用いて寸法差から直接求める段階を更に含む。
ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、デバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータを識別する段階、及び/又はデバイス及び相互接続部の少なくとも1つを特徴付ける識別されたパラメータと共に1つ又はそれ以上の内挿演算を用いてデバイス及び相互接続部のデルタパラメータを形成する段階を更に含む。
ある実施形態の相互接続部のインクリメンタルデルタパラメータは、各相互接続部及び各相互接続部の1つ又はそれ以上のセグメントの少なくとも1つを特徴付ける回路パラメータでのインクリメンタル差分を含む。
ある実施形態の電気パラメータは、キャパシタンス、抵抗、及びインダクタンスのうちの少なくとも1つを含む。
ある実施形態のデバイスの電気パラメータは、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンスのうちの少なくとも1つを含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むICの設計を受け取る段階と、デバイスの寸法変動を用いてデバイスモデルのインクリメンタル修正を行う段階と、相互接続部の寸法変動を用いて相互接続部モデルのインクリメンタル修正を行う段階と、修正デバイス及び相互接続部のモデルを用いてICのモデルを生成する段階と、モデルの信号伝搬遅延情報を生成する段階と、信号伝搬遅延情報を用いてモデルのジオメトリを検証する段階との少なくとも1つの段階を含む統合設計製造方法を含む。
ある実施形態の方法は、ICのデバイス及び相互接続部の間でスラック遅延時間を分割する段階であって、信号伝搬遅延情報がスラック遅延時間を含む段階、分割されたスラック遅延時間を用いてデバイス変化を生成する段階、分割されたスラック遅延時間を用いて相互接続部変化を生成する段階、及び/又は生成されたデバイス変化及び相互接続部変化を用いてデバイスの寸法変動及び相互接続部の寸法変動の制御のルールを生成する段階を更に含む。
ある実施形態のデバイス変化は、各デバイスを特徴付ける回路パラメータにおけるインクリメンタル寸法差及びインクリメンタル差分の少なくとも1つを含む。
ある実施形態の相互接続部変化はインクリメンタル寸法差を含む。
ある実施形態の相互接続部変化は、各相互接続部及び各相互接続部の1つ又はそれ以上のセグメントの少なくとも1つを特徴付ける回路パラメータでのインクリメンタル差分を含む。ある実施形態の相互接続部変化は、キャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも1つを含むことができる。
本明細書で説明されるICを製作するためのシステム及び方法は、情報を電子的に処理をする手段と、情報を電子的に格納する手段と、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る手段と、デバイス及び相互接続部に対応する寸法差を受け取る手段と、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む手段と、寸法差及びデルタパラメータの少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルタイミング差を予測する手段との少なくとも1つを含むシステムを含む。
ある実施形態のシステムは、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも1つを用いて回路のモデルを生成する手段を更に含む。
ある実施形態のシステムは、寸法差を回路レイアウトにマッピングする手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを回路に対応する1つ又はそれ以上のネットリストに付加する手段を更に含む。
ある実施形態のシステムは、回路に対応する1つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを含む情報と置き換える手段を更に含む。
ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つを再特徴付けする手段を更に含む。
ある実施形態のシステムは、インクリメンタルタイミング差からスラック遅延時間を求める手段、及び/又はデバイス及び相互接続部の間でスラック遅延時間を分割する手段を更に含む。
ある実施形態のシステムは、分割されたスラック遅延時間を用いてデバイスの少なくとも1つに対応するインクリメンタルデルタパラメータを生成する手段を更に含む。
ある実施形態のシステムは、分割されたスラック遅延時間を用いて相互接続部の少なくとも1つに対応するインクリメンタルデルタパラメータを生成する手段を更に含む。
ある実施形態のシステムは、生成されたインクリメンタルデルタパラメータを用いて寸法差の制御のルールを生成する手段を更に含む。
本明細書で説明されるICを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る手段、デバイス及び相互接続部に対応する寸法差を受け取る手段、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含む手段、及び/又は寸法差及びデルタパラメータの少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルタイミング差を予測する手段を含むデバイスを含む。
ある実施形態の抽出手段は、寸法差とデルタパラメータとの間で1つ又はそれ以上の関数関係を形成する手段、及び/又は関数関係を用いて寸法差からデルタパラメータを直接生成する手段を更に含む。
ある実施形態のデバイスは、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも1つを用いて回路のモデルを生成する手段を更に含む。
ある実施形態のデバイスは、寸法差を回路レイアウトにマッピングする手段を更に含む。
ある実施形態のデバイスは、寸法差、デルタパラメータ、及びタイミング差の少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのモデルの情報を強調する手段を更に含む。
本明細書で説明されるICを製作するためのシステム及び方法は、処理システムによる実行時に、複数のデバイス及び相互接続部を含む回路レイアウトを受け取り、デバイス及び相互接続部に対応する寸法差を受け取り、寸法差を用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルデルタパラメータを抽出し、該デルタパラメータがデバイス及び相互接続部の少なくとも1つを特徴付ける1つ又はそれ以上のパラメータの差分情報を含み、及び/又は寸法差及びデルタパラメータの少なくとも1つを用いてデバイス及び相互接続部の少なくとも1つのインクリメンタルタイミング差を予測する、実行可能な命令を含む機械可読媒体を含む。
本明細書で説明されるICを製作するためのシステム及び方法の態様は、フィールドプログラマブルゲート・アレイ(FPGA)、プログラマブルアレイロジック(PAL)デバイス、電気的にプログラマブルなロジック、メモリデバイス、及び標準セルベースデバイス等のプログラマブルロジックデバイス(PLD)並びに特定用途向け集積回路(ASIC)を含む、種々の電気回路のいずれかにプログラムされた機能としてインプリメントすることができる。ICを製作するためのシステム及び方法の態様を実施するための幾つかの他の可能性は、メモリを備えたマイクロコントローラ(例えば電気的に消去可能なプログラマブル読出し専用メモリ(EEPROM))、埋め込み型マイクロプロセッサ、ファームウェア、ソフトウェア等を含む。更に、ICを製作するためのシステム及び方法の態様は、ソフトウェアベースの回路エミュレーションを有するマイクロプロセッサ、ディスクリートロジック(連続及び組み合わせ)、カスタムデバイス、ファジー(ニューラル)ロジック、量子デバイス、及び上記デバイスタイプのあらゆるものの混成型において具現化することができる。勿論、ベースとなるデバイス技術は、種々の構成要素タイプで提供することができ、これには、例えば、相補型金属酸化物半導体(CMOS)等の金属酸化物半導体電界効果トランジスタ(MOSFET)技術、エミッタ結合ロジック(ECL)等のバイポーラ技術、ポリマー技術(例えば、シリコン共役ポリマー、及び金属共役ポリマー−金属構造体)、アナログ及びデジタル混載、その他がある。
本明細書において開示される種々のシステム及び方法の構成要素は、コンピュータ支援設計ツールを用いて記述することができ、これらの動作、レジスタ転送、ロジック構成要素、トランジスタ、レイアウトジオメトリ、及び/又は他の特性に関して種々のコンピュータ可読媒体に具現化されたデータ及び/又は命令として表現(提示)することができる。このような回路表現を実施することができるファイル及び他のオブジェクトのフォーマットは、限定ではないが、C、Verilog、及びHLDL等の動作言語をサポートするフォーマット、RTLのようなレジスタレベルの記述言語をサポートするフォーマット、GDSII、GDSIII、GDSIV、CIF、MEBES等のジオメトリ記述言語をサポートするフォーマット、及び他のあらゆる好適なフォーマット及び言語を含む。
このようなフォーマット形式にされたデータ及び/又は命令を具現化することができるコンピュータ可読媒体は、限定ではないが、種々の形式の不揮発性記憶媒体(例えば、光学式、磁気式、或いは半導体記憶媒体)及び無線、光学式、又は有線の通信媒体若しくはこれらのあらゆる組み合わせを介してこのようなフォーマット形式のデータ及び/又は命令を転送するために用いることができる搬送波を含む。このようなフォーマット形式のデータ及び/又は命令の搬送波による転送の実施例は、限定ではないが、1つ又はそれ以上のデータ転送プロトコル(HTTP、FTP、SMTP等)によるインターネット及び/又は他のコンピュータネットワークを介した転送(アップロード、ダウンロード、e−mail等)を含む。上述のシステム及び方法のこのようなデータ及び/又は命令ベースの表現は、1つ又はそれ以上のコンピュータ可読媒体によってコンピュータシステム内に受取られると、限定ではないが、ネットリスト生成プログラム、配置及び配線プログラム及び同様のものを含む1つ又はそれ以上の他のコンピュータプログラムの実行に連動して、コンピュータシステム内にある処理エンティティ(例えば1つ又はそれ以上のプロセッサ)によって処理することができる。
文脈上他の意味に解すべき場合を除き、本明細書及び請求項全体を通して、用語「含む」、「構成する」及び同様のものは、排他的又は網羅的な意味ではなく、包括的な意味、すなわち「含むが、限定ではない」意味に解釈すべきである。また、単数又は複数形を用いる単語は、それぞれ複数又は単数形を含む。更に、用語「本明細書では」、「本明細書に従って」「上述の」、「以下の」及び同様の趣旨の用語は、本出願に対し全体として言及し、本出願書のどのような特定部分に対して言及するものではない。用語「又は」は、2つ又はそれ以上の項目の一覧に関して用いられている場合は、当該用語は、以下の用語の解釈:すなわち、一覧の項目のいずれか、一覧の項目の全て、一覧の項目のあらゆる組み合わせの全てを保護する。
ICを製作するための本システム及び方法の例示の実施形態の上記説明は網羅的なものではなく、又はICを製作するためのシステム及び方法は、開示された正確な形態に限定されるものではない。ICを製作するためのシステム及び方法の特定の実施形態及び実施例を例示の目的で本明細書で説明しているが、当業者には明らかであるように、種々の均等な修正がICを製作するための本システム及び方法の範囲内で可能である。本明細書において提供されたICを製作するための本システム及び方法の教示は、上述のICを製作するためのシステム及び方法だけではなく、他の処理システム及び方法にも適用可能である。
上記で説明した種々の実施形態の要素及び動作を組み合わせて、別の実施形態を提供することができる。これら及び他の変更は、上記の詳細な説明に照らしてICを製作するための本システム及び方法に対して行うことができる。
一般に、添付の請求項において、用いられる用語は、ICを製作するための本システム及び方法を本明細書及び請求項において開示された特定の実施形態に限定するものと解釈されるべきではなく、請求項の下で作用する全てのシステム及び方法を含むように解釈されるべきである。従って、ICを製作するためのシステム及び方法は、本開示によって限定されるものではなく、ICを製作するための本システム及び方法の範囲は、本請求項によって全体的に決定付けられるものとする。
ICを製作するための本システム及び方法の特定の態様は、特定の請求項の形式で提示されているが、発明者らは、任意の数の請求項の形態におけるICを製作するシステム及び方法の種々の態様を企図している。例えば、本システムの一態様のみが機械可読媒体において具現化されるように記載されているが、同様に他の態様を機械可読媒体において具現化してもよい。従って、発明者らは、ICを製作するためのシステム及び方法の他の態様に対し、このような追加の請求項を求めるために、本出願を提出した後に追加の請求項を付加する権利を留保する。
ある実施形態におけるデルタ−ジオメトリタイミング予測工程102及び/又はデルタ−タイミング形状予測工程104を含むデルタフローを含む統合設計製造工程(「IDMP」)100Aのブロック図である。 ある実施形態における集積回路(「IC」)を製作する際に用いるためのデルタフローを含むIDMP100Bのブロック図である。 別の実施形態におけるICを製作する際に用いるためのデルタフローを含むIDMPのブロック図である。 ある実施形態におけるデルタ−ジオメトリタイミング予測工程(「InTime工程」)についてのフロー図である。 ある実施形態における相互接続構造部に対応するデルタ情報を生成する際に用いるためのInTime工程のブロック図である。 ある実施形態におけるデルタ−タイミング形状予測工程(「InTent工程」)についてのフロー図である。 図2、図3、及び図5の実施形態におけるICを製作する際に用いるためのデルタ−ジオメトリタイミング予測工程(InTime)及びデルタ−タイミング形状予測工程(InTent)を含むIDMPのブロック図である。 ある実施形態における強調IDMPデバイスモデルのトランジスタのブロック図である。 ある実施形態におけるIDMPデバイスモデルのトランジスタのゲート/接合キャパシタンスのブロック図である。 ある実施形態における修正デバイスモデルのトランジスタのパラメータの例である。 ある実施形態におけるIDMPデバイスモデルのトランジスタについてのゲート長変動に対する信号遅延のプロットである。 ある実施形態におけるIDMPデバイスモデルのトランジスタについてのゲート長変動に対するトランジスタの飽和電流のプロットである。 ある実施形態におけるIDMP相互接続部モデルの断面図である。 ある実施形態におけるIDMP相互接続部モデルの相互接続部摂動Δd(寸法dのパーセンテージとして)に対するキャパシタンス変動(正規化後)のプロットである。 ある実施形態におけるIDMP相互接続部モデルの相互接続部摂動Δt(寸法tのパーセンテージとして)に対するキャパシタンス変動(正規化後)のプロットである。 ある実施形態におけるIDMP相互接続部モデルの相互接続部摂動Δd(寸法dのパーセンテージとして)に対するタイミング遅延(正規化後)のプロットである。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態における修正相互接続部の修正特徴パラメータの情報を抽出するための外挿抽出工程のフロー図である。 ある実施形態におけるポリゴン化相互接続部のブロック図である。 ある実施形態におけるIDMPをホストするコンピュータシステムの図である。
符号の説明
10 回路設計工程
12 回路レイアウト工程
14 タイミング解析工程
20 物理的(ジオメトリ)検証工程
22 RET工程
24 製造工程
100A IDMP
101 デルタフロー
102 デルタ−ジオメトリタイミング予測工程
104 デルタ−タイミング形状予測工程

Claims (37)

  1. 寸法変動ルールを使用してコンピューティングデバイスによって、回路設計を特徴付けるためのプログラムされた方法であって、
    複数のセル及び相互接続を含む回路設計をコンピューティングデバイスで受けるステップと、
    前記回路設計に関するデルタジオメトリ情報をコンピューティングデバイスで判断するステップと、
    前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差をコンピューティングデバイスで計算するステップと、
    タイミング供給に対して、インクリメンタルタイミング差をコンピューティングデバイスで評価するステップであって、回路設計におけるスラック時間を判断することを特徴とする、ステップと、
    前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールをコンピューティングデバイスで生成するステップと、
    を有することを特徴とする方法。
  2. コンピューティングデバイスで、前記回路設計の複数のセルおよび相互接続の間の前記計算されたインクリメンタルタイミング差を分割するステップを更に有することを特徴とする請求項1に記載の方法。
  3. コンピューティングデバイスで、前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てるステップを更に有することを特徴とする請求項2に記載の方法。
  4. 前記タイミング供給を割り当てるステップが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項3に記載の方法。
  5. 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を、コンピューティングデバイスで、分割するステップを更に有することを特徴とする請求項2に記載の方法。
  6. 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースをコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項5に記載の方法。
  7. セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報をコンピューティングデバイスで導出するステップを更に有することを特徴とする請求項6に記載の方法。
  8. 前記インクリメンタルタイミング差を評価するステップが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項1に記載の方法。
  9. タイミング供給の変動を生じる回路設計における差分のソースのレポートをコンピューティングデバイスで生成させるステップを更に有することを特徴とする請求項1に記載の方法。
  10. 前記回路設計に関する寸法変動ルールを生成するステップが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項1に記載の方法。
  11. 回路設計のセル又は相互接続に対応するデルタ供給割当をコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項1に記載の方法。
  12. 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項1に記載の方法。
  13. 寸法変動ルールを使用して、回路設計を特徴付けるために、コンピュータデバイスで利用可能プログラムが記録されたコンピュータ読取可能記録媒体であって、
    複数のセル及び相互接続を含む回路設計を受けるステップと、
    前記回路設計に関するデルタジオメトリ情報を判断するステップであって、それによって所定のデルタジオメトリ情報を生じさせることを特徴とするステップと、
    前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算するステップと、
    タイミング供給に対して、インクリメンタルタイミング差を評価するステップであって、回路設計におけるスラック時間を判断することを特徴とする、と、
    前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成するステップと、
    実行するようにコンピュータデバイスを処理させるように構成された前記プログラムが記録されたコンピュータ読取可能記録媒体
  14. 前記回路設計の複数のセル及び相互接続の間の前記計算されたインクリメンタルタイミング差を分割することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体
  15. 前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てることを更に有することを特徴とする請求項14に記載のコンピュータ読取可能記録媒体
  16. 前記タイミング供給を割り当てることが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項15に記載のコンピュータ読取可能記録媒体
  17. 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を分割することを更に有することを特徴とする請求項14に記載のコンピュータ読取可能記録媒体
  18. 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースを生成することを更に有することを特徴とする請求項17に記載のコンピュータ読取可能記録媒体
  19. セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報を導出することを更に有することを特徴とする請求項18に記載のコンピュータ読取可能記録媒体
  20. 前記インクリメンタルタイミング差を評価することが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項13に記載のコンピュータ読取可能記録媒体
  21. タイミング供給の変動を生じる回路設計における差分のソースのレポートを生成することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体
  22. 前記回路設計に関する寸法変動ルールを生成することが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項13に記載のコンピュータ読取可能記録媒体
  23. 回路設計のセル又は相互接続に対応するデルタ供給割当を生成することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体
  24. 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項13に記載のコンピュータ読取可能記録媒体
  25. 寸法変動ルールを使用して回路設計を特徴付けるためのコンピュータシステムであって、
    プロセッサと、
    前記プロセッサに伝達するように接続されたメモリと、を有し、
    前記プロセッサおよび前記メモリが、
    複数のセル及び相互接続を含む回路設計を受け、
    前記回路設計に関するジオメトリ情報を判断し、それにより当該判断されたデルタジオメトリ情報が生じ、
    前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算し、
    タイミング供給に対して、インクリメンタルタイミング差を評価し、回路設計におけるスラック時間を判断し、
    前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成する、
    演算を実行するように構成されたことを特徴とするコンピュータシステム。
  26. 前記回路設計の複数のセル及び相互接続の間の前記計算されたインクリメンタルタイミング差を分割することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
  27. 前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てることを更に有することを特徴とする請求項26に記載のコンピュータシステム。
  28. 前記タイミング供給を割り当てることが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項27に記載のコンピュータシステム。
  29. 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を分割することを更に有することを特徴とする請求項26に記載のコンピュータシステム。
  30. 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースを生成することを更に有することを特徴とする請求項29に記載のコンピュータシステム。
  31. セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報を導出することを更に有することを特徴とする請求項30に記載のコンピュータシステム。
  32. 前記インクリメンタルタイミング差を評価することが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項25に記載のコンピュータシステム。
  33. タイミング供給の変動を生じる回路設計における差分のソースのレポートを生成することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
  34. 前記回路設計に関する寸法変動ルールを生成することが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項25に記載のコンピュータシステム。
  35. 回路設計のセル又は相互接続に対応するデルタ供給割当を生成することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
  36. 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項25に記載のコンピュータシステム。
  37. 寸法変動ルールを使用して回路設計を特徴付けるシステムであって、
    複数のセル及び相互接続を含む回路設計を受ける手段と、
    前記回路設計に関するジオメトリ情報を判断する手段であって、それにより判断されたデルタジオメトリ情報が生じることを特徴とする手段と、
    前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算する手段と、
    タイミング供給に対して、インクリメンタルタイミング差を評価する手段であって、回路設計におけるスラック時間を判断することを特徴とする手段と、
    前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成する手段と、
    を有することを特徴とするシステム。
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