JP4521640B2 - 集積回路製作におけるデルタ情報設計クロージャ - Google Patents
集積回路製作におけるデルタ情報設計クロージャ Download PDFInfo
- Publication number
- JP4521640B2 JP4521640B2 JP2006539786A JP2006539786A JP4521640B2 JP 4521640 B2 JP4521640 B2 JP 4521640B2 JP 2006539786 A JP2006539786 A JP 2006539786A JP 2006539786 A JP2006539786 A JP 2006539786A JP 4521640 B2 JP4521640 B2 JP 4521640B2
- Authority
- JP
- Japan
- Prior art keywords
- delta
- timing
- circuit design
- information
- interconnect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013461 design Methods 0.000 title claims description 193
- 238000004519 manufacturing process Methods 0.000 title description 57
- 238000000034 method Methods 0.000 claims description 251
- 230000008569 process Effects 0.000 claims description 158
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- PZIVQNCOTRXRLT-UHFFFAOYSA-N 1-(4-iodophenyl)-n,n,2-trimethylpropan-2-amine Chemical compound CN(C)C(C)(C)CC1=CC=C(I)C=C1 PZIVQNCOTRXRLT-UHFFFAOYSA-N 0.000 description 72
- 238000012938 design process Methods 0.000 description 29
- 238000000605 extraction Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 24
- 238000012795 verification Methods 0.000 description 21
- 238000004458 analytical method Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 17
- 239000002184 metal Substances 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 14
- 239000000758 substrate Substances 0.000 description 14
- 238000013507 mapping Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 238000004088 simulation Methods 0.000 description 10
- 238000010606 normalization Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000013213 extrapolation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000012512 characterization method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000002708 enhancing effect Effects 0.000 description 4
- 239000000284 extract Substances 0.000 description 4
- 238000012958 reprocessing Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 235000013599 spices Nutrition 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 229920000547 conjugated polymer Polymers 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000005624 perturbation theories Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本出願は、2003年11月6日出願の米国仮特許出願第60/517,648号、2003年11月6日出願の第60/517,664号、2004年4月2日出願の第60/559,267号、及び2004年10月13日出願の第60/618,934号の恩恵を主張し、これらの全ては現在係属中である。
集積回路(「IC」)の製作におけるタイミングドリブン型形状クロージャ用のシステム及び方法を含む統合設計製造工程を以下に説明する。本明細書にて統合設計製造工程(「IDMP」)とも呼ばれるICを製作するためのシステム及び方法は、デルタ−ジオメトリタイミング予測工程及びデルタ−タイミング形状予測工程を含むデルタフローを用いて、IC製作のタイミング及びジオメトリの検証工程の双方の情報をIC設計に統合する。
12 回路レイアウト工程
14 タイミング解析工程
20 物理的(ジオメトリ)検証工程
22 RET工程
24 製造工程
100A IDMP
101 デルタフロー
102 デルタ−ジオメトリタイミング予測工程
104 デルタ−タイミング形状予測工程
Claims (37)
- 寸法変動ルールを使用してコンピューティングデバイスによって、回路設計を特徴付けるためのプログラムされた方法であって、
複数のセル及び相互接続を含む回路設計をコンピューティングデバイスで受けるステップと、
前記回路設計に関するデルタジオメトリ情報をコンピューティングデバイスで判断するステップと、
前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差をコンピューティングデバイスで計算するステップと、
タイミング供給に対して、インクリメンタルタイミング差をコンピューティングデバイスで評価するステップであって、回路設計におけるスラック時間を判断することを特徴とする、ステップと、
前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールをコンピューティングデバイスで生成するステップと、
を有することを特徴とする方法。 - コンピューティングデバイスで、前記回路設計の複数のセルおよび相互接続の間の前記計算されたインクリメンタルタイミング差を分割するステップを更に有することを特徴とする請求項1に記載の方法。
- コンピューティングデバイスで、前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てるステップを更に有することを特徴とする請求項2に記載の方法。
- 前記タイミング供給を割り当てるステップが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項3に記載の方法。
- 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を、コンピューティングデバイスで、分割するステップを更に有することを特徴とする請求項2に記載の方法。
- 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースをコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項5に記載の方法。
- セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報をコンピューティングデバイスで導出するステップを更に有することを特徴とする請求項6に記載の方法。
- 前記インクリメンタルタイミング差を評価するステップが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項1に記載の方法。
- タイミング供給の変動を生じる回路設計における差分のソースのレポートをコンピューティングデバイスで生成させるステップを更に有することを特徴とする請求項1に記載の方法。
- 前記回路設計に関する寸法変動ルールを生成するステップが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項1に記載の方法。
- 回路設計のセル又は相互接続に対応するデルタ供給割当をコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項1に記載の方法。
- 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項1に記載の方法。
- 寸法変動ルールを使用して、回路設計を特徴付けるために、コンピュータデバイスで利用可能なプログラムが記録されたコンピュータ読取可能記録媒体であって、
複数のセル及び相互接続を含む回路設計を受けるステップと、
前記回路設計に関するデルタジオメトリ情報を判断するステップであって、それによって所定のデルタジオメトリ情報を生じさせることを特徴とするステップと、
前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算するステップと、
タイミング供給に対して、インクリメンタルタイミング差を評価するステップであって、回路設計におけるスラック時間を判断することを特徴とする、と、
前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成するステップと、
を実行するようにコンピュータデバイスを処理させるように構成された前記プログラムが記録されたコンピュータ読取可能記録媒体。 - 前記回路設計の複数のセル及び相互接続の間の前記計算されたインクリメンタルタイミング差を分割することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体。
- 前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てることを更に有することを特徴とする請求項14に記載のコンピュータ読取可能記録媒体。
- 前記タイミング供給を割り当てることが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項15に記載のコンピュータ読取可能記録媒体。
- 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を分割することを更に有することを特徴とする請求項14に記載のコンピュータ読取可能記録媒体。
- 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースを生成することを更に有することを特徴とする請求項17に記載のコンピュータ読取可能記録媒体。
- セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報を導出することを更に有することを特徴とする請求項18に記載のコンピュータ読取可能記録媒体。
- 前記インクリメンタルタイミング差を評価することが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項13に記載のコンピュータ読取可能記録媒体。
- タイミング供給の変動を生じる回路設計における差分のソースのレポートを生成することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体。
- 前記回路設計に関する寸法変動ルールを生成することが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項13に記載のコンピュータ読取可能記録媒体。
- 回路設計のセル又は相互接続に対応するデルタ供給割当を生成することを更に有することを特徴とする請求項13に記載のコンピュータ読取可能記録媒体。
- 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項13に記載のコンピュータ読取可能記録媒体。
- 寸法変動ルールを使用して回路設計を特徴付けるためのコンピュータシステムであって、
プロセッサと、
前記プロセッサに伝達するように接続されたメモリと、を有し、
前記プロセッサおよび前記メモリが、
複数のセル及び相互接続を含む回路設計を受け、
前記回路設計に関するジオメトリ情報を判断し、それにより当該判断されたデルタジオメトリ情報が生じ、
前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算し、
タイミング供給に対して、インクリメンタルタイミング差を評価し、回路設計におけるスラック時間を判断し、
前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成する、
演算を実行するように構成されたことを特徴とするコンピュータシステム。 - 前記回路設計の複数のセル及び相互接続の間の前記計算されたインクリメンタルタイミング差を分割することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
- 前記回路設計の複数のセル及び相互接続の間のタイミング供給を割り当てることを更に有することを特徴とする請求項26に記載のコンピュータシステム。
- 前記タイミング供給を割り当てることが、IC特徴パラメータに関連する差分情報を割り当てることを含むことを特徴とする請求項27に記載のコンピュータシステム。
- 前記複数のセル及び相互接続の間のインクリメンタルタイミング差によって示されたスラック時間を分割することを更に有することを特徴とする請求項26に記載のコンピュータシステム。
- 前記セル及び相互接続に関して分割されたスラック時間に関する、最大及び最小のタイミング変動を含むタイミング変動データベースを生成することを更に有することを特徴とする請求項29に記載のコンピュータシステム。
- セルに対応するタイミング変動から当該セルに関するデルタジオメトリ情報を導出することを更に有することを特徴とする請求項30に記載のコンピュータシステム。
- 前記インクリメンタルタイミング差を評価することが、インクリメンタルタイミング差の最大/最小のタイミング変動データベースを生成すること、および、複数の相互接続の各々に対応するタイミング変動からセルに関するデルタ特徴情報を生成することを含む請求項25に記載のコンピュータシステム。
- タイミング供給の変動を生じる回路設計における差分のソースのレポートを生成することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
- 前記回路設計に関する寸法変動ルールを生成することが、デルタジオメトリ情報およびタイミング供給に基づいて、スラック供給の形成を実行することを含むことを特徴とする請求項25に記載のコンピュータシステム。
- 回路設計のセル又は相互接続に対応するデルタ供給割当を生成することを更に有することを特徴とする請求項25に記載のコンピュータシステム。
- 前記デルタジオメトリ情報が、回路設計のエレメントに関する、長さ、幅、および、厚さ変動情報の少なくとも1つを含むことを特徴とする請求項25に記載のコンピュータシステム。
- 寸法変動ルールを使用して回路設計を特徴付けるシステムであって、
複数のセル及び相互接続を含む回路設計を受ける手段と、
前記回路設計に関するジオメトリ情報を判断する手段であって、それにより判断されたデルタジオメトリ情報が生じることを特徴とする手段と、
前記判断されたデルタジオメトリ情報を使用して回路設計に関するインクリメンタルタイミング差を計算する手段と、
タイミング供給に対して、インクリメンタルタイミング差を評価する手段であって、回路設計におけるスラック時間を判断することを特徴とする手段と、
前記判断されたスラック時間に基づいて、回路設計に関する寸法変動ルールを生成する手段と、
を有することを特徴とするシステム。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US51766403P | 2003-11-06 | 2003-11-06 | |
US51764803P | 2003-11-06 | 2003-11-06 | |
US55926704P | 2004-04-02 | 2004-04-02 | |
PCT/US2004/037448 WO2005048308A2 (en) | 2003-11-06 | 2004-11-08 | Delta-information design closure in integrated circuit fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007515705A JP2007515705A (ja) | 2007-06-14 |
JP4521640B2 true JP4521640B2 (ja) | 2010-08-11 |
Family
ID=34595915
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006539787A Expired - Fee Related JP4521641B2 (ja) | 2003-11-06 | 2004-11-08 | 集積回路製作におけるデルタジオメトリタイミング予測 |
JP2006539786A Expired - Fee Related JP4521640B2 (ja) | 2003-11-06 | 2004-11-08 | 集積回路製作におけるデルタ情報設計クロージャ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006539787A Expired - Fee Related JP4521641B2 (ja) | 2003-11-06 | 2004-11-08 | 集積回路製作におけるデルタジオメトリタイミング予測 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7216320B2 (ja) |
EP (2) | EP1683188A4 (ja) |
JP (2) | JP4521641B2 (ja) |
KR (3) | KR100839260B1 (ja) |
WO (2) | WO2005048308A2 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7879538B2 (en) | 2003-09-24 | 2011-02-01 | Cadence Design Systems, Inc. | Frequency division multiplexing (FDM) lithography |
US7360191B2 (en) | 2003-11-06 | 2008-04-15 | Clear Shape Technologies, Inc. | Delta information design closure integrated circuit fabrication |
KR100839260B1 (ko) * | 2003-11-06 | 2008-06-17 | 클리어 쉐이프 테크날러지즈, 인크. | Ic 제작의 델타-형태 타이밍 예측 |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
US7385988B2 (en) | 2005-02-28 | 2008-06-10 | Cisco Technology, Inc. | Method and apparatus for limiting VPNv4 prefixes per VPN in an inter-autonomous system environment |
US7458058B2 (en) * | 2005-06-10 | 2008-11-25 | Texas Instruments Incorporated | Verifying a process margin of a mask pattern using intermediate stage models |
CN101506810B (zh) * | 2005-10-24 | 2013-06-05 | 卡德思设计规划公司 | 集成电路的时序、噪声和功率分析 |
US7870517B1 (en) | 2006-04-28 | 2011-01-11 | Cadence Design Systems, Inc. | Method and mechanism for implementing extraction for an integrated circuit design |
US20080028353A1 (en) * | 2006-07-18 | 2008-01-31 | Ning Lu | Method for treating parasitic resistance, capacitance, and inductance in the design flow of integrated circuit extraction, simulations, and analyses |
US7490312B1 (en) | 2006-08-08 | 2009-02-10 | Xilinx, Inc. | Partition-based incremental implementation flow for use with a programmable logic device |
US7590951B1 (en) * | 2006-08-08 | 2009-09-15 | Xilinx, Inc. | Plug-in component-based dependency management for partitions within an incremental implementation flow |
US7620927B1 (en) * | 2006-12-15 | 2009-11-17 | Xilinx, Inc. | Method and apparatus for circuit design closure using partitions |
US8935146B2 (en) * | 2007-03-05 | 2015-01-13 | Fujitsu Semiconductor Limited | Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter |
US8015524B1 (en) | 2007-03-23 | 2011-09-06 | Altera Corporation | Method and apparatus for performing incremental delay annotation |
US7669161B2 (en) * | 2007-06-22 | 2010-02-23 | Synopsys, Inc. | Minimizing effects of interconnect variations in integrated circuit designs |
US20090013292A1 (en) * | 2007-07-03 | 2009-01-08 | Mentor Graphics Corporation | Context dependent timing analysis and prediction |
US20090064068A1 (en) * | 2007-08-31 | 2009-03-05 | Ibm Corporation | Method and Apparatus for Evaluating the Timing Effects of Logic Block Location Changes in Integrated Circuit Design |
JP2009140956A (ja) * | 2007-12-03 | 2009-06-25 | Elpida Memory Inc | 形状予測シミュレータ、方法およびプログラム |
US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
US8006214B2 (en) * | 2008-03-12 | 2011-08-23 | International Business Machines Corporation | Exact geometry operations on shapes using fixed-size integer coordinates |
JP4973572B2 (ja) * | 2008-03-28 | 2012-07-11 | 富士通セミコンダクター株式会社 | 半導体回路の設計方法および製造方法 |
US8464198B1 (en) * | 2008-07-30 | 2013-06-11 | Lsi Corporation | Electronic design automation tool and method for employing unsensitized critical path information to reduce leakage power in an integrated circuit |
US8359558B2 (en) * | 2010-03-16 | 2013-01-22 | Synopsys, Inc. | Modeling of cell delay change for electronic design automation |
US20130096901A1 (en) * | 2011-10-12 | 2013-04-18 | International Business Machines Corporation | Verifying Simulation Design Modifications |
CN102799732B (zh) * | 2012-07-18 | 2018-02-27 | 上海集成电路研发中心有限公司 | 后道金属互连层寄生电容统计模型的获取方法 |
US8863058B2 (en) | 2012-09-24 | 2014-10-14 | Atrenta, Inc. | Characterization based buffering and sizing for system performance optimization |
US8832619B2 (en) * | 2013-01-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Analytical model for predicting current mismatch in metal oxide semiconductor arrays |
EP3158577A4 (en) * | 2014-06-23 | 2018-07-11 | Synopsys, Inc. | Memory cells and logic cells having transistors with different numbers of nanowires or 2d material strips |
KR102187640B1 (ko) * | 2014-10-22 | 2020-12-08 | 삼성전자주식회사 | 타이밍 분석기의 타이밍 정합 방법 및 그것을 이용한 집적회로 설계 방법 |
US11681847B2 (en) * | 2020-07-07 | 2023-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor device and system for same |
Family Cites Families (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4827428A (en) * | 1985-11-15 | 1989-05-02 | American Telephone And Telegraph Company, At&T Bell Laboratories | Transistor sizing system for integrated circuits |
US4904569A (en) | 1986-08-08 | 1990-02-27 | Hitachi, Ltd. | Method of forming pattern and projection aligner for carrying out the same |
US5293216A (en) | 1990-12-31 | 1994-03-08 | Texas Instruments Incorporated | Sensor for semiconductor device manufacturing process control |
JPH04333976A (ja) * | 1991-05-10 | 1992-11-20 | Mitsubishi Electric Corp | シミュレーション装置 |
JPH05198678A (ja) * | 1991-11-12 | 1993-08-06 | Fujitsu Ltd | 半導体集積回路のレイアウト方法およびレイアウト装置 |
JPH06149925A (ja) * | 1992-11-16 | 1994-05-31 | Mitsubishi Electric Corp | 回路シミュレーション装置 |
JPH0756976A (ja) * | 1993-08-23 | 1995-03-03 | Mitsubishi Electric Corp | 論理回路のシミュレーション装置 |
US5880967A (en) * | 1995-05-01 | 1999-03-09 | Synopsys, Inc. | Minimization of circuit delay and power through transistor sizing |
JPH096831A (ja) * | 1995-06-26 | 1997-01-10 | Matsushita Electric Ind Co Ltd | 半導体回路用パタンレイアウト生成方法および生成装置 |
US5764532A (en) * | 1995-07-05 | 1998-06-09 | International Business Machines Corporation | Automated method and system for designing an optimized integrated circuit |
JP2877071B2 (ja) * | 1996-04-12 | 1999-03-31 | 日本電気株式会社 | 遅延エラー改善方式 |
JP3346982B2 (ja) * | 1996-06-13 | 2002-11-18 | 株式会社東芝 | 集積回路のレイアウト生成装置及びその方法 |
US6014505A (en) * | 1996-12-09 | 2000-01-11 | International Business Machines Corporation | Automated method for optimizing characteristics of electronic circuits |
US6169968B1 (en) * | 1997-07-09 | 2001-01-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for estimating performance integrated circuit |
US6171945B1 (en) * | 1998-10-22 | 2001-01-09 | Applied Materials, Inc. | CVD nanoporous silica low dielectric constant films |
US6425110B1 (en) * | 1998-12-17 | 2002-07-23 | International Business Machines Corporation | Incremental design tuning and decision mediator |
US6553338B1 (en) * | 1999-04-27 | 2003-04-22 | Magma Design Automation, Inc. | Timing optimization in presence of interconnect delays |
US6219631B1 (en) * | 1999-06-09 | 2001-04-17 | Ingenuus Corporation | Method of generating R,C parameters corresponding to statistically worst case interconnect delays for computer simulation of integrated circuit designs |
US6378109B1 (en) * | 1999-07-15 | 2002-04-23 | Texas Instruments Incorporated | Method of simulation for gate oxide integrity check on an entire IC |
US6306769B1 (en) | 2000-01-31 | 2001-10-23 | Advanced Micro Devices | Use of dual patterning masks for printing holes of small dimensions |
JP2001306647A (ja) * | 2000-04-21 | 2001-11-02 | Matsushita Electric Ind Co Ltd | タイミング検証方法 |
JP3988015B2 (ja) * | 2000-06-06 | 2007-10-10 | 日本電気株式会社 | 半導体装置の設計方法 |
US6794311B2 (en) * | 2000-07-14 | 2004-09-21 | Applied Materials Inc. | Method and apparatus for treating low k dielectric layers to reduce diffusion |
US6618837B1 (en) * | 2000-09-14 | 2003-09-09 | Cadence Design Systems, Inc. | MOSFET modeling for IC design accurate for high frequencies |
JP2002359176A (ja) | 2001-05-31 | 2002-12-13 | Canon Inc | 照明装置、照明制御方法、露光装置、デバイス製造方法及びデバイス |
JP2002366595A (ja) * | 2001-06-13 | 2002-12-20 | Fujitsu Ltd | 論理回路図設計装置、論理回路図設計方法、記録媒体およびプログラム |
JP4267256B2 (ja) * | 2001-07-25 | 2009-05-27 | トヨタ自動車株式会社 | オイルパン構造及びオイルパンセパレータ |
JP2003076737A (ja) * | 2001-09-03 | 2003-03-14 | Matsushita Electric Ind Co Ltd | 回路シミュレーション方法 |
JP2003142584A (ja) * | 2001-11-05 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法 |
JP2003216673A (ja) * | 2002-01-24 | 2003-07-31 | Fujitsu Ltd | 半導体集積回路の設計装置および方法、並びに、半導体集積回路の設計プログラムを記録した媒体 |
JP3615191B2 (ja) * | 2002-03-04 | 2005-01-26 | 株式会社東芝 | 半導体集積回路装置の設計方法、設計装置、及び設計プログラム |
US6954921B2 (en) * | 2002-03-05 | 2005-10-11 | Barcelona Design, Inc. | Method and apparatus for automatic analog/mixed signal system design using geometric programming |
US7454733B2 (en) * | 2002-03-06 | 2008-11-18 | International Business Machines Corporation | Interconnect-aware methodology for integrated circuit design |
US7139987B2 (en) * | 2002-07-11 | 2006-11-21 | Cadence Design Systems, Inc. | Analog integrated circuit layout design |
US7043071B2 (en) * | 2002-09-13 | 2006-05-09 | Synopsys, Inc. | Soft defect printability simulation and analysis for masks |
JP2004172373A (ja) * | 2002-11-20 | 2004-06-17 | Matsushita Electric Ind Co Ltd | クロストーク修正方法 |
US7001693B2 (en) * | 2003-02-28 | 2006-02-21 | International Business Machines Corporation | Binary OPC for assist feature layout optimization |
US6892365B2 (en) * | 2003-04-16 | 2005-05-10 | International Business Machines Corporation | Method for performing monte-carlo simulations to predict overlay failures in integrated circuit designs |
US6990651B2 (en) * | 2003-05-14 | 2006-01-24 | Lsi Logic Corporation | Advanced design format library for integrated circuit design synthesis and floorplanning tools |
US7178118B2 (en) * | 2003-05-30 | 2007-02-13 | Synplicity, Inc. | Method and apparatus for automated circuit design |
US7251800B2 (en) * | 2003-05-30 | 2007-07-31 | Synplicity, Inc. | Method and apparatus for automated circuit design |
US7263477B2 (en) * | 2003-06-09 | 2007-08-28 | Cadence Design Systems, Inc. | Method and apparatus for modeling devices having different geometries |
US20050034087A1 (en) * | 2003-08-04 | 2005-02-10 | Hamlin Christopher L. | Method and apparatus for mapping platform-based design to multiple foundry processes |
KR100839260B1 (ko) * | 2003-11-06 | 2008-06-17 | 클리어 쉐이프 테크날러지즈, 인크. | Ic 제작의 델타-형태 타이밍 예측 |
US7360191B2 (en) * | 2003-11-06 | 2008-04-15 | Clear Shape Technologies, Inc. | Delta information design closure integrated circuit fabrication |
-
2004
- 2004-11-08 KR KR1020067011138A patent/KR100839260B1/ko not_active IP Right Cessation
- 2004-11-08 KR KR1020087008046A patent/KR100855434B1/ko not_active IP Right Cessation
- 2004-11-08 KR KR1020067011136A patent/KR100848426B1/ko not_active IP Right Cessation
- 2004-11-08 JP JP2006539787A patent/JP4521641B2/ja not_active Expired - Fee Related
- 2004-11-08 US US10/984,443 patent/US7216320B2/en active Active
- 2004-11-08 EP EP04810647A patent/EP1683188A4/en not_active Withdrawn
- 2004-11-08 JP JP2006539786A patent/JP4521640B2/ja not_active Expired - Fee Related
- 2004-11-08 WO PCT/US2004/037448 patent/WO2005048308A2/en active Application Filing
- 2004-11-08 EP EP04810648A patent/EP1683189A4/en not_active Withdrawn
- 2004-11-08 WO PCT/US2004/037449 patent/WO2005048309A2/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US7216320B2 (en) | 2007-05-08 |
JP2007515705A (ja) | 2007-06-14 |
WO2005048308A2 (en) | 2005-05-26 |
WO2005048309A3 (en) | 2006-08-24 |
EP1683189A4 (en) | 2008-08-06 |
EP1683189A2 (en) | 2006-07-26 |
KR20060105768A (ko) | 2006-10-11 |
EP1683188A2 (en) | 2006-07-26 |
JP2007511014A (ja) | 2007-04-26 |
WO2005048308A3 (en) | 2007-02-01 |
US20050172251A1 (en) | 2005-08-04 |
WO2005048309A8 (en) | 2005-07-21 |
WO2005048309A2 (en) | 2005-05-26 |
KR100855434B1 (ko) | 2008-09-01 |
KR20060113722A (ko) | 2006-11-02 |
KR100839260B1 (ko) | 2008-06-17 |
KR100848426B1 (ko) | 2008-07-28 |
EP1683188A4 (en) | 2008-08-06 |
JP4521641B2 (ja) | 2010-08-11 |
KR20080043870A (ko) | 2008-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4521640B2 (ja) | 集積回路製作におけるデルタ情報設計クロージャ | |
US7360191B2 (en) | Delta information design closure integrated circuit fabrication | |
US11188699B2 (en) | Placement and routing of cells using cell-level layout-dependent stress effects | |
US8225248B2 (en) | Timing, noise, and power analysis of integrated circuits | |
US7401304B2 (en) | Method and apparatus for thermal modeling and analysis of semiconductor chip designs | |
US7434187B2 (en) | Method and apparatus to estimate delay for logic circuit optimization | |
US6553338B1 (en) | Timing optimization in presence of interconnect delays | |
US8954905B1 (en) | Methods for physical layout estimation | |
US10685163B2 (en) | Computationally efficient nano-scale conductor resistance model | |
Lee et al. | Slew-aware buffer insertion for through-silicon-via-based 3D ICs | |
Chhabria et al. | A machine learning approach to improving timing consistency between global route and detailed route | |
Lee et al. | Discrete Circuit Optimization | |
Gopalakrishnan et al. | An analysis of the wire-load model uncertainty problem | |
US10395000B1 (en) | Methods, systems, and computer program products for implementing an electronic design using voltage-based electrical analyses and simulations with corrections | |
Gopalakrishnan et al. | Overcoming wireload model uncertainty during physical design | |
Eissa | Physical aware design methodology for analog & mixed signal integrated circuits | |
CN116341479A (zh) | 一种基于可布线性的重映射方法及集成电路 | |
A. Papa et al. | State of the art in physical synthesis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090318 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090618 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090901 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100324 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100413 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100428 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100512 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100428 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130604 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |